DE2038483A1

DE2038483A1 - Halbleiterzelle fuer Speicher mit gleichzeitigem Zugriff durch mehrere Adressiersystee

Info

Publication number: DE2038483A1
Application number: DE19702038483
Authority: DE
Inventors: Eugene Kolankowsky
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1969-12-19
Filing date: 1970-08-03
Publication date: 1971-06-24
Also published as: FR2073480B1; GB1316300A; FR2073480A1; US3638204A; DE2062211A1; GB1323733A; US3643236A; FR2071924A1; FR2071924B1

Description

IBM Deutschland Internationale Büro-Maichinen Gesellschaft mbH

Böblingen, 28. Juli 1970 ko/du

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung

Aktenzeichen der Anmelderin: Docket PO 969 042

Halbleiterzelle für Speicher mit gleichzeitigem Zugriff durch mehrere Adressier systeme

Die Erfindung bezieht sich auf eine Halbleiterzelle für Speicher mit gleichzeitigem Zugriff durch mehrere Adressiersysteme, mit mehreren binären Eingängen und Leseausgängen und mit einer ersten Gruppe von vier Ladungsträgeranordnungen, die mit den Eingängen und Ausgängen verbunden sind und ein binäres Signal speichern.

Die Verwendung von aus Festkörper-Schaltelementen bestehenden Verriegelungsanordnungen als Speicherzellen 1st allgemein bekannt, da das Aufbringen von Schaltungen auf isolierte Trägerkörper insbesondere für aus Festkörper-Schaltelementen bestehende Schaltungen bekanntermaßen geeignet ist. Derartige integrierte Speicherschaltanordnungen sind extrem kompakt und leistungsfähig und bei Fertigung in großen Stückzahlen auch sehr billig. Da normalerweise in einem dreidimensionalen Speicher jedes Bit eines aus vielen Bits bestehenden Wortes in einer Ebene gespeichert

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wird, kann jede Wortstelle durch zweidimensionale Koordinaten bestimmt werden. Typischerweise ist für jede Koordinate ein Draht vorgesehen, der eine Wortstelle definiert. Speieheranordnungen können durch die Verwendung zusätzlicher wählbarer Steuerdrähte für den Zugriff zu mehr als einer Speichersteile ausgelegt werden. Wenn beispielsweise auf zwei Stellen gleichzeitig Zugriff ausgeübt werden soll, müssen für jede Speicherzelle der Anordnung drei Drähte vorgesehen werden.

Speicherzellen können auch als Verriegelungsschaltungen mit Transistoren gebaut werden, auf die zum Schreiben und Lesen über Drähte Zugriff ausgeübt wird, deren Anzahl gleich der Zahl der Koordinaten ist, die für die Bestimmung der Speicherstellen in der Anordnung erforderlich sind.

Alle diese Speicherzellen haben jedoch den Nachteil eines relativ großen Aufwandes an Steuerdrähten und Bauelementen.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiterzelle für Speicher mit gleichzeitigem Zugriff durch mehrere Adressiersysteme der eingangs genannten Art zu schaffen, bei dem diese Nachteile vermieden werden.

Diese Aufgabe wird dadurch gelöst, daß eine zweite Gruppe von sechs Ladungsträgeranordnungen so mit den ersten vier Ladungsträgeranordnungen und den binären Eingängen und Ausgängen verbunden ist, daß zwischen den vier Anordnungen und den Ein- und Ausgängen binäre Information übertragen werden kann.

Gemäß einer Weiterbildung der Erfindung werden zwei der drei binären Eingänge mit einem Signal für die Adressierung der Zelle und mit Signalen für die erste und zweite Gruppe der Ladungsträgeranordnungen beaufschlagt.

Damit werden die Vorteile eines unabhängigen gleichzeitigen Zu-

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griffs mehrerer Adressiersysteme auf eine einzelne, ein einzelnes Informationsbit speichernde Speicherstelle bei einem niedrigen Aufwand an Steuerdrähten und Schaltelementen erreicht.

Die Erfindung wird anhand der Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1 eine Schaltung einer Speicherzelle,

Fig. 2+4 nach Zusammensetzen gemäß Fig. 2 eine Schaltung der Speicherzelle nach Fig. 1 in einer Anordnung von 16 Speicherzellen.

In Fig. 1 ist eine Speicherzelle aus aktiven Elementen Ql bis Ql4 dargestellt. Jedes aktive Element kann ein Transistor sein. In der gezeigten Ausf(ihrungsform sind die Transistoren weiterentwickelte P Kanal-Metalloxidhalbleiter (MOS), die auch als isolierte Tor-Feldeffekttransistoren bezeichnet werden. Jeder Transistor hat drei Anschlüsse, die mit Tor, Senke und Quelle bezeichnet werden, wie für Transistor Ql eingezeichnet ist. Die Senken der

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Transistoren Ql und Q2 sind mit Erde und die Quellen über die Lasttransistoren Q3 und Q4 mit einer positiven Spannung verbunden. Die Tore und Quellen der Transistoren Ql und Q2 sind zur Bildung einer bistabilen Schaltung kreuzgekoppelt und können entsprechend den von den Punkten C und D über die Transistoren Q5 und Q6 empfangenen Signale Information speichern. Die Stromversorgung der bistabilen Schaltung wird durch Variieren des Potentials an den Toren der Transistoren Q3 und Q4 gesteuert. Zu diesem Zweck sind die Tore der Transistoren Q3 und Q4 mit einer positiven Spannungsquelle verbunden. Die Spannung am Toranschlußpunkt kann entweder angehoben oder abgesenkt werden, um sie periodisch an die bistabile Schaltung anzulegen oder abzuschalten, uii den Leitungsverbrauch niedrig zu halten, wodurch ein überhitzen des monolithischen Speichermoduls, in welchem die Zelle ' benutzt wird, vermieden wird. In einem derartigen Fall behält die

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innere Kapazität der Transistoren Q3 und Q4 die richtige Arbeitslage der Verriegelungsschaltung bei.

Beim Auslesen der in der bistabilen Schaltung gespeicherten Information wird bipolar abgefühlt. Zu diesem Zweck verbindet der Transistor Q5 den Punkt A mit dem Punkt C und der Transistor Q6 den Punkt B mit dem Punkt D. Punkt C ist ein Null-Bit-Punkt und Punkt D ist ein Eins-Bit-Punkt. Die Tore der Transistoren Q5 und Q6 sind mit einem D Treiber für die Zelle verbunden, so daß die Potentiale an den Punkten A und B nach dem Anlegen eines einzelnen Impulses an den D Treib-Anschluß gelesen werden können. Wie später noch näher beschrieben wird, werden die Signale von den Punkten C und D über andere Transistoren zu einem Differentialverstärker übertragen und werden dann verglichen, um festzustellen, ob eine Eins oder Null in der Zelle gespeichert ist. Beim Schreiben einer Information in die Zelle, wodurch der Betriebszustand geändert wird, wird an den D Treiber-Anschluß zum Einschalten der Transistoren Q5 und Q6 ein Impuls gelegt. Gleichzeitig werden an die Punkte C und D Spannungen gelegt, die abhängig davon sind, ob eine Eins oder Null gespeichert werden soll. Wenn z.B. der Arbeitszustand von der Stellung Eins in die Stellung Null (d.h., der Transistor Ql ist "Ein" und leitet einen Strom und der Transistor Q2 ist "Aus") geändert werden soll, wird an den Punkt C eine positive Spannung gelegt und am Punkt D wird eine negative Spannung beibehalten. Diese Spannung muß das Potential am Tor des Transistors Ql genügend anheben, um den Transistor Ql auszuschalten. Bei ausgeschaltetem Transistor Ql wird der Transistor Q2 eingeschaltet, wodurch die Spannung am Punkt B ansteigt. Der Treiber D kann dann abgeschaltet werden, und die Zelle bleibt im Speieherzustand Null bei leitendem Transistor Q2 und nichtleitendem Transistor QI. Das Umschalten vom Speicherzu- ■ stand Null in den Speieherzustand Eins verläuft ähnlich, nur wird jetzt das Potential am Punkt D angehoben und die Spannung am Punkt B steigt, da die Transistoren Q5 und Q6 leiten. Dadurch wird der Transistor Q2 abgeschaltet und die Spannung am Punkt A

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sinkt ab, wodurch der Transistor Ql eingeschaltet wird.

Damit zusätzliche Koordinaten die Auswahl der FET-Speicherzelle für Lese- und Schreiboperationen steuern können, sind die Transistoren Q7 und Q9, die Steuersignale zum Punkt C selektiv ausblenden, und die Transistoren Q8 und QlO vorgesehen, die Steuersignale zum Punkt D selektiv ausblenden. Die Tore der Transistoren Ql und Q8 sind mit einem Horizontal-Treiberpunkt H und die Tore der Transistoren Q9 und QlO mit einem Vertikal-Treiberpunkt V verbunden. Beim Anlegen eines Signals an die horizontale und an die diagonale Treiberleitung werden daher die Punkte A und B mit den Punkten E und P verbunden, während die Punkte A und B mit den Punkten G und H verbunden werden, wenn die Treibersignale gleichzeitig an die diagonalen und vertikalen Treiberleitungen angelegt werden. Es ist daher ersichtlich, daß die diagonale Treiberleitung immer zusammen mit entweder der horizontalen oder der vertikalen Treiberleitung erregt sein muß.

Es ist eine typische Speicherzelle beschrieben worden. Wenn die Zellen in einer Anordnung von Zeilen und Spalten verbunden sind, haben alle Zellen in der gleichen Zeile eine gemeinsame horizontale Treiberleitung und alle Zellen in der gleichen Spalte eine gemeinsame vertikale Treiberleitung. Die Zellen sind ebenfalls diagonal mit diagonalen Treiberleitungen verbunden. Jede horizontale Zeile von Zellen verbindet ihre Punkte G und H mit einem Lesevorverstärker und einem Bittreiber (Lese/Bit-Treiber), der aus den Transistoren QIl und Ql2 besteht, und verbindet ihre Punkte E und F mit einer ähnlichen Einheit, die aus den Transistoren Q13 und Q14 besteht. Es ist möglich, daß alle drei hori^ zontale, vertikale und diagonale Treiberleitungen für eine Speicherzelle gleichzeitig erregt werden. Da es für eine ordnungsgemäße Arbeitsweise des Systems, erforderlich ist, daß nur eine horizontale oder vertikale Treiberleitung erregt ist, um die Zelle mit externen Stromkreisen über die Lese/Bit-Treiber zu verbinden, werden vertikale Torsignale VG und horizontale Tor-

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Signale HO an die Tore der Transistoren Q13 und Q14 bzw. QIl und Q12 gelegt. Das HG Signal verbindet die Punkte G und H und das VG Signal verbindet die Punkte E und F mit dem externen Stromkreis. Bei Leseoperationen werden die ausgewählten Transistoren QIl und Q12 oder Q13 und Q14 mit einem Differential-Leseverstärker und bei Schreiboperationen mit einem Bittreiber verbunden.

Fig. 2 bis 4 zeigt eine komplette Speicheranordnung. Die Speicherzelle der Fig. 1 ist in Fig. 3 innerhalb der gestrichelten Linie mit FET-Speicherzelle 22 bezeichnet. Ein horizontaler Zeilentreiber H2, der ebenfalls mit den Zellen 32, 12 (nicht gezeigt) und 02 (nicht gezeigt) verbunden ist, treibt die Tore Q7 und Q8 und der vertikale Treiber V2 ist mit den Toren der Transistoren Q9 und QlO und mit den Zellen 23, 21 und 20 verbunden. Der Diagonaltreiber D4 ist mit den Toren der Transistoren Q5 und Q6 und weiter mit den Speicherzellen 33, 11 (nicht gezeigt) und 00 (nicht gezeigt) verbunden. Die Punkte E und F sind mit den Transistoren Q13 und Q14 und die Punkte G und H mit den Transistoren 11 und Q12 verbunden. Die Transistoren Q13 und Q14 werden durch die vertikale Torleitung VG und die Transistoren QIl und Q12 durch die horizontale Torleitung HG ausgeblendet. Zwei beliebige Zellen werden gleichzeitig durch Anlegen eines Signals an eine der Diagonalleitungen Dl bis D7 und an eine der Leitungen in der Gruppe HO bis H3 oder der Gruppe VO bis V3 ausgewählt. Während in jeder horizontalen und vertikalen Gruppe ein Signal auftreten kann, ist die Exklusivität durch das Vorhandensein eines Signals auf entweder der Leitung VG oder HG gewahrt. Die Zellen werden gemäß den Anforderungen des die Speicheranordnung verwendenden Systems ausgewählt.

Die Leseverstärker S2, S3, Sl und SO und die Bittreiber B2, B3, Bl und BO usw. werden entweder mit den vertikalen oder den horizontalen Leitungspaaren (0)VS2, (I)VS2 oder (O)HS2, (I)HS2, usw. in Übereinstimmung mit den Lokationen der ausgewählten Zellen

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verbunden. Wenn die ausgewählten Zellen in der gleichen Spalte sind, werden die Leseverstärker mit den horizontalen Zeilen durch ein Signal auf der HG Leitung verbunden. Wenn die Zellen in der gleichen Zeile sind, verbindet ein Signal des vertikalen Tors VG die Leseverstärker mit den richtigen vertikalen Leitungen. Wenn die Zellen nicht in der gleichen Spalte oder Zeile sind, wird auch das Signal HG des horizontalen Tors angelegt, obwohl auch statt dessen das Tor VG genommen werden könnte. Bei Leseoperationen werden die Leseverstärker SO bis S3 und bei Schreiboperationen die Bit-Treiber BO bis B3 benutzt.

Nachfolgend wird ein Arbeitsbeispiel unter Bezug auf alle Figuren gegeben. Es sei angenommen, daß auf die Stellen 23 und 21 Zugriff ausgeübt werden soll. Es sei ferner angenommen, daß die Stelle ein Eins-Bit und die Stelle 21 ein Null-Bit enthält. Das System habe spezifiziert, daß der Inhalt der Stelle 23 gelesen wird, wohingegen ein Eins-Bit in die Stelle 21 geschrieben wird.

Die Zelle 23 in Fig. 1 befindet sich ursprünglich im Eins-Status, welches durch den leitenden Zustand des Transistors Ql und den nichtleitenden Zustand des Transistors Q2 dargestellt ist. Die Zelle 21 ist ursprünglich auf ein Null-Bit gesetzt, wobei Ql nicht leitet und Q2 leitet. Bei der Leseoperation der Zelle 23 wird der Zustand der Zelle ohne Änderung des leitenden Zustandes der Transistoren Ql und Q2 abgefühlt. Beim Schreiben eines Eins-Bits in die Zelle 21 wird der leitende Zustand der Transistoren Ql und Q2 jedoch umgekehrt. In Fig. 2 bis 4 werden durch das System Signale an die Leitungen D2, D3, V2 und HG gelegt. In Fig. 1 verursachen Signale an den V und D Leitungen und an den HG Leitungen ' die Verbindung der Punkte A und B mit den Punkten G und H im Fall deif beiden Zellen 23 und 24. Im Fall der Zelle 23 entsprechen die Transistoren QIl und Q12 den Transistoren in Fig. 3 bis

5, die mit den (1)HS3 und (O)HS3 Leitungen verbunden sind und zum Abfühlen des Inhalts der Zelle 23 auf der Leitung S3 zum Leseverstärker 3 gehen. Im Fall der Speicherzelle 21 sind die ent-

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sprechenden Verbindungen die Leitungen (I)HSl und (O)HSL, auf die die Signale für die Zelle 21 gesetzt werden. Bei. der'Leseoperation der Zelle 23 verursacht der leitende Zustand des Transistors Ql und der nichtleitende Zustand des Transistors Q2 einen positiven Pegel am Punkt B und einen negativen Pegel am Punkt A, die über die Transistoren Q5, Q6, Q9, QlO, QIl und Q12 als positiver Pegel auf der Leitung (1)HS3 und als negativer Pegel auf der Leitung (O)HS3 abgefühlt werden. Der Leseverstärker 3 interpretiert diese Pegel als ein Eins-Bit. Bei der gleichzeitigen Schreiboperation in die Zelle 21 ergibt sich ein positiver Pegel auf der Leitung Schreiben (I)HSl und ein negativer Pegel auf der Leitung Schreiben (O)HSl als ein positiver Pegel am Punkt B und als negativer Pegel am Punkt A. Der positive Pegel am Punkt B treibt den Transistor Ql in einen leitenden Zustand und der negative Pegel am Punkt A beendet den leitenden Zustand des Transistors Q2. Auf diese Weise wird der leitende und der nichtleitende Zustand der beiden Transistoren umgekehrt und der Zustand der Zelle 21 ist von Null in Eins geändert worden.

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Claims

PATENTANSPRÜCHE

Halbleiterzelle für Speicher mit gleichzeitigem Zugriff durch mehrere Adressiersysteme, mit mehreren binären Eingängen und Leseausgängen und mit einer ersten Gruppe von vier Ladungsträgeranordnungen, die mit den Eingängen und Ausgängen verbunden sind und ein binäres Signal speichern, dadurch gekennzeichnet, daß eine zweite Gruppe von sechs Ladungsträgeranordnungen (Q5 bis QlO) so mit den ersten vier Ladungsträgeranordnungen (Ql bis Q4) und den binären Eingängen (D, H, V) und Ausgängen (E, F; G, H) verbunden ist, daß zwischen den vier Anordnungen (Ql bis Q4) und den Ein- und Ausgängen binäre Information übertragen werden kann.
2. Halbleiterzelle nach Anspruch 1, dadurch gekennzeichnet, daß zwei der drei binären Eingänge (D, H, V) mit einem Signal für die Adressierung der Zelle und mit Signalen für die erste und zweite Gruppe der Ladungsträgeranordnungen (Ql bis Q4 und Q5 bis QlO) beaufschlagt werden.
3. Halbleiterzelle nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Ladungsträgeranordnungen Halbleiteranordnungen mit drei Anschlüssen sind.
4. Halbleiterzeile nach Anspruch 3, dadurch gekennzeichnet, daß die Halbleiteranordnungen Feldeffekttransistoren sind.

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