DE20221559U1

DE20221559U1 - Vorrichtung zum Senden/Empfangen von Daten in einem CDMA-Mobil-Kommunikationssystem

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Publication number: DE20221559U1
Application number: DE20221559U
Authority: DE
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-04-04
Filing date: 2002-04-04
Publication date: 2006-07-13
Anticipated expiration: 2012-04-05
Also published as: JP2006067606A; JP3751259B2; KR100487202B1; KR100539862B1; CN1379561A; US7782973B2; US20110038438A1; EP1248404A2; EP1248404A3; EP2262146A3; EP2262146B1; KR20040053055A; JP2008172825A; AU768912B2; CA2380142A1; JP4168050B2; EP2262146A2; CA2380142C; US9276705B2; AU3139602A

Abstract

Datenverarbeitungsvorrichtung in einem Mobilkommunikationssystem zur Verarbeitung von Daten, die mit Bits dargestellt werden, die von einem Codierer mit einer vorgegebenen Codierrate erzeugt werden, wobei sie umfasst:
einen Teiler, der die Bits in Bits hoher Priorität und Bits niedriger Priorität teilt;
einen ersten Interleaver, der Interleaving der Bits hoher Priorität durchführt und Interleaving unterzogene Bits hoher Priorität ausgibt;
einen zweiten Interleaver, der Interleaving der Bits niedriger Priorität durchführt und Interleaving unterzogene Bits niedriger Priorität ausgibt; und
einen Modulator, der ein Symbol erzeugt, indem er die Interleaving unterzogenen Bits hoher Priorität auf einem ersten Bitteil des Symbols und die Interleaving unterzogenen Bits mit niedrigerer Priorität auf einem zweiten Bitteil des Symbols abbildet, wobei der erste Bitteil höhere Zuverlässigkeit aufweist als der zweite Bitteil.

Description

Hintergrund der Erfindung
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft allgemein eine Vorrichtung zum Senden/Empfangen von Daten in einem CDMA (Code Division Multiple Access)-Mobil-Kommunikationssystem und insbesondere eine Vorrichtung zum Senden/Empfangen von Daten, mit der die Zuverlässigkeit von Transport-Datenbits verbessert wird.
2. Beschreibung der verwandten Technik
In einem Kommunikationssystem ist es eigentlich unmöglich, ein gesendetes Signal ohne Verzerrungen oder Störungen zu empfangen. Insbesondere wenn das Signal über ein Drahtlos-Netzwerk gesendet/empfangen wird, sind die Auswirkungen der Verzerrungen oder Störungen gravierender, als wenn das Signal über ein Kabelnetz gesendet/empfangen wird.
Daher sind viele Versuche unternommen worden, die Auswirkungen von Verzerrungen oder Störungen zu minimieren. Ein Fehlerschutz-Codierverfahren ist als ein typisches Verfahren zum Minimieren der Auswirkungen der Verzerrungen oder Störungen vorgeschlagen worden. Codes, die für das Fehlerschutz-Codierverfahren verwendet werden, werden in einen Memoryless-Code und einen Memory-Code eingeteilt. Der Memoryless-Code enthält beispielsweise einen linearen Block-Code, während der Memory-Code einen Faltungs-Code und einen Turbo-Code enthält. Eine Vorrichtung zum Erzeugen derartiger Codes wird als ein „Kanal-Codierer" bezeichnet und ihre Ausgänge können auf Basis des Fehler-Schutz-Codierverfahrens in systematische Bits und Paritäts-Bits unterteilt werden. Der Turbo-Code ist ein Code, der üblicherweise für das Fehlerschutz-Codierverfahren verwendet wird, das seine Ausgänge in die systematischen Bits und die Paritäts-Bits trennt. Zusätzlich zu dem Turbo-Code existiert ein systematischer Faltungs-Code des Faltungs-Codes als ein Code, der für das Fehlerschutz-Codierverfahren eingesetzt wird.
Dabei bezeichnen die "systematischen Bits" ein eigentliches Informationssignal, während die „Paritäts-Bits" ein zusätzliches Signal bezeichnen, das hinzugefügt wird, um einen möglichen Fehler zu korrigieren, der während des Transports in einem Decodierprozess aufgetreten ist. Wenn jedoch, obwohl ein Signal der Fehlerschutz-Codierung unterzogen wird, ein Burst-Fehler in den systematischen Bits oder den Paritäts-Bits auftritt, ist es nicht einfach, den Burst-Fehler zu korrigieren. Eine derartige Erscheinung tritt häufig auf, wenn das Signal einen Kanal mit Schwund (fading channel) durchläuft, und ein „Interleaving"-Verfahren wird üblicherweise eingesetzt, um diese Erscheinung zu verhindern. Das Interleaving-Verfahren verteilt einen beschädigten Teil auf mehrere Stellen, statt ihn auf eine einzelne Stelle zu konzentrieren und ergänzt so das Fehlerschutz-Codierverfahren.
Ein derartiges Interleaving unterzogenes Signal wird in einem digitalen Modulator Mapping in einer Symbol-Einheit unterzogen. Die Anzahl von Bits, die in einem Symbol enthalten sind, nimmt mit der Ordnung des Modulators zu. Insbesondere bei Modulation hoher Ordnung von über 16-QAM (16-fach Quadratur-Amplituden-Modulation) enthält ein Symbol Informationen von über 4 Bits, und die Bits können entsprechend der Zuverlässigkeit eingeteilt werden. Dabei kann die „Zuverlässigkeit" durch eine Wahrscheinlichkeit dargestellt werden, dass die Bit-Werte während des Transports verändert werden. Wenn beispielsweise ein 16-QAM-moduliertes Symbol Mapping auf Koordinaten unterzogen wird, haben Informationen von vorderen zwei Bits in dem Symbol eine höhere Zuverlässigkeit, da die vorderen zwei Bits einen Quadranten der Koordinaten bestimmen, auf dem das Symbol abgebildet werden soll. Dies bedeutet, dass eine geringere Wahrscheinlichkeit besteht, dass die Informationen der vorderen zwei Bits während des Transports verändert werden. Informationen der übrigen zwei Bits in dem Symbol haben jedoch eine niedrigere Zuverlässigkeit, da die verbleibenden zwei Bits einen der vier Bereiche bestimmen, der ermittelt wird, indem der vorgegebene Quadrant unterteilt wird. Dies bedeutet, dass eine höhere Wahrscheinlichkeit besteht, dass die Informationen der verbleibenden zwei Bits während des Transports verändert werden. Das heißt, von wenigstens drei Bits, die in einem Symbol enthalten sind, haben die Bits, die einen weiteren Bereich bestimmen, eine höhere Zuverlässigkeit, und die Bits, die einen engeren Bereich bestimmen, haben eine niedrigere Zuverlässigkeit.
Ein Sender eines normalen HSDPA (High-Speed Downlink Packet Access) Funk-Kommunikationssystems besteht, wie dies in 1 dargestellt ist, aus einem Kanal-Codierer, einem Interleaver und einem Modulator.
Wie unter Bezugnahme auf 1 zu sehen ist, empfängt ein Endbit-Generator 110 N-Transportblöcke und fügt dazugehörige End-Bits zu den jeweiligen Transportblöcken hinzu. Ein Kanal-Codierer 112 codiert die N-Transportblöcke mit den hinzugefügten End-Bits von dem Endbit-Generator 110 und gibt codierte Symbole aus. Der Kanal-Codierer 112 hat wenigstens eine Codierrate, um die N-Transportblöcke zu codieren. Die Codierrate kann ½ oder ¾ sein. Wenn der Kanal-Codierer 112 eine Vielzahl von Codierraten durch Symbol-Punktieren oder Symbol-Wiederholung unter Verwendung eines 1/6 oder 1/5-Stamm-Codierers unterstützt, ist ein Vorgang des Auswählens einer Codierrate aus den verfügbaren Codierraten erforderlich. In 1 bestimmt (wählt) der Kanal-Codierer 112 die Codierrate von einer Steuereinheit 112 gesteuert.
Eine Raten-Anpassungseinrichtung 114 führt Raten-Anpassung der codierten Symbole von dem Kanal-Codierer 112 durch. Die Raten-Anpassung wird durchgeführt, indem die codierten Symbole wiederholt oder punktiert werden, wenn ein Transportkanal Multiplexieren unterzogen wird oder wenn die Anzahl der Ausgangssymbole des Kanal-Codierers 112 nicht identisch mit der Anzahl von Symbolen ist, die über einen Funkkanal transportiert werden. Ein Interleaver 116 führt Interleaving der Raten-Anpassung unterzogenen codierten Symbole von der Raten-Anpassungseinrichtung 114 durch. Das Interleaving wird durchgeführt, um einen möglichen Datenverlust während des Transports zu minimieren. Ein M-fach Modulator 118 moduliert die Interleaving unterzogenen Symbole durch QPSK (Quadrature Phase Shift Keying), 8-PSK (8-fach Phasen-Umtastung), 16-QAM oder 64-QAM-Modulation. Die Steuereinheit 120 steuert eine Funktion des Kanal-Codierers (oder Turbo-Codierers) 112 und einen Modulationsmodus des Modulators 118 entsprechend einem aktuellen Zustand des Funkkanals. Das HSDPA-Funk-Kommunikationssystem verwendet AMCS (Adaptive Modulation and Coding Scheme) für die Steuereinheit 120, um die Modulations-Modi (QPSK, 8-PSK, 16-QAM und 64-QAM) entsprechend der Funkumgebung auszuwählen. Das CDMA-Mobilkommunikationssystem spreizt, obwohl dies in der Zeichnung nicht dargestellt ist, Transportdaten unter Verwendung eines Walsh-Codes W und eines Orthogonal-Codes PN, so dass ein entsprechendes Mobil-Endgerät (oder Benutzergerät) einen Kanal und eine Basisstation (oder Knoten B) identifizieren kann, die die Daten sendet.
Der Aufbau des Senders ist unter der Annahme beschrieben worden, dass codierte Symbole nicht in die systematischen Bits und die Paritäts-Bits unterteilt sind. Die von dem Kanal-Codierer 112 des Senders ausgegebenen codierten Symbole können jedoch in die systematischen Bits und die Paritäts-Bits unterteilt werden. Natürlich haben die systematischen Bits und die Paritäts-Bits, die von dem Kanal-Codierer 112 ausgegeben werden, verschiedene Prioritäten. Das heißt, wenn Fehler in den Transport-Daten mit einer bestimmten Rate auftreten, ist es möglich, ein relativ korrektes Decodieren durchzuführen, wenn die Fehler in den Paritäts-Bits statt in den systematischen Bits auftreten. Der Grund dafür besteht, wie oben erwähnt, darin, dass die systematischen Bits konkrete Daten sind, während die Paritäts-Bits ergänzende Bits sind, die hinzugefügt werden, um während des Transports auftretende Fehler in einem Decodier-Prozess zu korrigieren.
Der Interleaver 116 des herkömmlichen Senders in dem Kommunikationssystem führt jedoch Interleaving unabhängig von den Prioritäten der systematischen Bits und der Paritäts-Bits durch. Das heißt, der herkömmliche Sender führt Symbol-Mapping ohne Berücksichtigung der systematischen Bits und der Paritäts-Bits durch.
Daher besteht bei den herkömmlichen Funk-Kommunikationssystem eine hohe Wahrscheinlichkeit des Auftretens von Fehlern ungeachtet der Prioritäten der systematischen Bits und der Paritäts-Bits beim Transportieren von Daten über das Drahtlos-Netzwerk. Dementsprechend besteht ein Bedarf nach einem Verfahren, mit dem eine Wahrscheinlichkeit verringert werden kann, dass Fehler in den systematischen Bits auftreten, die höhere Priorität haben als die Paritäts-Bits, um so die Leistung des Systems zu verbessern.
Daher besteht eine Aufgabe der vorliegenden Erfindung darin, eine Vorrichtung zum Senden/Empfangen von Daten zu schaffen, mit der die Leistung eines Funk-Kommunikationssystems verbessert wird.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung zum Senden/Empfangen von Daten mit höherer Zuverlässigkeit in einem Funk-Kommunikationssystem zu schaffen.
Des Weiteren besteht eine andere Aufgabe der vorliegenden Erfindung darin, eine Vorrichtung zum Senden/Empfangen von Daten zu schaffen, mit der Bits mit höherer Priori tät an einem Empfänger mit einer höheren Empfangs-Wahrscheinlichkeit in einem Funk-Kommunikationssystem empfangen werden.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung zum Senden/Empfangen von Daten zu schaffen, mit der Datenbits auf Symbolbit-Positionen abgebildet werden, die entsprechend Prioritäten von Transport-Datenbits verschiedene Zuverlässigkeiten haben.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung zum Empfangen von Daten zu schaffen, mit der Datenbits empfangen werden, die auf Symbolbit-Positionen abgebildet werden, die entsprechend Prioritäten von Transport-Datenbits verschiedene Zuverlässigkeiten haben.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung zum Senden von Daten zu schaffen, mit der Datenbits mit höherer Priorität auf Symbolbit-Positionen mit höherer Zuverlässigkeit abgebildet werden und Datenbits mit niedriger Priorität auf Symbolbit-Positionen mit niedrigerer Zuverlässigkeit abgebildet werden.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung zum Senden von Daten zu schaffen, mit der systematische Bits auf Symbolbit-Positionen mit höherer Zuverlässigkeit und Paritäts-Bits auf Symbolbit-Positionen mit niedrigerer Zuverlässigkeit abgebildet werden.
Um die oben stehenden und weitere Aufgaben zu erfüllen, schafft die vorliegende Erfindung eine Vorrichtung zum Senden von Daten, mit der Transport-Datenbits in Bits mit höherer Priorität und Bits mit niedriger Priorität unterteilt werden, die Bits mit höherer Priorität auf Symbolbit-Positionen mit höherer Zuverlässigkeit abgebildet werden und die Bits mit niedrigerer Priorität auf Symbolbit-Positionen mit niedrigerer Zuverlässigkeit abgebildet werden.
Des Weiteren schafft die vorliegende Erfindung eine Vorrichtung zum Empfangen von Daten, mit der empfangene modulierte Symbole demoduliert werden, die demodulierten codierten Bits entsprechend der Priorität in zwei codierte Bit-Gruppen unterteilt werden, die codierten Bit-Gruppen unter Verwendung verschiedener Deinterleaver Deinterleaving unterzogen werden und die Deinterleaving unterzogenen codierten Bits decodiert werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die oben stehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung im Zusammenhang mit den beigefügten Zeichnungen besser ersichtlich, wobei:
1 einen Aufbau eines herkömmlichen Senders in einem CDMA-Kommunikationssystem darstellt;
2 einen Aufbau eines Senders in einem CDMA-Mobil-Kommunikationssystem gemäß einer ersten Ausführung der vorliegenden Erfindung darstellt;
3 einen Aufbau eines Empfängers gemäß einer ersten Ausführung der vorliegenden Erfindung darstellt;
4 einen Aufbau eines Senders in einem CDMA-Mobil-Kommunikationssystem gemäß einer zweiten Ausführung der vorliegenden Erfindung darstellt;
5 einen Aufbau eines Senders in einem CDMA-Mobil-Kommunikationssystem gemäß einer dritten Ausführung der vorliegenden Erfindung darstellt;
6 ein Ausgangsformat des P/S-Wandlers in dem Sender gemäß einer Ausführung der vorliegenden Erfindung darstellt;
7 Simulationsergebnisse darstellt, die gemäß einer Ausführung der vorliegenden Erfindung gewonnen werden, wenn die Simulation unter Verwendung von 64-QAM-Modulation durchgeführt wird; und
8 Simulationsergebnisse darstellt, die gemäß einer Ausführung der vorliegenden Erfindung gewonnen werden, wenn die Simulation unter Verwendung von 16-QAM-Modulation durchgeführt wird.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNG
Eine bevorzugte Ausführung der vorliegenden Erfindung wird im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In der folgenden Beschreibung werden bekannte Funktionen und Konstruktionen nicht ausführlich beschrieben, da unnötige Einzelheiten die Erfindung unklar machen würden.
In der folgenden Beschreibung wird angenommen, dass der Kanal-Codierer eine Codierrate von ½ und ¾ unterstützt und der Modulator QPSK, 8-PSK, 16-QAM und 64-QAM unterstützt. In Tabelle 1 sind verfügbare Codieroperationen gemäß einer Ausführung der vorliegenden Erfindung für den Fall dargestellt, dass die oben angeführte Annahme gilt.
Tabelle 1
Bei der ½-Codierrate (symmetrische Codierrate), gibt der Kanal-Codierer 2 Bits aus, wenn er ein Eingangs-Bit empfängt. Eines der zwei Ausgangs-Bit ist ein eigentliches Datenbit, ein systematisches Bit, während das verbleibende eine Bit ein Paritäts-Bit zum Erfassen und Ausgleichen eines Fehlers ist. Bei der ¾-Codierrate (asymmetrische Codierrate) gibt der Kanal-Codierer jedoch vier Bits aus, wenn er drei Eingangs-Bits empfängt. Die vier Ausgangs-Bits werden in drei systematische Bits und ein Paritäts-Bit unterteilt.
Eine Symbolstruktur, die auf dem 16-QAM-Verfahren basiert, kann als [H,H,L,L] ausgedrückt werden, und eine Symbolstruktur, die auf dem 64-QAM-Verfahren basiert, kann als [H,H,M,M,L,L] ausgedrückt werden. In den Symbolstrukturen stellt „H" eine Bit-Posi tion mir hoher Zuverlässigkeit dar, „L" stellt eine Bit-Position mit niedriger Zuverlässigkeit dar und „M" stellt eine Bit-Position mit mittlerer Zuverlässigkeit dar. Die vorliegende Erfindung zielt darauf ab, die Bits mit vergleichsweise höherer Priorität (beispielsweise systematische Bits und Endbits) auf den Bit-Positionen mit höherer Zuverlässigkeit abzubilden und die Bits mit vergleichsweise niedriger Priorität (beispielsweise Paritäts-Bits) auf den Bit-Positionen mit niedrigerer Zuverlässigkeit abzubilden, wenn Symbol-Mapping der codierten Bits entsprechend einer vorgegebenen Symbolstruktur durchgeführt wird.
Im Folgenden wird auf Symbol-Mapping auf Basis der ½ und der ¾-Codierrate und der 16-QAM- sowie der 64-QAM-Modulation gemäß einer Ausführung der vorliegenden Erfindung Bezug genommen.
Zunächst bildet, wenn die ½-Codierrate und die 16-QAM-Modulation eingesetzt werden, der Sender zwei systematische Bits auf den zwei H-Bit-Positionen in der Symbolstruktur ab und bildet zwei Paritäts-Bits auf den zwei L-Bit-Positionen in der Symbolstruktur ab. In diesem Fall wird vorzugsweise ein Interleaver mit einer festen Länge verwendet.
Als zweites kann, wenn die ¾-Codierrate und die 16-QAM-Modulation eingesetzt werden, der Sender entweder einen Interleaver mit einer festen Länge oder einen Interleaver mit einer variablen Länge einsetzen. Wenn der Interleaver mit einer festen Länge eingesetzt wird, ist der Interleaver für das Interleaving systematischer Bits hinsichtlich der Länge identisch mit dem Interleaver für das Interleaving von Paritäts-Bits. Wenn jedoch der Interleaver mit einer variablen Länge eingesetzt wird, ist der Interleaver für das Interleaving systematischer Bits möglicherweise hinsichtlich der Länge nicht identisch mit dem Interleaver für das Interleaving von Paritäts-Bits.
Wenn der Interleaver mit einer festen Länge eingesetzt wird, bildet der Sender nach Interleaving die ersten zwei systematischen Bits auf den zwei H-Bit-Positionen in der Symbolstruktur ab und bildet nach Interleaving das verbleibende eine systematische Bit sowie das eine Paritäts-Bit auf den zwei L-Bit-Positionen in der Symbolstruktur ab. Daher ist, wenn der Interleaver eine feste Länge hat, eine separate Struktur zum Anpassen der Anzahl von Eingangs-Bits an die entsprechenden Interleaver erforderlich. Obwohl ein Beispiel beschrieben worden ist, bei dem die codierten Bits Interleaving in einer Einheit von zwei Bits unterzogen werden, kann dies in Abhängigkeit von einer Länge des Interleavers variiert werden. Das heißt, obwohl die vorliegende Erfindung unter Bezugnahme auf ein Beispiel beschrieben wird, bei dem die codierten Bits Interleaving in einer Einheit von zwei Bits unterzogen werden, liegt es für den Fachmann auf der Hand, dass die codierten Bits Interleaving in Einheiten von 4 oder 8 Bits unterzogen werden können.
Wenn jedoch der Interleaver mit einer variablen Länge eingesetzt wird, ändert der Sender die Länge des Interleavers entsprechend der Anzahl der systematischen Bits und der Anzahl der Paritäts-Bits. Das heißt, der Sender führt Interleaving von drei systematischen Bits durch und bildet sie dann auf den zwei H-Bit-Positionen und der einen H-Bit-Position in der Symbolstruktur ab. Des Weiteren bildet der Sender ein Paritäts-Bit auf der verbleibenden einen L-Bit-Position in der Symbolstruktur ab. Obwohl ein Beispiel beschrieben worden ist, bei dem die zwei systematischen Bits und das eine Paritäts-Bit Interleaving unterzogen werden, kann die Anzahl der Bits, die Interleaving unterzogen werden, in Abhängigkeit von einer Länge des Interleavers verändert werden. Das heißt, wenn eine Länge des Interleavers 8 beträgt, können die codierten Bits Interleaving in einer Einheit von 8 Bits unterzogen werden.
Drittens bildet, wenn die ½-Codierrate und die 64-QAM-Modulation verwendet werden, der Sender zwei systematische Bits auf den 2-H-Bit-Positionen in der Symbolstruktur ab und bildet das verbleibende eine systematische Bit auf der einen M-Bit-Position in der Symbolstruktur ab. Des Weiteren bildet der Sender zwei Paritäts-Bits auf den zwei L-Bit-Positionen in der Symbolstruktur ab und bildet das verbleibende eine Paritäts-Bit auf der verbleibenden einen M-Bit-Position in der Symbolstruktur ab. In diesem Fall wird vorzugsweise ein Interleaver mit einer festen Länge eingesetzt.
Viertens kann, wenn die ¾-Codierrate und die 64-QAM-Modulation eingesetzt werden, der Sender entweder einen Interleaver mit einer festen Länge oder einen Interleaver mit einer variablen Länge einsetzen. Wenn der Interleaver mit einer festen Länge eingesetzt wird, bestimmt der Sender ein Verhältnis der systematischen Bits zu den Paritäts-Bits so, dass so viele systematische Bits wie möglich auf den Bit-Positionen mit höherer Zuverlässigkeit in der Symbolstruktur abgebildet werden können.
Erste Ausführung
2 stellt einen Aufbau eines Senders in einem CDMA-Mobil-Kommunikationssystem gemäß einer ersten Ausführung der vorliegenden Erfindung dar. Ein Kanal-Codierer 210 empfängt, wie unter Bezugnahme auf 2 zu sehen ist, Transportdaten und codiert die empfangenen Transport-Daten unter Verwendung eines vorgegebenen Codes. Der vorgegebene Code bezieht sich auf einen Code zum Ausgeben von Transport-Bits und Fehlerschutz-Bits der Transport-Bits, die durch Codieren der empfangenen Daten gewonnen werden. Die Transport-Bits sind beispielsweise systematische Bits (S), und die Fehlerschutz-Bits sind Paritäts-Bits (P). Der vorgegebene Code enthält, wie dies oben erwähnt ist, einen Turbo-Code und einen systematischen Faltungs-Code.
Ein Verteiler 212 empfängt die systematischen Bits und die Paritäts-Bits von dem Kanal-Codierer 210 und verteilt die systematischen Bits sowie die Paritäts-Bits auf eine Vielzahl von Interleavern. Wenn beispielsweise zwei Interleaver 214 und 216 vorhanden sind, verteilt der Verteiler 212 die systematischen Bits und die Paritäts-Bits auf zwei Bit-Gruppen mit der gleichen Anzahl von Bits. Wenn beispielsweise die ¾-Codierrate und die 16-QAM-Modulation eingesetzt werden, verteilt der Verteiler 212 die zwei S-Bits auf den ersten Interleaver 214 und verteilt das verbleibende eine S-Bit sowie das eine P-Bit auf den zweiten Interleaver 216. Dadurch wird eine der zwei Bit-Gruppen (oder Bit-Ströme) dem ersten Interleaver 214 bereitgestellt, während die andere Bit-Gruppe dem zweiten Interleaver 216 bereitgestellt wird. Wenn jedoch der Sender eine systematische Codierrate, wie beispielsweise die ½-Codierrate verwendet, ist der Verteiler 212 in der ersten Ausführung nicht notwendig. Dies liegt drin begründet, dass, wenn die symmetrische ½-Codierrate verwendet wird, die Anzahl systematischer Bits identisch mit der Anzahl von Paritäts-Bits ist und so die systematischen Bits dem ersten Interleaver 214 bereitgestellt werden und die Paritäts-Bits dem zweiten Interleaver 216 bereitgestellt werden. Der Verteiler 212 ist auch dann nicht notwendig, wenn der erste und der zweite Interleaver 214 und 216 eine variable Länge unterstützen, obwohl sie eine asymmetrische Codierrate, wie beispielsweise die ¾-Codierrate, verwenden. Das heißt, der Verteiler 212 ist nur dann notwendig, wenn der erste und der zweite Interleaver 214 und 216 die asymmetrische Codierrate und die feste Länge unterstützen.
Der erste und der zweite Interleaver 214 und 216 empfangen die codierten Bits von dem Verteiler 212 oder dem Kanal-Codierer 210 und führen Interleaving der empfangenen codierten Bits durch. Die codierten Bits können die systematischen Bits, die Paritäts-Bits oder ein Gemisch aus den systematischen Bits und den Paritäts-Bits sein. Wenn die empfangenen codierten Bits das Gemisch aus den systematischen Bits und den Paritäts-Bits sind, ist der Verteiler 212 notwendig. In diesem Fall ordnet ein Interleaver, der das Gemisch aus den systematischen Bits und den Paritäts-Bits empfängt, die codierten Bits vor Interleaving so um, dass die systematischen Bits mit höherer Priorität stets an bestimmten Positionen vorhanden sind. Dadurch wird der Empfänger beim Durchführen eines Decodiervorgangs unterstützt, und die bestimmten Positionen der systematischen Bits werden dem Empfänger durch den Sender im Voraus mitgeteilt.
Die Summe einer Länge des ersten Interleavers 214 und einer Länge des zweiten Interleavers 216 sind ein Wert, der durch 2 (für QPSK), 3 (für 8-PSK), 4 (für 16-QAM) und 6 (für 64-QAM) dividiert werden kann. Als ein Beispiel dieses Zustandes wird, wenn die Gesamtlänge L_tot der Interleaver 144 Bits beträgt, die folgende Bedingung erfüllt: Ltot = Lsys + Lpar = 144 (1)
Wobei L_sys eine Länge des ersten Interleavers darstellt und L_par eine Länge des zweiten Interleavers darstellt.
Ein Parallel-Serie (P/S)-Umsetzer 218 empfängt parallel die Interleaving unterzogenen codierten Bits, die von dem ersten Interleaver 214 ausgegeben werden, und die Interleaving unterzogenen codierten Bits, die von dem zweiten Interleaver 216 ausgegeben werden und gibt die empfangenen codierten Bits seriell aus. Wenn beispielsweise die codierten Bits mit der höheren Priorität durch den ersten Interleaver 214 Interleaving unterzogen werden und die codierten Bits mit der niedrigeren Priorität durch den zweiten Interleaver 216 Interleaving unterzogen werden, gibt der P/S-Umsetzer 218 zunächst die von dem ersten Interleaver 214 empfangenen codierten Bits aus und gibt dann die von dem zweiten Interleaver 216 empfangenen codierten Bits aus. Dies dient dazu, die systematischen Bits mit der höheren Priorität in einem folgenden Modulationsprozess auf den Bit-Positionen mit der höheren Zuverlässigkeit abzubilden. Ein Ausgabeformat des P/S-Umsetzers 218 ist in 6 dargestellt. In 6 stellen „H-Teile" die Bits mit höherer Priorität dar, während „L-Teile" die Bits mit niedrigerer Priorität darstellen. Die H-Teile und die L-Teile sind für den Interleaver mit einer festen Länge symmetrisch und für den Interleaver mit einer variablen Länge asymmetrisch.
Ein Modulator 220 führt Symbol-Mapping der codierten Bits von dem P/S-Umsetzer 218 entsprechend einer vorgegebenen Symbolstruktur durch. Wenn beispielsweise der Modulator 220 die 16-QAM-Modulation verwendet, werden die codierten Bits Symbol-Map ping entsprechend der Symbolstruktur [H,H,L,L] unterzogen. Wenn jedoch der Modulator 220 die 64-QAM-Modulation verwendet, werden die codierten Bits Symbol-Mapping entsprechend der Symbolstruktur [H,H,M,M,L,L] unterzogen.
Ein Sender in dem CDMA-Mobil-Kommunikationssystem kann, obwohl in 2 nicht dargestellt, des Weiteren eine Ratenanpassungseinrichtung enthalten, die Ratenanpassung durchführt, indem sie die codierten Bits von dem Kanal-Codierer 210 wiederholt und punktiert.
3 stellt einen Aufbau eines Empfängers gemäß einer ersten Ausführung der vorliegenden Erfindung dar. Der Empfänger entspricht dem Sender in 2. Ein Demodulator 310 empfängt, wie unter Bezugnahme auf 3 zu sehen ist, von dem Sender transportierte Daten und demoduliert die empfangenen Daten gemäß einem Demodulationsmodus, der dem von dem Modulator 220 des Senders verwendeten Modulationsmodus entspricht.
Ein Seriell-Parallel (S/P)-Umsetzer 312 empfängt seriell die demodulierten Bits von dem Demodulator 310 und gibt die empfangenen codierten Bits unter Umstellen aus. Wenn beispielsweise der Modulator 220 in dem Sender die 16-QAM-Modulation verwendet, gibt der S/P-Umsetzer 312 erste zwei Bits an einen ersten Interleaver 314 aus und die nächsten zwei Bits an einen zweiten Interleaver 316, indem er die codierten Bits in einer 2-Bit-Einheit umstellt. Wenn der Modulator 220 in dem Sender die 64-QAM-Modulation verwendet, gibt der S/P-Umsetzer 312 erste drei Bits an den ersten Interleaver 314 aus und die nächsten drei Bits an den zweiten Interleaver 316, indem er die codierten Bits in einer 3-Bit-Einheit umstellt. Wenn jedoch der Sender eine asymmetrische Codierrate und Interleaver mit einer variablen Länge verwendet, erkennt der S/P-Umsetzer 312 die variable Länge auf Basis zuvor empfangener Informationen. So gibt der S/P-Umsetzer 312 so viele codierte Bits wie eine Länge des ersten Interleavers 214 in dem Sender an den ersten Deinterleaver 314 aus und gibt so viele codierte Bits wie eine Länge des zweiten Interleavers 216 in dem Sender an den zweiten Interleaver 316 aus.
Der erste und der zweite Deinterleaver 314 und 316 führen Deinterleaving der von dem S/P-Umsetzer 312 bereitgestellten codierten Bits durch. Funktionen des ersten und des zweiten Deinterleavers 314 und 316 entsprechen Funktionen des ersten und des zweiten Interleavers 214 und 216 in dem Sender. Das heißt, da der erste und der zweite Deinter leaver 314 und 316 (auf Basis einer vorherigen Speicherung und/oder von Austausch von Informationen) die Interleaving-Strukturen erkennen, die von dem ersten und dem zweiten Interleaver 214 und 216 des Senders durchgeführt werden, ist das gleiche Interleaving-Muster für den Sender und den Empfänger im Voraus eingerichtet. So kann beispielsweise der Sender den Empfänger im Voraus die Informationen über das Interleaving-Muster als System-Informationen vor dem Gesprächsaufbau mitteilen.
Eine Klassifizierungs-Einrichtung 318 klassifiziert die von dem ersten und dem zweiten Deinterleaver 314 und 316 bereitgestellten Deinterleaving unterzogenen codierten Bits. Die codierten Bits können systematische Bits, Paritäts-Bits oder eine Mischung aus den systematischen Bits und den Paritäts-Bits sein. Wenn die codierten Bits die Mischung aus den systematischen Bits und den Paritäts-Bits sind, ist die Klassifizierungs-Einrichtung 318 ein notwendiges Element. In diesem Fall sind unter den codierten Bits, die von dem Deinterleaver zum Deinterleaving der Mischung aus den systematischen Bits und den Paritäts-Bits ausgegeben werden, die systematischen Bits mit höherer Priorität stets an bestimmten Positionen vorhanden. Durch vorherige Einrichtung bestimmen der Sender und der Empfänger bezüglich der Positionen und der systematischen Bits analog zu den Interleaving-Muster-Informationen überein. So kann der Sender beispielsweise dem Empfänger im Voraus die Positions-Informationen der systematischen Bits als System-Informationen mitteilen. Wenn beispielsweise die codierten Bits mit höherer Priorität durch den ersten Deinterleaver 314 Deinterleaving unterzogen werden und die codierten Bits mit niedriger Priorität durch den zweiten Deinterleaver 316 Deinterleaving unterzogen werden, kann die Klassifizierungs-Einrichtung 318 zunächst die Deinterleaving unterzogenen codierten Bits von dem ersten Deinterleaver 314 ausgeben und dann die Deinterleaving unterzogenen codierten Bits von dem zweiten Deinterleaver 316 ausgeben. Die Klassifizierungs-Einrichtung 318 ist jedoch kein notwendiges Element, wenn der Sender die symmetrische Codierrate, wie beispielsweise die ½-Codierrate, verwendet.
Ein Kanal-Decodierer 320 empfängt die codierten Bits von der Klassifizierungs-Einrichtung 318 oder die codierten Bits von dem ersten und dem zweiten Interleaver 314 und 316 und decodiert die empfangenen codierten Bits entsprechend einem vorgegebenen Decodierverfahren, um so gewünschte decodierte Bits auszugeben. Für das vorgegebene Decodierverfahren wird ein Verfahren zum Empfangen systematischer Bits und Paritäts-Bits und anschließenden Codieren der systematischen Bits verwendet, und das Decodierverfahren wird auf Basis des Codierverfahrens des Senders bestimmt.
Funktionen der ersten Ausführung der vorliegenden Erfindung werden im Folgenden ausführlich unter Bezugnahme auf 2 und 3 beschrieben.
Zunächst werden Funktionen des Senders ausführlich unter Bezugnahme auf 2 beschrieben. Funktionen des Senders gemäß ersten Ausführung der vorliegenden Erfindung können in Abhängigkeit von der Codierrate und davon, ob der Sender Interleaver mit einer festen Länge oder Interleaver mit einer variablen Länge verwendet, in drei Funktionen unterteilt werden. Die drei Funktionen schließen 1. eine erste Funktion, bei der der Sender die symmetrische Codierrate verwendet, 2. eine zweite Funktion, bei der der Sender die asymmetrische Codierrate und die Interleaver mit einer festen Länge verwendet, und 3. eine dritte Funktion ein, bei der der Sender die asymmetrische Codierrate und die Interleaver mit einer variablen Länge verwendet. Eine ausführliche Beschreibung der drei Funktionen gemäß der ersten Ausführung der vorliegenden Erfindung findet sich im Folgenden.
Erste Funktion (Sender)
Eine Funktion des Senders unter Verwendung der symmetrischen Codierrate wird im Folgenden ausführlich beschrieben. Transportdaten werden dem Kanal-Codierer 210 bereitgestellt, indem sie mit einem bestimmten Code codiert werden. Das heißt, der Kanal-Codierer 210 gibt unter Codieren systematische Bits (S-Bits), die konkrete Transportdaten sind, sowie Paritäts-Bits (P-Bits) zum Fehlerschutz der Transportdaten aus. Wenn beispielsweise der Kanal-Codierer 210 die symmetrische Codierrate, wie z.B. die ½-Codierrate, verwendet, gibt er die S-Bits und die P-Bits in dem gleichen Verhältnis aus. Die S-Bits, die von dem Kanal-Codierer 210 bereitgestellt werden, werden dem ersten Interleaver 214 bereitgestellt, während die P-Bits, die von dem Kanal-Codierer 210 bereitgestellt werden, dem zweiten Interleaver 216 bereitgestellt werden.
Daher werden die S-Bits durch den ersten Interleaver 214 Interleaving unterzogen, und die P-Bits werden durch den zweiten Interleaver 216 Interleaving unterzogen. Das Interleaving-Muster des ersten und des zweiten Interleavers 214 und 216 werden im Voraus bestimmt, und durch Voreinrichtung wird das bestimmte Interleaving-Muster von dem Empfänger erkannt.
Die Interleaving unterzogenen S- und P-Bits von dem ersten und dem zweiten Interleaver 214 und 216 werden dem P/S-Umsetzer 218 parallel bereitgestellt. Die Interleaving unterzogenen S-Bits und P-Bits, die dem P/S-Umsetzer 218 parallel zugeführt werden, werden seriell ausgegeben. Vorzugsweise gibt der P/S-Umsetzer 218 zunächst eine vorgegebene Anzahl der Interleaving unterzogenen S-Bits aus und gibt dann eine vorgegebene Anzahl der Interleaving unterzogenen P-Bits aus.
Die Interleaving unterzogenen S- und P-Bits von dem P/S-Umsetzer 218 werden dem Modulator 220 bereitgestellt, in dem sie Symbol-Mapping gemäß der vorgegebenen Symbolstruktur unterzogen werden, und werden dann zu dem Empfänger in 3 gesendet. Wenn beispielsweise der Modulations-Modus des Modulators 220 16-QAM ist, ist die vorgegebene Symbolstruktur als [H,H,L,L] definiert. Daher bildet der Modulator 220 die zwei Interleaving unterzogenen S-Bits auf den H-Bit-Positionen in der Symbolstruktur ab und die zwei Interleaving unterzogenen P-Bits auf den L-Bit-Positionen in der Symbolstruktur, und dann werden die Symbol-Mapping unterzogenen Bits zu dem Empfänger gesendet. Wenn jedoch der Modulationsmodus des Modulators 220 64-QAM ist, ist die vorgegebene Symbolstruktur mit [H,H,M,M,L,L] definiert. Daher bildet der Modulator 220 drei Interleaving unterzogene S-Bits auf zwei H-Bit-Positionen und einer M-Bit-Position in der Symbolstruktur ab und bildet drei Interleaving unterzogene P-Bits auf der verbleibenden einen M-Bit-Position und zwei L-Bit-Positionen in der Symbolstruktur ab. Die Symbol-Mapping unterzogenen Bits werden dann zu dem Empfänger gesendet.
Erste Funktion (Empfänger)
Eine Funktion des Empfängers unter Verwendung der symmetrischen Codierrate wird im Folgenden ausführlich beschrieben. Von dem Sender empfangene Daten werden dem Demodulator 310 zugeführt, in dem die empfangenen Daten gemäß einem Demodulationsmodus in codierte Bits demoduliert werden, der dem Modulationsmodus entspricht, der von dem Modulator 220 des Senders verwendet wird. Die demodulierten codierten Bits von dem Demodulator 310 werden dem S/P-Umsetzer 312 seriell zugeführt, und der S/P-Umsetzer 312 gibt die empfangenen codierten Bits parallel aus. Wenn beispielsweise der Modulator 220 des Senders 16-QAM-Modulation verwendet, gibt der S/P-Wandler 312 die ersten zwei Bits an den ersten Deinterleaver 314 und die nächsten zwei Bits an den zweiten Deinterleaver 316 aus. Wenn jedoch der Modulator 220 des Senders 64- QAM-Modulation verwendet, gibt der S/P-Wandler 312 die ersten drei Bits an den ersten Deinterleaver 314 und die nächsten drei Bits an den zweiten Deinterleaver 316 aus.
Die codierten Bits von dem S/P-Umsetzer 312 werden in zwei Bit-Gruppen klassifiziert, und die klassifizierten Bit-Gruppen werden dem ersten sowie dem zweiten Deinterleaver 314 und 316 zugeführt, in denen die Bit-Gruppen Deinterleaving unterzogen werden. Die Deinterleaving-Funktionen des ersten und des zweiten Deinterleavers 314 und 316 sprechen den durch den ersten und den zweiten Interleaver 214 und 216 des Senders erfüllten Interleaving-Funktionen. Das heißt, der erste und der zweite Deinterleaver 314 und 316 führen Deinterleaving gemäß dem Interleaving-Muster durch, das von dem ersten und dem zweiten Interleaver 214 und 216 des Senders durchgeführt wird.
Die Deinterleaving unterzogenen codierten Bits von dem ersten und dem zweiten Deinterleaver 314 und 316 werden dem Decodierer 320 zugeführt, in dem die codierten Bits gemäß einem vorgegebenen Decodierverfahren in gewünschte empfangene Bits decodiert werden. Als das vorgegebene Decodierverfahren wird ein Verfahren zum Empfangen von S-Bits und P-Bits verwendet und dann wird Decodieren der S-Bits verwendet, und das Decodierverfahren wird auf Basis des Codierverfahrens des Senders bestimmt.
Zweite Funktion (Sender)
Eine Funktion des Senders unter Verwendung der asymmetrischen Codierrate und der Interleaver mit einer festen Länge wird im Folgenden ausführlich beschrieben. Transportdaten werden dem Kanal-Codierer 210 zugeführt, in dem sie mit einem bestimmten Code codiert werden. Das heißt, der Kanal-Codierer 210 gibt über Codieren systematische Bits (S-Bits), die konkrete Transport-Daten sind, sowie Paritäts-Bits (P-Bits) zum Fehlerschutz der Transportdaten aus. Wenn beispielsweise der Kanal-Codierer 210 die asymmetrische Codierrate, wie z.B. die ¾-Codierrate, verwendet, gibt er die S-Bits und die P-Bits in einem Verhältnis aus, das auf der ¾-Codierrate basiert. Das heißt, der Kanal-Codierer 210 gibt drei S-Bits und ein P-Bit aus.
Die S-Bits und die P-Bits von dem Kanal-Codierer 210 werden dem Verteiler 212 zugeführt, indem sie in dem gleichen Verhältnis in zwei Bit-Gruppen unterteilt werden. Das heißt, wenn 16-QAM-Modulation verwendet wird, führt der Verteiler 212 dem ersten In terleaver 214 zwei S-Bits zu und führt dem zweiten Interleaver 216 das verbleibende eine S-Bit sowie ein P-Bit zu.
Im Folgenden wird beschrieben, wie der Verteiler 212 in zwei möglichen Fällen arbeitet. In einem ersten Fall, in dem die Anzahl der systematischen Bits größer ist als die Anzahl der Paritäts-Bits, füllt der Verteiler 212 den ersten Interleaver 214 mit den systematischen Bits und füllt den zweiten Interleaver 216 zusammen mit den Paritäts-Bits mit den verbleibenden systematischen Bits. In einem zweiten Fall, in dem die Anzahl der systematischen Bits geringer ist als die Anzahl der Paritäts-Bits, füllt der Verteiler 212 den ersten Interleaver 214 mit den systematischen Bits, füllt den verbleibenden Teil des ersten Interleavers 214 mit Paritäts-Bits und füllt den zweiten Interleaver 216 mit den verbleibenden Paritäts-Bits.
Daher werden die zwei S-Bits durch den ersten Interleaver 214 Interleaving unterzogen, und das verbleibende eine S-Bit sowie das eine P-Bit werden durch den zweiten Interleaver 216 Interleaving unterzogen. Das Interleaving-Muster des ersten und des zweiten Interleavers 214 und 216 wird im Voraus festgelegt, und das gleiche Interleaving-Muster wird im Voraus in dem Empfänger festgelegt. Des Weiteren bestimmt der zweite Interleaver 216, dem von dem Verteiler 212 das S-Bit und das P-Bit zugeführt werden, die S-Bit-Position vor dem Interleaving auf Basis eines zuvor bestimmten Musters, das das gleiche ist wie in dem Empfänger, so dass der Empfänger das S-Bit und das P-Bit bei dem Decodier-Prozess effizient klassifizieren kann. Das durch den zweiten Interleaver 216 Interleaving zu unterziehende S-Bit befindet sich beispielsweise vor dem Interleaving an einer vorderen Position, so dass der Empfänger ein Bit, das sich an der vorderen Position befindet, nach Deinterleaving als das S-Bit bewerten kann.
Die durch den ersten Interleaver 214 Interleaving unterzogenen S-Bits und das durch den zweiten Interleaver 216 Interleaving unterzogene S-Bit sowie das P-Bit werden dem P/S-Umsetzer 218 parallel zugeführt. Der P/S-Umsetzer 218 gibt die zugeführten Interleaving unterzogenen S-Bits und das P-Bit, sowie das zugeführte, Interleaving unterzogenen S-Bit und P-Bit seriell aus. Vorzugsweise gibt der P/S-Umsetzer 218 zunächst die Ausgangs-Bits des ersten Interleavers 214 aus und gibt dann die Ausgangs-Bits des zweiten Interleavers 216 aus.
Die Interleaving unterzogenen S-Bits und das Interleaving unterzogene S-Bit sowie das P-Bit von dem P/S-Umsetzer 218 werden dem Modulator 220 zugeführt, in dem sie Symbol-Mapping gemäß der vorgegebenen Symbolstruktur unterzogen werden, und werden dann zu dem Empfänger in 3 gesendet. Wenn beispielsweise der Modulationsmodus des Modulators 220 16-QAM ist, ist die vorgegebene Symbolstruktur mit [H,H,L,L] definiert. Daher bildet der Modulator 220 die zwei Interleaving unterzogenen S-Bits auf den H-Bit-Positionen in der Symbolstruktur und die zwei Interleaving unterzogenen Bits des S-Bit und des P-Bit auf den L-Bit-Positionen in der Symbolstruktur ab, und die Symbol-Mapping unterzogenen Bits werden dann zu dem Empfänger gesendet. Wenn jedoch der Modulationsmodus des Modulators 220 64-QAM ist, ist die vorgegebene Symbolstruktur als [H,H,M,M,L,L] definiert. Daher bildet der Modulator 220 drei S-Bits, die durch den ersten Interleaver 214 Interleaving unterzogen werden, auf zwei H-Bit-Positionen und einer M-Bit-Position in der Symbolstruktur ab und bildet drei P-Bits, die durch den zweiten Interleaver 216 Interleaving unterzogen werden, auf der verbleibenden einen M-Bit-Position und zwei L-Bit-Positionen in der Symbolstruktur ab. Die Symbol-Mapping unterzogenen Bits werden dann zu dem Empfänger gesendet.
In diesem Fall ist es, da die zwei Interleaver eine feste Größe haben, nicht notwendig, die Länge der Interleaver gemäß der Codierrate zu variieren. So ist es einfach, die Interleaver zu implementieren. Wenn jedoch drei oder mehr Zuverlässigkeitsstufen vorhanden sind, wie etwa bei der Modulation hoher Ordnung von über 64-QAM, liegt ein Fall vor, in dem keine optimale Bedingung erfüllt ist. Die „optimale Bedingung" bezieht sich auf eine Bedingung, unter der die Bits mit höherer Priorität stets auf den Bit-Positionen mit höherer Zuverlässigkeit abgebildet werden. Wenn in dem optimalen Zustand die Anzahl der S-Bits größer ist als die Anzahl von P-Bits wird das verbleibende S-Bit dem zweiten Interleaver zugeführt und dann zusammen mit dem P-Bit Interleaving unterzogen. Dementsprechend kann, obwohl die durch den ersten Interleaver 214 Interleaving unterzogenen S-Bits auf den Bit-Positionen mit höherer Zuverlässigkeit abgebildet werden, das dem zweiten Interleaver 216 zugeführte S-Bit auf der Bit-Position mit niedrigerer Zuverlässigkeit abgebildet werden. Um dies zu umgehen, ist es möglich, die Anzahl von Interleavern so zu erhöhen, dass die drei verschiedenen Zuverlässigkeitsstufen abgedeckt sind. Die Vergrößerung der Anzahl der Interleaver stellt eine reine Erweiterung der vorliegenden Erfindung dar, so dass keine ausführliche Beschreibung erfolgt, damit die Idee der vorliegenden Erfindung klar bleibt. Selbst der Sender, der die zwei Interlea ver mit einer festen Länge verwendet, weist jedoch bessere Leistung auf als der herkömmliche Sender.
Zweite Funktion (Empfänger)
Eine Funktion des Empfängers unter Verwendung der asymmetrischen Codierrate und der Interleaver mit einer festen Wellenlänge wird im Folgenden ausführlich beschrieben. Von dem Sender empfangene Daten werden dem Demodulator 310 zugeführt, in dem die empfangenen Daten gemäß einem Demodulationsmodus, der dem von dem Modulator 220 des Senders verwendeten Modulationsmodus entspricht, in codierte Bits demoduliert werden. Die demodulierten codierten Bits von dem Demodulator 310 werden dem S/P-Umsetzer 312 seriell zugeführt, und der S/P-Umsetzer 312 gibt die empfangenen codierten Bits parallel aus. Wenn beispielsweise der Modulator 220 des Senders 16-QAM-Modulation verwendet, gibt der S/P-Umsetzer 312 die ersten zwei Bits an den ersten Deinterleaver 314 und die nächsten zwei Bits an den zweiten Deinterleaver 316 aus. In diesem Fall bestehen die ersten zwei Bits lediglich aus den systematischen Bits, und die nächsten zwei Bits bestehen aus einem S-Bit sowie einem P-Bit. Wenn jedoch der Modulator 220 des Sender 64-QAM-Modulation verwendet, gibt der S/P-Umsetzer 312 die ersten drei Bits an den ersten Deinterleaver 314 und die nächsten drei Bits an den zweiten Deinterleaver 316 aus.
Die codierten Bits von dem S/P-Umsetzer 312 werden in zwei Bit-Gruppen klassifiziert und die klassifizierten Bit-Gruppen werden dem ersten sowie dem zweiten Deinterleaver 314 und 316 zugeführt, in denen die Bit-Gruppen Deinterleaving unterzogen werden. Die Deinterleaving-Funktionen des ersten und des zweiten Deinterleavers 314 und 316 entsprechen den Interleaving-Funktionen, die von dem ersten und dem zweiten Interleaver 214 und 216 des Senders erfüllt werden. Das heißt, der erste und der zweite Deinterleaver 314 und 316 führen Deinterleaving gemäß dem Interleavingmuster durch, das von dem ersten und dem zweiten Interleaver 214 und 216 des Senders durchgeführt wird.
Die Deinterleaving unterzogenen Bits von dem ersten und dem zweiten Deinterleaver 314 und 316 werden der Klassifizierungseinrichtung 318 zugeführt, in der die codierten Bits in die S-Bits und die P-Bits klassifiziert werden. Da die Ausgangsbits des zweiten Deinterleavers 316 eine Mischung aus dem S-Bit und den P-Bits sind, erkennt die Klassi fizierungseinrichtung 318 durch Voreinrichtung zusammen mit dem Sender die Position, an der das S-Bit unter den Deinterleaving unterzogenen Bits vorhanden ist.
Die codierten Bits von der Klassifizierungseinrichtung 318 werden dem Decodierer 320 zugeführt, in dem die codierten Bits gemäß einem vorgegebenen Decodierverfahren zu gewünschten empfangenen Bits decodiert werden. Als das vorgegebene Decodierverfahren wird ein Verfahren zum Empfangen von S-Bits und P-Bits und anschließendem Decodieren der S-Bits eingesetzt. Das Decodierverfahren wird auf Basis des Codierverfahrens des Senders bestimmt.
Dritte Funktion (Sender)
Eine Funktion des Senders unter Verwendung der asymmetrischen Codierrate und der Interleaver mit einer variablen Länge wird im Folgenden ausführlich beschrieben. Transportdaten werden dem Kanal-Codierer 210 zugeführt, in dem sie mit einem bestimmten Code codiert werden. Das heißt, der Kanal-Codierer 210 gibt über Codierung systematische Bits (S-Bits), die konkrete Transportdaten sind, sowie Paritätsbits (P-Bits) zum Fehlerschutz der Transportdaten aus. Bei diesem Beispiel gibt der Kanal-Codierer 210, wenn er die asymmetrische Codierrate, wie beispielsweise die 3/4-Codierrate verwendet, die S-Bits und die P-Bits in einem anderen Verhältnis aus, das auf der 3/4-Codierrate basiert. Das heißt, der Kanal-Codierer 210 gibt drei S-Bits und ein P-Bit aus. Die S-Bits von dem Kanal-Codierer 210 werden dem ersten Interleaver 214 zugeführt und die P-Bits von dem Kanal-Codierer 210 werden dem zweiten Interleaver 216 zugeführt.
Daher werden die S-Bits durch den ersten Interleaver 214 Interleaving unterzogen, und die P-Bits werden durch den zweiten Interleaver 216 Interleaving unterzogen. Das Interleavingmuster und die Länge des ersten sowie des zweiten Interleavers 214 und 216 werden im Voraus bestimmt, und das bestimmte Interleavingmuster sowie die Länge werden durch Voreinrichtung auch von dem Empfänger erkannt. Die Länge kann auf Basis eines Verhältnisses der S-Bits zu den P-Bits bestimmt werden.
Die Interleaving unterzogenen S-Bits und P-Bits von dem ersten und dem zweiten Interleaver 214 und 216 werden dem P/S-Umsetzer 218 parallel zugeführt. Der P/S-Umsetzer 218 gibt die zugeführten Interleaving unterzogenen S-Bits und P-Bits seriell aus. Vorzugsweise gibt der P/S-Umsetzer 218 die Interleaving unterzogenen S-Bits und P-Bits so aus, dass die Interleaving unterzogenen S-Bits an den Bitpositionen mit höherer Zuverlässigkeit abgebildet werden.
Die Interleaving unterzogenen S-Bits und die Interleaving unterzogenen P-Bits von dem P/S-Umsetzer 218 werden dem Modulator 220 zugeführt, in dem sie auf vorgegebenen Bit-Positionen abgebildet werden, und dann zu dem Empfänger in 3 gesendet. Wenn beispielsweise eine Länge des ersten Interleavers 214, der die S-Bits empfängt, 18 Bits lang ist und eine Länge des zweiten Interleavers 216, der die P-Bits empfängt, sechs Bits lang ist, läuft eine Symbol-Mapping-Funktion, die von dem Modulator 220 erfüllt wird, wie folgt ab.
Zunächst ist, wenn der Modulationsmodus des Modulators 220 16-QAM ist, die vorgegebenen Symbolstruktur als [H,H,L,L] definiert. Daher bildet der Modulator 220 die zwei Interleaving unterzogenen S-Bits auf den H-Bitpositionen in der Symbolstruktur ab, bildet das verbleibende eine S-Bit und das eine P-Bit auf den L-Bitpositionen in der Symbolstruktur ab und sendet dann die Symbol-Mapping unterzogenen Bits zu dem Empfänger.
Weiterhin ist, wenn der Modulationsmodus des Modulators 220 64-Qam ist, die vorgegebene Symbolstruktur mit [H,H,M,M,L,L] definiert. Daher führt der Modulator in einem ersten Modulationsprozess 220 Symbol-Mapping der S-Bits und der P-Bits gemäß der Symbolstruktur in einem Verhältnis 4:2 durch. In einem zweiten Modulationsprozess führt der Modulator 220 Symbol-Mapping der S-Bits und der P-Bits gemäß der Symbolstruktur in einem Verhältnis 5:1 durch. In einem dritten Modulationsprozess führt der Modulator 220 Symbol-Mapping der S-Bits und der P-Bits gemäß der Symbolstruktur in einem Verhältnis 4:2 durch. In einem vierten Modulationsprozess führt der Modulator 220 Symbol-Mapping der S-Bits und der P-Bits gemäß der Symbolstruktur in einem Verhältnis 5:1 durch. Das heißt, in dem ersten und dem dritten Modulationsprozess, in denen das Verhältnis der S-Bits zu den P-Bits 4:2 beträgt, bildet der Modulator 220 die zwei S-Bits auf den zwei H-Bitpositionen in der Symbolstruktur ab, bildet die verbleibenden zwei S-Bits auf den zwei M-Bitpositionen in der Symbolstruktur ab, bildet die zwei P-Bits auf den zwei L-Bitpositionen in der Symbolstruktur ab. Die Symbol-Mapping unterzogenen Bits werden zu dem Empfänger gesendet. In dem zweiten und dem vierten Modulationsprozess, in denen das Verhältnis der S-Bits zu den P-Bits 5:1 beträgt, bildet der Modulator 220 die zwei S-Bits auf den zwei H-Bitpositionen in der Symbolstruktur ab, bildet die verbleibenden zwei S-Bits auf den zwei M-Bitpositionen in der Symbolstruktur ab und bildet das letzte eine S-Bit sowie das eine P-Bit auf den zwei L-Bitpositionen in der Symbolstruktur ab. Die Symbol-Mapping unterzogenen Bits werden dann zu dem Empfänger gesendet.
In Tabelle 2 sind die Modulationsprozesse dargestellt, die von dem Sender unter Verwendung der asymmetrischen Codierrate und der 64-QAM-Modulation durchgeführt werden
Tabelle 2
Wenn die Länge der Interleaver wie oben beschrieben variiert wird, ist es notwendig, die Größe (Länge) der zwei Interleaver entsprechend der Codierrate unvorteilhafterweise zu begrenzen. Es ist dennoch möglich, Symbol-Mapping unabhängig von der Codierrate und der Ordnung des Modulators in einem optimalen Zustand durchzuführen. Des weiteren ist, da es nicht notwendig ist, die S-Bits und die P-Bits in einem bestimmten Verhältnis auf die zwei Interleaver zu verteilen, der Verteiler 212 für den Sender nicht erforderlich.
Dritte Funktion (Empfänger)
Eine Funktion des Empfängers unter Verwendung der asymmetrischen Codierrate und der Interleaver mit einer variablen Länge wird im Folgenden ausführlich beschrieben. Von dem Sender empfangene Daten werden dem Demodulator 310 zugeführt, in dem die empfangenen Daten gemäß einem Demodulationsmodus, der dem von dem Modulator 220 des Senders verwendeten Modulationsmodus entspricht, in codierte Bits demoduliert werden. Die demodulierten codierten Bits von dem Demodulator 310 werden dem S/P-Umsetzer 312 seriell zugeführt, und der S/P-Umsetzer 312 gibt die empfangenen codierten Bits parallel aus. Wenn der Sender die asymmetrische Codierrate und die Interleaver mit einer variablen Länge verwendet, erkennt der S/P-Umsetzer 312 durch Voreinrichtung die veränderliche Länge. So gibt der S/P-Umsetzer 312 so viele codierte Bits wie eine Länge des ersten Interleavers 214 in dem Sender an den ersten Deinterleaver 314 aus und gibt so viele codierte Bits wie eine Länge des zweiten Interleavers 216 in dem Sender an den zweiten Deinterleaver 316 aus.
Wenn der Modulator 220 des Senders 16-QAM-Modulation verwendet, gibt der S/P-Umsetzer 312 die ersten drei Bits an den ersten Deinterleaver 314 und das nächste eine Bit an den zweiten Deinterleaver 316 aus. Wenn jedoch der Modulator 220 des Senders 64-QAM-Modulation verwendet, unterteilt der S/P-Umsetzer 312 die codierten Bits von dem Demodulator 310 gemäß einem Verhältnis der S-Bits und der P-Bits, das von dem P/S-Umsetzer 218 des Senders verwendet wird, in eine serielle Ausgabe von S-Bits und P-Bits. Das Verhältnis kann auf Basis eines Verhältnisses einer Länge des ersten Interleavers 214 zu einer Länge des zweiten Interleavers 216 des Senders bestimmt werden.
Wenn beispielsweise der P/S-Umsetzer 218 des Senders Verhältnisse 4:2, 5:1, 4:2 und 5:1 der S-Bits zu den P-Bits verwendet hat, d.h. Verhältnisse der Länge des ersten Interleavers 214 zu der Länge des zweiten Interleavers 216, gibt der S/P-Umsetzer 312 in einem ersten und einem dritten Prozess die ersten vier Bits an den ersten Deinterleaver 314 und die nächsten zwei Bits an den zweiten Deinterleaver 316 aus. In einem zweiten und einem vierten Prozess gibt der S/P-Umsetzer 312 die ersten fünf Bits an den ersten Deinterleaver 314 und das nächste eine Bit an den zweiten Deinterleaver 316 aus.
Die codierten Bits von dem S/P-Umsetzer 312 werden in zwei Bitgruppen klassifiziert, und die klassifizierten Bitgruppen werden dem ersten sowie dem zweiten Deinterleaver 314 und 316 zugeführt, in denen die Bitgruppen Deinterleaving unterzogen werden. Die Deinterleaving-Funktionen des ersten und des zweiten Deinterleavers 314 und 316 entsprechen den durch den ersten und den zweiten Deinterleaver 214 und 216 des Senders erfüllten Interleaving-Funktionen. Das heißt, der erste und der zweite Deinterleaver 314 und 316 führen Deinterleaving gemäß dem Interleavingmuster durch, das durch den ersten und den zweiten Deinterleaver 214 und 216 des Senders durchgeführt wird.
Die Deinterleaving unterzogenen codierten Bits von dem ersten und dem zweiten Deinterleaver 314 und 316, die zuvor durch den S/P-Umsetzer 312 in die S-Bits und die P-Bits unterteilt wurden, werden dem Decoder 320 zugeführt, in dem die codierten Bits gemäß einem vorgegebenen Decodierverfahren in gewünschte empfangene Bits deco diert werden. Als das vorgegebenen Decodierverfahren wird ein Verfahren zum Empfangen von S-Bits und P-Bits und anschließendem Decodieren der S-Bits eingesetzt. Das Decodierverfahren wird auf Basis des Codierverfahrens des Senders bestimmt.
Zweite Ausführung
4 stellt einen Aufbau eines Senders in einem HSDPA-Mobilkommunikationssystem gemäß einer zweiten Ausführung der vorliegenden Erfindung dar. Ein Endbit-Generator 410 empfängt, wie unter Bezugnahme auf 4 zu sehen ist, Transportdaten und fügt zugehörige Endbits zu den empfangenen Transportdaten hinzu. Ein Kanal-Codierer 412 codiert, von einer Steuereinheit 426 gesteuert, die von dem Endbit-Generator 410 empfangenen Daten, zu denen die Endbits zugefügt sind, unter Verwendung eines vorgegebenen Codes. Der vorgegebene Code bezieht sich auf einen Code zum Ausgeben von Transport-Bits und Fehlerschutz-Bits der Transport-Bits. So sind beispielsweise die Transport-Bits systematische Bits (S) und die Fehlerschutz-Bits Paritäts-Bits (P). Der vorgegebene Code enthält, wie oben erwähnt, einen Turbo-Code und einen systematischen Faltungscode.
Eine Raten-Anpassungseinrichtung 414 führt Raten-Anpassung durch Wiederholen und Punktieren der codierten Bits von dem Kanal-Codierer 412 durch. Ein Verteiler 416 empfängt, von der Steuereinheit 426 gesteuert, die systematischen Bits und die Paritätsbits von der Raten-Anpassungseinrichtung 414 und verteilt die systematischen Bits sowie die Paritätsbits auf eine Vielzahl von Interleavern.
Ein erster und ein zweiter Interleaver 418 und 420 empfangen die codierten Bits von dem Verteiler 416 und unterziehen die empfangenen codierten Bits Interleaving. Die codierten Bits können die systematischen Bits, die Paritätsbits oder ein Gemisch aus den systematischen Bits und den Paritätsbits sein. Wenn die empfangenen codierten Bits, das Gemisch aus den systematischen Bits und den Paritätsbits sind, ist der Verteiler 416 notwendig. In diesem Fall ordnet ein Interleaver, der das Gemisch aus den systematischen Bits und den Paritätsbits empfängt, die codierten Bits vor Interleaving so um, dass die systematischen Bits mit höherer Priorität stets an bestimmten Positionen vorhanden sind. Dies unterstützt den Empfänger beim Erfüllen einer Decodier-Funktion, und der Sender informiert den Empfänger im Voraus über die bestimmten Positionen der systematischen Bits. Wenn der erste und der zweite Interleaver 418 und 420 eine variable Länge haben, werden sie von der Steuereinheit 426 gesteuert. Das heißt, wenn der erste und der zweite Interleaver 418 und 420 eine variable Länge haben, werden die Längen des ersten und des zweiten Interleavers 418 und 420 durch die Steuereinheit bestimmt.
Ein Parallel-Seriell-P/S-Umsetzer 422 empfängt von der Steuereinheit 426 gesteuert, parallel die Interleaving unterzogenen codierten Bits, die von dem ersten Interleaver 418 ausgegeben werden, und die Interleaving unterzogenen codierten Bits, die von dem zweiten Interleaver 420 ausgegeben werden, und gibt die empfangenen codierten Bits seriell aus. Wenn beispielsweise die codierten Bits mit der höheren Priorität durch den ersten Interleaver 418 Interleaving unterzogen werden, und die codierten Bits der niedrigeren Priorität durch den zweiten Interleaver 420 Interleaving unterzogen werden, gibt der P/S-Umsetzer 422 zunächst die von dem ersten Interleaver 418 empfangenen codierten Bits aus und gibt dann die von dem zweiten Interleaver 420 empfangenen codierten Bits aus. Dies dient dazu, die systematischen Bits mit der höheren Priorität in einem folgenden Modulationsprozess an den Bitpositionen mit der höheren Zuverlässigkeit abzubilden.
Ein Modulator 424 führt Symbol-Mapping der codierten Bits von dem P/S-Umsetzer 422 gemäß einer vorgegebenen Symbolstruktur durch, und dann werden die Symbol-Mapping unterzogenen codierten Bits zu dem Empfänger gesendet. Wenn beispielsweise der Modulator 424 die 16-QAM-Modulation verwendet, werden die codierten Bits Symbol-Mapping gemäß einer Symbolstruktur [H,H,L,L] unterzogen. Wenn jedoch der Modulator 424 die 64-QAM-Modulation verwendet, werden die codierten Bits Symbol-Mapping gemäß einer Symbolstruktur [H,H,M,M,L,L] unterzogen.
Die Steuereinheit 426 steuert die Gesamtfunktion des Senders gemäß der zweiten Ausführung der vorliegenden Erfindung. Zunächst bestimmt die Steuereinheit 426 eine Codierrate und einen Modulationsmodus, die in dem aktuellen Funkkanalzustand zu verwenden sind. Die Steuereinheit 426 steuert die Codierrate des Kanal-Codierers (oder Turbo-Codierers) 412 auf Basis der zu verwendenden bestimmten Codierrate und steuert den Modulator 424 auf Basis des bestimmten Modulationsmodus. Des Weiteren steuert die Steuereinheit 426 ein Verteilungsmuster des Verteilers 416 auf Basis der bestimmten Codierrate und des bestimmten Modulationsmodus. Wenn beispielsweise die Vielzahl von Interleavern die zwei Interleaver 418 und 420 enthält, steuert die Steuereinheit 426 den Verteiler 416 so, dass er die systematischen Bits und die Paritätsbits auf zwei Bitgruppen (Bitströme) verteilt, die die gleiche Anzahl von Bits haben. Eine der zwei Bitgruppen wird dem ersten Interleaver 418 zugeführt, und die andere Bitgruppe wird dem zweiten Interleaver 420 zugeführt. Wenn die Vielzahl von Interleavern drei Interleaver enthält, steuert die Steuereinheit 426 den Verteiler 416 so, dass er die systematischen Bits und die Paritätsbits auf drei Bitgruppen verteilt. Wenn jedoch der Sender die symmetrische Codierrate, wie beispielsweise die 1/2-Codierrate, verwendet, ist der Verteiler 416 bei dieser Ausführung nicht notwendig. Das liegt darin begründet, dass, wenn die symmetrische 1/2-Codierrate verwendet wird, die Anzahl systematischer Bits identisch mit der Anzahl von Paritätsbits ist, und so werden die systematischen Bit dem ersten Interleaver 418 zugeführt, und die Paritätsbits werden dem zweiten Interleaver 420 zugeführt. Dies gilt auch dann, wenn der erste und der zweite Interleaver 418 und 420 eine variable Länge unterstützen, obwohl sie eine asymmetrische Codierrate, wie beispielsweise die 3/4-Codierrate, verwenden. Das heißt, der Verteiler 416 ist nur dann notwendig, wenn der erste und der zweite Interleaver 418 und 420 die asymmetrische Codierrate und die feste Länge unterstützen.
3. Ausführung
5 stellt einen Aufbau eines Senders in einem CDMA-Mobilkommunikationssystem gemäß einer dritten Ausführung der vorliegenden Erfindung dar. Der Sender in 5 gibt codierte Symbole mittels eines Interleavers ohne einen separaten P/S-Umsetzer seriell aus.
Transportdaten werden, wie unter Bezugnahme auf 5 zu sehen ist, dem Kanal-Codierer 510 zugeführt, in dem die empfangenen Transportdaten mit einem vorgegebenen Code codiert werden. Das heißt, der Kanal-Codierer 510 gibt systematische Bits (S-Bits), die konkrete Transportdaten sind, sowie Paritätsbits (P-Bits) zum Fehlerschutz der Transportdaten aus. Die S-Bits und die P-Bits von dem Kanal-Codierer 510 werden einer Steuereinheit 514 zugeführt, die Teil eines Interleavers 512 ist. Die Steuereinheit 514 weist den von dem Kanal-Codierer 510 zugeführten S-Bits eine vorgegebene Adresse zu und speichert die S-Bits sequentiell in einem S-Bereich eines Speichers 516. Des Weiteren weist die Steuereinheit 514 den von dem Kanal-Codierer 510 zugeführten P-Bits eine vorgegebene Adresse zu und speichert die P-Bits sequentiell in einem P-Bereich des Speichers 516.
Des Weiteren erfüllt die Steuereinheit 514 eine Steuerfunktion des Transportierens der S-Bits und der P-Bits, die in dem Speicher 516 gespeichert sind. Das heißt, die Speichereinheit 514 analysiert die von dem Kanal-Codierer 510 verwendete Codierrate, um die in dem Speicher 516 gespeicherten S-Bits und P-Bits zu senden, und analysiert auch den von einem Modulator 518 verwendeten Modulationsmodus. Nach Bestimmen der Codierrate und des Modulationsmodus durch die Analyse liest die Steuereinheit 514 die in dem Speicher 516 gespeicherten S- und P-Bits auf Basis der bestimmten Codierrate und des Modulationsmodus.
Wenn beispielsweise die bestimmte Codierrate eine symmetrische 1/2-Codierrate ist und der bestimmte Modulationsmodus 16-QAM oder 64-QAM ist, greift die Steuereinheit 514 wiederholt abwechselnd in dem gleichen Verhältnis auf den S-Bereich und den P-Bereich des Speichers 516 zu und gibt die gleiche Anzahl der S-Bits und der P-Bits aus. Das heißt, die Steuereinheit 514 liest zunächst zwei (oder drei) S-Bits, indem sie auf den S-Bereich zugreift, und liest dann zwei (oder drei) P-Bits, indem sie auf den P-Bereich zugreift. Bei zwei Bits werden die zwei S-Bits und die zwei P-Bits, die von der Steuereinheit 514 ausgegeben werden, dem Modulator 518 zugeführt, in dem die S-Bits und die P-Bits 16-QAM-Modulation unterzogen werden. Das heißt, die zwei S-Bits werden auf den zwei H-Bitpositionen in der Symbolstruktur [H,H,L,L] abgebildet, die für die 16-QAM-Modulation definiert ist, und die zwei P-Bits werden auf den zwei L-Bitpositionen in der Symbolstruktur abgebildet.
Wenn jedoch die bestimmte Codierrate eine asymmetrische 3/4-Codierrate ist und der bestimmte Modulationsmodus 16-QAM ist, gibt die Steuereinheit 514 die S-Bits und die P-Bits in einem Verhältnis von 3:1 aus, indem sie einmal auf den P-Bereich des Speichers 516 und dreimal auf den S-Bereich zugreift. In diesem Fall werden die drei S-Bits und das eine P-Bit, die von der Steuereinheit 514 ausgegeben werden, dem Modulator 518 zugeführt, in dem die S-Bits und das P-Bit 16-QAM-Modulation unterzogen werden. Das heißt, die zwei S-Bits werden auf den zwei H-Bitpositionen in der Symbolstruktur [H,H,L,L] abgebildet, die für die 16-QAM-Modulation definiert ist, und das verbleibende eine S-Bit sowie das eine P-Bit werden auf den zwei L-Bitpositionen in der Symbolstruktur abgebildet.
Schließlich gibt, wenn die bestimmte Codierrate die asymmetrische 3/4-Codierrate ist und der bestimme Modulationsmodus 64-QAM ist, die Steuereinheit 514 die S-Bits und die P-Bits aus, indem sie in einem vorgegebenen Verhältnis auf den S-Bereich und den P-Bereich des Speichers 516 zugreift. Dabei ist die Gesamt-Zugriffszahl des Speichers 516 ein Wert, der durch 2 (für QPSK), durch 3 (für 8PSK), 4 (für 16-QAM) und 6 (für 64-QAM) dividiert werden kann. Als ein Beispiel für diese Bedingung wird, wenn die Gesamt-Zugriffszahl A_tot 144 Bits beträgt, die folgende Bedingung erfüllt: Atot = Asys + Apar = 144 (2)wobei A_sys die Anzahl von Zugriffen auf den S-Bereich darstellt und A_par die Anzahl von Zugriffen auf den P-Bereich darstellt.
In dem 64-QAM-Modulationsmodus sind, da ein Symbol aus 6 Bits besteht und A_sys:A_par = 3:1, 9 S-Bits und 3 P-Bits zum Konstruieren von zwei Symbolen (12 Bits) erforderlich. Das heißt, die Steuereinheit 514 sollte theoretisch 4,5 S-Bits und 1,5 P-Bits pro Symbol ausgeben. Da jedoch die Bitzahlen keine ganze Zahl sind, ändert die Steuereinheit 514 die Anzahl von Ausgabebits in einer Symboleinheit. Die Steuereinheit 514 gibt beispielsweise zuerst vier S-Bits und zwei P-Bits aus und gibt dann fünf S-Bits und ein P-Bit aus.
In diesem Fall werden die S-Bits und die P-Bits, die von der Steuereinheit 514 ausgegeben werden, dem Modulator 518 zugeführt, in dem die zugeführten Bits 64-QAM-Modulation unterzogen werden. Wenn die vier S-Bits und die zwei P-Bits von der Steuereinheit 514 zugeführt werden, bildet der Modulator 518 die ersten zwei S-Bits auf den zwei H-Bitpositionen in der Symbolstruktur [H,H,M,M,L,L] ab, die für die 64-QAM-Modulation definiert ist, bildet die verbleibenden zwei S-Bits auf den zwei M-Bitpositionen in der Symbolstruktur ab und bildet die zwei P-Bits auf den zwei L-Bitpositionen in der Symbolstruktur ab. Wenn hingegen die fünf S-Bits und das eine P-Bit von der Steuereinheit 514 zugeführt werden, bildet der Modulator 518 die ersten zwei S-Bits auf den zwei H-Bitpositionen in der Symbolstruktur [H,H,M,M,L,L] ab, die für die 64-QAM-Modulation definiert ist, bildet die nächsten zwei S-Bits auf den zwei M-Bitpositionen in der Symbolstruktur ab und bildet das verbleibende eine S-Bit sowie das eine eine P-Bit auf den zwei L-Bitpositionen in der Symbolstruktur ab.
7 stellt Simulationsergebnisse dar, die gemäß einer Ausführung der vorliegenden Erfindung erzielt werden, wenn die Simulation unter Verwendung eines Codierers und eines Decodierers durchgeführt wird, die beide 64-QAM-Modulation unterstützen. 8 stellt Simulationsergebnisse dar, die gemäß einer Ausführung der vorliegenden Erfindung erzielt werden, wenn die Simulation unter Verwendung eines Codierers und eines Decodierers durchgeführt wird, die bei 16-QAM-Modulation unterstützen. Beide liegen unter der Rate = 1/2 (d.h. die Menge systematischer Bits ist die gleiche wie die von Paritätsbits und beide sind erste Ausführungen). 7 und 8 belegen die Effekte der Erfindung. Obwohl die Simulationen in einer gesteuerten Umgebung durchgeführt wurden, reichen sie aus, um die positiven Effekte der Erfindung zu zeigen. Die Simulationsergebnisse in 7 und 8 zeigen einen Vergleich zwischen einer Bitfehlerrate (BER) und einem Bit-Rausch-Verhältnis (E_b/N₀). Gemäß den Simulationsergebnissen zeigt die Erfindung verglichen mit dem Stand der Technik eine Zunahme der Verstärkung von ungefähr 0,4 dB oder mehr sowohl für 16-QAM als auch für 64QAM. Die Simulationsergebnisse in 7 und 8 wurden in dem Simulationszustand erzielt, in dem AWGN (Additive White Gaussian Noise) vorhanden ist, Größe von Turbo-Encoder-Eingabeblöcken von 5114 Bits, die Codierrate von 1/2 und die Interleaver mit einer festen Länge verwendet wurden.
Die vorliegende Erfindung bildet, wie oben beschrieben, die Bits mit höherer Priorität auf den Bitpositionen mit höherer Zuverlässigkeit ab, so dass ein überlegener Transportwirkungsgrad in den technischen Bereichen von Fehlerschutzcodierung, Modulation/Demodulation und Datentransport erzielt wird. Des Weiteren kann die Erfindung nicht nur bei dem Sendeempfänger des vorhandenen verdrahteten/drahtlosen Kommunikationssystems eingesetzt werden, sondern auch bei dem Sendeempfänger des Mobilkommunikationssystems der 3. Generation, dem IMT-2000-System, wodurch die Gesamt-Systemleistung verbessert wird. Dies wird durch Modulieren (Abbilden) der Bits mit höherer Priorität auf den Bits mit höherer Zuverlässigkeit erreicht, die weniger durch Störungen und Umgebungseinflüsse beeinträchtigt werden. Das heißt, verglichen mit dem herkömmlichen System hat das System gemäß der vorliegenden Erfindung eine niedrigere Bitfehlerrate (BER) und bessere Systemleistung.

Claims

Datenverarbeitungsvorrichtung in einem Mobilkommunikationssystem zur Verarbeitung von Daten, die mit Bits dargestellt werden, die von einem Codierer mit einer vorgegebenen Codierrate erzeugt werden, wobei sie umfasst: einen Teiler, der die Bits in Bits hoher Priorität und Bits niedriger Priorität teilt; einen ersten Interleaver, der Interleaving der Bits hoher Priorität durchführt und Interleaving unterzogene Bits hoher Priorität ausgibt; einen zweiten Interleaver, der Interleaving der Bits niedriger Priorität durchführt und Interleaving unterzogene Bits niedriger Priorität ausgibt; und einen Modulator, der ein Symbol erzeugt, indem er die Interleaving unterzogenen Bits hoher Priorität auf einem ersten Bitteil des Symbols und die Interleaving unterzogenen Bits mit niedrigerer Priorität auf einem zweiten Bitteil des Symbols abbildet, wobei der erste Bitteil höhere Zuverlässigkeit aufweist als der zweite Bitteil.
Vorrichtung nach Anspruch 1, die des Weiteren einen Verteiler umfasst, der die Bits hoher Priorität und die Bits niedriger Priorität empfängt, die empfangenen Bits hoher und niedriger Priorität so reguliert, dass die Bits mit hoher Priorität und die Bits niedriger Priorität in identischer Anzahl an den ersten Interleaver und den zweiten Interleaver auszugeben sind.
Vorrichtung nach Anspruch 1, die des Weiteren einen Parallel-Seriell (P/S)-Umsetzer umfasst, der die Bits seriell in der Reihenfolge des ersten Interleavers und dann des zweiten Interleavers ausgibt.
Vorrichtung nach Anspruch 1, die des Weiteren eine Steuereinheit umfasst, die einen Modulationsmodus entsprechend einem Funkkanalzustand bestimmt und die Anzahl der Bits hoher Priorität und niedriger Priorität, die auf einem Symbol abgebildet werden, auf Basis des bestimmten Modulationsmodus steuert.
Vorrichtung nach Anspruch 1, wobei die Bits hoher Priorität systematische Bits sind.
Vorrichtung nach Anspruch 1, wobei die Bits niedriger Priorität Paritätsbits sind.
Vorrichtung nach Anspruch 2, wobei die Bits mit hoher Priorität und die Bits niedriger Priorität in einem Verhältnis von 1:1 auf dem Symbol abgebildet werden.
Vorrichtung nach Anspruch 2, wobei die Bits hoher Priorität und die Bits niedriger Priorität in einem Verhältnis von 3:1 auf dem Symbol abgebildet werden.
Vorrichtung zum Empfangen von Daten, die durch ein Symbol dargestellt werden, das aus einem ersten Bitteil, der hohe Zuverlässigkeit sichert und Bits hoher Priorität aufnimmt, und einem zweiten Bitteil besteht, der niedrige Zuverlässigkeit sichert und Bits niedriger Priorität aufnimmt, wobei sie umfasst: einen Demodulator, der die in dem ersten Bitteil befindlichen Bits hoher Priorität und die in dem zweiten Bitteil befindlichen Bits niedriger Priorität demoduliert; einen ersten Deinterleaver, der Deinterleaving der demodulierten Bits hoher Priorität durchführt; einen zweiten Deinterleaver, der Deinterleaving der demodulierten Bits niedriger Priorität durchführt; und einen Decoder, der die Deinterleaving unterzogenen Bits hoher Priorität und die Deinterleaving unterzogenen Bits niedriger Priorität decodiert.
Vorrichtung nach Anspruch 9, die des Weiteren einen Seriell-Parallel (S/P)-Umsetzer umfasst, der die demodulierten Bits hoher und niedriger Priorität parallel ausgibt.
Vorrichtung nach Anspruch 9, die des Weiteren eine Klassifizierungseinrichtung umfasst, die die Deinterleaving unterzogenen Bits mit höherer Priorität von dem ersten Deinterleaver und die Deinterleaving unterzogenen Bits mit vergleichsweise niedrigerer Priorität von dem zweiten Deinterleaver empfängt, die empfangenen Bits in die Bits mit höherer Priorität und die Bits mit vergleichsweise niedrigerer Priorität klassifiziert und die klassifizierten Bits als einen Bitstrom ausgibt.
Datenverarbeitungsvorrichtung in einem Mobilkommunikationssystem, die einen Codierer zum Codieren von Eingangsbits zu codierten Bits mit einer vorgegebenen Codierrate und einen Modulator zum Modulieren der codierten Bits zu Symbolen enthält, wobei sie umfasst: einen Speicher, der physisch in einen ersten Bereich und einen zweiten Bereich unterteilt ist, die Bits hoher Priorität bzw. Bits niedriger Priorität speichern; einen ersten Interleaver, der Interleaving der Bits hoher Priorität durchführt; einen zweiten Interleaver, der Interleaving der Bits niedriger Priorität durchführt; eine Steuereinheit, die ein Verhältnis der Bits hoher Priorität zu den Bits niedriger Priorität auf Basis einer Codierrate des Codierers und eines Modulationsmodus des Modulators bestimmt und die Bits hoher Priorität sowie die Bits niedriger Priorität unter Berücksichtigung eines vorgegebenen Interleaving-Musters des ersten und des zweiten Interleavers aus dem ersten bzw. dem zweiten Bereich liest, um ein Verhältnis der Bits hoher und niedriger Priorität zu sichern; und den Modulator, der die Bits hoher Priorität auf einem ersten Bitteil und die Bits niedriger Priorität auf einem zweiten Bitteil des Symbols abbildet, wobei der erste Bitteil relativ zu dem zweiten Bitteil höhere Zuverlässigkeit aufweist.
Datenverarbeitungsvorrichtung nach Anspruch 12, wobei die Bits höherer Priorität systematische Bits sind.
Datenverarbeitungsvorrichtung nach Anspruch 13, wobei die Bits niedriger Priorität Paritätsbits sind.
Vorrichtung zum Senden von Daten unter Verwendung eines Modulationsschemas höherer Ordnung in einem Mobilkommunikationssystem, wobei sie umfasst: einen Codierer, der einen Daten-Bitstrom codiert; einen ersten Interleaver, der Interleaving von k-ten Bits und k+1-ten Bits des codierten Bitstroms durchführt; einen zweiten Interleaver, der Interleaving von k+2-ten Bits und k+3-ten Bits des codierten Bitstroms durchführt; und einen Modulator, der ein Modulationssymbol mit 4 Bits, d. h. dem n-ten, n+1-ten, n+2-ten, n+3-ten, erzeugt, die von dem ersten Interleaver und dem zweiten Interleaver ausgegeben werden wobei die n-ten und n+1-ten Bits der Reihe nach von dem ersten Interleaver ausgegeben werden und die n+2-ten sowie n+3-ten Bits der Reihe nach von dem zweiten Interleaver ausgegeben werden.
Vorrichtung nach Anspruch 15, wobei der Modulator ein 16-QAM (16-fache Quadratur-Amplituden-Modulation)-Modulator ist.
Vorrichtungnach Anspruch 15, wobei der Codierer ein Turbo-Codierer ist.
Vorrichtung nach Anspruch 15, die des Weiteren eine Raten-Anpassungseinrichtung umfasst, die Raten-Anpassung eines Bitstroms durchführt, der von dem Codierer ausgegeben wird, wenn die von dem Codierer ausgegebenen Bits nicht die gleiche Anzahl haben wie die Bits, die auf einem Funkkanal gesendet werden können.
Vorrichtung zum Empfangen von Daten, die durch ein Symbol dargestellt werden, das aus einem ersten Bitteil, der hohe Zuverlässigkeit sichert und Bits hoher Priorität enthält, und einem zweiten Bitteil besteht, der vergleichsweise niedrige Zuverlässigkeit sichert und Bits niedriger Priorität enthält, wobei sie umfasst: einen Demodulator, der n-te und n+1-te Bits, die sich in dem ersten Bitteil befinden, und n+2-te sowie n+3-te Bits demoduliert, die sich in dem zweiten Bitteil befinden; einen ersten Deinterleaver, der Deinterleaving der demodulierten n-ten und n+1-ten Bits durchführt; einen zweiten Deinterleaver, der Deinterleaving der demodulierten n+2-ten sowie n+3-ten Bits durchführt; und einen Decodierer, der k-te Bits, k+1-te Bits, k+2-te Bits und k+3-te Bits decodiert, wobei die k-ten und k+1-ten Bits der Reihe nach von dem ersten Interleaver ausgegeben werden und die k+2-ten sowie k+3-ten Bits der Reihe nach von dem zweiten Interleaver ausgegeben werden.
Vorrichtung nach Anspruch 19, die des Weiteren einen Seriell-Parallel (S/P)-Umsetzer umfasst, der die demodulierten Bits parallel ausgibt.