DE2016447A1 - Schaltung zum mehrspurigen Aufzeichnen und Wiedergeben von Binär-Informationen hoher Bitdichte - Google Patents

Description

SUBSCRIPTION TELEVISION, INC., eine Gesellschaft nach den Gesetzen des Staates Delaware, 1499 Huntington Drive, South Pasadena, Calif. 91030 (V.St.A.)

Schaltung zum mehrspurigen Aufzeichnen und Wiedergeben von Binär-Informationen hoher Bitdichte

Die Erfindung betrifft eine Schaltung zum mehrspurigen Aufzeichnen und Wiedergeben von Binär-Informationen hoher Bitdichte. Sie schließt sich an an die US-Patentanmeldungen Nr. 592 458 vom 7. November 1966, Nr. 715 098 vom 21. März 1968 und Nr. 766 531 vom 10. Oktober 1968 (entsprechend der deutschen Patentanmeldung P 19 50 924.1, Anwaltszeichen: L 26); der Offenbarungsgehalt dieser Anmeldungen wird insoweit zum ergänzenden Gegenstand der vorliegenden Erfindung gemacht,als dies zu ihrem Verständnis notwendig ist.

Der Anwendungsbereich der Erfindung erstreckt sich auf Rechner mit höhne Bitdichten, beispielsweise für Büromaschinen· Besondere Anwendung findet die Erfindung in der Satellitentechnik, bei der eine große Datenmenge asynchron in paralleler Mehrspurform empfangen und in dieser Form synchron ausgestrahlt wird.

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Üblicherweise werden an mehreren Eingängen auftretende Informationsreihen in ein paralleles Format umgewandelt und in mehreren parallelen Spuren auf einem magnetischen Datenträger gespeichert. Die gewöhnlich dabei verwendeten Bitdichten liegen in der Größenordnung von 320 Bit/Zentimeter bis 640 Bit/Zentimeter pro Spur (800 Bit/Inch - 1600 Bit/Inch). Bei derartigen Bitdichten ist es üblich, vor den auswertbaren Daten mindestens ein Spruchanfangsbit, häufig jedoch mehrere parallele, synchronisierende Spruchanfangsbits quer über den magnetischen Datenträger zu schreiben. Die auswertbaren Daten werden gleichfalls in parallelem Format auf dem Träger gespeichert. Normalerweise beenden ähnliche, parallele und synchronisierende Spruchendebits die auswertbaren Daten. Derartige, mechanische Synchronisierverfahren sind bei niedrigen Bitdichten brauchbar, da das Ausmaß des dynamischen und statischen Schräglaufs zwischen den verschiedenen Spuren normalerweise nur ein kleiner Bruchteil einer Bitzelle beträgt. Verschiebungen aufgrund von Schräglauf gehen nicht über einen kleinen, linearen Bruchteil eines quer zu den Spuren liegenden Segmentes der Datenträgerlänge hinaus, die für die Aufnahme aufzuzeichnender Signale vorgesehen ist.

Unter statischem Schräglauf wird hier die mangelnde Ausrichtung der Daten von einer Spur zur nächsten verstanden, die in der stets vorhandenen Abweichung von der genauen mechanischen Ausrichtung der Spalte in den mehrspaltigen Lese- und Schreibköpfen ihre Ursache hat. Dynamischer Schräglauf bedeutet hier die Abweichung in der räumlichen Ausrichtung, die durch Flattern, durch Tonhöhenschwankungen aufgrund von Geschwindigkeitsänderungen, durch Vibrationen und Temperaturänderunqen innerhalb des Systems zwischen Aufzeichnungs- und Wiedergabezeitpunkt erzeugt wird.

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Bei kleinen Bitdichten besitzt der dynamische Schräglauf normalerweise eine Frequenzkomponente, die merkbar mit der Datenfrequenz kollidiert. Demzufolge hat man dem dynamischen Schräqlauf bislang größere Aufmerksamkeit gewidmet als dem statischen Schräglauf. Typische Verfahren zur Beseitiqung der Folgen des dynamischen Schräglaufs bedienen sich Servoschleifen, mit denen die AbIesegeschwindigkeit vom magnetischen Datenträger verändert wird. Derartige Verfahren sind jedoch recht kompliziert. Weiterhin vermögen diese Verfahren den statischen Schräglauf nicht merkbar zu beseitigen.

Bei den vorerwähnten, geringen Bitdichten repräsentiert der statische Schräglauf gewöhnlich nur einen festen Bruchteil einer relativ langen Bitzelle, verglichen mit den sehr kurzen Bitzelldauern beim Arbeiten mithohen Bitdichten. So beträgt eine typische Packungsdichte der Bits gemäß dem Stande der Technik 320 Bits/ Zentimeter . (800 Bits/Inch) pro Spur. Eine Bitzelle entspricht einer Längenausdehnung auf dem magnetischen Trägermaterial von etwa 32 Mikron (1250 micro inch). Ein Gesamtschräglauf von 12,7 Mikron bis 15,2 Mikron (entsprechend 500 - 600 micro inch) beläuft sich dann weniger als eine halbe Bitzelle. Ein derartiger Schräglauf muß bislang durch komplizierten Steuerungsaufwand kompensiert werden.

Im Gegensatz dazu arbeitet die Erfindung mit- einer Packungsdichte der Bits in der Größenordnung von 4000 Bit/Zentimeter (lOooo Bits/ir.ch) pro Spur, so daß die zugehörige Bitzelle auf dem magnetischen Träger eine lineare Ausdehnung von lediglich 2,5 Mikron (100 micro ι inch) besitzt. Mehrspaltige Aufzeichnungskopf·, i*le sie zur Zeit*" verfügbar sind, sind mit SpaltabweieT^ungen von Spur zu Spur von mindestens einigen hundert Mikroinches behaftet· Somit kann bei den erfindungsgtatKß vorgeschlagenen Bitdichten allein schon der statische Schräglauf das erste und die folgenden Bits einer Spur

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um mehrere Bitstellen gegenüber dem ersten und den folgenden Bits einer anderen Spur verschieben. Die Wiedergabekopfe zeigen ähnliche Fehler in der Spaltausrichtung. Die Abweichungen in der Spaltausrichtung bei einer bestimmten Spur für einen Aufzeichnungsund einen Wiedergabekopf können sich im schlimmsten Fall addieren. Der gesamte statische Schräglauf kann dann bis zu 5 oder 6 Bitstellen betragen. Im Gegensatz zu den bisherigen Annahmen hat sich ergeben, daß der dynamische Schräglauf, dem bislan« hauptsächlich die Aufmerksamkeit bei den mit kleineren Frequenzen arbeitenden Anlagen gewidmet wurde, bei hohen Bitdichten an Bedeutung verliert. Soweit Tonhöhenschwankunqen und Flatterfreauenzkomponenten bei niedrigen Bitdichten die Bitfrequenz stören, ist es bei hohen Bitdichten tatsächlich selten, daß Schwankungen der Arbeitsbedingungen einen zusätzlichen dynamischen Schräglauf von mehr 1 oder 2 Bits erzeugen. Der vorstehend beschriebene statische und dynamische Schräglauf wird durch das erfindungsgemäße Verfahren in befriedigender Weise ausgeschaltet.

Die Erfindung arbeitet mit seriellen digitalen Daten aus binären Einsen und Nullen, denen im aufgezeichneten Zustand Signalpegelübergänge mindestens an den Grenzen der Bitzelle zugeordnet sind. Einem der beiden Binärwerte, beispielsweise der Eins ist ein zusätzlicher Übergang in der Bitzellenmitte zugeordnet. Die auswertbaren Daten besitzen eine feste Frequenz, d.h. also eine feste Bitzellendauer, die durch die gewünschte Datengeschwindigkeit definiert ist. Ein Synchronisiersianal für derartige Daten besitzt eine größere Bitzelldauer als die auswertbaren Daten. Somit ist die Synchronisierfreouenz kleiner als die Datenfrequenz. Das Synchronisiersignal besitzt ebenso Signalübergänge an den Grenzen seiner Bitzelle mit einem zusätzlichen

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Übergang in der Bitzellenmitte.

Ein Synchronisiersignal, ein Startsignal, Datensignale und ein Stoppsignal werden zusammenhängend aufgezeichnet. Das Startsignal umfaßt mindestens eine binäre Eins von Datenfrequenz. Dieses Startsignal wird sofort nach dem letzten von mehreren Synchronisiersignalen aufgezeichnet, die mit der Synchronisierfrequenz aufgezeichnet werden; das Startsignal tritt außerdem unmittelbar vor dem ersten auswertbaren Datenbit von Datenfrequenz auf. Bei mehrspurigem Parallelbetrieb werden ein ähnliches Synchronisiersignal und ein
Stoppsignal zusammenhängend unmittelbar nach dem
letzten auswertbaren Datenbit auf jeder Datenspur
aufgezeichnet. Für den Aufzeichnungskanal sind Vorrichtungen vorgesehen, die zusammenhängend von den
Synchronisiersignalen zu den Start- und Stoppsignalen und zu den auswertbaren Datensignalen verschieben.

Auf der Wiedergabeseite ist für jede Spur ein gesonderter Wiedergabekanal mit einem Dekodierer vorgesehen. Alle Dekodierer umfassen die erste und zweite
Phasenvergleichsschaltungen. Die erste Vergleichsschaltung entschlüsselt die Datensignale. Ihre Eingangssignale sind ein nicht verzögertes, aus dem Datenträger abgelesenes Signal und das gleiche Signal, verzögert um eine Bitzelle von Datenfrequenz. In einer bevorzugten Ausführungsform ist die Bitaelidauer des Synchronisiersignales das Eineinhalbfache der Bitzelldauer der auswertbaren Daten. Die zweite Phasenvergleichsschaltung entschlüsselt das Synchronisiersignal. Diese zweite Phasenvergleichsschaltung nimmt außerdem das nicht verzögerte, abgelesene Signal und weiter das gleiche Signal, verzögert um eineinhalb
Bltzel!dauern bei Datenfrequenz auf.

Zwei Entstörfilter sind für jeden Entschlüssler

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gesehen. Ein Filter ist jeweils »it der ersten und der zweiten Phasenvergleichsschaltung verbunden. Diese Filter scheiden in der Anordnung inherente Phasenverschiebungen aus und entfernen Störspitzen, die absichtlich durch die erfindungsgemäßen Synchronisiersignale erzeugt werden. Wenn ein Synchronisiersignal von anhaltender Dauer aufgenommen wird, wird es von der ersten Vergleichsschaltung als ein anhaltender Nullpegel und von der zweiten Vergleichsschaltung als ein anhaltender Einspegel entschlüsselt. Bei diesen anhaltenden Null- und Einspegeln auftretende Störspitzen werden von den Filtern ausgefiltert. Anhaltende Null- und Einspegel werden von einer besonderen Logik als ein gültiges Synchronisiersignal festgestellt. Die ersten Daten-Eins nach dem synchronisierenden Spruchsanfangssignal wird als ein Startbefehl von der ersten Phasenvergleichsschaltung verstanden. Der Startbefehl löscht die der entsprechenden Spur zugehörige Eingangs-Adressierschaltung und den zugehörigen Multibit-Puffer. Für jede Spur erzeugt eine Taktschaltung aus den Übergängen des nicht entschlüsselten Datensignal es (d.h.S0M) den Takt. Der für jede Spur abgeleitete Takt wird zum Schrittsteuern der Eingangsadressierung und zum Schieben des Multi-Bit-Puffer*

dieser Spur verwendet. Bei Parallelspurbetrieb werden der Startbefehl einer Spur und das aus dieser abgeleitete Taktsignal als Hauptsignale zur synchronen Steuerung der gesamten Ausgangsadressierung und Ausgangsverschiebung für die Puffer aller Spuren einschließlich der Hauptspur verwendet. Weiterhin*sind Vorrichtungen zum Vergleich der Geschwindigkeit, mit der ankommende Datenbits einen Bruchteil des Hauptspurpuffers ausfüllen mit der Geschwindigkeit vorgesehen, mit der die Bits aus einem anderen Tall

des Hauptpuffers abgegeben werden. Diese Geschwindigkeits-Vergleichsvorrichtung gibt ein Spannungssignal ab, ein Oszillator nimmt diese Spannung auf, der den Taktausgang so verschiebt, daß der Hauptpuffer jederzeit etwa halb-voll ist. Die Puffer aller anderen Spuren sind ebenfalls im wesentlichen halb-voll, wobei natürlich der gesamte Schräglauf an Bits notwendigerweise dafür sorgt, daß der Inhalt einiger Puffer sich oberhalb und derjenige anderer Puffer unterhalb des Halbfüllungspunktes bewegt. Nach Aufnahme eines ganzen Datenblockes und nach seiner Dekodierung wird das Spruchendesignal an der Wiedergabeseite empfangen. Dieses synchronisierende Spruchendesignal wird entschlüsselt. Danach wird das Stoppsignal festgestellt und zum Weiterstellen eines Eingangsadressenspeichers benutzt. Ein Komparator tastet den kontinuierlichen Ausgang ab. Während der Aufnahme des synchronisierende Spruchendesignales und des Stnppbefehles werden nicht verwertbare Daten in den Wiedergabepuffer jedes Kanales gegeben. Der Komparator überwacht die Ausgabe nur von auswertbaren Daten. Er stoppt den Ausgang jeder Spur, wenn das erste Bit nicht auswertbarer Daten in die Ausgangsstufe eines Spurpuffers geschoben ist.

Die Erfindung wird nachstehend an einem Ausführungsbeispiel mit Bezugnahme auf die beigefügten Zeichnungen beschrieben· Es zeigen:

Fig. 1 das Blockschaltbild einer mit den Merkmalen der Erfindung ausgestatteten Schaltung zum Aufzeichnen und Wiedergeben t von Informationen in parallelen Spuren;

Fig..1A einen Magnetbandabschnitt zur Erläuterung der erfindungsgemäß gelösten Schräglaufprobleme bei parallelen Spuren auf dem Band; \

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Fig.	4
Fig.	5
Fig.	6
Fig.	7

Fig. 2 das Schaltbild einer Verschiebeschaltung zum zusammenhängenden Verschieben von Synchronisiersignalen einer gegebenen Bitzelldauer zu einer anderen Bitzelldauer gemäß den Datensignalen und den Signalen START, STOP;

Fig. 3 das Signalformat für jede Spur;

Fig. 3A einige Kurvenformen, die an verschiedenen Stellen der Schaltung auftreten;

das Blockdiagramm eines Entschlüsselers für einen Wiedergabekanal;

einige Impulsformen, die an bestimmten Stellen in der Schaltung gemäß Fig. 4 auftreten;

den logischen Aufbau des Synchronisier-Signal-Detektors gemäß Fig. 4;

einige Impulsformen, die an bestimmten Stellen der Schaltung gemäß Fig. 6 auftreten;

Fig. 7A die Fortsetzung der Impulsteilerkurve aus Fig. 7;

Fig. 8 ein Blockschaltbild eines Entschlüsselungs- und Puffersystems für parallele Spuren;

Fig. 9 den logischen Aufbau einiger Teile der Schaltung gemäß Fig. 8; und

Fig. 9A einige Impulsformen aus der Schaltung gemäß Figuren 8 und 9.

Figur 1 zeigt einen Formatwandler 20 für Wehrspurenbetrieb am Aufzeichnungskanal 50, der mehrere, parallellaufende Datensignale an seinen Eingangsanschlüssen 21 aufnimmt. Die von dem Formatwandler empfangenen Daten sind vorteilhafterweise NRZC-Daten (non-return-to-zero change Daten). Derartige NRZC-Daten werden erfindungsgemäß durch den Umsetzer in ein S0M-Format (split-phase-mark Format) umgewandelt. Die S0M-Daten werden auf einzelne Aufzeich-

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nungskanäle 25A- 25 N gegeben. Jeder Kanal enthält geeignete Verstärker, die derartige S0M-Signale auf einen Parallelspur-Aufzeichnungskopf 29 geben. Der Aufzeichnungskopf 29 ist von bekannter Bauart und ein typischer Mehrspur-Magnetkopf. Es hat sich herausgestellt, daß unerwartete Vorteile sich bei Verwendung zusammenhangender, nicht gesättigter S0M-Analogsignale zum Aufzeichnen auf ein magnetisches Trägermaterial mittels analog arbeitender Aufzeichnungsköpfe ergeben, im Gegensatz zu der bekannten, im Sättigungsgebiet arbeitenden Impulsaufzeichnung mittels digitaler Sättigungs-Aufzeichnungsköpfe.

Vor der weiteren Erörterung des erfindungsgemäßen Aufzeichnungsverfahrens im Aufzeichnungskanal 50 aus Fig. 1 wird kurz der Abschnitt des Magnetbandes 35 aus Fig. IA erläutert, der in seiner Darstellung als nicht beschränkendes Beispiel eines magnetischen Trägermaterials zu verstehen ist. In Fig. IA liegt eine Achse 56 quer zur Bewegungsrichtung des Magnetbandes 35. Wenn alle Spalte der Aufzeichnungs- und Wiedergabeköpfe beim ersten Bit der Spuren TK 1, TK 2 bis TK N exakt ausgerichtet sind, würde das erste Bit für alle Spuren genau auf der Querachse 56 liegen (Wenn für den Augenblick die durch den dynamischen Schräglauf bewirkten Bitverschiebungen außer Betracht bleiben). Diese theoretische Ausrichtung ist praktisch jedoch nicht erreichbar.

Im praktischen Betrieb bei hohen Bitdichten kann ein gewöhnlicher statischer und ein gewöhnlicher dynamischer Schräglauf Verschiebungen von einer Spur zur anderen bis zu 10 Bitzelldauern hervorrufen. Derartige ungünstige Arbeitsbedingungen sind symbolisch im rechten Teil des magnetischen Trägermaterials 35 in Fig. IA dargestellt, wo mehrere parallellaufende Linien 58 symbolisch die einer

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bestimmten Bitzelle zugeordneten Bandabschnitte andeuten.

Auf jeder der parallelen Spuren TK 1 bis TK N auf dem Magnetband 35 ist zwischen verschiedenen Parallellinien 58 jeweils ein ausgefüllter Punkt aufgetragen. Diese Punkte sollen symbolisch das erste, in der jeweiligen Parallelspur aufgezeichnete Bit anzeigen. Ein Vergleich zwischen dem ersten Bit der Spur Nr. 2 (TK 2) und dem ersten Bit der Spur Nr. N (TK N) zeigt, daß zwischen ihnen eine Verschiebung um 10 Bitzellen besteht.

Man bedenke, daß die Bitzellenverschiebungen aus ei- ψ ner Kombination von dynamischem und statischem Schräglauf resultieren· Im Lichte dieser drastischen Bitzellverschiebungen ist es leicht einzusehen, daß die bekannten Synchronisierverfahren für parallele Spuren auf den Betrieb bei hohen.Bitdichten nicht mehr befriedigend anwendbar sind.

Wie im einzelnen noch genauer ausgeführt werden wir, kann die erfindungsgemäße Dekodiertechnik zu einzelnen Takt- und Datensignalen führen, die auf Störsignale auf dem magnetischen Trägermaterial hin auftreten, und zwar in Spurabschnitten, in denen keine Signale aufgezeichnet sind. Die Störungen 59 sind in Flg. IA vor den Punkten zwischen den parallelen Linien 58 symbolisch angedeutet. Die Störungen 59 schließen die Anwendung von bekannten phasenstarren Oszillatoren in den Wiedergabekanälen aus, da die einzeln auftretenden Taktsignale den Oszillator und die Speichervorrichtung für die zugehörigen Daten zu unpassenden Zeitpunkten triggern können. Außerdem können einzelne, Störungen herrührende Datenpeqel von der Wiedergabeschaltung bekannter Bauart als gültige Daten identifiziert werden. Daher um-

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faßt die Erfindung ein Signalformat und eine Aufzeichnungs- und Wiedergabeschaltung, die jede Möglichkeit, daß einzelne Takt- oder Datensignale vorzeitig als ausgezeichnete Information interpretiert werden können, wesentlich reduziert.

Zu Fig. 1 zurückkehrend treibt ein Oszillator 28 im Aufzeichnungskanal 5O eine Taktschaltung 30. Diese Taktschaltung 30 gibt eine Rechteckwelle mit einer Frequenz ab, die gleich der Bitfrequenz der aufzuzeichnenden Bits ist. Der Ausgang der Taktschaltung 30 besitzt Übergänge der Rechteckwelle an jeder Bitzellgrenze sowie einen zusätzlichen mittbitigen Übergang. Für jede Spur von NRZC-Daten, die von der Schaltung 20 in S0M-Daten umgesetzt werden sollen, wird ein derartiges Taktsignal von der Taktschaltung 30 geliefert.

Ein für die Zwecke der Erfindung geeigneter NRZC-S0M-Umsetzer 20 ist in der bereits erwähnten US-Patentanmeldung Nr. 592 458 beschrieben. In ihr ist weiterhin ein Aufzeichnungsverfahren erwähnt, bei dem die S0M-Signale in den Aufzeichnungskanälen 25A - 25N gefiltert werden und danach auf das magnetische Trägermaterial als zusammenhängende Analogwelle gelangen. In einem derartigen Format ist die binäre Eins durch eine vollständige Welle innerhalb einer Bitzelle repräsentiert, während eine binäre Null durch ein zusammenhängendes Analogsignal dargestellt wird, dessen eine Hälfte in einer Bitzelle liegt. Anders ausgedrückt bedeutet dies, daß bei einer Bitdichte von 4000 Bit/Zentimeter pro Spur und einer Bandgeschwindigkeit von 25,4 Zentimeter pro Sekunde aufeinanderfolgende binäre Einsen im S0M-Format durch ein Ϊ00 kHz Signal und aufeinanderfolgende binäre Nullen durch ein 50 kHz Signal dargestellt werden. Selbstverständlich folgen die

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Nullen und Einsen in den aufgezeichneten Datenreihen unregelmäßig aufeinander, so daß in dem vorstehend angegebenen Beispiel die S0M-Datensignale aus einem kontinuierlichen, eine 50 kHz und eine 100 kHz Signalkomponente aufweisenden Signal bestehen.

Gemäß Fig. 1 sorgt eine Schrittschaltung 34 für den Zusammenhang aller in den Kanälen 25A - 25N aufzuzeichnenden Signale. Dieses Zusammenarbeiten gelingt durch wahlweises Öffnen eines Datentores 36 oder eines Synchronisiertores 37.

Fig. 3 zeigt das erfindungsgemäß verwandte Systemformat. Vor einem Geräuschausblendsignal 201 liegen nur Störungen. Um irgendwelche, von den Störungen hervorgerufene Fehler auszuschließen, ist das Geräuschausblendsignal mit Datenfrequenz aufgezeichnet. Dieses Signal 20 kann aus einer Anzahl von Bits beliebigen Wertes bestehen, also beispielsweise aus einer Anzahl von Einsen. Das erste Geräuschausblendsignal 201 gemäß Fig. 3A umfaßt vier Einsen, nämlich 201A bis 201D.

Dem Geräuschausblendsignal 201 folgt ein Synchronisiersignal 202, das eine vorgegebene Anzahl von Wellen 2O2A bis 2O2N (Fig. 3A) umfassen kann. Jede volle Welle ist von einer Dauer, die von der Datenbitzelldauer verschieden ist. Gemäß Fig. 3A beträgt die Bitdauer jeder Welle eines Synchronisiersignales das Eineinhalbfache der Bitzelldauer für die Daten und die Geräuschausblendsignale.

Der Aufzeichnungs-Schrittmacher 34 öffnet das Datentor 36 während der Dauer des Geräuschausblendsignales 201 und gibt auf die Aufzeichnungskanäle 25A bis 25N vjer Taktwelle 201A bis 201D von Datenfrequenz. Diese Taktsignale 201 entsprechen vier Einsen in einem Datenzug und werden somit als Einsen verstanden. Der Schritt-

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macher 34 verschiebt zusammenhängend auf das Taktsignal "aus der Taktschaltung 30 hin am Ende des Geräuschausblendsignal es 201 (Fig· 3A) zu dem Synchronisiersignal 202. Der Schrittmacher 34 gibt somit im geeigneten Augenblick das. Synchronisiersignal 202 auf die Aufzeichnungskanäle, in dem er das Datentor 36 schließt und das Synchronisationstor 37 öffnet (Fig. 1).

Wie bereits erwähnt, wurde in einer bevorzugten Ausführungsform der Erfindung die Bitzeildauer des Synchronisiersignales gleich dem Eineinhalbfachen der Bitzelldauer für die Daten gewählt. Diese spezielle Synchronisiersignal-Bitzelldauer wird in bestimmter Weise an der Entschlüsseler-Seite zur Synchronisation der parallelen Spuren verwendet, was noch im einzelnen ausgeführt wird.

Es ist notwendig, daß die Gerauachausblendsignale, das Synchronisationssignal und die Datensignale untereinander zusammenhängend sind, auch wenn die Bitzelldauer für das Synchronisationssignal das Eineinhalbfache der Bitdauer der anderen Signale beträgt» Diesen Zusammenhang liefert die Schaltung nach Fig. 2, in der der Schrittmacher 34 und der Oszillator 18 wiederholt arbeiten. Der Frequenzausgang des Oszillators 28 beträgt bequemerweise das Zehnfache der Bitfrequenz. An den Ausgang des Oszillators 28 sind zwei Tandem-Teilerschaltungen 31 und 32 angeschlossen, deren Aufbau an sich bekannt 1st. Die Tellerschaltung 31 divi-.diert durch 5, und die Teilerschaltung 32 dividiert durch 2. Die zwei Teilerschaltungen 31 und 32 liefern bei einer Bitdichte von 4000 Bits/Zentimeter ©in Sig=» nal von 100 kHz an das Tor 36. Der Taktausgang aus döra Tor 36 zeigt Datenfrequenz des jeweils gewählten Beispiels. Dieser Taktausgang wird auch auf den Schritt= macher 34.als ein Synchronisiersignal gegebenο

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Der Verknüpfungspunkt zwischen den Teilerschaltungen 31 und 32 ist mit einer Teilerschaltung 33 verbunden, die durch 3 dividiert. Das Ausganqssiqnal der Schaltung 33 gelangt auf das Tor 37. Die Frequenz dieses Ausgangsignales ist das Zweidrittelfache der Datenfrequenz, die vom Teiler 32 abgegeben wird. Die Teilerschaltung 33 wird mit Datenfrequenz durch den Schrittmacher 34 taktgesteuert, so daß der Gleichlauf sichergestellt ist. Der Schrittmacher 34 öffnet wahlweise eines der beiden Tore 36 oder 37, also entweder das Datentor 36 oder das Synchronisiertor 37. Mit. dem Ausgang der Tore 36 und 37 ist eine ODER-Schaltung 38 verbunden, die entweder das Datenfrequenzsignal oder fe die Synchronisierfrequenzsignale auf die einzelnen Aufzeichnungskanäle 25A bis 25N (Fig. 1) gibt.

Aus Fig. 3A geht hervor, daß der Aufzeichnungs-Schrittmacher 34 den Zusammenhang zwischen der letzten Wel*le 2O1D des Geräuschausblendsignales und der ersten Welle 2O2A des Spruchanfang-Synchronisiersignales 202 herstellt. Der Schrittmacher 34 gibt somit an der Rückflanke der Welle 201D einen Befehl 220 "teile durch 3" ab, der den Signaldurchlauf durch das Tor 36 verbietet und durch das Tor 3 7 öffnet. Danach wird das Synchronisiersignal mit einer Frequenz, die das Zweidrittelfache der Datenfrequenz ist, an die Auszeichnungskanäle 25A W bis 25N durch das geöffnete Synchronisationstor 37 ausqeqeben.

Der Schrittmacher 34 umfaßt eine Taktzählschaltung, deren Aufbau an sich bekannt und die im einzelnen nicht dargestellt ist, und die eine vorbestimmte Anzahl von Dreiergruppen der Taktsignale zählt. Huf eine Datenwelle werden drei volle Taktwellen verwendet, um den Zusammenhang mit zwei vollen Wellen des Synchronisiersiqnales von Synchronisierfrequenz zu erzielen. Dieser

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Zusammenhang ist in Fig. 3A durch die gestrichelten Wellen 201E bis 201J angedeutet. Man bemerke, daß nach drei Taktsignalen, z.Zt. T^ die Vorderkante des Synchronisiersignales 2O2C mit der Vorderkante eines Taktsignales 2O1H koinzidiert. Danach laufen die beiden Signale außer Phase relativ zueinander drei weitere volle Taktwellen lang, bis zum Zeitpunkt T~ die Vorderkanten beider Signale wieder koinzid!eren. Wenn also irgendein Vielfaches einer Dreiergruppe von Datentaktwellen durch den Schrittmacher gezählt worden ist, wird das Synchronisiertor 37 gesperrt und das Datentor 36 geöffnet. Nach diesem Verfahren ist somit der Zusammenhang zwischen allen Signalen 201 bis des Systemformats 200 (Fig. 3) gegeben.

Nach der Darstellung gemäß Fig. 1 ist ein Wiedergabekopf 51 so angeordnet, daß er jedes Signalformat, welches in jedem Kanal auf dem magnetischen Datenträger 35 in der vorstehend beschriebenen Weise gespeichert ist, wiedergewinnt. Der Wiedergabekopf 51 ist mit mehreren Wiedergabefcanälen 65A bis 65N verbunden. Diese Wiedergabekanäle vermögen jeweils einzeln Analogsignale aus dem Wiedergabekopf 51 aufzunehmen und zu verstärken. Ein Teil des Signalformates aus Fig. 3 ist in den ersten zwei Reihen in Fig. 5 wiederholt. Die zweite Reihe von Fig. 5 zeigt eine analoge Version der Geräuschausblendsignale 201 und 203, des Synchronisierenden Signales 202 tind der binären Datensignale 204. In jedem Wiedergabekanal werden die aufgenommenen Analogsignale scharf begrenzt, um aus ihnen eine Rechtecksignal in der in der dritten Zeile in Fig. 5 dargestellten Weise zu erhalten.

Jeder Wiedergabekanal 65A bis 65N enthält die in Fig. wiedergegebene Schaltung. Die Fig. 4 und 5 dienen jetzt

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zur Erläuterung des Arbeitsablaufes, bei dem die synchronisierenden und Spruchanfangssignale festgestellt werden.

Nach Fig. 4 dient eine an sich bekannte Begrenzerschaltung 87 zur Umsetzung des analogen Signales (Zeile 2, Fig. 5) in ein Rechtecksignal (Zeile 3, Fig. 5). Der Ausgang des Begrenzers 87 gelangt direkt auf eine Verzögerungsschaltung 88, die um ein Bit verzögert_y und auf zwei EXKLUSIV NOR-Schaltungen 90 und 91. Wie sich aus dem Vergleich der Kurven und 230 aus Fig. 5 ergibt, verzögert der Verzögerer

fc 88 das begrenzte Signal 220 um die Dauer einer Datenbitzelle. In Reihe mit dem einen Bitverzögerer 88 liegt ein Halbbitverzögerer 92* Der Signal ausgang aus dem Verzögerer 92 ist das Signal 240 in Fig. Diese VerzöqerunqssGha]tungen 88 und 92 können digitale oder auch analoge Verzögerungsschaltungen sein. Wenn analoge Verzögerer verwendet werden, wird das Analogsignal aus Zeile 2, Fig. 5 vor der Begrenzung verzögert und nach der Begrenzung auf die EXKLUSIV NOR-Schaltungen 90 und 91 geaeben. Taktgesteuerte Verzöqerunqsschaltunqen, die für den erfindungsgemäßen Zweck einsatzfähig sind, sind in der oben erwähnten deutschen Patentanmeldung P 19 50 924.1

ψ (Anwaltszeichen: L 26) genauer beschrieben.

Die EXKLUSIV NOR-Schaltung 90 nimmt an ihren Eingängen das limitierte Signal 220 und das um ein Bit verzögerte Signal 230 auf. Der Vergleich dieser zwei Signale ergibt ein NRZC-Format direkt aus dem S0M-Signal. Ein derartig NRZC-kodiertes Format für die vier Einsen der Geräuschausblendperiode 201 ist bei 245, Fig. 5, gezeigt. Nachdem die Geräuschausblendperiode 201 durch oie EXKLUSIV NOR- Schaltung 90 festgestellt worden ist, wird das Synchronisiersignal 202 ebenfalls um eine

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Bitperiode verzögert. Ein Vergleich zwischen dem nicht verzögerten Synchronisiersignal 202 (Fig. 5) und deiner um ein Bit verzögerten Version wird von der EXKLUSIV NOR-Schaltung 90 als ein Nullpegel 246 (Fig. 5) entschlüsselt. Dieser Pegel 246 enthält die schattierten Störspitzen 251, die von der EXKLUSIV NOR-Schaltung 90 abgegeben werden, da eine Phasendifferenz zwischen den beiden Eingangssignalen besteht. An den Ausgang der EXKLUSIV NOR-Schaltung 90 ist ein Entstörfilter 93 an geschlossen, das die schattiert dargestellten Stör- spttzen 251 unterdrückt. Das Filter 93 ergibt somit ein Ausgangssignal 255, das einen hohen Pegel für die vier Einsen des Geräuschausblendsignales 201 und einen niedrigen Pegel 256 für die Dauer des Synchronisiersignales 202 besitzt.

Die Eingangssignale für die EXKLUSIV NOR-Schaltung 91 sind das begrenzte Signal 220 und das um eineinhalb Bits verzögerte Signal 240 (Fig. 5). Der Vergleich dieser beiden Signale bei der Geräuschausblendperiode 201 ergibt einenNuIlausgang 265 von NRZC-Format, Wenn das Synchronisiersignal 202 erscheint, nachdem es um eineinhalb Bits verzögert wurde, stellt die EXKLUSIV NOR-Schaltung 91 tatsächlich eine Bitzelldauer von Synchronisierfrequenz fest. Sobald das nicht verzögerte Synchronisiersignal demzufolge mit seiner um eineinhalb Bitperioden verzögerten Version verglichen wird, interpretiert die EXKLUSIV NOR-Schaltung 91 das Synchronisiersignal als eine kontinuierliche Eins bzw. als einen hohen Ausgangspegel 266. Während der Zwischenzeit zwischen dem festgestellten Geräuschausblendsignal 265 und dem festgestellten Synchronisiersignal 266 besteht eine Phasendiskrepanz, die zu einem Störimpule 261 (schattiert dargestellt) führt. Daher ist an den Ausgang der EXKLUSIV NOR-Schaltung 91 ein weiteres Entstörfilter 94 angeschlossen, das den Storimpuls

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261 ausfiltert und die Signale 275-276 (Fig. 5) ergibt.

An dem Ausgang der Entstörfilter 93 und 94 liegt ein Synchronisationsdetektor lOO. Dieser Synchronisierdetektor 100 spricht auf eine ausgedehnte Null am Ausgang des Entstörfilters 93 an, der mit einer ausgedehnten Eins des Entstörfilters 94 koinzidiert. Wenn dieses langandauernde Synchronisiersignal 202 von der Schaltung 100 festgestellt wurde, kann sie weiterhin auf ein ausgewähltes Eins-Signal in der Geräuschausblendperiode 203 ansprechen und einen Startbefehl auf die Ausgangsleitung 101 geben. Die- W ser Startbefehl aus dem Synchronisationsdetektor

bereitet die Wiedergabeschaltung für den Empfang, das Feststellen und das Synchronisieren der Datensignale 204 vor, die auf das Geräuschausblendsignal 203 folgen (Fig. 5). Auf der Leitung 1O2 erscheint ein Impulszug dekodierter Daten. Ein Datentaktsignal steht auf der Leitung 103.

Das Datentaktsignal ist ein abgeleitetes Taktsignal, das von der Taktschaltung 95 erhalten wird. Die Schaltung 95 für die abgeleiteten Takt wählt bestimmte Übergänge aus dem von der Verzögerungsschaltung 92 editierten S0M-Signal aus. Die dekodierten Datenpegel (d.h. NRZC) werden von dem Entstörfilter 93 auf die Taktschaltung 95 gegeben. Die entschlüsselten Daten dienen als Tor- oder Verbotssignal für die Taktschaltung 95. Eine Schaltung 95 für den abgeleiteten Takt, die für den erfindungsgemäßen Zweck einsetzbar ist, ist in der bereits erwähnten US-Patentanmeldung Nr. 715 098 beschrieben.

Ein geeigneter Synchronisationsdetektor 100 ist in

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Fig. 6 gezeigt, in der die Schaltung 95 für den abgeleiteten Takt zum besseren Verständnis ebenfalls angegeben ist. Die Ausgänge der Filter 93 und 94 werden auf die Vergleichsverstärker 113 bzw. 114 gegeben. In diesem Beispiel wurde angenommen, daß die Entstörfilter 93 und 94 analoge Filter sind und ferner so ausgelegt sind, daß die höchste Datenfrequenzkomponente passieren und die viel höheren Frequenzkomponenten der Störimpulse 251 und 261 ausgefiltert werden. Die Vergleichsverstärker 113 und 114 stellen die analogen Filterausgangssignale im üblichen Vergleichsverfahren als Rechteckwelle wieder her (vergleiche die Kurvenformen 255,256 und 275,276 aus Fig. 5).

Der Synchronisationsdetektor 100, der mit einer gestrichelten Linie in Fig. 6 umgrenzt ist, stellt die lang^anhaltende Eins aus dem Entstörfilter 94 fest, die mit einer Null von gleich langer Dauer aus dem Entstörfilter 93 koinzidiert. Diese lang andauernden Signale sind ein gültiges Synchronisiersignal. Die erste Eins oder das Startsignal 257 wird danach festgestellt und ein Startbefehl auf die Leitung 101 von dem Detektor 100 gegeben.

Gemäß Fig. 6 enthält der Detektor 100 einen Zähler 108, an dessen Eingang ein aus der Taktschaltung 130 abgegebenes Signal steht, die. irgendeine der bekannten Taktschaltungen sein kann. Mit dem Zeitpunkt T_Q (Fig. 5) wird der Null-Ausgang aus dem Filter 93 nach doppelter Umkehr durch zwei NAND-Tore 124 und 128 als ein Nullpegel auf die abgeleitete Taktschaltung 95 gegeben.

Das normale Ausgangssignal aus dem Entstörfilter 93 (d.h. bei Abwesenheit eines Synchron!siersignales) ist ein festgestelltes, beliebiges Datensignal. Diese-

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Datenpegel der entschlüsselten Datensignale wählen aus und verbieten bestimmte Übergänge des S0M-Signales. Wenn beispielsweise das Entstörfilter 93 Nullen bzw. niedrige Signalpegel auf die Schaltung 95 für den abgeleiteten Takt gibt, werden die Übergänge des S0M-Ausganges aus dem Verzögerer 92 in beiden Richtungen ausgewählt. Wenn andererseits Einsen auf die Taktschaltung 95 gegeben werden, dann werden nur bestimmte Übergänge ausgewählt und andere bestimmte Übergänge verboten.

Die genaue Arbeitsweise für die Schaltung 95 des abgeleiteten Taktes ist in der vorstehend erwähnten US-fc Patentanmeldung ausgeführt, so daß darauf hier nicht weiter eingegangen zu werden braucht. Die Schaltung 95 nimmt z.Zt. T₀ einen ausgedehnten Nullpegel als ein Steuersignal von dem Filter 93, dem Verstärker 113 und den NAND-Toren 124 und 128 auf. Dieser Nullpegel wählt, wie bereits erwähnt, jeden Übergang des Signales aus (d.h. sowohl die Vorder- wie die Rückflanke).

Der Zähler 108 ist ein an sich bekannter Binärzähler mit mehreren in Reihe geschalteten Stufen, so daß jede Stufe das Eingangssignal durch zwei dividiert. Fig. zeigt die verschiedenen dividierten Ausgangssignale aus den Stufen des Zählers 108. Drei Stufen, nämlich 108A, 108B und 108C sind gestrichelt in dem Zähler 108 (Fig. 6) angedeutet. Diese drei Stufen dividieren durch 16, 32 und 64, deren Ausgangswellen bei der geeigneten Bezeichnung aus Flg. 7 zu entnehmen sind. Die NAND-Tore 118 und 119 kehren die Ausgangssignale aus den Divisionsstufen 108A und 108B um (den Stufen, die durch 16 und durch 32 dividieren) und geben die invertierten Signale zu einem anderen NAND-Tor 120. Dieses NAND-Tor 120 ist an sich bekannt und erfordert drei hohe Eingangspegel, ehe sein Ausgangssignal von$ einem normalerweise hohr»n auf einen niedrigeren Pegel absinkt. Diese gleichzeitigen hohen Eingangssignale

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treten z.Zt. T_Q auf (Fig. 7).

Auf die hohen Pegel z.Zt. T_Q hin gibt das NAND-Tor. 120 einen niedrigen Ausgang ab. Der niedrige Ausgang des Tores 120 dauert solange, wie seine Eingangsbedingungen wahr sind, d.h. also bis zur Zeit T₁, wenn der Ausgang der durch 16 teilenden Stufe hoch wird und von dem Tor 118 invertiert wird. Ein niedriges Ausgangssignal vom NAND-Tor 120 definiert somit also ein Synchronisationsfenster 290 (Fig. 7).

Wenn der Zähler 108 seinen vorgegebenen Zählstand nicht erreicht, der durch die Dauer des Synchronisiersignales 202 erforderlich ist, dann öffnet das Synchronisationsfenster 290 nicht. Um zu verstehen, warum der Zähler 108 seinen vorbestimmten Zählstand nur während der Anwesenheit eines Synchronisiersignales 202 erreicht, ist der Umstand wichtig, daß ein hoher Ausgang des Tores 127 den Zähler 108 zurücksetzt. Ein anhaltender niedriger Ausgang des Tores 127 läßt andererseits den Zähler 108 kontinuierlich weiterzählen.

Die zwei Eingangsbedingungen von den Filtern 93 und 94 während der Geräuschunterdrückungsperiode 201 ergeben eine R|lckstellbedingung für den Zähler 108 kurz vor dem Start des Synchronisiersignales 202. So sind beispielsweise während des Geräuschunterdrückungssignal t es 201 an den Zeitpunkten T (Fig. 5) die Ausgangssignale der beiden Verstärker 113 und 114 niedrig· Das niedrige Ausgangssignal vom Verstärker wird in ein hohes Ausgangssignal durch das Tor 124 invertiert.

Jede andere Eingangssignalbedingung als die beiden hohen Eingänge für das NAND-Tor 125 ergibt einen hohen Ausgang. So ist an den Zeitpunkten T__B der Aus-

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gang vom Tor 125 hoch. Ein anderer hoher Ausgang wird von dem normalerweise hohen Ausgang des Tores 120 auf das NAND-Tor 126 gegeben. Diese beiden hohen Eingänge erfüllen die Bedingungen für das Tor 126, so daß somit der Ausgang des Tores 126 zum Tor 127 ein niederpeg·- liges Signal ist. Das Tor 127 seinerseits liefert zu
den Zeitpunkten T ein hohes bzw. Rückstellsignal
an den Zähler 108.

Z.Zt. Tq (Fig. 5) endet das Geräuschunterdrückungssignal 201 und das Synchronisiersignal 202 beginnt.
Der normalerweise niedrige Ausgang vom Verstärker 114 geht somit z.Zt. T_Q hoch.Zur gleichen Zeit geht das
Ausgangssignal vom Verstärker 113 gegenläufig nach

™ unten. Das Ausgangssignal des Verstärkers 113 wird

durch das NAND-Tor 124 in ein hohes Signal invertiert. Demzufolge werden die Bedingungen des NAND-Tores 125
z.Zt. Tq erfüllt und sein Ausgangssignal liegt auf
niedrigem Pegel. Der Ausyang vom Tor 126 geht somit
nach oben entsprechend dem anderen hohen Eingang am
Tor 127. Der Ausgang des Tores 127 fällt auf ein niedriges Signal in Abhängigkeit von diesen beiden hohen Eingängen. Somit beginnt der Zähler 108 z.Zt. T_c mit
dem Zählen der Taktimpulse aus der Taktsteuerung 130. Die andauernde Anwesenheit des Synchronisationssignales 202 läßt den Zähler 108 weiterzählen. Während des Zähl-

fc Vorganges führen die verschiedenen Stufen des Zählers

108 die Teilung gemäß Fig. 7 aus. Ehe auf die Art der Erzeugung eines Startbefehles auf der Leitung 101 eingegangen wird, wird noch eine besondere Schutzeinrichtung für den Synchronisationsdetektor 100 beschrieben.

Das Schutzmerkmal des Synchronisationsdetektors 100
ist so angelegt, daß der Startimpuls 257 sicher festgestellt und als Startbefehl ohne vorzeitiges Rückstellen des Zählers 108 abgegeben wird. Z.Zt. T_Q sind die

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Eingangsbedingungen am NAND-Tor 118 und am NAND-Tor 119 niedrig. Die niedrigen Eingänge für diese Tore werden invertiert und als hohe Pegel auf das Tor 120 gegeben· Die 64er Teilungsstufe geht in ihrem Ausgang ebenfalls nach oben und erfüllt die Bedingung des NAND-Tores 120, so daß dessen Ausgang absinkt. Der Startimpuls 257, der ein hoher Pegel ist, kann unter Umständen den Zähler 108 zurückstellen in der eben beschriebenen Weise, ehe der Impuls 257 festgestellt und wieder auf die Leitung 101 gegeben worden ist. Diese Möglichkeit wird jedoch ausgeschlossen, in dem das Fenster 290 mindestens einige Taktimpulse 285 lang schließt, ehe der Startimpuls 257 auftreten soll. Der tiefe Pegel des Fensters 290 am Ausgang des NAND-Tores 120 wird über die Leitung 121 als Eingang auf das Tor 126 zurückgekoppelt. Wie bereits erwähnt, bewirkt eine Niedrigbedingung an einem der Eingänge des Tores 126 ein fortgesetztes Zählen des Zählers 108.

Es wird jetzt beschrieben, auf welche Weise der Startimpuls 257 wiederholt wird, wenn das Synchronisationsfenster 290 erscheint. Das Fenster 290 wird invertiert als hoher Pegel auf das Tor 131 gegeben und der Startimpuls 257 ist der zweite hohe Pegel für das Tor 131, so daß sein Ausgang absinkt. Der niedrige Ausgang des Tores 131 wird durch das NAND-Tor 132 invertiert und erscheint als hoher Eingang am NAND-Tor 133, das das Ausgangstor für den Startbefehl ist. Das erste von der Schaltung 95 empfangene Taktsignal nachdem das Fenster 290 geöffnet hat und das Startsignal 257 vorliegt, erfüllt die Hochpegel-Eingangsbedingungen für das Tor 133, das daraufhin von seinem normalerweise hochliegenden Ausgangspegel auf einen tiefen Ausgangssignalpegel absinkt. Dieser tiefe Pegel wird als ein Startsignal verstanden.

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Der vorerwähnte Startbefehl auf der Leitung 101 wird außerdem zu dem NAND-Tor 127 rückgekoppelt· Der niedrige Pegel des Startbefehles treibt den Ausgang des Tores 127 hoch, so daß der Zähler 108 zurückgesetzt wird. Der zurückgesetzte Zähler 108 schließt das Synchronisationsfenster 290.

Die vorstehend beschriebene Arbeitsabfolge führt nach Emission des Startbefehles zu einem neuen Taktausgang aus der Schal tuna 95 auf der Leitung 103.·. Das Taktsignal nach dem Startbefehl erscheint mit Datenfrequenz statt bei der 2/3 Datenfrequenz wie oben ausgeführt.

Jede der Parallelspuren, die vom Magnetband in den Wiedergabekanälen 65A bis 65N (Fig. 1) abgelesen werden, ist mit einem Synchronisationsdetektor 100 ausgerüstet, der in der vorbeschriebenen Weise arbeitet· Die Ausgangsanschlüsse 101,102 und 103 aus Fig. 6 wiederholen sich für mehrere Kanäle in den Fig. 1 und 8. Diese Ausgangsanschlüsse 101,102 und 103 sind mit den Anhängen C (Takt), D (Daten),und S (Start) zur Abkürzung versehen. Jeder Kanal hat sein eigenes Feststelltor 66 für seinen eigenen Startbefehl. Jeder Kanal ist außerdem mit seiner eigenen Eingangsadressenschaltung 67A,67B,...,67N, seinem eigenen Puffer 68A,...,68N sowie seiner eigenen Ausgangsadressenschaltung 69A,..., 69N ausgerüstet.

In Fig. 8 sind nur zwei Kanäle dargestellt; natürlich können acht oder mehr Kanäle vorgesehen sein. Der Hauptkanal aus Fig. 8 ist genauer als die anderen Kanäle dargestellt. Dem Hauptkanal ist eine zusätzliche Ausrüstung zugeordnet, die für die übrigen bzw. Folgekanäle nicht notwendig ist. Unterschiede im Betrieb zwischen dem Haupt- und den Folgekanälen werden im folgenden genau beschrieben, nach einer summarischen Übersicht über den Zeitsynchronen Parallelspurbetrieb nach Fig. 1.

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Man entnimmt der Fig· 1, das auf der Wiedergabeseite eine Eingangssynchronisierschaltung 78 vorgesehen ist. Diese Eingangssynchronisierschaltung 78 stellt sicher, daß der Startbefehl für jeden Kanal auch auf die Jeweilige Eingangsadressenschaltung 67 jedes Kanals gegeben wird. Jede Eingangsadressenschaltung 67A bis 67N spricht auf den Startbefehl und die abgeleiteten Taktimpulse seines eigenen Kanales an. Die Adressenschaltungen 67 bringen die entschlüsselten Daten in vorgesehene (d.h. adressierte) Schieberegisterstellen in den Puffern 68A bis 68N in jedem Kanal. Jeder Kanal enthält außerdem eine Ausgangsadressenschaltung, wie etwa die Adressenschaltungen 69A bis 69N, die für die synchronisierte Ausgabe des ersten und aller nachfolgenden Datenbits in einem zeitsynchronen Parallelformat vorgesehen sind.

Die Ausgangsadressenschaltungen 69A bis 69N werden synchron gesteuert durch einen Oszillator 70. Der Oszillator 70 spricht auf eine Folgesteuerungsschleife an und wird von ihr angestoßen, wobei die Schleife mit der Geschwindigkeit der Eingangs- und Ausgangsdaten am Puffer 68N des Hauptkanales zusammenhängt.

Die Synchronisationssteuerschaltung 78 kann außerdem auf einen Stoppbefehl ansprechen, der nach dem synchronisierenden Spruchende-Signal 206 erscheint. Der Stoppbefehl des Hauptkanales wird von der Synchronisationssteuerung 78 zur impulsmäßigen Steuerung einer Speicheradressensteuerung 79 verwendet. Die Speicheradressensteuerung 79 setzt die Haupteingangsadresse 67N, wenn der Stoppbefehl empfangen wurde. Die Ausgangsadressierung der Adressenschaltungen 69A bis 69N wird nacheinander von der Speichersteuerung 79 genau zu dem Zeitpunkt gestoppt, wenn das letzte Bit der tatsächlich auswertbaren Daten synchron aus allen Puffern 68A bis 68N hinausgeschoben worden sind.

. ORIGINAL INSPECTED

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Mit Bezug auf die Fig. 8 und 9 wird jetzt die eben allgemein beschriebene Wiedergabe näher ins einzelne gehend dargestellt. Fig. 8 zeigt außer dem Hauptkanal einen weiteren Kanal. Es ist jedoch klar, daß es soviele Kanäle gibt wie Spuren auf dem magnetischen Trägermaterial abgelesen werden.

In Fig. 8 ist weiterhin die Eingangssynchronisationsschaltung 78 aus Fig. 1 gestrichelt eingerahmt. Sie umfaßt ein Flip-Flop 178, das normalerweise in einem ersten Zustand steht. In diesem hat das Flip-Flop 178 einen Ausgang am Anschluß Q, der von geeigneter Polarität ist, um das Durchlaufen von Signalen ^ durch jedes der Synchronisationstore 66 zu ermöglichen. Wenn demzufolge ein Startbefehl auf der Leitung 101 für jeden Kanal erscheint, läßt das Tor des zugehörigen Kanales den Startbefehl passleren. Die Startbefehle aus den Toren 66 löschen die EIngangsadressenschaltungen 67. Ein abgeleitetes Taktsignal auf der Eingangsleitung 103 jedes Kanales stellt die in jeder Eingangsadressensteuerung 67 vorhandenen Zähler weiter.

Der Zähler jeder Adressensteuerung 67, beispielsweise der Steuerung 67N, kann ein an sich bekannter Ringzähler sein, Beispielsweise kann der Zähler aus " zwei vierbitigen Binärzählern 191 und 192 bestehen

(Fig. 9). Die Zähler 191 und 192 können beispielsweise die Typen SN-7493N sein, die von der Firma Texas Instruments, Inc. angeboten werden. Derarige in Fig. 9 gezeigte Zähler haben mehrere Ausgänge aus einer Reihe von in ihnen enthaltenen Flip-Flops. Diese Zähler 191 und 192 sind untereinander durch die Leitung 195 in an sich bekannter Weise verbunden, so daß das Eingangstaktsignal in Binärstufen unterteilt werden kann. So kann das Eingangstakt-

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signal durch 2, durch 4, durch 8,.·., durch 128 geteilt werden. Es wird hierzu noch einmal auf die Fig. 7 und 7A verwiesen, um die Teilungsoperation aus den Divisionen durch 2 bis 128 richtig einzuschätzen. Diese Zähler 191 und 192 besitzen zwei getrennte Gruppen von Ausgangsleitungen 193 und 194 (Fig. 8 und 9).

Gemäß Fig. 8 sind die Ausgangsleitungen 19Λ mit einer Eingangslogik 168 verbunden,und die Ausgangsleitungen 193 liegen an einem Eingangsadressenspeicher 301. Jeder Pegel des Ausgangssignales auf den Ausgangsleitungen 193 bestimmt eine Datenbitadresse. Die Ausgangsleitungen 193 und 194 besitzen untereinander verwandte Signalpegel. Beispielsweise bleibt ein Ausgangspegel auf der Leitung Nr. 1 der Ausgangsleitungen 194 sechzehn Verschiebeimpulse lang bestehen, so daß sechzehn Datenbits auf der. Leitung 102 in dem ersten Verschieberegisterpaar 169 gespeichert werden. Während die&es Verschiebevorganges wird jedes in das -Registerpaar 169 gelangende Bit gegen einen geeigneten Pegel auf einer ähnlich identifizierten, in Ausgangsleitungen 193 zugeordneten Leitung identifiziert.

Ein erstes Bittor 303 spricht auf den ersten Bitpegel auf der Leitung Nr. 1 der Leitungen 193 an und stößt ein Flip-Flop 325 an. Dieses angestoßene Flip-Flop nimmt einen Zustand an, bei dem es ein Ausgangssignal von geeigneter Polarität zum Sperren des NAND-Tores 330emitiert. Bei gesperrtem NAND-Tor 330 können die Ausgangssignale aus dem NAND-Tor 329 nicht \ zu einer Schaltung 80 gelangen, in der die Daten weiterverarbeitet werden. Man bemerke, daß der gleiche Startbefehl, der das Zählen bzw. Schrittmachen

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in der Eingangsadressenschaltung 67N in Gang setzt, auch das Zählen bzw. Schrittmachen in der Ausgangsadressenschaltung 69N einleitet. Während also Datenbits aus der Datenleitung 102 in den Puffer 68N über die Eingangslogik 168 gebracht werden, werden Störungen aus dem Puffer 68N durch die Ausgangslogik 171 und 174 unter Steuerung der Ausgangsadressenschaltung 69N hinausgeschoben. Diese Störsignale beeinträchtigen den Betrieb nicht weiter, da sie nicht zur Datenauswertschaltung gelangen.

Vor der genaueren Erörterung des Ladens und Entladens der Puffer, beispielsweise des Puffers 68N, wird noch auf den Eingangsadressenspeicher 301 eingegangen. Er überwacht die Ausgangspegel auf den Leitungen 193 und folgt bitweise den fortschreitenden Datenspeichern in dem Tandemverschieberegisterpaar 169, 170,...,176. Eine Adressvergleichsschaltung 305 ist mit dem Eingangadresspeicher 301 verbunden.

Der Eingangadresspeicher 301 speichert die auf den Eingancsadressleitungen 193 stehenden Eingangsadressen und führt eine Geräuschunterdrückungskompensation durch, wenn er durch einen Ausgang aus dem Tor 302 gesetzt wird. Das Adressentor 302 erzeugt einen Setzausgang, wenn es das synchronisierende Spruchendesignal feststellt. Der Vergleicher 305 vergleicht danach die Adresse des letzten auswertbaren Datenbits aus dem Eingangsadressenspeicher 301 mit den Ausgangsadressenleitungen 394, bis das letzte auswertbare Datenbit abgegeben worden ist. Danach setzt der Komparator 305 das Flip-Flop 320, das dann das Datenausgangstor 329 sperrt.

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Wie bereits erwähnt, muß der Eingangsadressenspeicher 301 die bekannte Anzahl von Bits in dem Geräuschausblendsignal 205, dem synchronisierenden Spruchendesignal 206 und dem Datenendesignal 207 kompensieren. Eine derartige Kompensation ist nötig, da Störungen in dem Puffer 68N gespeichert sind, während das synchronisierende Spruchendesignal von dem Synchronisationsdetektor 100 festgestellt wird. Das synchronisierende Spruchendesignal für das Systemformat 200 (Fig. 3) ist von gleicher Dauer wie das synchronisierende Spruchanfangssignal. Man bemerke jedoch, daß diese beiden Synchronisiersignale auch unterschiedliche Dauer haben können, ohne daß dadurch von dem Erfindungsgedanken abgewichen wird. Bei verschieden langen Synchronisiersignalen erfordern diejenigen Systeme, die mit Vorwärts- und Rückwärtslesebetrieb arbeiten, getrennte Ausgangssignale aus dem Synchronisationsdetektor 100, die dann als Start- und als Stoppbefehl verstanden werden. Das Geräuschausblendsignal 205, das den Zusammenhang zwischen dem letzten Datensignal und einem Synchronisiersignal 206 sicherstellt, kann jedoch auch weggelassen werden, wenn die Daten so aufgezeichnet werden, daß die letzte Datenbitgrenze mit der ersten Bitgrenze des Synchronisiersignales zusammenfällt.

In der Ausführungsform nach Fig. 8 ist die Zeitverzögerungsschaltung 179 so ausgelegt, daß alle Kanäle ihre Startbefehle erhalten können. Die Zeitverzögerung 179 stellt dann das Flip-Flop 178 in einen Zustand, der das Adressentör 302 negiert. Wenn der vom Synchronisationsdetektor 100 abgegebene Stoppbefehl auf der Leitung 101 erscheint, werden die Bedingungen des Adressentores' 302 erfüllt, das dann ein Signal abgibt, das den Eingangsadressenspeicher weitersetzt. In dem für das Systemformat

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gegebenen Beispiel wird der Eingangsadresspeicher durch N Vielfache von drei Datentakten weitergestellt. Der Eingangsadresspeicher 301 zeigt mit anderen Worten eine Gesamtzahl von Bitpositionen für den Puffer 68N an, die die Anzahl der tatsächlich verwertbaren Datenbits übersteigt. Wie bereits oben erwähnt, können die Synchronisiersignale eine Dauer von 24 Bitpositionen besitzen. Dieser Überschuß von 24 Bits im Eingangsadressenspeicher 301 wird in an sich bekannter Weise subtrahiert, ehe die Adresse von dem Vergleicher 305 gelesen wird. Der Komparator 305 enthält einen nicht dargestellten Zähler, der auf die Speicherausgangsadresse wartet, die der letzten auswertbaren, aus dem Speicher "U)I ausgelesenen Bitadresse entspricht, ehe der Vergleicher das Flip-Flop 320 setzt und damit das weitere Auslesen von Daten durch das Tor 71 wie beschrieben unterbindet..

Auf den Startbefehl hin beginnen die Ausgangsleitungen 394 der Adressenschaltung 69N mit dem Schieben der Störungen vom 5. Tandemschieberegisterpaar in dem Puffer 68N. Entsprechend beginnt die Ausgangsadressenschaltung 69N mit dem Entladen der letzten Hälfte des Puffers 68N, während die Eingangsadressenschaltung 67N die erste Hälfte des Puffers 68N in noch zu beschreibender Weise lädt. Ein spannungsgesteuerter Oszillator 313 ist normalerweise so eingestellt, daß er etwa auf der gewünschten Datenfrequenz läuft. Seine Ausgangsfrequenz variiert um die Datenfrequenz auf ein Spannungssignal hin, das von einer EXKLUSIV NOR-Schaltung 314 abgegeben wird. Die Eingangssignale für die EXKLUSIV NOR-Schaltung 314 werden von den Ausgängen der

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Teilerstufe für die Division durch 128 und von den Ausgangsadressenschaltungen 67N bzw. 69N erhalten. Diese Eingangssignale liegen um 180° außer Phase (Fig. 9A). Das Ausgangssignal der EXKLUSIV NOR-Schaltung 314 steuert die Frequenz des Oszillators 313. Wenn beide Adressierschaltungen 67N und .69N bei gleicher Geschwindigkeit arbeiten, hält der Oszillator 313 seine Ausgangsfrequenz stabil. Wenn andererseits die Ausgangsadressenschaltu^g 69N schneller läuft als die Eingangsadressenschaltung 67N, dann steigt der Pegel von der 128er Teilungsstufe schneller an, wie das in Fig. 9A gestrichelt angedeutet ist. Die EXKLUSIV NOR-Schaltung 314 gibt ihrerseits einen kürzeren Impuls ab, der die Ausgangsfrequenz des Oszillators 313 herabsetzt. Das Ausgangssignal des Oszillators 313 steuert die Arbeitsschritte aller Ausgangsadressenschaltungen, und zwar diejenigen im Hauptkanal 69N und in den Nebenkanälen wie 69B.

Da der Hauptkanal der Steuerungskanal ist, wird sein _; Puffer 68N im wesentlichen seinen halbvollen Zustand aufrechterhalten. In den anderen Kanälen jedoch kann, das jeweilige Startkommando mehrerer Bits vorher oder nach dem Startbefehl für den Hauptkanal auftreten. Der Startbefehl keines anderen Kanal es steuert den Arbeitsablauf der Ausgangsadressenschaltung seines. Kanales. Stattdessen werden die Ausgangsadressenschaltungen aller Kanäle zusammen mit dem Hauptkanal in der eben beschriebenen Weise schrittgesteuert. Daher können in einigen anderen Kanälen die Puffer mehr oder weniger Inhalt als der halbgefüllte Zustand des Hauptkanales enthalten. .

Einige Schaltungskomponenten aus Fig. 8 sind in Fig. 9 genauer wiedergegeben. Die Gesamtheit der Ausgangs-

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leitungen 194 wird durch die verschiedenen Kombinationen der Zählerausgangspegel erhalten, die von den Zählern 191 und 192 abgegeben werden. Mit den Ausgängen der Zähler 192 sind deei NAND-Tore 195 bis 197 verbunden. Die verschiedenen Kombinationen der Ausgangspegel der Tore 195 bis 197 zusammen mit zusätzlichen entgegengesetzt polaren Pegeln der Ausgangsleitungen vom Zähler 192 werden als Steuersignale auf die verschiedenen Tore (beispielsweise 211,212) der Kupplungsschaltung 168 gegeben. Die Austauechtore 211,212,··. erhalten alle gemeinsam den abgeleiteten Takt aus der Leitung 103. Die Daten auf der Leitung 102 werden gemeinsam der Eingangsstufe aller Tandemschieberegisterpaare .169,170,.·. zugeführt. Das erste Verschieberegisterpaar 169 umfaßt 16 Stufen zum Speichern von 16 Datenbits aus der Leitung 102. Unmittelbar nach Feststellen des Startbefehles auf der Leitung 101 beginnen die Zähler lfil und 192 mit dem Zählen und die Tore 195 bis 197 geben ein Öffnungseignal auf das Tor 211. Die Tore 195 bis 197 werden durch den Zähler 192 so gesteuert, daß das Weitergeben der 16 Schiebeimpulse Über die Taktleitung 103 durch das geöffnete NAND-Tor 211 zum Schieberegisterpaar 169 sichergestellt ist. Nach 16 Verschiebungen ändert die 16er Teilerstufe ihren Ausgangspegel und sperrt das Tor.211· In diesem Augenblick wird das Tor 212 durch einen Ausgang des Zählers 192 geöffnet. Für die nächsten 16 Taktimpulse speichert das Schieberegisterpaar 170 die nächsten 16 Datenbits. Diese Verschiebesteuerung vom Tor zum Tor 212 , ... durch alle 8 Tore der Vermittlung 168 (von der nur sechs in Fig. 9 dargestellt sind) setzt zum Speichern der Daten in allen Verschieberegisterpaaren fort.

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Es wurde vorstehend ausgeführt, daß die Daten in 16 Bitwörtern in der ersten Hälfte der Pufferstufen 68N gespeichert werden. Gleichzeitig mit dem Speichern werden die zweiten Hälften der Pufferstufen unter Steuerung der Zähler 391 und 392 der Ausgangsadressensteuerung 69N entladen. Wie bereits erwähnt, leiten die Zähler 391 und 392 die vorbeschriebene Verschiebeoperation für das 5. Verschieberegisterpaar 172 ein. Das Füllen des Schieberegisterpaares 169 und das Entladen des Schieberegisterpaares 172 im Hauptkanal findet also gleichzeitig statt.

Die logischen Tore der Kupplungen 171 und 174 liegen mit ihren Rückseiten zusammen. Die Ausgangssignale vonjedem Verschieberegisterpaar werden den einzeln zugeordneten Ausgangsregistertoren 411,415, ... der Übermittlung 174 zugeführt. Die Tore 395 bis 397 sind mit dem Torpaar 401,411;405,415 und anderen Torpaaren (die nicht dargestellt sind) verbunden, die den Verschieberegisterpaaren 173 bis 176 zugeordnet sind. Das Tor 405 gibt die Daten aus, während das Tor 415 die Daten seriell zum Datenausgangstor 71 weiterleitet. Die Verbindungen der Tore 395 bis 397 zum Tor 405 sind die gleichen wie die Verbindungen der Tore 195 bis 197 zum Tor 211. Entsprechend schieben die Zähler 391 und 392 die Signale aus dem Registerpaar 172 zur gleichen Zeit aus, bei der die Zähler 191 und 192 die Daten in das Registerpaar 169 hineinschieben. Die Ausgangsstufe des Registerpaares 172 ist mit der Eingangsleitung für das Tor 415 der Übermittlung 174 verbunden. Das Tor 415 wird im gleichen Augenblick geöffnet wie das Tor 405.

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Anfänglich sind in den Verschieberegisterpaaren 172 bis 176 keine Datenbits vorhanden. Stattdessen werden Störsignale aus diesen Registerpaaren hinausgeschoben, während Datenbits in die vier Registerpaare 169 bis 172 eingespeichert werden. Derartige Störsignale werden an der Weiterleitung zur Auswertschaltung gehindert, da das Ausgangstor 71 in vorgeschriebener Weise gesperrt ist.

Wenn die Zähler 391 und 392 mit dem Schrittschalten fortfahren, werden die Tore 401 und 411 während einer Dauer von 16 Schiebeimpulsen aus dem Oszillator 313 geöffnet. In dem Augenblick, an dem diese Tore geöffnet werden, wird das Flip-Flop 325 (Fig. 8) zurückgesetzt. Das zurückgesetzte Flip-Flop 325 öffnet das Tor 330 des Datenausgangstores 71. Das Flip-Flop hält seinen Zustand, wenn alle anderen Schrittwalzenverschiebungen sich fortsetzen. Das Flip-Flop 325 öffnet weiterhin das Tor Y (Fig. 8), so daß die Datenbits und die Taktsignale der weiteren Verwendung in der Auswertschaltung zugeführt werden. Sowohl Datenbits wie Taktsignale werden der Auswertschaltung zugeführt, bis alle Datenbits aus allen anderen Kanälen ausgeschoben worden sind. Wie bereits erklärt, stellt der Vergleicher 305 die Flip-Flops 320 und 325 zurück, die das Übertragen weiterer Daten oder Taktsignale zur Auswertschaltung verhindern. Der beschriebene Arbeitsablauf wiederholt sich dann, wenn ein anderer Startbefehl auf ein synchronisierendes Spruchanfangsignal aufgenommen und festgestellt wird.

Die vorstehend beschriebene Erfindung stellt natürlich nur ein bevorzugtes AusfUhrungsbeispiel dar; dem Fachmann ist jedoch ohne weiteres geläufig, daß an der dargestellten Schaltung vielfache Veränderungen vorgenommen werden können, ohne daß da-

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durch von dem der Erfindung zugrundeliegenden Gedanken abgewichen wird.

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Claims (20)

1. Patentansprüche

   (ImJ Verfahren zum Speichern von seriellen Binärdaten hoher Dichte in einem Magnetspeicher, der mindestens einen Aufzeichnungskanal, mindestens einen Wiedergabekanal und einen magnetischen Datenträger enthält, dadurch gekennzeichnet, daß die Binärdaten in einem Phasensplitformat (S0M) mit einer festen Datenbitzelldauer sowie mindestens ein ihnen vorangehendes Synchronisiersignal mit anderer Bitzelldauer auf dem Datenträger zusammenhängend aufgezeichnet werden.
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach dem Synchronisiersignal und vor den Binärdaten ein Startsignal mit Datenbitzelldauer zusammenhängend aufgezeichnet wird.
3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß beim Wiederablesen der auf den Datenträger aufgezeichneten Signale die wiedergewonnenen Signale um die Dauer einer Datenbitzelle und um die Dauer des Eineinhalbfachen der Datenbitzelle verzögert werden.
4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die wiedergewonnenen Signale mit den um eine Datenbitzelle verzögerten und mit den um das Eineinhalbfache der Datenbitzelle verzögerten Signalen verglichen werden.
5. 5. Aufzeichnungs- und Wiedergabeschaltung zur Aueführung des Verfahrens nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß auf der Aufzeichnungsseite eine Synchronisier-Signaleinheit

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   (28,30,34,36,37,...) vor dem Aufzeichnen der Binärdaten mindestens ein Synchronisiersignal auf den Datenträger aufzeichnet, wobei die Bitzelldauer des Synchronisiersignales von der Datenbitzelldauer verschieden ist und das Synchronisiersignal gleichzeitig mit dem Beginn der nachfolgenden Signale (beispielsweise Datensignale) endet.
6. 6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Synchronisiersignaleinheit mehrere zusammenhängende Synchronisiersignale vor den Datensignalen auf den Datenträger aufzeichnet.
7. 7. Schaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß eine Startsignaleinheit unmittelbar nach dem Synchronisiersignal und unmittelbar vor den Datensignalen- ein Startsignal zusammenhängend aufzeichnet, das aus mindestens einem Binärwert von Datenbitzelldauer besteht.
8. 8. Schaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß auf der Wiedergabeseite eine erste Verzogerungsschaltung (88,...) die wiedergewonnenen Signale um eine Datenbitzelldauer und eine zweite Verzögerungsschaltung (92,···) die wiedergewonnenen Signale um das Eineinhalbfache einer Datenbitzelldauer verzögert.
9. 9. Schaltung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die Bitzelldauer des Synchronisiereignales das Eineinhalbfache der Datenbitzelldauer beträgt.
10. 10. Schaltung nach einem der Ansprüche 5 bis 9, gekennzeichnet durch eine Entschlüsselerschaltung auf der Wiedergabeseite, die eine erste (90,...) und

    ORIG IHSFECTED

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    eine zweite (91,...) Phasenvergleichsschaltung enthält, wobei die erste Phasenvergleichsschaltung (90,··.) auf der Eingangsseite die wiedergewonnenen Signale und die um eine Datenbitzelle verzögerten wiedergewonnenen Signale aufnimmt und zwei den phasenmodulierten wiedergewonnenen Signalen entsprechende diskrete Ausgangspegel abgibt; wobei ferner die zweite Phasenvergleichsschaltung (91,...) auf der Eingangsseite die wiedergewonnenen Signale und die um das Eineinhalbfache der Datenbitzelldauer verzögerten wiedergewonnenen Signale aufnimmt und die beiden Phasenvergleichsschaltungen beim Entschlüsseln des Synchronisiersignales einen einheitlichen Ausgang abgeben.
11. 11. Schaltung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß zwei Entstörfilter vorgesehen sind, von denen das erste Entstörfilter (93) den Ausgang der ersten Phasenvergleichsschaltung (90,...) und das zweite Entstörfilter (94,...) den Ausgang der zweiten Phasenvergleichsschaltung (91,..·) aufnimmt.
12. 12. Schaltung nach einem der Ansprüche 5 bis 11, gekennzeichnet durch einen Synchronisationsdetektor (100,..·), der die Ausgänge der beiden Entstörfilter (93,94,·..) aufnimmt und das einheitliche Signal feststellt und außerdem bei Empfang des Startsignales einen Startbefehl abgibt.
13. 13. Schaltung nach einem der Ansprüche 5 bis 12, gekennzeichnet durch eine einen abgeleiteten Takt erzeugende Schaltungskomponente (95,·.·), deren abgeleitetes Taktsignal die Übergänge der Phasensplitsignale anzeigt; durch Schieberegister (68,...) mit einem Eingangs- und einem Ausgangsteil; sowie durch

    OWQINAL INSPECTED

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    eine Eingangsadressenschaltung (67,...), die auf den Takt der Taktschaltung (95), das Startsignal und die entschlüsselten Ausgangsdatensignale aus den Filtern, anspricht und die entschlüsselten Daten in zugeordnete Schieberegisterstellen im Eingangsteil der Schieberegister einspeichert.
14. 14. Schaltung nach einem der Ansprüche 5 bis 13,^v gekennzeichnet durch eine Ausgarigsadress^nschaltung (69,.·.) zur Ausgabe der Datenbits aus dem Ausgangsteil der Schieberegister' (169,170^172,...); durch einen Komparator (305) zum Vergleich der Füllgeschwindigkeit der Datenbits im Eingahgsteil der Verschieberegister mit der Ausgabegeschwindigkeit der Datenbits am Ausgangsteil der Verschieberegister und zur Erzeugung eines Spannungssignales in Abhängigkeit vom Ausfall des Vergleiches! und " durch eine Frequenzsteuerung (313,314,·..), die auf den Ausgang des■■Komparätors anspricht und die

    Ausgabegeschwindigkeit der Daten aus den Schiebe

    registern regelt, wobei das als Puffer wirkende Schieberegister seinen vorbestimmten Füllungsgrad im wesentlichen beibehält.
15. 15. Schaltung nach einem der Ansprüche 5 bis 14, dadurch gekennzeichnet, daß unmittelbar nach dem letzten Datensignal mindestens ein weiteres Synchronisiersignal mit einer von der Datenbitzell— dauer verschiedenen Bitzelldauer zusammenhängend aufgezeichnet wird.
16. 16. Schaltung nach einem der Ansprüche 5 bis 15, dadurch gekennzeichnet, daß unmittelbar nach dem weiteren Synchronisiersignal ein Stoppsignal aufgezeichnet wird, das mindestens einen Binärwert.

    von Datenbitzelldauer umfaßt.

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17. 17. Schaltung nach einem der Ansprüche 5 bis 16, gekennzeichnet durch eine Vergleichsschaltung, die auf das weitere Synchronisiersignal und das Stoppsignal anspricht und den Ausgang aus dem Puffer (68,...) sperrt, wenn das erste Bit eines Nicht-Datensignales in die Ausgangsstufe des Verschieberegistern geschoben wird.
18. 18. Schaltung nach einem der Ansprüche 5 bis 17, dadurch gekennzeichnet, daß auf dem Datenträger mehrere Aufzeichnungsspuren vorgesehen sind, auf die die seriellen Binärdaten aufgezeichnet werden, und daß in jeder Spur Synchronisiersignale vor den Binärsignalen aufgezeichnet werden.
19. 19. Schaltung nach einem der Ansprüche 5 bis 18, dadurch gekennzeichnet, daß jeder Aufzeichnungsspur auf dem Datenträgermaterial ein Aufzeichnungsund ein Wiedergabekanal zugeordnet ist.
20. 20. Schaltung nach einem der Ansprüche 5 bis 19, dadurch gekennzeichnet, daß eine Vorrichtung zur Festlegung der Datenbitzelle vorgesehen ist; daß eine Synchronisiersignalabgabeschaltung vorgesehen ist, die mehrere Synchronisiersignale mit einer Bitzelldauer abgibt, die von der Datenbitzelldauer verschieden ist; und durch eine Sperrvorrichtung, die die Synchronisierabgabevorrichtung sperrt, wenn eine Synchronisiersignal-Bitzellgrenze mit einer Bitzellgrenze eines ausgewählten Datenintervalles koinzidiert.

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