DE2001662B2

DE2001662B2 - Digital phase and frequency control - uses oscillator in circuit with phase comparator frequency integrator and correction signals decided by counter

Info

Publication number: DE2001662B2
Application number: DE19702001662
Authority: DE
Inventors: Robert Fred Longmont; Crumb Dana Freeman Lyons; CoI. Heidecker (V-StA.)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1969-01-15
Filing date: 1970-01-15
Publication date: 1977-03-31
Also published as: DE2001662A1

Abstract

The circuit arrangement comprises a control oscillator (10) which regulates a counter (12), and this in turn is connected to a phase comparator (20) which receives the incoming signal. Output values in terms of phase and frequency corrections are fed back to the counter, the latter through an integrator. The pulse counter (12) has a number of AND gate elements connected in a series-parallel arrangement. A forwards-backwards counter is used by the frequency indicator. The circuit arrangement enables threshold values to be computed so that synchronisation in the counting process may be achieved with the frequency of the oscillator.

Description

Die vorliegende Erfindung betrifft eine digitale Phasen- und Frequenz-Regeleinrichtung zur Synchronisierung von Datenempfängern mit deren Eingangs-Daten veränderlicher Wiederholungsfrequenz, vorzugsweise zur Synchronisierung der Taktimpulse von Verarbeitungsanlagen für Magnetaufzeichnungs-Daten mit den von Magnetbändern mit schwankender Geschwindigkeit abgefühlten Datenimpulsen.The present invention relates to a digital phase and frequency control device for synchronization of data receivers with their input data of variable repetition frequency, preferably for synchronizing the clock pulses of processing systems for magnetic recording data with the data pulses sensed by magnetic tapes at varying speeds.

Bekannt sied analog arbeitende Einrichtungen zur Regelung der Taktfrequenz in Datenverarbeitungsanlagen der genannten Art Die analoge Arbeitsweise hat den Nachteil einer langen Regelzeit von z. B. etwa 20 Date'wimpuls-Perioden bei einer Abweichung von 20% der Datenimpulsfrequenz von der Taktfrequenz. Außerdem sind die Einrichtungen zur Erzeugung der analogen Fehlersignale schmalbandig und verhältnismäßig unstabil und erfordern meist mehrere Handeinstellungen.It is known to operate analog devices for Regulation of the clock frequency in data processing systems of the type mentioned. The analog mode of operation has the disadvantage of a long control time of z. B. about 20 date pulse periods with a deviation of 20% the data pulse frequency from the clock frequency. aside from that the devices for generating the analog error signals are narrow-band and relatively unstable and usually require several manual adjustments.

Für Datenverarbeitungsanlagen der eingangs genannten Art wurde auch bereits z. B. durch das US-Patent 31 42 802, eine digital arbeitende Regeleinrichtung für die Taktfrequenz und die Taktphase vorgeschlagen, bei der die Taktperiode durch einen von Oszillatorimpulsen gespeisten Binärzähler (in Verbindung mit einem Schaiterkrcis) vorbestimmt wird. Jede durch einen binären Datenimpuls 1 begrenzte Datenimpuls-Periode wird mit der Taktperiode des Binärzählers verglichen mittels eines umsteuerbaren Zählers, der die positive oder negative Perioden-Differenz digital als Phasenfehler ermittelt. Dieser digitale Phasenfehler wird durch einen Digital/Analog-Wandler in eine Anatogspannung verwandelt. Diese wird dann zur Frequenzregelung des den Binärzähler speisenden Oszillators und somit zur zeitlichen Änderung der vom Binärzähler abgezählten Taktperiode, d. h. zur Synchronisierung von Takt- und Datenimpuls-Frequenz benutzt. Darüber hinaus wird jeder auftretende binäre Datenimpuls 1 zur sofortigen Phasen-Synchronisierung der Taktimpuise herangezogen, indem er zugleich als Löschimpuls für den Binärzähler benutzt wird und somit bei seinem Beginn den gleichzeitigen Anfang einer neuen Taktperiode erzwingt.For data processing systems of the type mentioned above, z. B. by the US Pat. No. 3,142,802, a digitally operating control device for the clock frequency and the clock phase proposed, in which the clock period is determined by a binary counter fed by oscillator pulses (in conjunction with a switch circuit) is predetermined. Every The data pulse period limited by a binary data pulse 1 is equal to the clock period of the binary counter compared by means of a reversible counter that digitally displays the positive or negative period difference as Phase error determined. This digital phase error is converted into a Transformed analog voltage. This is then used to regulate the frequency of the binary counter feeding Oscillator and thus to the time change of the clock period counted by the binary counter, d. H. for synchronization used by clock and data pulse frequency. In addition, every binary data pulse that occurs is 1 is used for immediate phase synchronization of the clock pulses by simultaneously acting as Erase pulse is used for the binary counter and thus the simultaneous beginning of a forcing a new clock period.

Der erfindungsgcmäSen Regeleinrichtung liegt ebenfalls die Aufgabe zugrunde, die Nachteile der analogen Regeleinrichtungen durch eine digital arbeitende Regeleinrichtung zu vermeiden, insbesondere die Regelzeit auf möglichst nur eine Datenimpulsperiode herabzusetzen.The control device according to the invention is also located the task underlying the disadvantages of the analog control devices by a digital one To avoid control device, in particular the control time to only one data pulse period if possible to belittle.

Diese Aufgabe wird bei einer digitalen Phasen- und Frequenz-Regeleinrichtung zur Synchronisierung der Taktimpuise von Datenempfängern mit deren Eingangs-Datenimpulsen veränderlicher Wiederholungsfrequenz, bei der: die Taktperiode durch einen von Impulsen eines Oszillators gespeisten Zählervorbestimmt wird, jede durch einen Datenimpuls begrenzte Datenimpuls-Periode mit der Taktperiode des Zählers verglichen und entsprechend dem Differenzvorzeichen ein Phasenfehler summiert wird mittels eines Phasenvergleichers, der digitale Phasenfehler mittels eines Auswerters in eine Frequenzkorrektur-Analogspan-This task is used in a digital phase and frequency control device to synchronize the Clock pulses from data receivers with their input data pulses of variable repetition frequency, at which: the clock period by one of Pulses of an oscillator fed counter is predetermined, each limited by a data pulse Data pulse period compared with the clock period of the counter and according to the sign of the difference a phase error is summed by means of a phase comparator, the digital phase error by means of a Into a frequency correction analog span

; umgewandelt wird, durch welche die OsziDatorfre- und somit auch die Taktfrequenz des von ihr isten Zählers geregelt, d.h. letztere mit der atenimpulsfrequenz frequenzsynchronisiert wird und -* -*—atig der Anfangspunkt der T.iktperiode mit dem npuls zwangsweise phasensynchronisiert wird ί Zählerlöschung durch de& Datenimpuls dadurch daß der vom Oszillator gespeiste Zähler ugszäfaler) ein Binärzahler mit einer um einen pennwert (von z. B. 57) veränderbaren Zählperioden-"Dge Ui, der von einem größten Zählwert (von z. B. 63) * einen veränderbaren Anfaogs-Zablwert (ζ. Β. ben 0 und 14) rOckstellbar ist und der bei einem! —eise mittleren Zählwert (von z. B. 32) oder Zäiilwerten einen Taktimpuls erzeugt, der ivergleicher aus der Lage des bei einem tenimpuls erreichten Zählwertes des Bezugszählers um mittleren ZähJwert (z. B. 32) das Vorzeichen der vert-Dffferenz, d.h. des Phascifehlers, bestimmt I die zugeordnete von zwei UND-Schaltungen für die Übertragung des digitalen Phasenfehlers in den Fehleizähler eines Parailel/Serie-Umsetzers oder direkt in den Auswerter wirksam macht, der Auswerter die positiven und negativen binären Phasenfehler entweder (z. B. mittels UND-Kreisen) getrennt in Serienform in einen Plus- bzw. Minus-Phasenfehler-Zähler oder gemeinsam in Parallelform in einen einzigen Volladdierer mit Fehlerregister überträgt, dort summiert und bei verschiedenen, mittels Grenzwertvergleichern vorbestimmten Phasenfehler-Summenwerten getrennten Phasen- und Frequenz-Korrekturimpulse mit doppelten Vorzeichen erzeugt, ein dem Auswerter nachgeschalteter Frequenz-Integrierer, vorzugsweise in Form eines binären Vorwärts-Rückwärts-Zählers, die Frequenz-Korrekturimpulse beiderlei Vorzeichens summiert und daß der Summenwert beim Erreichen des größten Zählwertes (z.B. 63) des Bezugszählers in letzteren übertragen wird und dessen Anfangs-Zählwert bestimmt, wodurch seine Zählperiodenlänge korrigiert und die Taktimpulse mit den Datenimpulsen frequenzsynchronisiert werden, die vom Auswerter erzeugten Phasen-Korrekturimpulse beiderlei Vorzeichens direkt dem Bezugszähler zugeführt werden und durch entsprechende Verlängerung oder Verkürzung seiner Zählperiodenlänge die Phase der Taktimpulse derjenigen der Dat^nimpulse angleichen.; which regulates the oscillator frequency and thus also the clock frequency of the counter it owns, i.e. the latter is frequency-synchronized with the atenimpulsfrequency and - * - * - atig the starting point of the T.ict period is forcibly phase-synchronized with the npuls ί counter deletion by de & Data pulse in that the counter fed by the oscillator ugszäfaler) is a binary counter with a counting period- "Dge Ui" which can be changed by a pennwert (e.g. Zablwert (ζ. Β. Ben 0 and 14) can be reset and which generates a clock pulse with a! ZähJwert middle (z. B. 32) the sign of vert-Dffferenz, ie the Phascifehlers, determines the associated I of two AND circuits for the transmission of the digital phase error in the error The counter of a parallel / series converter or directly in the evaluator makes it effective, the evaluator either detects the positive and negative binary phase errors (e.g. B. by means of AND circles) separately in series form in a plus or minus phase error counter or together in parallel form in a single full adder with error register, summed there and separated phase and frequency for different phase error sum values predetermined by means of limit value comparators -Correction pulses with double signs are generated, a frequency integrator connected downstream of the evaluator, preferably in the form of a binary up-down counter, adds up the frequency correction pulses of both signs and that the sum value when the largest count value (e.g. 63) of the reference counter is reached in the latter is transmitted and its initial count value is determined, whereby its counting period length is corrected and the clock pulses are frequency-synchronized with the data pulses, the phase correction pulses generated by the evaluator with both signs are fed directly to the reference counter and by corresponding lengthening or shortening of its Counting period length adjust the phase of the clock pulses to that of the data pulses.

Nachstehend werden zwei Ausführungsbeispiele der erfindungsgemäßen Regeleinrichtung anhand von Zeichnungen genauer beschrieben. Von letzteren istTwo exemplary embodiments of the control device according to the invention are described below with reference to FIG Drawings described in more detail. From the latter is

Fig. 1 Prinzip-Blockschaltbild eines Ausführungsbeispiels der digitalen Phasen- und Frequenz-Regeleinrichtung, bei dem die Frequenz- und Phasenkorrektur auf den Bezugszähler 12 wirkt,Fig. 1 principle block diagram of an embodiment the digital phase and frequency control device, in which the frequency and phase correction on the reference counter 12 acts,

Fig.2 Prinzip-Blockschaltbild eines anderen Ausführungsbeispiels, bei dem die Frequenzkorrektur auf den Steueroszillator 36 und die Phasenkorrektur auf den Bezugszähler 12 wirkt,Fig. 2 principle block diagram of another embodiment, in which the frequency correction on the control oscillator 36 and the phase correction on the Reference counter 12 acts,

F i g 3 ausführliches Blockschaltbild einer digitalen Phasen- und Frequenz-Regeleinrichtung, die nur Binärzähler enthält,Fig. 3 detailed block diagram of a digital phase and frequency control device that only uses binary counters contains,

Fig.4 ausführliches Blockschaltbild einer anderen Regeleinrichtung, die Binärzähler und Addierer enthält, F i g. 5 Prinzip-Blockschaltbild des digitalen Auswerters 24 nach F i g. 1,Fig.4 detailed block diagram of another Control device containing binary counters and adders, F i g. 5 Principle block diagram of the digital evaluator 24 according to FIG. 1,

Fig.6 Blockschaltbild eines Auswerters in Form eines binären Addierers undFig. 6 Block diagram of an evaluator in the form a binary adder and

Fig.7 Blockschaltbild eines Auswerters in Form eines binären Zählers.Fig. 7 is a block diagram of an evaluator in the form of a binary counter.

Fig. 1 zeigt ein Prinzip-Blockschaltbild der erfindungsgemäßen digitalen Phasen- und Frequenz-Regeleinrichtung. Sie hat die Aufgabe, Ausgangsimpulse zu erzeugen, die nur eine minimale durchschnittliche S Phasendifferenz gegenüber Eingangsimpulsen aufweisen. Die Eingangssignale sowie die Ausgangssignale sind somit ein Zug von Datenimpulsen. Wenn die Regeleinrichtung beispielsweise zum Lesen von auf Magnetband aufgezeichneten Informationen benutzt wird, sind die Eingangssignale die Spitzen der vom Band gelesenen Datenimpulse.Fig. 1 shows a principle block diagram of the invention digital phase and frequency control device. Its job is to generate output impulses generate that have only a minimal average S phase difference compared to input pulses. The input signals as well as the output signals are thus a train of data pulses. If the Control device used, for example, for reading information recorded on magnetic tape the input signals are the peaks of those from the tape read data pulses.

Die fünf Hauptbestandteile der Regeleinrichtung sind folgende: Ein Steueroszillator 10 schaltet über die Leitung 14 einen Bezugszähler 12 stetig fort DerThe five main components of the control system are the following: A control oscillator 10 continuously advances a reference counter 12 via line 14 The

ij Bezugszähler 12 liefert bei einem vorbestimmten Zahlenwert einen Ausgangsimpuls auf die Leitung 16 und überträgt außerdem seinen momentanen Zahlenwert über Leitung 18 in einen Phasenvergleicher 20 jedesmal, wenn ein zu verarbeitender Datenimpuls auf der Eingangsleitung 22 erscheint Das Phasenfehler-Ausgangssignal des Phasenvergleichers 20 wird über die Leitung 26 auf den Auswerter 24 gegeben. Der Auswerter 24 erzeugt Phasenkorrekturimpulse, die er über die Leitung 28 direkt dem Bezugszähler 12 zuführt.ij reference counter 12 delivers at a predetermined Numerical value sends an output pulse to line 16 and also transmits its current numerical value via line 18 to a phase comparator 20 every time a data pulse to be processed appears on input line 22 The phase error output signal of the phase comparator 20 is sent to the evaluator 24 via the line 26. Of the The evaluator 24 generates phase correction pulses which it feeds directly to the reference counter 12 via the line 28.

Der Auswerter 24 liefert außerdem über Leitung 30 Frequenzkorrekturimpulse an den Frequenz-Integrierkreis 32, der sie in ein Frequenz-Korrektursignal umwandelt. Dieses steuert über die Leitung 34 die Zählperiodenlänge des Bezugszählers 12 und somit die Frequenz seiner Ausgangsimpulse.The evaluator 24 also supplies frequency correction pulses via line 30 to the frequency integrating circuit 32, which converts it into a frequency correction signal. This controls the line 34 Counting period length of the reference counter 12 and thus the frequency of its output pulses.

Der Steueroszillator 10 schwingt mit einer Frequenz, die ein Vielfaches der Frequenz der Eingangssignale ist. Das Verhältnis beider Frequenzen ist ein Maß für das digitale Auflösungsvermögen der Regeleinrichtung.The control oscillator 10 oscillates at a frequency that is a multiple of the frequency of the input signals. The ratio of the two frequencies is a measure of the digital resolution of the control device.

Der Bezugszähler 12 ist der eigentliche, auf Phasen- und Frequenz-Synchronismus mit den Eingangs-Datenimpulsen schwankender Frequenz geregelte Zeitgeber der Regeleinrichtung. Sein Zählwert wird durch den Steueroszillator 10; 36 fortgeschaltet. Er hat eine vorbestimmte Nenn-Zählperiodenlänge von z. B. 25 Oszillatorimpulsen. Diese Nenn-Periodenlänge kann jedoch innerhalb bestimmter Grenzen z. B. zwischen Impuiszahlen von 18 bis 32 variiert werden. Der Bezugszähler 12 hat demnach eine veränderliche Zählperiodenlänge. Bei einem vorbestimmten Zählwert des Bezugszählers 12, der normalerweise in der Mitte der Nenn-Zählperiodenlänge festgelegt ist, erzeugt der Bezugszähler 12 einen Ausgangsimpuls auf der Leitung 16. Der Bezugszähler dient außerdem als Zeitgeber für die Messung des Phasenfehlers zwischen den Eingangsund den Ausgangsimpulsen. Sobald ein Eingangsimpuls auf der Leitung 22 erscheint wird der momentane Zählwert des Bezugszählers mit dem vorbestimmten, den Ausgangsimpuls auf der Leitung 16 auslösenden Zählwert im Phasenvergleicher 20 verglichen. Das Ausgangssignal des letzteren auf Leitung 26 entspricht der Differenz beider Zählwerte und somit dem Phasenfehler zwischen beiden Impulsen.
Der Zählwert-Vergleich durch den PhasenvergleicherThe reference counter 12 is the actual timer of the control device, which is regulated to phase and frequency synchronism with the frequency of the input data pulses fluctuating. Its count is determined by the control oscillator 10; 36 advanced. It has a predetermined nominal counting period length of e.g. B. 25 oscillator pulses. This nominal period length can, however, within certain limits, for. B. can be varied between pulse numbers from 18 to 32. The reference counter 12 accordingly has a variable counting period length. At a predetermined count of the reference counter 12, which is normally set in the middle of the nominal counting period length, the reference counter 12 generates an output pulse on line 16. The reference counter also serves as a timer for measuring the phase error between the input and output pulses. As soon as an input pulse appears on the line 22, the current count value of the reference counter is compared in the phase comparator 20 with the predetermined count value that triggers the output pulse on the line 16. The output signal of the latter on line 26 corresponds to the difference between the two counts and thus the phase error between the two pulses.
The counter value comparison by the phase comparator

to 20 kann auf verschiedene bekannte Arten erfolgen; am einfachsten wird der Phasenfehler jedoch im Zeitpunkt eines Eingangssignals direkt vom Bezugszähler 12 abgelesen. Zu diesem Zweck wird dem Bezugszähler eine mittlere Zahl für einen Phasenfehlerwert 0 als Bezugszahl zugeordnet z. B. 16. Wenn der Eingangsimpuls erscheint und die Zahl im Bezugszähler kleiner als 16 ist, ist der Phasenfehler die Größe der Zahlendifferenz und wird mit einem negativen Vorzeichento 20 can be done in a number of known ways; at the However, the simplest is the phase error at the time of an input signal directly from the reference counter 12 read. To this end, an average number for a phase error value of 0 is assigned to the reference counter Reference number assigned z. B. 16. When the input pulse appears and the number in the reference counter is less than 16, the phase error is the size of the number difference and is given a negative sign

angegeben. Wenn die Zahl zum Zeitpunkt des Eingangsimpulses größer als 16 ist, ist der Fehler wieder die Größe der Zahlendifferenz, wird jetzt jedoch mit einem positiven Vorzeichen angegeben. Auf jeden Fall wird die Größe des festgestellten Phasenfehlers mit dem zugehörigen Vorzeichen über die Leitung 26 auf den Sammler des Auswerters 24 übertragen.specified. If the number is greater than 16 at the time of the input pulse, the error is again the size of the number difference, but is now indicated with a positive sign. In any case, the size of the phase error ascertained is transmitted with the associated sign via the line 26 to the collector of the evaluator 24.

Die Aufgabe des Auswerters 24 ist die Bewertung der in seinem Sammler vorzeichenrichtig aufaddierten Phasenfehler und die entsprechende Erzeugung der gewünschten richtigen Phasen- und Frequenz-Korrektursignale. Diese Bewertung besteht in der Bestimmung, wie oft und zu welchen Zeitpunkten die aufaddierten Phasenfehler zur Einleitung der Korrekturen benutzt werden. Beispielsweise kann eine erforderliche Phasenkorrektur von vier Zähleinheiten des Bezugszählers 12 entweder auf einmal, d h. in einer einzigen Datensignal- bzw. Zählperiode, durchgeführt werden oder über vier Perioden verteilt mit je einer Korrektur von nur einer Zähleinheit Bei normaler Arbeitsweise werden die Phasenkorrekturen relativ schnell durchgeführt, während die Frequenzkorrekturen erst nach einer Anzahl von Phasenkorrekturen ausgeführt werden. Jedoch muß diese allgemeine Arbeitsweise in bestimmten Fällen geändert werden, z. B. sollten während der Synchronisierung die Frequenzkorrekturen sehr schnell erfolgen.The task of the evaluator 24 is to evaluate the phase errors added up with the correct sign in its collector and to generate the desired correct phase and frequency correction signals accordingly. This evaluation consists in determining how often and at what points in time the accumulated phase errors are used to initiate the corrections. For example, a required phase correction of four counting units of the reference counter 12 can either be carried out at once, i.e. in a single data signal or counting period, or distributed over four periods with a correction by only one counting unit. However, in certain cases this general procedure must be changed, e.g. B. the frequency corrections should be done very quickly during synchronization.

Der Auswerter 24 addiert daher in seinem Sammler die von Phasenvergleicher 20 ermittelten Phasenfehler vorzeichenrichtig auf, was entweder mittels Binärzähler oder binären Addierern erfolgen kann. Die Resultatwerte können entweder durch UND-Entschlüßlerkreise oder durch Grenzwert-Entschlüßlerkreise überwacht werden. Durch Veränderung derjenigen Resultatwerte, bei denen dann die Phasen- und Frequ^iz-Korrekturimpulse erzeugt werden, ist die Bewertung der Phasenfehler durch den Auswerter 24 variierbar. Dadurch wird die Reaktion des Ausgangsimpulses des Bezugszählers 12 auf den Daten-Eingangsimpuls gesteuert, da ja die Zeit zur Durchführung der Phasen- und Frequenzkorrekturen geändert wird. Durch Steuerung derjenigen Phasenfehler-Summenwerte, welche die Phasen- und Frequenz-Korrekturimpulse auslösen, können die Korrekturen der Ausgangsimpulse zu Funktionen des augenblicklich ermittelten Phasenfehlers oder der Phasenfehlersumme oder irgendeiner äußeren Steuerung gemacht werden. The evaluator 24 therefore adds up the phase errors determined by the phase comparator 20 in its collector with the correct sign, which can be done either by means of binary counters or binary adders. The result values can be monitored either by AND deciphering circuits or by limit value deciphering circuits. By changing those result values at which the phase and frequency correction pulses are then generated, the evaluation of the phase errors by the evaluator 24 can be varied. This controls the reaction of the output pulse of the reference counter 12 to the data input pulse, since the time for carrying out the phase and frequency corrections is changed. By controlling those phase error sum values which trigger the phase and frequency correction pulses, the corrections of the output pulses can be made functions of the currently determined phase error or the phase error sum or some external control .

Der Frequenzintegrierkreis 32 integriert alle Frequenzkorrekturimpulse auf der Leitung 30 und Hefen über die Ausgangsleitung 34 eine Frequenz-Bezugsspannung in der Form einer mehrstelligen binären Zahl, die zum Regeln der Ausgangssignal-Frequenz durch Veränderung der Zihlperiodenlänge des Bezugszählers 12 benutzt wird Der Frequenzintegrierer 32 kann in einer von z.wei Arten oder einer Kombination derselben gebaut sein. Am zweckmäßigsten ist ein Vorwärts-Rfickwärts-BinärzSnler, jedoch kann der Integrierer auch als Addierer gebeut sein. The frequency integrating circuit 32 integrates all frequency correction pulses on the line 30 and yeasts via the output line 34 a frequency reference voltage in the form of a multi-digit binary number that is used to regulate the output signal frequency by changing the counting period length of the reference counter 12. The frequency integrator 32 can be in a of two kinds or a combination thereof. A forward / backward binary snler is most expedient , but the integrator can also be used as an adder.

Nur der SteueroszBlator 10 und der Bezugszähler 12 arbeiten kontinuierficlL ASe anderen Bauteile arbeiten erst nach Auftreten eines Erngangsimpulses. Daher erfordert der Bezagsztiüer die schnellste digitale Schaltung, während de anderen Funktionen im aflgemeinen von langsameren Schaltungen übernommen werden können.Only the control oscillator 10 and the reference counter 12 work continuously ase other components work only after an arrival impulse has occurred. Therefore, the Bezagsztiüer requires the fastest digital Circuit, while the other functions in the can generally be taken over by slower circuits.

Phasen- and Frajaenzkorrekturen werden folgendermaßen durchgefimrt Der Phasenvergleicher 20 vergleicht den im Zeitpunkt eines Eingangsimpulses auf der Leitung 22 vden Zahlenwert des Bezugszahiers 12 mit dem vorbestimmten Zählwert, der zur Auslösung eines Ausgangs-Taktimpulses festgesetzt wurde. Die Zahlendifferenz ist der Phasenfehler, der mit dem zugehörigen Vorzeichen über die Leitung 26 in den Auswerter 24 übertragen wird. Der Auswerter 24 sammelt und bewertet den Phasenfehler und liefert dementsprechend über Leitung 28 Phasenkorrekturimpulse und über Leitung 30 Frequenzko^rrekturimpulse zur Verkleinerung der Phasen- und Frequenzdifferenz Phase and Frajaenz Corrections are carried out as follows: The phase comparator 20 compares the numerical value of the reference counter 12 at the time of an input pulse on the line 22 v with the predetermined count value which was set to trigger an output clock pulse. The number difference is the phase error which is transmitted to the evaluator 24 via the line 26 with the associated sign. The evaluator 24 for collecting and evaluating the phase errors and accordingly provides via line 28 and phase correction pulses via line 30 Frequenzko ^r rekturimpulse for reducing the phase and frequency difference

ίο zwischen dem Eingangs- und Ausgangsimpuls. Der Frequenzintegrierer 32 integriert die Frequenz-Korrekturimpulse und steuert mit seinem Frequenzbezugssignal über die Leitung 34 die Zählperiodenlänge des Bezugszählers 12 und somit zugleich die Frequenz derίο between the input and output pulse. Of the Frequency integrator 32 integrates the frequency correction pulses and controls with its frequency reference signal the counting period length of the reference counter 12 and thus at the same time the frequency of the

«3 Ausgangs-Taktimpulse. Die Phasenkorrekturimpulse veranlassen den Bezugszähler, seine augenblickliche Zählperiodenlänge um eine entsprechende Anzahl von Zählschritten zu verkürzen oder zu verlängern und dadurch der augenblicklichen Datenimpulsperiode an-«3 output clock pulses. The phase correction pulses cause the reference counter to be its instantaneous Shorten or lengthen the length of the counting period by a corresponding number of counting steps and thereby the current data pulse period

*> zupassen.*> to fit.

Bei der Phasen- und Frequenzregelung kann die Anfangssynchronisation auf folgende Weise schon in der Zeit von nur einer Datenimpulsperiode erfolgen. Der Bezugszähler 12 wird auf seinen vorbestimmtenWith phase and frequency control, the initial synchronization can already be carried out in the following way the time of only one data pulse period. The reference counter 12 is at its predetermined

*3 mittleren Zählwert, z. B. 16, zurückgestellt, bei dem ein Ausgangs-Taktimpuls erzeugt wird. Der Frequenzintegrierer 32 wird auf seinen Mittelwert zurückgestellt, der die Nennfrequenz darstellt, und der Sammler des Auswerters 24 wird auf Null zurückgestellt Wenn der erste Eingangsdatenimpuls ankommt beginnt der Bezugszähler 12 mit einer Geschwindigkeit zu zählen, die vom Steueroszillator 10 bestimmt wird, bis der zweite Eingangsdatenimpuls erscheint Zu diesem Zeitpunkt wird der Phasenfehler aus dem Bezugszähler ausgelesen und im Frequenzintegrierer 32 addiert und dadurch der Frequenz-Bezugswert auf der Leitung 34 geändert wodurch die Zählperiodenlänge des Bezugszählers 12 geändert und somit die Ausgangsimpulsfrequenz mit der Eingangsimpulsfrequenz synchronisiert wird. Der Bezugszähler 12 wird auf seinen Mittelwert zurückgestellt und läuft jetzt in Phase mit dem Eingangsimpuls und ungefähr auf derselben Frequenz Die schnelle Synchronisierung der Regeleinrichtung wird also kurz gesagt dadurch erreicht daß der zwischen den beiden ersten Dateneingangsimpulsen festgestellte Phasenfehler zur Frequenzkorrektur benutzt und diese sofort eingeleitet wird* 3 middle count, e.g. B. 16, postponed in which a Output clock pulse is generated. The frequency integrator 32 is reset to its mean value, the represents the nominal frequency, and the collector of the evaluator 24 is reset to zero If the the first input data pulse arrives, the reference counter 12 begins to count at a rate which is determined by the control oscillator 10 until the second input data pulse appears Time the phase error is read out from the reference counter and added in the frequency integrator 32 and as a result, the frequency reference value on the line 34 is changed, whereby the counting period length of the reference counter 12 is changed and thus the output pulse frequency is synchronized with the input pulse frequency. The reference counter 12 is set to its mean value reset and now runs in phase with the input pulse and at approximately the same frequency In short, the rapid synchronization of the control device is achieved in that the phase errors detected between the first two data input pulses are used for frequency correction and this is initiated immediately

Im Normalbetrieb der Regeleinrichtung wird füi jeden Eingangsimpuls nur ein Ausgangsimpuls erzeugtIn normal operation of the control device, füi only one output pulse is generated for each input pulse

so Dieses Ausgangssignal wird eingeleitet, wenn die Zah im Bezugszähler 12 den vorbestimmten Zählwer erreicht der normalerweise in der Mitte der Zählperi odenlänge des Bezugszahiers liegt Es können jedocr auch bei verschiedenen Zählwerten des Bezugszähler This output signal is initiated when the number in the reference counter 12 reaches the predetermined counter which is normally in the middle of the counting period length of the reference counter. However , different counts of the reference counter can also be used

SS nacheinander mehrere Asns-Taktimpulse erzeug und Ober eine ODER-Schaltung auf der gemeinsame! Ausgangsleitung 16 zusammengeführt werden. Dl Regelschaltung kann also in jeder Periode auch mehrer Taktimpulse mit gleicher Frequenz aber verschiedene SS successively generate several Asns clock pulses and use an OR circuit on the common! Output line 16 are merged. The control circuit can therefore also have several clock pulses with the same frequency but different ones in each period

te Phasenlage liefern.deliver the phase position.

Fig.2 zeigt ein weiteres AusfShrungsbeispiel de erfindungsgemäßen Regeleinrichtung, da der Anord nung nach Fig.1 weitgehend entspricht mit de Ausnahme, daß hier der Steueroszillator 36 eine durc 6s Spannungssteuerung um einige Prozent nach oben ode unten veränderbare Frequenz hat Die Regelspannun für die Oszfllatorfrequenz wird gewonnen aus dem voi Frequenzintegrierer 32 aber Leitung 38 gelieferte 2 shows a further exemplary embodiment of the control device according to the invention, since the arrangement according to FIG. 1 largely corresponds to the exception that here the control oscillator 36 has a frequency that can be varied by a few percent upwards or downwards by a few percent obtained from the voi frequency integrator 32 but line 38 delivered

digitalen Frequenzbezugssignal, das durch einen üblichen Digital/Analog-Umsetzer in die analoge Steuerspannung verwandelt wird. Das Frequenzbezugssignal des Frequenzintegrierers 32 steuert also jetzt die Frequenz des Oszillators 36 und dadurch die Frequenz der Ausgangsimpulse des von ihm gespeisten Bezugszählers 12, statt wie in F i g. 1 direkt dessen Zählperiodenlänge. Bei diesem Ausführungsbeispiel braucht daher der Bezugszähler 12 keine variable Zählperiodenlänge zu haben. Im übrigen stimmt die Arbeitsweise beider Ausführungsbeispiele überein.digital frequency reference signal that is converted into the analog control voltage by a standard digital / analog converter is transformed. The frequency reference signal of the frequency integrator 32 now controls the Frequency of the oscillator 36 and thereby the frequency of the output pulses of the reference counter 12 fed by it, instead of as in FIG. 1 directly its counting period length. In this embodiment, therefore, the reference counter 12 does not need a variable counting period length to have. Otherwise, the mode of operation of the two exemplary embodiments is the same.

Der Steueroszillator mit veränderlicher Frequenz bietet Vorteile in Systemen, in denen verschiedene Regeleinrichtungen mit ungefähr derselben Frequenz parallel arbeiten. In diesem Fall kann derselbe Oszillator alle parallelen Regeleinrichtungen sowie gegebenenfalls weitere Schaltungsteile speisen. Der Hauptoszillator, der mit mehr als einer Regeleinrichtung zusammen arbeitende Steueroszillator mit veränderlicher Frequenz erfordert jedoch ungefähr gleiche Datenimpulsfrequenzen. Diese Forderung gilt jedoch für Regeleinrichtungen mit einem Steueroszillator konstanter Frequenz nicht.The variable frequency control oscillator has advantages in systems where various Control devices operate in parallel at approximately the same frequency. In this case, the same oscillator can feed all parallel control devices and possibly other circuit components. The main oscillator, the variable frequency control oscillator that works with more than one control device however, requires approximately equal data pulse rates. However, this requirement applies to control equipment with a control oscillator of constant frequency not.

F i g. 3 zeigt ein ausführlicheres Blockschaltbild der Regeleinrichtung nach Fig. 1, und zwar eine nur mit Binärzählern arbeitende Ausführung. Sie arbeitet folgendermaßen. Der Steueroszillator 50 schwingt mit einer konstanten Frequenz, die X-mal so hoch ist wie die Eingangsimpulsfrequenz und schaltet den mit veränderlicher Zählperiodenlänge arbeitenden Bezugszähler 52 weiter. Dessen Zählperiodenlänge wurde in diesem Ausführungsbeispiel auf einen Nenn-Zählwert 57 und der einen Taktimpuls auslösende mittlere Zählwert auf 32 festgelegt. Wenn daher ein Eingangsimpuls in dem Zeitpunkt eintritt, in dem der Bezugszähler 52 auf 32 steht, so beträgt der Phaseniehler Null. Der Bezugszähler 52 besteht aus sechs Binärstufen, zählt also bis 63 und wird auf einen Wert zwischen 0 und 14 zurückgestellt was durch das Ausgangssignal des Frequenzintegrierers 54 bestimmt wird. Der Bezugszähler 52 liefert einen Ausgangstaktimpuls über seine Ausgangsleitung 56, wenn er den mittleren Zählwert 32 erreichtF i g. 3 shows a more detailed block diagram of the control device according to FIG. 1, one only with Execution working on binary counters. It works like this. The control oscillator 50 resonates a constant frequency that is X times as high as the input pulse frequency and switches the with more variable Counting period length working reference counter 52 continues. Its counting period length was in this Embodiment based on a nominal count 57 and the average count triggering a clock pulse 32 set. Therefore, if an input pulse occurs at the point in time when the reference counter 52 reaches 32 stands, the phase detector is zero. The reference counter 52 consists of six binary levels, i.e. it counts to 63 and is reset to a value between 0 and 14 which is determined by the output of the frequency integrator 54. The reference counter 52 provides one Output clock pulse on its output line 56 when it reaches the middle count 32

Die Eingangs-Datenimpulse erscheinen auf der Leitung 58. Der Phasenfehler zwischen jedem Eingangsund Ausgangsimpuls wird durch den Phasenvergleicher 59 festgestellt wenn ein Eingangsimpuls erscheint. Zu diesem Zweck ist ein Inverter 60 mit der mittleren Zählstufe 32 des Bezugszählers 52 so verbunden, daß bei Zählwerten kleiner als der Mittelwert 32 ein positives Signal an je einem Eingang der UND-Kreise 62 und des UN D-Kreises 64 erscheint dagegen bei Zahlwerten größer als der Mittelwert 32 ein positives Signal an je einem Eingang der UND-Kreise 66 und 68 auftritt Bei jedem der fünf UND-Kreise 66 ist ein weiterer Eingang sat der »E!N«-Seite einer der fünf niedrigsten Binarstellen des Bezugszählers 52 verbundea In ähnlicher Weise ist bei jedem der fünf UND-Kreise 62 ein weiterer Eingang mh der »AUS-Seite« einer der fünf niedrigsten Binärsteflen des Bezugszahlers 52 verbanden. Der dritte Eingang jedes der UND-Kreise €0 €2 und 66 ist der Eingangsimpuls. Wenn nun der Eingangsinipuls bei einem über dem Mittelwert 32 liegenden Zahlwert auftritt, werden die Eingangsbedingungen der entsprechenden UND-Kreise 66 erfüllt Wenn der Eingangsimpuls dagegen bei einem Zählwert 6$ unterhalb des Mittelwertes 32 erscheint sind die Emgangsbedmgungen der betreffenden UND-Kreise 62 erfüllt Die diesen UN D-Kreisen entnommenen Zahlen stellen den Phasenfehler zwischen dem Eingangs- und Ausgangsimpuls dar, da das Ausgangssignal immer bei dem mittleren Zählwert 32 erzeugt wird. Da diese Phasenfehlerinformmation jedoch parallele Form hat, aber die dem Phasenvergleicher 59 nachgeschalteten Auswerter 70 und 72 Binärzähler enthalten, die nur binäre Serieninformationen annehmen, muß dieser Parallelwert in Serienform umgesetzt werden. Diese Umsetzung erfolgt im Fehlerzähler 74. Der ermittelte positive oder negative Phasenfehler wird über die ODER-Kreise 76 in den Fehlerzähler 74 übertragen und bestimmt die Eingangsbedingungen des UND-Kreises 78. Wenn der absolute Wert des Phasenfehlers z. B. 3 beträgt so sind diese erfüllt, wenn der Fehlerzähler 74 den Zählwert 3 erreicht. Wenn nämlich der Eingangsimpuls auf der Leitung 58 erscheint, schaltet er den Verriegelungskreis 80 auf »EIN«. Dadurch leitet der UND-Kreis 82 die vom Steueroszillator über Leitung 84 empfangenen Impulse zum Fehlerzähler 74 weiter, der von ihnen fortgeschaltet wird. Wenn der Fehlerzähler dabei einen dem festgestellten Phasenfehler entsprechenden Zäiilwert erreicht, so sind die Eingangsbedingungen der UND-Schaltung 78 erfüllt über die nun der Verriegelungskreis 80 ausgeschaltet und somit der UND-Kreis 82 für den weiteren Durchlaß von Oszillatorimpulsen zum Fehlerzähler 74 wieder gesperrt. Die dem Phasenfehler entsprechende Anzahl von Fortschaltimpulsen für den Fehlerzähler 74 wurden aber gleichzeitig auch über die Leitung 86 und einen jeweils wirksamen der UND-Kreise 64 und 68 einem der Auswerter 70 und 72 als umgesetzte Serienimpulse zugeführt.The input data pulses appear on line 58. The phase error between each input and output pulse is determined by the phase comparator 59 when an input pulse appears. For this purpose, an inverter 60 is connected to the middle counting stage 32 of the reference counter 52 so that for count values less than the mean value 32 a positive signal appears at one input each of the AND circuits 62 and the UN D circuit 64, on the other hand for count values greater when the mean value 32 a positive signal occurs at one input each of the AND circuits 66 and 68. Each of the five AND circuits 66 has a further input sat on the "E! N" side of one of the five lowest binary digits of the reference counter 52 connected a In Similarly, a further input mh of the “OFF side” of one of the five lowest binary levels of the reference numerator 52 is connected to each of the five AND circles 62. The third input of each of the AND circuits € 0 € 2 and 66 is the input pulse. If the input pulse occurs at a numerical value above the mean value 32, the input conditions of the corresponding AND circuits 66 are met Numbers taken from UN D circles represent the phase error between the input and output pulse, since the output signal is always generated at the mean count value 32. Since this phase error information has a parallel form, but the evaluators 70 and 72 downstream of the phase comparator 59 contain binary counters which only accept binary series information, this parallel value must be converted into series form. This conversion takes place in the error counter 74. The determined positive or negative phase error is transferred via the OR circuits 76 to the error counter 74 and determines the input conditions of the AND circuit 78. B. is 3 so these are met when the error counter 74 reaches the count 3. When the input pulse appears on line 58, it switches latch circuit 80 "ON". As a result, the AND circuit 82 forwards the pulses received from the control oscillator via line 84 to the error counter 74, which is incremented by them. When the error counter reaches a counter value corresponding to the detected phase error, the input conditions of the AND circuit 78 are fulfilled via which the locking circuit 80 is now switched off and the AND circuit 82 is blocked again for further passage of oscillator pulses to the error counter 74. The number of incremental pulses for the error counter 74, which corresponds to the phase error, were also fed to one of the evaluators 70 and 72 as converted series pulses via the line 86 and one of the AND circuits 64 and 68 that was active in each case.

Der festgestellte Phasenfehler wird im entsprechenden positiven oder negativen binären Phasenzähler des Auswerters 70 oder 72 gesammelt. Diese beiden Phasenzähler übernehmen zusammen mit den entsprechenden Dekodierkreisen 88 und 90 die Auswertung des Phasenfehlers. Eine positive Phasenkorrektur erfolgt jedesmal, wenn die UND-Dekodierkreise 88 ein Ausgangssignal liefern. Die Eingänge der UND-Kreise 88 sind mit dem positiven Phasenzähler 70 so verbunden, daß ein Ausgangssignal bei einem vorbestimmten Zählwert des positiven Phasenzählers geliefert wird, z. B. bei den drei Zahlen 2,4 und 6. Die Anzahl der UND-Dekodierkreise 88 kann jedoch entsprechend den gewünschten Regelbedingungen geändert werden. Die negativen UND-Dekodierkreise 90 arbeiten ähnlich. Die Ausgangfcsiguale der Dekodierkreise 88 und 90 werden in den ODER-Kreisen 92 bzw. 94 zusammengeführt Die Ausgänge dieser ODER-Kreise werden direkt auf den Bezugszähler 52 gegeben und veranlassen diesen, seine momentane Zählperiodenlänge um einen bestimmten Wert zu verlängern oder zu verkürzen. The phase error ascertained is collected in the corresponding positive or negative binary phase counter of the evaluator 70 or 72. These two phase counters, together with the corresponding decoding circuits 88 and 90, evaluate the phase error. A positive phase correction occurs every time the AND decoding circuits 88 provide an output signal. The inputs of the AND circuits 88 are connected to the positive phase counter 70 so that an output signal is provided at a predetermined count value of the positive phase counter, e.g. B. with the three numbers 2, 4 and 6. The number of AND decoding circuits 88 can, however, be changed according to the desired control conditions. The negative AND decoding circuits 90 operate similarly. The output signals of the decoding circuits 88 and 90 are combined in the OR circuits 92 and 94 , respectively. The outputs of these OR circuits are given directly to the reference counter 52 and cause it to lengthen or shorten its current counting period length by a certain value.

Die Frequenz-Korrekturimpulse werden von deti UND-Kreisen % und 98 abgeleitet, die auch ihr« entsprechenden Phasenzähler bei einem vorbestimmter Zahlenwert z. B. 8, dekodieren. Ein Ausgangssignal vor diesen UND-Kretsen stellt die entsprechenden Phasenzähler zurück. Außerdem wird ihr Ausgangssignal aal den Frequenzintegrator 54 gegeben, der aus einem Vorwärts-Rückwärts-Zähler bestehtThe frequency correction pulses are derived from the AND circles% and 98, which are also your « corresponding phase counter at a predetermined numerical value z. B. 8, decode. An output signal before this AND-Kretsen resets the corresponding phase counter. In addition, their output signal becomes eel given the frequency integrator 54, which consists of an up-down counter

Der Frequenzintegrierer 54 summiert die Frequenz Korrekturimpulse und bstimmt bei welchem Wert dei Bezugszahler 52 mit dem Zählen beginnt Sotnh legt ei die Zählperiodenlänge es Bezugszahlers and dandt dh Frequenz von dessen Ausgangstaktimpuien auf LeHaof 56 fest Der vom Frequenzintegrierer 54 erarittefa Anfangswert wird dann zum Bezugszähler 52 ebertra The Frequenzintegrierer 54 sums the frequency correction pulses and bstimmt at which value dei respect payer 52 to the counting begins Sotnh egg defines the Zählperiodenlänge there respect payer and dandt ie frequency setting of erarittefa from Frequenzintegrierer 54 initial value of the Ausgangstaktimpuien on LeHaof 56 then the reference counter 52 ebertra

ίοίο

gen, wenn letzterer den durch die UND-Kreise 100 festgelegten Zählwert 63 erreicht hat. gen when the latter has reached the count 63 determined by AND circles 100.

In Fig.4 ist ein genaueres Blockschaltbild der Regeleinrichtung nach F i g. 1 in einer Ausführung dargestellt, die sowohl mit Binärzählern als auch Addierern arbeitet. Die Arbeitsweise dieser Regeleinrichtung unterscheidet sich von der in F i g. 3 gezeigten dadurch, daß die Auswertung der Phasenfehler durch einen Auswerter in Form eines binären Addierers statt eines Binärzählers erfolgt. Bezugszähler 52, Frequenzintegrierer 54, der die UN D-Kreise 62 und 66 umfassende Phasenvergleicher und der Inverter 60 arbeiten ebenso wie vorstehend beschrieben. Da der Auswerter jetzt in der Form eines binären Addierers den Phasenfehler aus dem Phasenvergleicher direkt in paralleler Form aufnehmen kann, entfällt die Phasenfehler-Umsetzung aus der Parallel- in die Serienform mittels eines Fehlerzählers. Der ermittelte Phasenfehler wird vielmehr aus den UND-Kreisen 62 oder 66 des Phasenvergleichers über die ODER-Kreise 104 direkt in den Volladdierer 102 des Auswerters übertragen. Der in F i g. 4 dargestellte Addierer 102 besteht tatsächlich aus fünf parallelen Volladdierern, da er die fünf niedrigsten Binärstellen des Bezugszählers 52 auswerten muß. Die Stellenzahl ändert sich jedoch mit dem vorbestimmten mittleren Zählwen des Bezugszählers. Das Fehlerregister 106 enthält fünf parallele Verriegelungskreise, die in Verbindung mit den Addierern 102 die festgestellten Phasenfehler in paralleler Form summieren. Der Grenzwert-Entschlüßler 108 üblicher Bauart wird auf einen vorbestimmten Wert eingestellt Wenn die aufsummierten Phasenfehler diesen vorbestimmten Wert erreichen, liefert dieser Grenzwert-Entschlüßler einen Phasenkorrektur-Ausgangsimpuls. Wenn der vorbestimmte Wert in positiver Richtung überschritten wird, so wird ein positiver Phasenkorrekturimpuls auf die Leitung 110 gegeben, ist der Fehler dagegen in negativer Richtung größer, so wird ein negativer Phasenkorrekturimpuls auf die Leitung 112 gegeben.FIG. 4 shows a more precise block diagram of the control device according to FIG. 1 shown in an embodiment that works with both binary counters and adders. The mode of operation of this control device differs from that in FIG. 3 shown in that the evaluation of the phase errors is carried out by an evaluator in the form of a binary adder instead of a binary counter. Reference counter 52, frequency integrator 54, the phase comparator comprising the UN D circuits 62 and 66 , and the inverter 60 operate in the same way as described above. Since the evaluator can now record the phase error from the phase comparator directly in parallel in the form of a binary adder, the phase error conversion from parallel to serial form by means of an error counter is no longer necessary. Rather, the determined phase error is transmitted from the AND circuits 62 or 66 of the phase comparator via the OR circuits 104 directly to the full adder 102 of the evaluator. The in F i g. The adder 102 shown in FIG. 4 actually consists of five parallel full adders, since it has to evaluate the five lowest binary digits of the reference counter 52. However, the number of digits changes with the predetermined mean count of the reference counter. The error register 106 contains five parallel locking circuits which, in conjunction with the adders 102, add up the detected phase errors in parallel. The limit decoder 108 of conventional design is set to a predetermined value. When the accumulated phase errors reach this predetermined value, this limit decoder provides a phase correction output pulse. If the predetermined value is exceeded in the positive direction, a positive phase correction pulse is given on the line 110 ; if, on the other hand, the error is greater in the negative direction, a negative phase correction pulse is given on the line 112 .

20 dem Zählen beginnt, und eine Änderung der Zählperiodenlänge des Bezugszählers führt zu einer proportionalen Änderung der Ausgangsimpulsfrequenz. 20 starts counting, and a change in the counting period length of the reference counter results in a proportional change in the output pulse frequency.

Die Ordnung der Phasenregelung wird bestimmt durch die Anzahl der Pole in der Laplace-Transformation der Empfindlichkeit der Regeleinrichtung. Diese Pole wiederum werden bestimmt durch die Anzahl der Integratoren in der Regeleinrichtung. In den iii Fig.3 und 4 gezeigten Regeleinrichtungen erfolgt die Integration den Bezugszählern 52 und im Frequenzintegrator 54 und diese stellen somit Regeleinrichtungen zweiter Ordnung dar. Durch Einsparung des Frequen/integrierers erhält man eine Regeleinrichtung erster Ordnung. In einer solchen Regelanordnung werden nur Phasenkorrekturen am Ausgangssignal vorgenommen. Somit enthält die vorliegende Erfindung eine digitale Nachbildung einer analogen Phasenregeleinrichtung erster Ordnung sowie eine Phasenregeleinrichtung zweiter Ordnung. In ähnlicher Weise kann eine Regeleinrichtung dritter Ordnung gebildet werden, wenn die Summierwirkung des Auswerters verstärkt wird.The order of the phase control is determined by the number of poles in the Laplace transform the sensitivity of the control device. These poles in turn are determined by the number of Integrators in the control system. In the iii Fig.3 4 and 4, the integration takes place in the reference counters 52 and in the frequency integrator 54 and these thus represent second-order control devices. By saving the frequency / integrator a first-order control device is obtained. In such a control arrangement, only phase corrections are made made on the output signal. Thus, the present invention includes a digital replica an analog phase control device of the first order and a phase control device of the second Order. Similarly, a third-order control device can be formed if the Summing effect of the evaluator is reinforced.

Fig. 5 zeigt das Prinzip-Blockschaltbild des digitalen Auswerters 24 nach Fig. 1. Der Auswerter ermöglicht die Auswertung des Phasenfehlers in der erfindungsge-²S mäßen Phasen und Frequenz-Regeleinrichtung. Der im Phasenvergleicher der Regeleinrichtung ermittelte Phasenfehler wird über die Eingangsleitung 209 einem Summierer 210 in Form von Binärziffernimpulsen parallel oder in Serie zugeführt. Der Ausgang des Auswerters auf Leitung 214 ist der bewertete Phasenfehler und wird dazu benutzt, entweder Phase oder Frequenz oder beide einer Regeleinrichtung zu korrigieren.Fig. 5 shows the principle block diagram MAESSEN phases and shows the digital evaluator 24 of Fig. 1. The evaluator enables the evaluation of the phase error in the erfindungsge- ² S frequency-control device. The phase error determined in the phase comparator of the control device is fed to a summer 210 via the input line 209 in the form of binary digit pulses in parallel or in series. The output of the evaluator on line 214 is the evaluated phase error and is used to correct either phase or frequency or both of a control device.

Der Summierer 210 kann entweder aus binären Zählern oder Addierern bestehen. Der im Summierer 210 gespeicherte Gesamtfehler wird im Teiler 212 durch eine Konstante K\ dividiert. Der ganzzanlige Teil des Quotienten erscheint als Korrektur auf der Leitung 214. Jede auftretende Korrektur wird in einer Multiplika- 216 mit einem konstanten Faktor fa multipliziert und vom Inhalt des Summierers 210 subtrahiert. Somit ist für K₂=ZCi der Wert im Summierer nach einer Korrektur der Rest des Quotienten. Dieser Rest wird im Summierer 210 belassen und somit zum nächsten Phasenfehler addiert, der auf der Leitung 209 hereinkommt.Summer 210 can consist of either binary counters or adders. The total error stored in summer 210 is divided in divider 212 by a constant K \ . The whole number part of the quotient appears as a correction on line 214. Each correction that occurs is multiplied by a constant factor fa in a multiplicator 216 and subtracted from the content of summer 210. Thus, for K ₂ = ZCi, the value in the adder after a correction is the remainder of the quotient. This remainder is left in summer 210 and thus added to the next phase error that comes in on line 209.

Eine binäre Addiererschaltung zur Realisierung des Auswerters nach Fi g. 5 ist in F i g. 6 gezeigt Diese Art des Auswerters empfängt den ermittelten PhasenfehlerA binary adder circuit for realizing the evaluator according to Fi g. 5 is in FIG. 6 shown this type of the evaluator receives the determined phase error

Der positive Phasenkorrekturimpuls auf der Leitung 4o tionseinheit 110 schaltet das Register 114 ein, das eine vorbestimmte negative Konstante gespeichert hat. Diese negative Konstante wird dann über die ODER-Kreise 104 zum Inhalt des Volladdierers 102 addiert. In ähnlicher Weise schaltet ein negativer Phasenkorrekturimpuls auf der Leitung 112 das Register 116 ein, in welchem eine vorbestimmte positive Konstante gespeichert ist, die über die ODER-Kreise 104 zum Inhalt des Volladdierers 102 addiert '/ird. Die Leitungen 110 und 112 sind fernerThe positive phase correction pulse on line 4o tion unit 110 turns on register 114 , which has stored a predetermined negative constant. This negative constant is then added to the content of the full adder 102 via the OR circles 104. In a similar manner, a negative phase correction pulse on the line 112 switches on the register 116 , in which a predetermined positive constant is stored which is added to the contents of the full adder 102 via the OR circuits 104. Lines 110 and 112 are also

direkt mit dem Bezugszähler 52 so verbunder, daß so _{ah para}„_e,_e Binärziffernsignale auf den Leitungen 224 connected directly to the reference counter 52 in such a way that _{ah para} " _e , _e binary digit signals on the lines 224

durch emen PhasenkorrektunmpuU; ehe augenblickliche und erzeugt einen Korrekturimpuls auf der Leitung 226. by emen phase correction ; before instantaneous and generates a correction pulse on line 226.

Zählperiodenlänge des Bezugszählers entsprechend ^Λ— ™ ^H -ü * Counting period length of the reference counter according to ^Λ - ™ ^H -ü *

dem Korrekturvorzeichen um Eins verlängert oder verkürzt wird.the correction sign is lengthened or shortened by one.

Die Phasenkorrekturimpulse werden außerdem dem 55 «_{εΐΛ Jeder Phasenfeh!ef} ^d^ Sumg Zwischen-Frequenzintegnerer 118 zugeführt, der Ae stern addiert Jedesmal wenn der Registerinhalt den. Phasenkorrektunmpulse bis zu einem vorbestimmten Wert K, erreicht, erzeugt ein Grenzwert-Vergleicher Zahleinvm summiert und dann emen Frequenz-Kor- 234 bekannter Art einin Korrekturimpuls auf der rektanmpuls.rzeugUerdanninden Frequenzintegne- Leitung 22a Dieser Korrekturimpuis schaltet außerdem rer 54 gelertet wird. Der Zwischen-Frequenzintegnerer *> _{dn Re}^_ter ^ das^WeV?^ gespeichert hält 118 kann ti aus zwe. parallelen Bmärzählern für die Dadurch erzeugt ^TeSeTS aÄ Leitungen Integration der positiven bzw. negativen Phasenkorrek- 238 der Konstanten Ir Tn^Joi»™*» tiThe phase correction pulses are also fed to the 55 « _{εΐΛ each phase error! Ef} ^ d ^ Sumg intermediate frequency integrator 118, which adds a star every time the register contents. Phase correction pulses up to a predetermined value K, are reached, a limit value comparator generates numbers that are summed up and then emen a frequency correction pulse of a known type in a correction pulse on the rectan pulse generator, which then switches to the frequency integration line 22a. The intermediate frequency integrator *> _{dn Re} ^ _ter ^ that ^ WeV? ^ Holds stored 118 can ti from two. parallel Bmär counters for the resulting ^ TeSeTS aÄ lines integration of the positive or negative phase correction of the constants Ir Tn ^ Joi »™ *» ti

Ä bh d il üblih UNDKi parallele *£££&*£&£& Ä bh d il üblih UNDKi parallel * £££ & * £ & £ &

über die ODER-Kreise 2M nrit HpnRnrfmren desvia the OR circles 2M nrit HpnRnrfmren des

föSSSföSSS

Der Phasenfehler wird über die ODER-Kreise 228 auf das Summiererregister 210 gegeben, welches aus Volladdierern 230 und Verriegelungskreisen 232 be-The phase error is given via the OR circuits 228 to the summing register 210, which from Full adders 230 and interlocking circuits 232

p gp g

Ä bestehen, und mittels üblicher UND-Kreise können beide Arten von Korrektunmpulsen erzeugt Ä exist, and both types of correction pulses can be generated by means of conventional AND circles

Fig.6 zeigt nur die Leitungen, die für positive Phasenfehlerkorrekturen erforderlich sind. Für negative Phasenfehlerkorrekturen wird ein zum Register 236 paralleles weiteres ^-Register benutzt. Dieses Register arbeitet ähnlich, jedoch wird es durch einen negativen Phasen-Korrekturimpuls auf der Leitung 226 zur Addition des positiven Wertes K₂ zum Inhalt des Summiererregisters veranlaßt. Somit empfängt dieser Auswerter nach Art eines Addierers positive und negative parallele Eingangsdaten und erzeugt positive und negative Korrekturimpulse am Ausgang 226. Fig. 6 shows only the lines that are required for positive phase error corrections. A further ^ register parallel to register 236 is used for negative phase error corrections. This register operates similarly, except that a negative phase correction pulse on line 226 causes it to add the positive value K ₂ to the contents of the summing register. This evaluator thus receives positive and negative parallel input data in the manner of an adder and generates positive and negative correction pulses at output 226.

Ein Auswerter in Form eines binären Zählers ist in F i g. 7 gezeigt und umfaßt den mehr-(z. B. vier-)stelligen Binärzähler 238 mit mehreren bistabilen Kippkreisen (Flip-Flops) 240, die durch auf Leitung 242 in Serie zugeführte Phasenfehler-Binärziffernimpulse fortgeschaltet werden. Der Zähler 238 hat die Funktion des Summierers 210 in F i g. 5.An evaluator in the form of a binary counter is shown in FIG. 7 and includes the multiple (e.g., four) digit binary counter 238 having a plurality of flip-flops 240 which are incremented by phase error binary digit pulses supplied on line 242 in series. Counter 238 functions as summer 210 in FIG. 5.

Die Phasenkorrekturimpulse werden von einem Grenzwert-Vergleicher 244 mit mehreren Ausgangsleitungen 246 abgenommen, der den Inhalt des Binärzählers 238 in bestimmten Intervallen auswertet. Der Vergleicher 244 enthält mehrere UND-Kreise, die zu je einer Ausgangsleitung 246 gehören. Die Eingänge der UND-Kreise sind mit den Flip-Flops 240 so verbunden, daß Korrekturimpulse auf verschiedenen Ausgangsleitungen 246 bei verschiedenen Zählwerten des Zählers 238 erscheinen. Die Leitungen 246 können über eine Oder-Schaltung so verbunden werden, daß alle Phasen-Korrekturimpulse auf einer einzigen Ausgangsleitung erscheinen.The phase correction pulses are picked up by a limit value comparator 244 with a plurality of output lines 246 , which evaluates the content of the binary counter 238 at specific intervals. The comparator 244 contains several AND circuits, each of which belongs to an output line 246 . The inputs of the AND circuits are connected to the flip-flops 240 in such a way that correction pulses appear on different output lines 246 at different count values of the counter 238. Lines 246 can be connected via an OR circuit so that all phase correction pulses appear on a single output line.

Durch einen UN D-Kreis 248 wird ein Frequenz-Korrekturimpuls erzeugt, sobald seine Eingangsbedingungen erfüllt sind. Diese Bedingungen können z. B. bei einer Binärzahl 12 im Zähler 238 erfüllt sein, d. h. wenn die binären Phasenfehler-Ziffernimpulse den Binärzähler auf die Zahl 12 fortgeschaltet haben, und dann erscheint ein Frequen?-Korrekturimpuls auf der Ausgangsleitung 250. Dieser Impuls löscht außerdem den Binärzähler 238. da der über die Rückstelleitung 252 auch dem Rückstellanschluß R eines jeden Flip-Flops zugeführt wird.A frequency correction pulse is generated by an UN D circuit 248 as soon as its input conditions are met. These conditions can e.g. B. be fulfilled with a binary number 12 in the counter 238, ie when the binary phase error digit pulses have incremented the binary counter to the number 12, and then a frequency? -Correction pulse appears on the output line 250. This pulse also clears the binary counter 238th da which is also fed to the reset terminal R of each flip-flop via the reset line 252.

Dieser Auswerter nach Art eines Binärzählers zählt entweder positive oder negative Phasenfehlerzahlen, jedoch nicht beide. Daher muß ein weiterer Binärzähler für die Phasenfehler-Eingangssignale mit entgegengesetztem Vorzeichen vorgesehen werden. Dieser zweite Zähler arbeitet jedoch genauso wie der oben beschriebene, spricht aber nur auf Phasenfe'.ilersignale mit dem entgegengesetzten Vorzeichen wie der erste an. s°This binary counter-type evaluator counts either positive or negative phase error numbers, but not both. Therefore, a further binary counter must be provided for the phase error input signals with opposite signs. This second counter, however, works in the same way as the one described above, but only responds to phase error signals with the opposite sign as the first. s °

Der Auswerter mit einem Binärzähler kann die Auswertung nur in einer Richtung vornehmen (wenn nicht ein Vorwärts-Rückwärts-Zähler verwendet wird), hn Gegensatz zu dem mit Addierer ausgeführten Auswerter nach F i g. 6, der in beiden Richtungen zählen ss kann. Der Zähler-Auswerter nimmt den Phasenfehler nur in Form von Serienimpulsen an, wogegen der Addierer-AuswerKr Phasenfehler nur in Form paralleler Binärziffern annimmt Die Verwendung des einen oder anderen Auswerters hängt daher von der jeweiligen Situation ab. The evaluator with a binary counter can only carry out the evaluation in one direction (if an up -and-down counter is not used), in contrast to the evaluator according to FIG. 6, who can count ss in both directions. The counter-evaluator only accepts the phase error in the form of series pulses, whereas the adder-evaluator only accepts phase errors in the form of parallel binary digits. The use of one or the other evaluator therefore depends on the respective situation.

Aus der obigen Beschreibung geht hervor, daß die Werte der Konstanten K\ und K₃ bestimmen, zu welchem Zeitpunkt und wie oft ein Phasenkorrekturimpuls abgegeben wird. Für eine größere Konstante Ki müssen mehr Phasenfehlerzahlen summiert sein, bevor ein Phasenkorrekturimpuls ausgelöst wird und wenn Kz größer ab JCt ist, müssen noch mehr Phasenfehlerzahlen summiert sein. Wenn andererseits K\ klein und Ki = K\ ist, werden die Phasenfehler-Korrekturimpulse fast ebenso schnell erzeugt, wie die Phasenfehlersignale vom Summierer aufgenommen werden. Diese Festlegung, wie stark ein gesammeltes Fehlersignal betont wird, um ein Korrektursignal einzuleiten, wird Bewertung genannt. From the above description it can be seen that the values of the constants K 1 and K ₃ determine at what point in time and how often a phase correction pulse is emitted. For a larger constant Ki, more phase error numbers must be summed up before a phase correction pulse is triggered, and if Kz is greater than JCt, even more phase error numbers must be summed up. On the other hand, when K \ is small and Ki = K \ , the phase error correction pulses are generated almost as quickly as the phase error signals are picked up by the summer. This definition of how strongly a collected error signal is emphasized in order to initiate a correction signal is called an evaluation.

Somit steuern die Werte K\ und K2 die Bewertung der Fehlersignale durch den Auswerter und folglich auch die Empfindlichkeit der ganzen Regeleinrichtung. Demnach ist es wichtig, diese Werte K\ und K₂ automatisch verändern zu können. Diesem Zweck dienen die Anschlußpunkte 218 und 220 in Fig. 5, über die durch entsprechende zugeführte Digitalwerte die Konstanten Ki und K2 so verändert werden können, daß die Phasenkorrektur eine Funktion des augenblicklich zugeführten Phasenfehlers, der summierten Phasenfehler oder auch eines von außen zugeführten Wertes ist.Thus control the values K \ and K2 evaluating the error signals by the evaluator, and consequently the sensitivity of the whole control system. It is therefore important to be able to change these values K \ and K _{2 automatically.} This is the purpose of connection points 218 and 220 in FIG. 5, via which the constants Ki and K2 can be changed by means of corresponding supplied digital values so that the phase correction is a function of the currently supplied phase error, the summed phase error or an externally supplied value .

Bei dem Auswerter mit binärem Parallel-Addierer nach F i g. 6 wird der Wert von K\ durch den Grenzwert-Vergleicher 234 und der Wert für Ki durch die im Register 236 gespeicherte Zahl bestimmt. Durch Veränderung des Grenzwertes des Vergleichers 234 und des im Register 236 gespeicherten Wertes mittels zusätzlicher digitaler Schaltungen üblicher Art können die Werte von K\ und Ki hier ebenfalls abgewandelt werden.In the case of the evaluator with binary parallel adder according to FIG. 6, the value of K \ is determined by the limit value comparator 234 and the value for Ki by the number stored in register 236. By changing the limit value of the comparator 234 and the value stored in the register 236 by means of additional digital circuits of the usual type, the values of K \ and Ki can also be changed here.

In dem in Fig.7 gezeigten Binärzähler-Auswerter wird K\ bestimmt durch die Art, in der die Flip-Flops 240 mit den UND-Kreisen im Grenzwertvergleicher 244 verbunden sind, um einen Korrekturimpuls bei vorbestimmten Zählwerten des Zählers 238 auszulösen. Der Wert für K₂ wird durch die Art der Verbindung der Flip-Flops 240 mit den Eingängen des UND-Kreises 248 bestimmt. Der Vergleicher 244 kann z. B. so geschaltet sein, daß er einen Korrekturimpuls erzeugt, wenn der Binärzähler die Zahl 3 erreicht Somit können K- und K2 mittels üblicher Umschalter verändert werden, welche die Verbindungen zwischen den Flip-Flops 240 einerseits und dem Vergleicher 244 sowie dem UN D-Kreis 248 andererseits steuern.In the binary counter evaluator shown in FIG. 7, K \ is determined by the way in which the flip-flops 240 are connected to the AND circles in the limit value comparator 244 in order to trigger a correction pulse at predetermined count values of the counter 238. The value for K ₂ is determined by the type of connection between the flip-flops 240 and the inputs of the AND circuit 248 . The comparator 244 can e.g. Example, be connected such that it generates a correction pulse when the binary counter reaches the number 3 can Thus K and K2 are changed by means of conventional switches, which the connections between the flip-flop 240 on the one hand and to the comparator 244 as well as the UN D- Control circuit 248 on the other hand.

Von besonderer Bedeutung ist die Tatsache, daß die Steuerung der Werte K\ und Ki eine sehr kurze Regelzeit bei der Synchronisierung mit neuen Eingangsdaten ermöglicht. Bei bekannten analogen Regeleinrichtungen, wie sie bei magnetischen Aufzeichnungssystemen verwendet werden, wird die Anfangssynchronisierung im allgemeinen dadurch erreicht, daß der Taktgeber bei einem Datenübergang gestartet wird und dann die Regeleinrichtung die Taktfrequenz reguliert Diese Regelung ist möglich, da die Frequenzabweichung zwischen Eingangs- und Taktimpulsen im allgemeinen unter 20% der Nenn-Taktfrequenz liegt Diese Art der Anfangssynchronisierung stellt jedoch eine starke Beschränkung für die Bemessung des Analogfilters dar da dieses eine große Bandbreite besitzen muS, jedoch für die laufende Synchronisierung mit den Datenimpul sen eine kleine Bandbreite erwünscht ist Um größen Freiheit bei der Filterkonstruktion zu haben ist es üblich ein Filter für die Anfangssynchronisierung und eil zweites Filter für die laufende Synchronisierunj vorzusehen und elektronisch auf das gewünschte Filte umzuschalten. Der erforderliche Schalter ist jedoc notwendigerweise sehr kompliziert, da er für eine einwandfreien Betrieb beim Umschalten nur normal Übergänge erzeugen darf. Die Umschaltung de Auswerten in einer digitalen Phasen- and Frequenz-R« geieinrichtung ist gleichwertig der Filtcnimschaltung iOf particular importance is the fact that the control of the values K \ and Ki enables a very short control time when synchronizing with new input data. In prior art analog control devices such as those used in magnetic recording systems, the initial synchronization in general is achieved in that the clock generator is started at a data transition, then the control means adjusts the clock frequency This scheme is possible because the frequency deviation between the input and clock pulses in is generally below 20% of the nominal clock frequency.This type of initial synchronization, however, represents a severe limitation for the dimensioning of the analog filter , since it must have a large bandwidth, but a small bandwidth is desired for the ongoing synchronization with the data pulses In terms of the filter construction, it is common to provide a filter for the initial synchronization and a second filter for the ongoing synchronization and to switch electronically to the desired filter. The required switch is, however, necessarily very complicated, since it may only generate normal transitions when switching over for proper operation. Switching over the evaluation in a digital phase and frequency control device is equivalent to the filter circuit i

analogen Systemen, hat jedoch den Vorteil der größeren Einfachheit, d? nur eine Änderung in denanalog systems, however, has the advantage of greater simplicity, d? just a change in the

iichkeit gegen Störungen erforderlich ist.
: Hoe schnelle Anfangs-Synchronisierung in einer mit dem Atiswerter arbeitenden digitaler Phasen- und Frequenz-Regeleinrichtung IaBt ach dadurch erreichen, daß man Kx=K₂=I setzt, d.h. indem man die Korrekturimpulse zur Funktion des augenblicklich ermittelten Phasenfehlers macht Qn Ausgangsinipuls der Regeleinrichtung wird gleichzeitig mit dem Eingang des ersten Datenünpulses erzeugt Der Phasenfehler zwischen dem zweiten Ausgangsimpuls und dem zweiten Eingangsimpuls wird festgestellt und auf den Eingang des Auswerters gegeben. Da Ki=K₂=I ist, erzeugt jeder Phasenfehler-Eingangsimpuls einen Korrektur-Ausgangsimpuls. Wenn der Phasenvergleicher 20 nach F i g. 1,2 beispielsweise vier Phasenfehlerimpulse an den Auswerter liefert, so erzeugt dieser ebenfalls vier Korrekturimpulse. Wenn diese Impulse dann für eine Frequenzkorrektur benutzt werden, ist die Ausgangsfrequenz gleich der Dngangsfreqaenz, voraus-it is necessary to protect against interference.
: Hoe quick initial synchronization in a digital phase and frequency control device working with the Atiswerter IaBt also achieve by setting Kx = K ₂ = I , i.e. by making the correction pulses function of the currently determined phase error Qn output pulse of the control device is generated at the same time as the input of the first data pulse. The phase error between the second output pulse and the second input pulse is detected and sent to the input of the evaluator. Since Ki = K ₂ = I , each phase error input pulse generates a correction output pulse. When the phase comparator 20 according to FIG. 1,2, for example, supplies four phase error pulses to the evaluator, the latter also generates four correction pulses. If these pulses are then used for a frequency correction, the output frequency is equal to the input frequency, preceded by

|zw. Störabstand bat Durch geeignete Wahl der Konstanten Kt und K₂ kann die Zeit zwischen den beiden ersten Eingangsimpulsen dazu benutzt werden, die Ausgangsfrequenz der Regeleinrichtung sofort richtig einzustellen. Somit erfolgt keine Summierung der Phasenfehleroingänge, bevor ein Korrekturimpuls erzeugt wird, d. h. der Korrekturimpuls ist eine Funktion des augenblicklich ermittelten Phasenfehler.| between Signal-to-noise ratio bat By suitable choice of the constants Kt and K ₂ , the time between the first two input pulses can be used to immediately set the output frequency of the control device correctly. The phase error inputs are therefore not added up before a correction pulse is generated, ie the correction pulse is a function of the phase error currently determined.

Die Werte der Konstanten K\ und K₂ steuern also die Bewertung der Phasenfehler durch den Auswerter und können mittels zusätzlicher digitaler Schaltungen übei die Anschlußpunkte 218 und 220 <Fig.5) automatisch geregelt werden. Durch Veränderung dieser Konstan ten wird die Erzeugung von Korrekturimpulsen durch den Auswerter gesteuert und dadurch die Geschwindig keil der Synchronisierung der Ausgangs-Taktimpulse mit den Eingangs-Datenimpulsen durch die erftndungs gemäße digitale Phasen- und Frequenz-Regeleiiirich tung variiertThe values of the constants K 1 and K ₂ control the evaluation of the phase errors by the evaluator and can be automatically regulated by means of additional digital circuits via the connection points 218 and 220 (FIG. 5). By changing these constants, the generation of correction pulses is controlled by the evaluator and the speed at which the output clock pulses are synchronized with the input data pulses is varied by the digital phase and frequency control device according to the invention

Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings

Claims

Patent claims:

1. Digital phase and frequency control device for synchronizing the clock pulses from S data receivers with their input data pulses of variable repetition frequency, in which: the clock period is predetermined by a counter fed by pulses from an oscillator, each data pulse period limited by a data pulse with the The clock period of the counter is compared and a phase error is summed up according to the sign of the difference by means of a phase comparator, the digital phase error is converted by means of an evaluator into a frequency correction analog voltage. duivJi which dte oscillator frequency and thus also the clock frequency of the counter it feeds, & h. the latter is frequency-synchronized with the data pulse frequency and at the same time the starting point of the clock period is forcibly phase-synchronized with the data pulse by means of counter deletion by the data pulse, characterized in that the counter (reference counter 12, 52) fed by the oscillator (10, 36, SO) is a binary counter with a by a nominal value (for example 57) variable counter period length, which can be reset from a largest counter value (for example 63) to a variable initial counter value (for example between 0 and 14) and which is at a , preferably mean count (of e.g. 32) or several counts, a clock pulse generates the phase comparator (20, 59) from the position of the count of the reference counter (12, 52) reached with a data pulse to the mean count (e.g. 32) the sign of the count difference, ie the phase error, and the associated one of two AND circuits (62, 66) for the transfer of the digital phase error into the error counter (74) of a parallel / series converter (74, 78, 80, 82) or directly in the evaluator (24) makes the evaluator (24) the positive and negative binary phase errors either (z. B. by means of AND circles 64, 68) separately in series in a plus or minus phase error counter (70 or 72) or together in parallel in a single full adder (102,230) with error register (106, 232) , summed there and generated separate phase and frequency correction pulses with double signs for different phase error sum values predetermined by means of limit value comparators (88.90; 96.98; 244.248 or 108.234), a frequency integrator (32 , 54), preferably in the form of a binary up / down counter, the frequency correction pulses of both signs summed up and that the sum value when reaching the largest count (e.g. 63) of the reference counter (12, 52) is transferred to the latter and its Ai. The initial count value is determined, whereby its counting period length is corrected and the clock pulses are frequency-synchronized with the data pulses, the phase correction pulses generated by the evaluator (24) of both types for example, are fed directly to the reference counter (12, 52) and adjust the phase of the clock pulses to that of the data pulses by correspondingly lengthening or shortening its counting period length.

2. Control device according to claim 1, characterized in that the limit values of the phase error sums which trigger the correction pulses can be changed for the purpose of controlling the control speed via additional connections (218, 220).