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Schieberegister für die Umsetzung von bitserienparallelen Informationen
in bitserielle Informationen und umgekehrt Die Erfindung betrifft ein Sohieberegister
für die Umsetzung einer bitserienparallelen Information mit m parallelen und n seriellen
Informationsgruppen in eine bitserielle Information mit p bit, wobei die Beziehbng
n . m n p gilt, sowie für die Umsetzung einer bitserielien Information mit p bit
in eine bitserienparallele Information mit m parallelen und n seriellen Informationsgruppen.
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In Fernsprechvermittlungssystemen, bei denen ein Rechner eingesetzt
wird, besteht die Aufgabe, die vom Rechner parallel bzw. serienparallel ausgegebenen
Daten in Modems einzugeben. Da die Modems die erhaltene Information ihrerseite wieder
seriell ausgeben, sind besondere Vorrichtungen notwendig, mit denen die erforderliche
Parallel-Serien-Umwandlung vorgenommen wird.
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Andererseits nehmen auch die Modems selbst Informationen auf und geben
sie. in den Rechner, so daß eine Serien-Parallel-Umwandlung erforderlich wird. Als
gesignete Elemente für diese Informationsumwandlungen bieten sich Schieberegister
an. Schieberegister bestehen aus einer Kettenschaltung von bistabilen Sp;eicherelementen,
die über eine gemeinsame Verschiebeleitung gesteuert werden können.
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Durch eine derartige Kettenschaltung 1et es möglich, binäre Signale
von dem ersten bis zum letzten Sp;eicherelament mittele Verschiebeimpulsen "durchzuschieben".
Bei einer h-stufigen Kette gelangt somit das Eingangssingal nach h Schritten in
den Registerausgang. Die technieche Realisierung von Schieberegistern geschieht
üblicherweise mit Röhren, Transistoren, Magnetkernen sowie mit Speicherelementen
auf elektrolumineszenter und MOS-technischer Grundlage.
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Es ist bereits grundsätzlich bekannt, vermittlungstechnische Probleme
mit Hilfe von Rechnern zu lösen (Neubauer und Polakowski: n Nachrichtenvermittlung
mit Digitalrcchnern", Elektronische Rechenanlagen 1967, Heft 1, S. 23-31, Adelaar:
n Die zentrale Rechnersteuerung und ihr Einfluß auf die zukünftige Entwicklung von
Fernmeldenetzen", Elektrisches Nachrichtenwesen, BPnd 45, 1970, S. 204 ff; Miguel:
"Rechnergesteuerte Fernsprechanlage mit mechanisch haftenden Kontakten", Elektrisches
Nachrichtenwesen, Band 45, 1970, 5. 207 ff)- Die Lösung dieser Probleme wird jedoch
meist nur in allgemeiner Form angegeben, ohne auf spezielle Einzelheiten einzugehen.
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Weiterhin sind bereits Schieberegister bekannt, bei denen das Durchsohieben
von binär codierten Informationen bitseriell, bitparallel oder bitserienparallel
erfolgt (Wehrlg: "Aufbau und Funktion von Registern und Arbeitsspeichern in EDV-Amlagen",
Elektronik 1968, Heft 7, S.
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205). Bei der Serienparallelübertragung wird die zu übertragende Information
in Gruppen aufgeteilt. Die einzelnen Gruppen werden dann bits einer Gruppe.
übertragen, während die übertragen werden. Der Nachteil bei einer solchen Ubertragung
liegt insbesondere darin, daß für jedes parallel anstehende bit ein bistabiler Speicher
vorgesehen werden muß, der mit den anderen bistabilen Speichern in Reihe geschaltet
ist. Bei der über gabe einer Informationegruppe muß also die Information der vorangegangenen
Gruppe um so viele bits weitergeschaltet werden, wie parallele bits vorhanden sind.
Dies bedingt in der Fernsprechvermittlungstechnik Taktfolgen von mehr als zehn Mega-Hertz.
Bistabile Kippstufen, die in TTL-Technik ausgeführt sind, gelangen hierbei an die
Grenze ihrer Leistungsfähigkeit.
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Der Erfindung liegt die Aufgabe zugrunde, die Taktfolge für ein Schieberegister
in TTL-Technik, das für die Umsetzung von bitserienparallelen Informationen in bitserielle
Informationen
und umgekehrt geeignet ist, trotz hoher Eingabefrequenz niedrig zu halten.
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Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß k Teil-Schieberegister
vorgesehen sind, die jeweils n Registerblöcke mit jeweils m bit-Spcichern aufweisen,
welche so miteinander über logische Schaltmittel verknüpft sind, daß bei einer bitserienparallelen/
bitseriellen Umsetzung die Registerblöcke der k Teil-Schieberegister in der Weise
in Reihe geschaltet sind, daß die jeweils ersten Registerblöcke vor den jeweils
zweiten Registerblöcken usw. liegen und daß bei einer biteeriellen/bitserienparallelen
Umsetzung die k Teil-Schieberegister parallel liegen.
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Eine vorteilhafte Ausgestaltung der Erfindung besteht darin, daß der
Registerblock eines Teil-Schieberegisters über ein UED-Gatter von dem vorangehenden
Registerblock desselben Teil-Schieberegisters oder über ein weiteres UND-Gatter
von einem Registerblock eines benachbarten Teil-Schieberegisters aneteuerbar ist.
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Der mit der Erfindung erzielte Vorteil besteht insbesondere darin,
daß die Taktfrequenz zur Verschiebung der Informationsbldeke mit zunehmender Zhl
der Teilregister abnimmt. Hierdurch wird es wiederum ermöglicht, die einzelnen Flipflops
des Registers z.B. mit Kanazitätan zu beschweren, so daß der Störabstand im Vergleich
z unbeschwerten Flipflops wesentlich höher ist. Ein Ausführungs beispiel der Erfingung
ist in der Zeichnung dargestellt und wird im Folgenden näher beschrieben.
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Es zeigen : Fig. 1 Den jeweils ersten Registerblock von zwei Teil-Schieberagistern
Fig. 2 Die jeweils zweiten und dritten Registerblöcke von zwei Teil-Schieberegistern.
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Die Darstellungen der Fig. 1 und 2 sind an ihren Schnittstellen miteinander
verbunden zu denken.
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Das gezeigte Schieberegister setzt sich aus zwei Teil-Schieberegistern
TSR 1 und TSR 2 zusammen.
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Die Teil-Schieberegister TSR 1 und TSR 2 bestehen ihrerseits wioder
aus n Registerblöcken, von denen in der Zeichnung jeweils nur die drei Registerblöske
3,4,5 bzw. 6,7,8 dargestellt sind. Jeder Registerblock ist für die Aufnahme von
m/2 bit bestimmt. Hierfür sind pro Block m/2 flipflops notwendig, von denen die
Zeichnung nur jeweils eiden Flipflops 9, 10; 11, 12; 13, 14; 15, 16; 17, ia; 19,
20 zeigt. Die restlichen ? - 2 Flipflops pro Registerblock sind durch die gestrichelten
Verbindungslinien zwischen den dargesteLlten Flipflops angedeutet. Als Flipflop
kann jede Art von Flipflop bei entsprechender Anpassung verwendet werden; in der
Zeichnung sind beispielsweise Master/Slave- Flipflops dargestellt. Die Setzeingänge
S der Flipflops sind über Verbindungsleitungen 21, 22, 23, 24 mit den nicht gezeigten
parallelen Informationsausgängen al, a2 eines Reohners verbunden. Entsprechend sind
Ausgänge der Flipflops des jeweils letzten Registerblocks 5,8 eines Teil-Schieberegisters
1,2 über Verbindungsleitungen 25, 26, 27, 28 mit den nicht gezeigten parallelen
Informationseingängen bl, b 2 des Rechners verknüpft. Alle Flipflops der Teil-Schicberegister
1, 2 sind an jeweils eine Verschiebeleitung 29, 30 und eine Rückstelleitung 31,
32 angeschlossen.
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Der Ausgang des ersten Registerblooks 3, der dem Teil-Sohieberegister
1 zugeordnet ist, ist Ueber ein UND-Gatter 33 und ein ODbR^Gatter 34 mit dem Eingang
des zweiten Registerblockes 7 desTeil-Schieberegisters 2 verbunden. Ebenfalle an
dem Ausgang des Registerblocks 3 ist noch ein UND-Gatter 35 mit einem Eingang angeschlossen,
dessen zweiter Eingang an einer Leitung 36 filr die parallele Informationseingabe
liegt. Der Ausgang dieses UND-Gatters 35 ist auf den einen Eingang eines ODER-Gatters
37 gegeben-, deesen zweiter Eingang mit dem Ausgang eines weiteren UND-Gatters 38
verbunden ist.
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Mit dem Eingang J des Flipflops 9 ist ein UND-Gatter 39 verbunden,
dessen Eingänge an einer Leitung 40 für die serielle Informationseingabe bzw. dem
Ausgang des Flipflops 16 liegen. Der Leitung 40 entspricht im oberen Teil-Schicberegister
TSR 1 die Leitung 41. Der Ausgang des Flipflops 16 ist auch noch an den einen Eingang
eines weiteren UND-Gatters 42 angeschlossen, dessen zweiter lingang mit eine Leitung
43 für die parallele Informationsgabe verbunden ist und dessen Ausgang an dem zweiten
Eingang des bereits erwähnten ODER-Gatters 34 liegt.
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Die Verschiebeleitungen 29, 30 sind mit dem Ausgang jeweils eines
ODER-Gatters 44, 45 verbunden, dessen Eingänge von den Taktleitungen T1, T2 beaufschlagt
werden.
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In ähnlicher Weise wie der Ausgang des Registerblooks 6 mit dem Eingang
des Registerblocks 3 und der Ausgang des Registerblocks 3 mit dem Eingang des Registerblocks
7 verknüpft sind, sind auch die Ausgänge der Registerb@öcke 7 und 8 mit den Eingängen
der Registerblöcke 4 und 5 und der Ausgang des Registerblocks 4 mit dem lingang
des Registerblocks 8 verbunden. Als Verbindungsglieder hierfür dienen die UND-Gatter
46, 47, 48, 49 sowie die ODER-Gatter 50, 51. Zur Erläuterung der Funktionsweise
der beschricbenen Anordnung sei angenommen, daß ein nicht dargestellter Rechner
dem Schieberegister ei-ne dreistellige Zahl übergeben soll. Diese dreistellige Zahl.
sei im BCD-Code verschlüsselt und werde seriell ausgegeben, so daß nacheinander
die vier Einer-bits, Zehner-bits und Hunderterbits am Ausgang des Rechners erscheinen.
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Bevor der Rechner diese Informationen in das Schieberegitter einschreiben
kann, werden die UND-Gatter 42, 48, 35, 47 vorbereitet, d.h. auf ihren einen Eingang
wird über die Leitungen 36, 43 für die parallele Informationseingabe ein Signal
gegeben.
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Alsdann kann die eine Hälfte de3 ersten Datenblocks (m/2 bit ) in
den oberen ersten Registerblock 3, die andere Hälfte in den unteren erstan Registerblock
6 zeitgleich (parallel) eingeschrieben werdn. In dem gewählten einfachen Beispiel
wäre m = 4, d.h. in die Registerblocks 3 und 6 würden jeweils zwei bit eingeschrieben.
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Sind die Einer-bits in den Registerblöcken 3, 6 gespeichert, so wird
über die Taktleitungen T 1 ein Verschlebeimpuls angelegt, der dafür sorgt, daß die
in jedem Teil-Schieberegister 1, 2 stehenden in = 2 bits um genau m/2 = 2 Stufen
verschoben werden, also in die Datenblöcke 4 bzw. 7 gelangen. Anschließend kann
dann eine Paralleleingabe der Zehner-bits in die Teil-Schieberegister 1, 2 erfolgen
usw., bis die komplette dreistellige Zahl in binär verschlüsselter Form in den beiden
Teil-Schieberegistern 1, 2 steht.
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Um die nun in dem Schieberegister gespeicherte Information wieder
auszuspeichern, werden die UND-Gatter 35, 42, 47, 48 mittels eines Signals über
die Leitung 36 gesperrt und die UND-Gatter 39, 33, 38, 46 durch ein Signal Uber
die Leitung 40 vorbereitet. Dadurch sind die einzelnen Registerblöke 3, 4, 5, 6,
7 derart hintereinander geschaltet, daß die Geamtinformation in der richtigen Reihenfolge
im Schieberegister steht. Dem Inhalt des Regiaterblooks 5 folgt der Inhalt des Registerblocks
8, diesem der Inhalt des Registerblocks 4 usw. Die dreietellige, binär verschlüsselte
Dezimalzahl wird also duroh jeweils zwei bits der hintereinander-gesohaltete Registerblöcke
5, 8, 4, 7, 3, 2 dargestellt. Damit kann die gesamte Zahl über die Taktleitungen
T 2 seriell ausgeschoben werden.
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Die Wirkungsweise der beschriebenen Anordnung beschränkt sich nicht
darauf, parallele Eingabeinformationen seriell auszugeben. Ebensogut ist es mit
der Anordnung möglich,
serielle Eingabeinformationen parallel auszugeben.
In diesem Falle erfolgt die serielle Eingabe über den Eingang J des Flipflops 15.
Sodann wird die Information über diC Regiaterblöcke 3, 7, 4, 8 zu dem Registerblook
5 geschoben. An den Verbindungsleitungen 21, 22 bzw. 23, 24 kann dann blockweise
die parallel anstehende Information abgegriffen werden.
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Die Anzahl der Teil-Schieberegister, in die das Gesamtregister aufgeteilt
wird, bestimmt sich nach den je-Weiligen Erfordernissen. Je größer die Anzahl der
Teil-Schieberegister ist, umso kleiner kann die benötigte Taktfrequenz zur Verschiebung
der Informationsblöcke sein.
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Ist z.B. f 1 die Frequenz, mit der die Information parallel vom Rechner
in die beiden Teilregister 1, @ eingegeben wird und f 2 die Verschiebe-Frequenz,
so gilt f 2 = m . f 1.