DE1937259C3 - Selbstprüf ende Fehlererkennungsschaltung - Google Patents

Description

4s

k_ä>x₂-hk_b> k-(x2-\),

somit für alle geraden Werte eines laufenden Index i=xi +2,..., i—x₂ — 1, für einen geraden Wert von x\ und einen ungeraden Wert von X₂; die Eingänge der erstgenannten Vergleicher sind mit der Gruppe A und die Eingänge der zweitgenannten Vergleicher mit der Gruppe B verbunden; das Ausgangssignal C₂ der zweiten Gruppe wird auf ähnliche Weise geformt, jedoch für die ungeraden Werte des Index /; wobei die genannten Parameter folgende Bedeutung haben:

k_a = Anzahl der Einsen in Gruppe A, kh = Anzahl der Einsen in Gruppe ß,
rij = Anzahl der Bits in Gruppe A, ni, = Anzahl der Bits in Gruppe ß,
'Xi = jeweils der größere der Werte -1 und

(k - n_b),
Λ) = jeweils der kleinere der Werte n., und (k + I).

3. Fehlererkennungsschaltung nach Anspruch 2. dadurch gekennzeichnet, daß die Vergleichsschaltungen als UND/ODER-Konibinalionen (Fig. 2a. 2b) aufgebaut sind.

Die Erfindung betrifft eine selbstprufende Fehlererkennungsschaltung für (k aus π/kodierte binäre Informationen mit η in zwei sich nicht überlappende Gruppen aufgeteilten Schaltungseingängen für die Informationen.

Mit der rasch expandierenden Entwicklung der elektronischen Computersysteme in bezug auf deren Umfang, Komplexität und Schnelligkeit geht eine Vervielfachung der inbegriffenen Fehlermöglichkeiten beim Betrieb derselben Hand in Hand. Daraus ergibt sich die dringende Notwendigkeit, schnelle und zuverlässige Fehlererkennungssysteme in großer Anzahl den Maschinen beizuordnen oder in sie einzubauen. Um dieser Forderung zu genügen, wurden bereits viele Fehlererkennungsverfahren bekannt. Die einfachste, aber auch die teuerste Methode ist dabei diejenige, die besonders anfällige Sektionen des Computersystems in doppelter Ausführung vorsieht.

Eine andere, sehr einfache und wohl am meisten verwendete Methode beruht auf der Paritätsprüfung, wobei den zu übertragenden binärkodierten Bitgruppen ein zusätzliches Paritätsprüfbit angefügt und diesem ein solcher Wert — Eins oder Null — gegeben wird, daß die Parität der Einsen konstant, d. h. die Anzahl der Einsen aller Worte richtigerweise gerade bzw. je nach Wahl ungerade ist. Die Änderung eines einzigen Bitwertes eines Wortes ändert folglich die Parität, was sich bei diesem bekannten Verfahren besonders ungünstig auswirkt da die einzelnen Bits unabhängig voneinander an verschiedenen Stellen im Computersystem erzeugt, über individuelle Übertragungswege geleitet und als Bitgruppen in zusätzlichen Anordnungen auf Parität geprüft werden. Außerdem können viele solche Erkennungssysteme nicht während ihres Normalbetriebes selbst geprüft werden, so daß ein Fehler unerkannt weiterverarbeitet wird, wenn die Prüfschaltung irrtümlicherweise keinen Fehler anzeigt. Um diese Unsicherheit auszuschalten, ist somit entweder ein großer Aufwand an Hardware oder an hochqualifiziertem Fachpersonal erforderlich.

Aus der DE-AS 10 87 691 ist eine Überwachungseinrichtung für Steuer- und Regelanlagen bekanntgeworden, die selbstprufende Eigenschaften hat. Zur Überwachung auf innere Fehler sind zwei Kanäle vorgesehen, die so aufgebaut sind, daß an ihren beiden Ausgängen bei fehlerfreiem Zustand zueinander komplementäre Ausgangssignale anstehen. Bei nichtkomplementären Signalen wird durch eine Überwachungseinheit ein Fehlersignal abgegeben. Die beschriebene Überwachungseinrichtung wird in der industriellen Regeltechnik verwendet und soll insbesondere verhindern, daß Trennschalter für Hochspannungssammelschienen fälschlicherweise betätigt werden. Die genannte Einrichtung gestattet also nicht die Verwendung von kodierten binären Informationen; vielmehr sind verschiedene, voneinander unabhängige Zustände einzelner Teile der Energieanlage durch zweiwertige Signale angegeben. Eine Überwachung auf Richtigkeit der anliegenden binären Information wird also in dieser bekannten Einrichtung nicht angesprochen. Es geht allein um die fehlerfreie Arbeitsweise der I.ogikglieder in den genannten Kanälen.

Es ist deshalb Aufgabe dieser Erfindung, die genannten Nachteil·.· der bekannten Prüfverfahren zu vermeiden und mit relativ einfachen Mitteln unier Ausnutzung der kostcnreduzierenden Technologie uer integrierten Sehaltkreise eine verbesserte Fehlererkennungsschalmng anzugeben, die sowohl Kehler in den zu

prüfenden, (kaus n/kodierten Informationen als auch in der Fehlererkennungsschaltung selbst entdeckt.

Diese Aufgabe wird in der Fehlererkennungsschaliung eingangs beschriebener Art erfindungsgemäß durch die im Kennzeichen des Hauptanspruchs beschriebene Einrichtung gelöst.

Die Anwendung des (k aus n^-KcJe, der darauf beruht, daß jedes richtige Binärwort aus π Bits eine bestimmte Anzahl k von Einsen enthält, erfordert, daß jedes einzelne Bit geprüft wird. Dabei liegt der grobe Vorteil der erfindungsgemäßen Fehlererkennungsschaltung in ihren zwei nachfolgend beschriebenen Haupteigenschaften begründet Die beiden Ausgangssignale der Prüfschaltung sind für die beiden Fälle, daß am Eingang fehlerfreie bzw. fehlerbehaftete Informationen eingespeist werden, zueinander komplementär bzw. einander gleich. Für einen bestimmten Fehler innerhalb der Prüfschaltung existiert dabei mindestens eine fehlerfreie Informationsnachricht am Eingang, die es gestattet, diesen Fehler dadurch festzustellen, daß die Prüfschaltung aus dieser fehlerfreien Eingangsinformation zwei einander gleiche Ausgangssignale erzeugt, also einen Fehler in der Prüfschaltung selbst anzeigt. Demnach besteht die erste Haupteigenschaft darin, die Anwesenheit von fehlerbehafteten Eingangsdaten festzustellen, während sich das zweite Hauptmerkmal aus der Fähigkeit der ei iindungsgemäßen Prüfschaltung ergibt, sich selbst während des normalen Betriebes auf Fehlerfreiheit zu prüfen. Spezielle Einrichtungen zur Kontrolle des störungsfreien Betriebes der Fehlercrkennungsschaltung werden damit überflüssig. Wird von der Prüfschaltung ein Fehler angezeigt, kann jederzei; durch Anlegen einer grantiert fehlerfreien Eingangsinformation festgestellt werden, ob der Fehler in der vorher angelegten Eingangsinformation oder der Prüfschaltung selbst lag.

Diese beiden Hauptmerkmale erfordern natürlich mehr als ein einziges Ausgangssignal der erfindungsgemäßen Prüfschaltung. Würde nur ein Ausgang existieren, so müßte er entsprechend dem ersten Merkmal den einen Wert, z. B. den Wert 1 für fehlerfreie Informationen und den entgegengesetzten Wert, den Wert 0 für fehlerbehaftete Informationen annehmen. Dann bestünde aber keine Möglichkeit mehr, eine Anzeige entsprechend dem zweiten Merkmal zu liefern, da der Prüfschaltungsausgang irrtümlicherweise in der Eins-Position verweilen könnte, ohne daß das fortgesetzte Einlesen von richtigen Dateninformationen diesen Fehler jemals aufdecken könnte.

Die Schaltkreise der Schaltungszweige der erfindungsgemäßen Fehlererkennungsschaltung sind in UND/ODER- oder ODER/UND-Konfiguration dargestellt. Durch Anwendung der allgemein bekannten logischen Transformationen können sie aber vorteilhafterweise in eine technologisch günstigere NAND- oder NOR-Logik umgewandelt werden.

Eine vorteilhafte Weiterbildung der Erfindung ist durch die Verwendung von Vergieichern gekennzeichnet, die gemäß dem Unteranspruch 2 derart eingesetzt werden, daß die Ausgangssignale von jeweils zwei Vergleichern ein UND-Glied steuern, daß über eine ODER-Schaltung einen Beitrag zu einem der Ausgangssignale liefert. Die Verwendung von Vergleichern, die nicht die exakte Gleichheit feststellen müssen, sondern nur eine größer/gleich Beziehung leststellen sollen, ergibt Vorteile gegenüber den wesentlich komplizierteren Vergleichern, die eine exakte Gleichheit feststellen müssen. Durch die im Anspruch 2 gekennzeichnete Einrichtung lassen sich auf einfache und übersichtliche Weise die beiden Ausgangssignale der Fehlererkennungsschaltung erzeugen. Die Schaltung kann noch dadurch vereinfacht werden, daß die Anzahl der Bits in den beiden Gruppen A und B jeweils einander möglichst gleich gewählt wird.

Eine eingehende Erläuterung der Vorteile und Merkmale der Erfindung ist der folgenden Beschreibung einiger Ausführungsbeispiele zu entnehmen, die anhand der Zeichnungen durchgeführt wird. In den Zeichnungen zeigt

F i g. 1 schematisch das logische und funktioneile Prinzipschaltbild einer erfindungsgemäßen und selbstprüfenden Fehlererkennungsschaltung für (k aus n)-kodiene Informationen,

Fig.2A das Schema eines logischen Schaltungsblock'- in der Form eines ODER-Schaltkreises nach UND-Kreisenzur Bestimmung der Bedingung A-j>2bei einem Satz von 4 Eingangsvariablen,

Fig. 2B das Schema eines logischen Schaltungsblocks in der Form eines UND-Schaltkreises nach ODER-Kreisen zur Bestimmung der Bedingung k_ä > 2 bei einem Satz von 4 Eingangsvariab'en,

F i g. 3 das Prinzipschaltbild einer herkömmlichen selbstprüfenden Fehlererkennungsschaltung für (zwei aus fünf)-kodierte Informationen analog dem Schaltungsaufbau nich Fig. 1,

Fig.4 das logische Schaltungsschema des e>-Ausgangs der Schaltung nach Fig. 3 gemäß einem Ausführungsbeispiel dieser Erfindung,

F i g. 5 das logische Schaltungsschema einer vollständigen selbstprüfenden Fehlererkennungsschaltung für (zwei aus fünf)-kodierte Informationen gemäß der Erfindung, indem der Ci-Ausgang nach Fig. 3 und der C2-Ausgang nach Fig. 4 unter Weglassung bestimmter redundanter logischer Schaltkreise Verwendung findet,

F i g. 6 schematisch das logische Schaltungsdiagramm einer selbstprüfenden Fehlererkennungsschaltung für (1 aus n^-kodierte Informationen,

Fig. 7 das logische Schaltungsschema für den cpAusgang einer erfindungsgemäßen selbstprüfenden Fehlererkennungsschaltung für (4 aus 8)-kodierte Informationen,

Fig.8 das logische Schaltungsschema für den cvAusgang einer erfindungsgemäßen selbstprüfenden Fehlererkennungsschaltung für (4 aus 8)-kodierte Informationen.

Wie aus den Zeichungen hervorgeht, sind die Eingänge der gezeigten Fehlererkennungsschaltung in zwei Gruppen A und B aufgeteilt. Jeder dieser Gruppen ist ein komplexer logischer Schaltkreis zur Bildung der Ausgänge C\ bzw. C₂ gemäß den folgenden logischen Schaltfunktionen zugeordnet:

- i [l^„ > ι) λ (λ,,

(nur gerade Werte für 1)

'•2 = Σ Uk₁, > /) λ <A„ > A - /Il (2)
(nur ungerade Werte für /)

A = im Kode vorgesehene Anzahl von binaren Einsen,

η = Gesamtanzahl von Bits im Kode,

k,, = Anzahl der Einsen in Gruppe A,

ki, = Anzahl der Einsen in Gruppe B,

n., = Anzahl der Bits in Gruppe A,

Pb = Anzahl der Bits in Gruppe B,

«ι ist jeweils der größere der Werte — 1 und (k-n_h),

a; ist jeweils der kleinere der Werte n., und (k + 1).

Σ = die ODER-Schaltfunktion der Termc bei Auswertung der Funktionen zwischen den Grenzen oci und Ai.

In der folgenden Beschreibung wird nun gezeigt, wie die obigen logischen Gleichungen bei der gerätetechnischen Verwirklichung der durch sie angegebenen logischen Schaltfunktionen abhängig von den jeweiligen Werten für k. n. A und B zur Erzeugung der Ausgangssignale c> und Ci ausgewertet werden. In jeder der anhand von einigen Ausführungsbeispielen beschriebenen logischen Schaltungen sind die Ausgangssignalc C₁ und C₂ zueinander komplementär, wenn sowohl die eingelesenen, zu prüfenden Kode-Informationen als auch der Betrieb der Fehlererkennungsschallung fehlerfrei sind. Tritt dagegen entweder in den Eingangsdaten oder im Betrieb der Prüfschaltung ein Fehler auf, so nehmen die Ausgangssignale einen identischen Binärwert an und dienen dann, wie nachfolgend noch näher erläutert, in dieser Form zur Anzeige eines Fehlers.

Fig. 1 zeigt, wie die Informationsbits der zu prüfenden Nachricht der Fehlererkennungsschaltung zugeführt werden. Wie ersichtlich, wird die Gesamtheit

dieser Eingangsbits ΑΊ X_n in zwei Gruppen A und B

aufgeteilt. Diese Aufteilung kann beliebig vorgenommen werden, sofern mindestens ein Bit jeder der beiden Gruppen zugeteilt wird. Aber die aus der Aufteilung sich ergebende Fehlererkennungsschaltung wird im allgemeinen einfacher, wenn die Gruppen mit annähernd derselben Anzahl von Bitstellen beaufschlagt werden. Bei Ungleichheit soll in der folgenden Beschreibung die jeweils größere Gruppe mit A bezeichnet werden. Die Zahl der Bitstellen in Gruppen A und B wird mit n,, und nt gekennzeichnet, und es gilt nach Voraussetzung allgemein

n_h = η .

lh. >

Die Prüfschaltung ist so ausgelegt, daß sie für eingelesene Kode-Informationen den einen zweistelligen Kode-Ausgang aus zwei ungleichen Bits (z. B. 10) ergibt, wenn Gruppe A eine gerade Anzahl von Einsen enthält, und den anderer. Kode-Ausgang (01) ergibt, wenn die Gruppe A eine ungerade Anzahl von Einsen enthält. Übersteigt die Anzahl der Einsen innerhalb der gesamten Nachricht die Zahl A:, so nimmt der zweistellige Ausgangswert der Prüfschaltung einen seiner möglichen Fehleranzeigewerte (z.B. 11) an. Ist die Gesamtzahl der Einsen kleiner als Ar, so entsteht der andere Fehleranzeigewert (00) am Ausgang. Die Anzahl der wirklich in den Gruppen A und B enthaltenen Einsen einer gegebenen Nachricht wird mit λ., bzw. kh bezeichnet, und es gilt für solche Kode-Informationen stets die Beziehung k^ kh-=k.

Die Erfahrung hat gezeigt, daß es leichter ist, festzustellen, daß die Anzahl von Einsen in einer gegebenen Bitgruppe größer als oder genauso groß wie ein vorgegebener Wert ist, als festzustellen, daß diese Zahl genau gleich dem vorgegebenen Wert ist. Deshalb wird die gezeigte Prüfschaltung nach der Bedingung »größer gleich« ausgelegt und nachfolgend beschrieben |ede Prüfschaltung besteht aus zwei unabhängigen komplexen logischen Schaltkreisen, von denen jede einen einzigen Ausgang besitzt. Diese Ausgänge werden mit Ci und C₂ bezeichnet. Die Schaltkreise führen die .Schaltfunktionen gemäß den unter (1) und (2) angegebe nen logischen Gleichungen aus. In diesen Gleichungen ist /ein Index, der ausgehend von Αι alle Werte ganzer Zahlen einschließlich A₂ annimmt, d.h. i=/\_u ai +

Ai+ 2 \₂-2, A₂-I, A₂. Die geraden Werte von

werden für die Bestimmung der Terme zur Bildung dei ODER-Summe für den Ausgang c\ und die ungeraden Werte von /zur Bildung der Summe für den Ausgang c verwendet. Das in den Gleichungen (1) und (2 angegebene Summenzeichen (Summe) steht dabei füi die Bildung der Disjunktion der allgemeinen Terme al* Funktion von / und zwischen den Grenzen Αι und a nach oben angeführter Definition.

Eine allgemeine schaltungsmäßige Verwirklichung dieser logischen Gleichungen ist in Fig. 1 gezeigt, die den Fall, daß «i gerade und <x₂ ungerade ist, wiedergibt Der zu prüfende Dateneingang wird in zwei Gruppen aufgeteilt und über die entsprechenden Leitungsgrup pen der Fehlererkennungsschaltung zugeführt, jedei Schaltungszweig (z.B. 10,20 und 100; 11,21 und 101) is in der Form eines Tannenbaumnetzwerkes aufgebau und stellt die schaltungstechnische Verwirklichung de; logischen Terms der Form

entsprechend den Gleichungen (1) und (2) dar. Die zwe ODER-Schaltglieder 201 und 202 führen die Summation zur Erzeugung der Ausgangssignale C\ und C₂ durch. Da Ο durch Summation der Terme für gerade /und C₂ durch Summation der Terme für ungerade /entsteht, wird das ODER-Glied 201, z. B. von den Ausgängen des ersten dritten, fünften Schaltungszweiges gespeist, während das ODER-Glied 202 mit den Ausgängen der übrigen Schaltungszweige verbunden ist. Ist «i ungerade, so führen die Ausgänge des ersten, dritten, fünften Schaltungszweiges zum Gatter 202 anstatt zum Gattei 201, während bei geradem tx₂ der letzte Schaltungszweig am Gatter 201 anstatt am Gatter 202 endet.

Ist / <0, so ist der binäre Wert des Termes f/c.,>/ immer »1«, und es ist nicht erforderlich, in der Schaltungsanordnung nach Fig. 1 die entsprechende Schaltfunktion vorzusehen. Das gleiche gilt unter der Bedingung (k-i>rib) für den Term (kb^ [Am]), da ir diesem Fall stets der Binärwert »0« entsteht.

Das nach der Prüfmethode »größer als oder ebenso groß wie« entworfene logische Netzwerk kann schaltungsmäßig entweder durch eine UND/ODER oder eine ODER/UND-Konfiguration ausgeführt wer den. Um den Term (k_B>i) durch einen UND/ODER Schaltkreis zu verwirklichen, sind, wenn ι Bits von n. möglichen Bitstellen in der Gruppe A vorhanden sind.

"J i!(n„ - ι)!

Eingangsleitungen zu der UND-Gatter-Stufe vorzusehen, während jedes Gatter für den Empfang einet besonderen Termkombination /Eingänge besitzt. Diese f"°) UND-Glieder werden dann durch das nachfol gendc ODER-Glied zusammengefaßt, welches den Term (k.,> i) bildet. Um dagegen diesen Term (k.,>i]

durch eine ODER/UND-Konfiguration zu verwirklichen, wird jede mögliche Kombination von (n„+\ — i) Bits aus den n₃ möglichen Bitstellen der Gruppe A genommen und als Eingänge für

ODER-Glieder verwendet, wobei jedes ODER-Glied /?., + 1 -/Eingänge für den Empfang der entsprechenden to Kombination besitzt. Die Ausgänge dieser ODER-Glieder werden dann von einem UND-Glied zusammengefaßt. Besteht z. B. A aus den Bitstellen ΛΊ, -Y₂, Xj, Xn und ist n_a = 4 und /=2, so zeigt die Fig. 2A die UND/ODER-Schaltung für den Kern (k_;l>2). Die is ⁼(2)⁼k ^möglichen Kombinationen von zwei

Bitstellen der Gruppe A bilden die Eingänge zu den 6 UND-Schaltgliedern. Diese werden im nachfolgenden ODER-Glied zusammengefaßt. Entsprechendes gilt für die Implementierung durch einen ODER/UND-Schaltkreis, der

ODER-Glieder mit jeweils einem von vier Eingängen entsprechend den vier möglichen Kombinationen von drei Variablen der Gruppe A verwendet. Für den Spezialfall i=n_d schmilzt der Schaltkreis zu einem einzigen UND-Schaltglied und für den Fall /= 1 zu einem einzigen ODER-Schaltglied zusammen.

Unter bestimmten Voraussetzungen ergibt die Verwirklichung der Ausgänge c\ und Ci durch die Schaltungszweigkonfiguration entsprechend den Gleichungen (1) und (2) nicht die gewünschte erfindungsgemäße selbstprüfende Fehlererkennungsschaltung. Diese Situation tritt dann ein. wenn /7i,>A(oder nt,> k)und es folglich nötig ist, (k_a>k+\) auszuführen. Der Schaltungszweig, der diesen Term verwirklicht, bleibt von Kode-Informationen ungeprüft. Jedoch tritt in diesem Fall immer der Term (k_a>k+ 1) in Verbindung mit dem Term

(A₁₁ > A - 1) λ (k_h > I)

auf. Das Prüfen der Fehlererkennungsschaltung durch Einlesen von Kode-Informationen wird durchgeführt, indem die Schaltungszweige gemäß diesen beiden Termen verschmolzen werden, was der nachstehenden Umwandlung des gegebenen Ausdrucks (4) in den ntuen Ausdruck (5) entspricht.

[*:„ > k + 1] ν [(A₁₁ > A: - I) λ (A„ > I)] . (4) [k„ k - 1] λ [(K > A: + 1) ν (K > I)] . (5)

der rechte Teil dieses Ausdrucks (5) kann in einer durch Kode-Informationen geprüften Form verwirklicht werden, indem die ODER/UND-Version für den Term (k,>k+1) verwendet wird und alie Bits der Gruppe B jedem ODER-Schaitglied dieses Schaltkreises zugeführt werden. Dann wird auch (k.> k-1) in der ODER/UND-Form atisgeführt und die beiden Schaltkreise gemäß dem Ausdruck (5) über ein UND-Glied zusammengeschaltet

Schwierigkeiten bezüglich der Prüfbarkeit der Fehlererkennungsschaltung können auch dann entstehen, wenn k> n/2 ist. In diesem Fall ist es aber möglich, die Prüfschaltung selbstprüfbar zu machen, indem nach den oben beschriebenen Verfahren vorgegangen und dabe lediglich £ durch (n-k)erselzx wird. Nach dem Entwur: des resultierenden, vollständigen Schaltkreises wire dann nur sein logisches Komplement genommen.

Zur näheren Erläuterung der für den Aufbau einei erfindungsgemäßen Fehlererkennungsschaltung für (I aus 77/kodierte Informationen verwendeten Schaltungsregeln wird im folgenden ein Beispiel behandelt, das die mögliche Reduzierung der Schaltung aufzeigt, die für jeden k aus n/Kode zu erhalten ist.

Gegeben sei ein (2 aus 5)-Kode mit A=[X_x, X₂, X] und B=\X_t, Xi]. Daraus ergeben sich folgende Parameter:

H=D

n„ = J

X, =0

k = 2 n„ = 2 x₂ = 3

Durch Einsetzen erhält man folgende Terme aus der Gleichungen 1 und 2:

ί = λ, = 0(A₁₁ >0) a(A„>2) = (A₁, > 2),

' = 1 (A₁, > 1) λ (K > 1) = (K > 1) ^Λ (K > 1) ■

}ο Der erste Term und die letzten zwei Terme sine reduziert, da die Ausdrücke mit Zahlen kleiner als odei gleich Null immer richtig sind und deshalb eine binäre 1 ergeben. Die Gleichung 2 ergibt den Ausgang C\ al« ODER-Funktion der Terme für ein gerades /:

c, = VK > 2] ν [K > 2] .

Ähnlich ergibt die Gleichung 3 den Ausgang ei als ODER-Funktion der Kerne für ein ungerades /:

C₂ = [(*„ > D λ (A₁, > I)] ν ΓΑ > 3].

Ausgehend von den Prinzipien der Fig. 1 werder diese beiden Gleichungen in der F i g. 3 schaltungsmäßig

4s ausgeführt. Für ein /=0,3 ist die »größer als oder ebensc groß wie« -Funktion als ODER/UND-Schaltkreis und für ein /=1,2 als UND/ODER-Schaltkreis verwirklicht Zu bemerken ist dazu, daß die Bedingungen k_a >0, kb>i und /cfc>-1 nicht ausgeführt sind, da sie immer der

■,o Wert 1 annehmen.

Bei der Betrachtung der Verwirklichung des Ausgangs C2 wird klar, daß für den Fall /=3 der vorhei erwähnte Spezialfall k,>k+\ oder k. > 3 auftritt. Das UND-Glied, das den Term k_t>3 erzeugt, kann niemals geprüft werden, da es in der 0-Position verweilt Dei Grund dafür ist daß keine Kode-Information drei Einsen beinhaltet was die notwendige Bedingung für die Erkennung dieses Fehlers wäre. Außerdem tritt bei der Verwirklichung des ft-Ausganges die Form

(K > i) λ (K > i)

auf, deren Lösung die Verwirklichung der Gleichung 5
fs [K > 1] a (K > 3) ν (K > D]

notwendig macht. Dabei wird die ODER/UND-Konfiguration für Jt.£ 3 mit einem B-[Xa, X₅) verwendet und

dieser Schaltungsbaum aus 3 ODER-Gliedern nachfolgend mit der k_ä> 1-Bedingung UND-geschaltet, was F i g. 4 zeigt.

Nachdem die schaltungstechnische Ausführung des Ci-Ausganges gemäß Fig.3 und des C2-Ausganges gemäß F i g. 4 vollzogen und durch Entfernen redundanter Schaltglieder, wie etwa solcher mit einem einzigen Eingang oder UND-UND-Folgen optimiert ist, kann die vollständige Fehlererkennungsschaltung nach Fig. 5 aufgebaut werden. Es ist leicht zu zeigen, daß die 10-Kode-lnformationen entsprechend dem 2 aus 5-Kode diese Fehlererkennungsschaltung vollkommen auf Fehler prüfen, welche sich aus dem Verweilen irgendeiner Leitung im 0- bzw. 1-Zustand ergeben. Außerdem werden viele andere gewöhnlich auftretende Fehler getestet.

Als Beispiel wird ein Kode gemäß Jt= I angeführt, da in diesem Fall des (1 aus /j^-Kodes die Schaltkreise ziemlich einheitlich ausfallen. Ein (1 aus n/Kode wird z. B. als Ausgang irgendeines Adressendekoders und an vielen anderen Stellen eines Computersystems verwendet. Es sei:

A = [X₁ X_m\ und B=[X_m+ , Xn] ■

Es ist üblich (aber nicht notwendig), m nahezu gleich n/2 zu machen und so für die Schaltglieder zur Ausführung der ei- und cj-Ausgänge nahezu die gleiche Anzahl von Eingängen vorzusehen. Die sich daraus ableitende Fehlererkennungsschaltung ist in F i g. 6 dargestellt.

Allgemein ist jedes/,definiert als

_yi = vXj = X₁V · · · vX₍_, ν Α",- + , ν ■ ·· vA'„,
(ι Φ i) Ο' = 1 n) (6)

Der Schaltkreis nach F i g. 6 prüft sich folgendermaßen selbst:

1. Ki steht bei 1 wird geprüft durch die Kode-Information mit X₁= 1.

2. Yi, 1 im steht bei 0 wird geprüft durch (n-m) Kode-Informationen mit einer »1« in der Gruppe B.

3. Y_h m+\ in steht bei 0 wird getestet durch m Kode-Informationen mit einer »1« in der Gruppe

ίο A.

4. Ci steht bei 1 (oder ο steht bei O) wird getestet durch (n-m) Kode-Informationen mit einer »1« in Gruppe B.

5. Ci steht bei 0 (oder α steht bei 1) wird getestet durch ii m Kode-Informationen mit einer »1« in Gruppe A.

Wenn ein K,-ODER-Glied nicht geprüft ist, hat sein Ausgang keinen Einfluß auf den Ausgang der Prüfschaltung. Dazu ist zu bemerken, daß die ODER/UND-Konfiguration lediglich eine von vielen Möglichkeiten zur Verwirklichung der Funktionen C] und ο darstellt. Die ODER-und UND-Schaltglieder können z. B. durch die technologisch vorteilhafteren NOR-Schaltglieder ersetzt werden, ohne daß die Eingänge und Zwischenverbindungen geändert werden müßten. Die daraus sich ergebende Schaltung hat die gleichen Eigenschaften wie die im erfindungsgemäßen Ausführungsbeispiel beschriebenen.

Ein weiteres Beispiel zur Erläuterung der Erfindung

so benützt den (4 aus 8)- Kode, woraus sich folgende Parameter ergeben:

Informationsbits X₁, X₂. X,. X₄. X₅, X_n. X₇. X₈
Gruppe A = X₁. X₂. .Y₅, X₄

während ei und Oi sich ergeben zu

C₁= λ Y₁= Y_{n + 1} λ y_m+, λ ··■ λ ν,,, (7)

(ι = (m + 1) bis n)

Cl = A Y₁ = Y₁ Λ Y₂ Λ ■ ■ ■ Λ V_n, . (8)

(ι = 1 bis m) (m > 1) ₄i

Der richtig funktionierende Schaltkreis nach F i g. 6 hat dann folgende Ausgänge:

Ausgang Ursache

»00« —Fehlerbedingung, wenn alle X₁ eine »0«

enthalten
»10« —Kode-Information, wenn eine »1« in der

Gruppe A aüfiriil;2
»01« —Kode-Information, wenn eine »1« in

Gruppe B auftritt
»11« —Fehlerbedingung, wenn mehr als ein Xi

eine »!«enthält

Gruppe S =	X5. X6. X7. X8
k =	4
"a =	4
	4
	0
	4

Durch Einsetzen obiger Parameter in die Gleichungen 1 und 2 ergeben sich für die Ausgänge ei und es folgende logische Gleichungen, deren schaltungstechnisehe Verwirklichung in den F i g. 7 und 8 dargestellt ist:

'Ί = [(*„ > 0) λ [k„ > 4)] ν [(ic. > 2) λ [k„ > 2)]
ν [(fc_u > 4) λ (k_h > )] (9)

= Kk₁, > 4) ν (fc. > 2) λ (k_h > 2)] ν (k_a > 4),

= [(*„ 2!)A(t,>3)]v

> 3) ν (A₁, > I)]. (10)

Hierzu 6 Blatt Zeichnungen

Claims (2)

Patentansprüche:

1. Selbstprüfende Fehlererkennungsschaltung für (k aus fl/codierte binäre Informationen mit η in zwei sich nicht überlappende Gruppen aufgeteilten s Schaltungseingängen für die information, gekennzeichnet durch eine erste logische Schaltung, die ein Ausgangssignal (c\) mit einem ersten Wert erzeugt wenn die Gesamtzahl der Einsen in beiden Gruppen (A, S^ zusammen größer ι ο oder gleich k ist, oder wenn diese Ge«amtanzahl gleich k und die Anzahl der Einsen in der ersten Gruppe ^ungerade ist, wobei das Ausgangssignal andernfalls den zweiten Wert annimmt, durch eine zweite logische Schaltung, die ein Ausgangssignal is (C₂) mit einem ersten Wert erzeugt, wenn die Gesamtzahl der Einsen in beiden Gruppen zusammen größer oder gleich k ist, oder wenn diese Gesamtanzahl gleich k und die Zahl der Einsen in der ersten Gruppe (A) gerade ist, wobei andernfalls das Ausgangssignal den anderen binären Wert annimmt, derart, daß das Ausgangssignalpaar (c\. C₂) aus komplementären Binärwerten besteht, wenn die Eingangsinformation genau k binäre Einsen enthält und die Fehlererkennungsschaltung korrekt arbeitet :s und daß das Ausgangssignalpaar aus gleichen Binärwerten besteht, wenn die Eingangsinformation fehlerhaft ist (Anzahl der Einsen ungleich k) und/oder die Fehlererkennungsschaltung fehlerhaft arbeitet.

2. Fehlererkennungsschaltung nach Anspruch I, dadurch gekennzeichnet, daß die beiden Ausgangssignal (Cu C₂) von je einem ODER-Glied (201, 202) folgendermaßen erzeugt werden:

Die Eingänge des einen ODER-Gliedes (201) sind vs mit den Ausgängen von UND-Gliedern (100, 102, 104) verbunden; die beiden Eingänge dieser UND-Glieder sind mit den Ausgängen je eines Vergleichers (10, 20; 12, 22; 14, 24) verbunden; die Vergleicher vergleichen jeweils die folgenden 4η Größen: