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DE19954344A1 - MOS transistor for driver circuit - Google Patents

MOS transistor for driver circuit

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Publication number
DE19954344A1
DE19954344A1 DE19954344A DE19954344A DE19954344A1 DE 19954344 A1 DE19954344 A1 DE 19954344A1 DE 19954344 A DE19954344 A DE 19954344A DE 19954344 A DE19954344 A DE 19954344A DE 19954344 A1 DE19954344 A1 DE 19954344A1
Authority
DE
Germany
Prior art keywords
mos transistor
current
region
limiting element
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19954344A
Other languages
German (de)
Inventor
Dietrich Bonart
Christoph Werner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE19954344A priority Critical patent/DE19954344A1/en
Priority to JP2000341004A priority patent/JP2001177094A/en
Priority to TW089123807A priority patent/TW498551B/en
Priority to KR1020000066947A priority patent/KR20010051625A/en
Publication of DE19954344A1 publication Critical patent/DE19954344A1/en
Pending legal-status Critical Current

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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

The MOS transistor includes a current limiting element arranged between a source and a drain region, adjacent to a gate dielectric and a channel region of the MOS transistor. The current limiting element extends in part to such a distance from the gate electrode that no inversion layer is developed at this part when the gate electrode is driven. The current limiting element reduces the current through the MOS transistor mainly only when there is a small voltage drop.

Description

Die Erfindung betrifft einen MOS-Transistor und eine Treiber­ schaltung mit einem solchen MOS-Transistor.The invention relates to a MOS transistor and a driver circuit with such a MOS transistor.

Ein MOS-Transistor wird beispielsweise in S. M. Sze "Semicon­ ductor Devices, Physics and Technology" John Wiley (1985), 200 bis 215, beschrieben. Der MOS-Transistor weist ein Source-Gebiet und ein Drain-Gebiet in einem Substrat aus Silizium auf, die n-dotiert sind und an eine Oberfläche des Substrats angrenzen. Zwischen dem Source-Gebiet und dem Drain-Gebiet ist ein Kanalgebiet angeordnet, das p-dotiert ist. Auf einer Fläche des Kanalgebiets ist ein Gatedielektri­ kum, und darüber ist eine Gateelektrode angeordnet. An das Source-Gebiet wird Null Volt angelegt.A MOS transistor is described, for example, in SM Sze "Semicon ductor Devices, Physics and Technology" John Wiley ( 1985 ), 200 to 215. The MOS transistor has a source region and a drain region in a substrate made of silicon, which are n-doped and adjoin a surface of the substrate. A channel region, which is p-doped, is arranged between the source region and the drain region. There is a gate dielectric on one surface of the channel region and a gate electrode is arranged above it. Zero volts is applied to the source area.

Überschreitet eine Spannung an der Gateelektrode die Einsatz­ spannung des MOS-Transistors, so bildet sich bei einem Span­ nungsabfall zwischen dem Drain-Gebiet und dem Source-Gebiet an der Fläche des Kanalgebiets eine Inversionsschicht im Kanalgebiet aus, in der die Konzentration an Elektronen grö­ ßer ist als die Konzentration an Löchern. Die Einsatzspannung ist umso größer, je dicker das Gatedielektrikum ist, je höher die Dielektrizitätskonstante des Gatedielektrikums ist und je höher die Konzentration an p-dotierenden Ionen im Kanalgebiet ist. Die Elektronen fließen vom Source-Gebiet zum Drain- Gebiet innerhalb der Inversionsschicht.If a voltage at the gate electrode exceeds the insert voltage of the MOS transistor, so is formed in a chip voltage drop between the drain region and the source region an inversion layer on the surface of the channel area Channel area in which the concentration of electrons increases is greater than the concentration of holes. The operational tension is the larger, the thicker the gate dielectric, the higher the dielectric constant of the gate dielectric is and ever higher the concentration of p-doping ions in the channel area is. The electrons flow from the source area to the drain Area within the inversion layer.

Die Inversionsschicht bildet einen Widerstand, so daß die Stromstärke durch den MOS-Transistor proportional zur Span­ nung am Drain-Gebiet ist. Die maximale Dicke der Inversions­ schicht ist umso größer je dünner das Gatedielektrikum ist und je höher ein Spannungsabfall zwischen der Gateelektrode und dem Source-Gebiet ist. Ferner hängt die maximale Dicke der Inversionsschicht von der Dotierstoffkonzentration des Kanalgebiets und von der Dielektrizitätskonstanten des Gate­ dielektrikums ab. Die Stromstärke ist umso größer, je größer die Kanalweite des MOS-Transistors, das heißt eine zum Strom­ fluß senkrechte Abmessung des Kanalgebiets, die in einer zur Fläche des Kanalgebiets parallelen Ebenen liegt, ist.The inversion layer forms a resistance, so that the Current through the MOS transistor proportional to the span at the drain area. The maximum thickness of the inversions layer is the larger the thinner the gate dielectric is and the higher a voltage drop between the gate electrode and the source area. The maximum thickness also depends  the inversion layer from the dopant concentration of the Channel area and the dielectric constant of the gate dielectric. The greater the current, the greater the greater the channel width of the MOS transistor, that is one to the current river vertical dimension of the canal area, which in a to Area of the channel area is parallel planes.

Erreicht die Spannung am Drain-Gebiet eine Sättigungsspan­ nung, so ist die Dicke der Inversionsschicht am Drain-Gebiet gleich Null. Die Dicke der Inversionsschicht nimmt vom Sour­ ce-Gebiet bis zum Drain-Gebiet kontinuierlich ab. Ein räumli­ cher Punkt, bei dem die Dicke der Inversionsschicht Null be­ trägt, heißt Pinch-off-Punkt. Wird die Spannung am Drain- Gebiet weiter erhöht, so verschiebt sich der Pinch-off-Punkt in Richtung des Source-Gebiets. Ab dem Pinch-off-Punkt werden die Elektronen in das Kanalgebiet injiziert und gelangen von dort mittels Diffusion zum Drain-Gebiet. Die Stromstärke nimmt bei einer Erhöhung der Spannung am Drain-Gebiet jen­ seits der Sättigungsspannung nicht weiter zu.If the voltage at the drain area reaches a saturation span the thickness of the inversion layer at the drain region equals zero. The thickness of the inversion layer decreases from the sour ce area continuously down to the drain area. A spatial where the thickness of the inversion layer is zero is called a pinch-off point. If the tension on the drain If the area increases further, the pinch-off point shifts towards the source area. Be from the pinch-off point the electrons are injected into the channel area and get from there by means of diffusion to the drain area. The current decreases with an increase in the voltage at the drain region on the part of the saturation voltage.

Eine Treiberschaltung zur Auffrischung von digitalen Signalen besteht in der Regel aus einem Inverter. Der Inverter weist einen p-Kanal-Transistor und einen n-Kanal-Transistor auf, deren Gateelektroden mit einem Eingangsanschluß verbunden sind. Der p-Kanal-Transistor ist zwischen einem High-Anschluß und einem Ausgangsanschluß geschaltet. Der n-Kanal-Transistor ist zwischen einem Ausgangsanschluß und einem Low-Anschluß geschaltet. Liegt am Ausgangsanschluß zum Beispiel Null Volt an und wird der Eingangsanschluß mit Null Volt beaufschlagt, so sperrt der n-Kanal-Transistor und leitet der p-Kanal- Transistor. Liegt am Low-Anschluß Null Volt an und am High- Anschluß eine positive Betriebsspannung, so erhöht sich die Spannung am Ausgangsanschluß, bis sie im wesentlichen die Be­ triebsspannung erreicht. Der zeitliche Verlauf der Erhöhung hängt von der Strom-Spannungs-Kennlinie des p-Kanal- Transistors ab.A driver circuit for refreshing digital signals usually consists of an inverter. The inverter points a p-channel transistor and an n-channel transistor, whose gate electrodes are connected to an input terminal are. The p-channel transistor is between a high connection and an output connection. The n-channel transistor is between an output connector and a low connector switched. For example, there is zero volts at the output connection and the input connection is charged with zero volts, the n-channel transistor blocks and the p-channel conducts Transistor. Is zero volts at the low connection and at the high Connection of a positive operating voltage increases the Voltage at the output terminal until it is essentially the loading drive voltage reached. The time course of the increase depends on the current-voltage characteristic of the p-channel Transistor.

Der Erfindung liegt die Aufgabe zugrunde, einen weiteren MOS- Transistor anzugeben. Ferner soll eine Treiberschaltung mit einem solchen MOS-Transistor angegeben werden.The invention is based on the object of a further MOS Specify transistor. A driver circuit is also intended to be used Such a MOS transistor can be specified.

Die Aufgabe wird gelöst durch einen MOS-Transistor mit einem Source-Gebiet und einem Drain-Gebiet, die von einem ersten Leitfähigkeitstyp dotiert sind. Der MOS-Transistor weist ein zusammenhängendes Kanalgebiet auf, das zwischen dem Source- Gebiet und dem Drain-Gebiet angeordnet ist und an das Source- Gebiet und das Drain-Gebiet angrenzt. Mindestens auf einer Fläche des Kanalgebiets ist ein Gatedielektrikum angeordnet. Eine Gateelektrode grenzt an das Gatedielektrikum an. Der MOS-Transistor weist ein strombegrenzendes Element auf, das zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist und an das Gatedielektrikum und an das Kanalgebiet an­ grenzt. Das strombegrenzende Element erstreckt sich mit einem Teil bis zu einem solchen Abstand von der Gateelektrode, daß sich bei der Ansteuerung der Gateelektrode an diesem Teil keine Inversionsschicht ausbildet. Das strombegrenzende Ele­ ment ist derart ausgestaltet, daß zumindest ein Teil der La­ dungsträger, die bei geeigneter Ansteuerung der Gateelektrode vom Source-Gebiet zum Dram-Gebiet fließen, einen Teil des Kanalgebiets im Bereich des Teils des strombegrenzenden Ele­ ments, an dem sich keine Inversionsschicht ausbildet, durch­ queren.The problem is solved by a MOS transistor with a Source area and a drain area by a first Conductivity type are doped. The MOS transistor has one contiguous channel area between the source Area and the drain area is arranged and connected to the source Area and the drain area adjacent. At least on one A gate dielectric is arranged on the surface of the channel region. A gate electrode is adjacent to the gate dielectric. The MOS transistor has a current limiting element that arranged between the source region and the drain region and to the gate dielectric and the channel area borders. The current limiting element extends with one Part up to such a distance from the gate electrode that this gate when driving the gate electrode no inversion layer forms. The current limiting Ele ment is designed such that at least part of the La manure carrier, with suitable control of the gate electrode flow from the source area to the dram area, part of the Channel area in the area of the part of the current-limiting Ele elements on which no inversion layer forms cross.

Da sich an diesem Teil des strombegrenzenden Elements keine Inversionsschicht ausbildet, durchqueren die Ladungsträger den angrenzenden Bereich des Kanalgebiets mittels Injektion in das Kanalgebiet und Diffusion durch das Kanalgebiet. Im Vergleich zu einem MOS-Transistor ohne strombegrenzendem Ele­ ment weist der erfindungsgemäße MOS-Transistor aufgrund des Teils des strombegrenzenden Elements weniger Fläche auf, an dem sich eine Inversionsschicht ausbilden kann. Solange ein Spannungsabfall zwischen dem Drain-Gebiet und dem Source- Gebiet so klein ist, daß der Pinch-off-Punkt bei Fehlen des strombegrenzenden Elements (- es handelt sich also um einen hypothetischen Pinch-off-Punkt -) zwischen dem strombegren­ zenden Element und dem Drain-Gebiet wäre, stellt das strombe­ grenzende Element eine Barriere für die Ladungsträger dar, die nur mittels Diffusion überwunden werden kann. Im Ver­ gleich zu einem MOS-Transistor ohne strombegrenzendem Element ist für solche Spannungsabfälle der Strom durch den Transi­ stor wesentlich kleiner.Since none of this part of the current-limiting element Forms inversion layer, cross the charge carriers the adjacent area of the canal area by injection into the channel area and diffusion through the channel area. in the Comparison to a MOS transistor without current-limiting ele ment has the inventive MOS transistor due to the Part of the current-limiting element on less area which an inversion layer can form. As long as one Voltage drop between the drain area and the source Area is so small that the pinch-off point in the absence of the current limiting element (- it is therefore a  hypothetical pinch-off point -) between the current limit element and the drain area, that represents the current bordering element represents a barrier for the charge carriers, which can only be overcome by diffusion. In Ver equal to a MOS transistor without a current-limiting element is the current through the transi for such voltage drops stor much smaller.

Ist der Spannungsabfall zwischen dem Drain-Gebiet und dem Source-Gebiet jedoch so groß, daß der Pinch-off-Punkt zwi­ schen dem strombegrenzenden Element und dem Source-Gebiet ist, so werden die Ladungsträger bereits vor Erreichen des strombegrenzenden Elements durch Injektion von der Inver­ sionsschicht aus injiziert. Da ab dem Pinch-off-Punkt die La­ dungsträger mittels Diffusion zum Drain-Gebiet gelangen, stellt das strombegrenzende Element für solche Spannungsab­ fälle kaum ein Hindernis für die Ladungsträger dar. Die Ver­ ringerung des Stroms im Vergleich zu einem MOS-Transistor oh­ ne strombegrenzendem Element ist bei solchen Spannungsabfäl­ len gering.Is the voltage drop between the drain area and the However, the source area is so large that the pinch-off point between between the current limiting element and the source region is, the charge carriers are already before reaching the current limiting element by injection from the Inver sion layer injected. Since the La manure carriers reach the drain area by means of diffusion, represents the current limiting element for such voltages are hardly an obstacle for the load carriers reduction in current compared to a MOS transistor oh ne current limiting element is in such voltage drop len low.

Der beschriebene physikalische Effekt des unterschiedlichen Einflusses des strombegrenzenden Elements auf den Strom in Abhängigkeit vom Spannungsabfall zwischen dem Drain-Gebiet und dem Source-Gebiet läßt sich auch folgendermaßen erklären: Für jeden Spannungsabfall können Elektronen thermisch von der Inversionsschicht in den Bereich des Teils des strombegren­ zenden Elements, an dem sich keine Inversionsschicht ausbil­ det, injiziert werden und anschließend zum Drain-Gebiet drif­ ten. Der dadurch erzeugte thermische Strom ist für kleine Spannungsabfälle sehr klein und liegt erheblich unter dem Strom, den der MOS-Transistor ohne strombegrenzendem Element führen würde. Bei hohen Spannungsabfällen innerhalb des Kanalgebiets kommt es jedoch zu einer starken Erwärmung der thermisch injizierten Elektronen beim Durchlaufen des zugehö­ rigen elektrischen Feldes. Diese Erwärmung führt zu einer verstärkten thermischen Injektion von Elektronen in den Bereich des Teils des strombegrenzenden Elements, an dem sich keine Inversionsschicht ausbildet. Es entsteht eine Rückkopp­ lung, da aufgrund der Erwärmung der Strom verstärkt wird, was wiederum eine weitere Temperaturerhöhung zur Folge hat, so daß der Strom noch weiter verstärkt wird u. s. w. Bei hohen Spannungsabfällen stellt das strombegrenzende Element folg­ lich kaum ein Hindernis dar. Da sich der für den Rückkopp­ lungseffekt erforderliche Spannungsabfall auf den Spannungs­ unterschied zwischen dem strombegrenzenden Element und dem Drain-Gebiet bezieht und dieser wiederum von Abmessungen und der Position des strombegrenzenden Elements abhängt, kann die Größe des für den Rückkopplungseffekt erforderlichen Span­ nungsabfalls nach Wunsch angepaßt werden.The described physical effect of the different Influence of the current limiting element on the current in Dependence on the voltage drop between the drain area and the source area can also be explained as follows: For each voltage drop, electrons can be thermally removed from the Inversion layer in the area of the part of the current limit element, on which no inversion layer forms Det, injected and then drif to the drain area The resulting thermal current is for small Voltage drops very small and is significantly below that Current that the MOS transistor has no current-limiting element would lead. With high voltage drops within the However, there is a strong warming of the canal area thermally injected electrons as they pass through the electric field. This warming leads to a enhanced thermal injection of electrons into the area  the part of the current limiting element on which no inversion layer forms. A feedback is created lung, because due to the heating the electricity is amplified what in turn leads to a further increase in temperature, so that the current is further increased u. s. w. At high The current-limiting element follows voltage drops barely an obstacle. Since it is for the feedback required voltage drop on the voltage difference between the current limiting element and the Drain area and this in turn by dimensions and depends on the position of the current-limiting element, the Size of the span required for the feedback effect waste can be adjusted as desired.

Die Strom-Spannungs-Kennlinie des erfindungsgemäßen MOS- Transistors, d. h. die Abhängigkeit des Stroms durch den Tran­ sistor in Abhängigkeit von Spannungsabfall zwischen dem Sour­ ce-Gebiet und dem Drain-Gebiet, weicht von Strom-Spannungs- Kennlinien der MOS-Transistoren des Standes der Technik ab. Insbesondere ist, wie oben erläutert, der Strom bei kleinen Spannungsabfällen besonders gering.The current-voltage characteristic of the MOS- Transistor, i. H. the dependence of the current through the Tran sistor depending on the voltage drop between the sour ce area and the drain area, deviates from current-voltage Characteristic curves of the MOS transistors of the prior art. In particular, as explained above, the current is small Voltage drops particularly low.

Im folgenden wird der kleinste Spannungsabfall zwischen Drain-Gebiet und Source-Gebiet, ab dem der Pinch-off-Punkt zwischen dem strombegrenzenden Element und dem Source-Gebiet liegt, als Umschaltspannung bezeichnet.In the following the smallest voltage drop between Drain area and source area from which the pinch-off point between the current limiting element and the source region is referred to as the switching voltage.

Um einen möglichst großen Unterschied der Stromstärke ober­ halb der Umschaltspannung und unterhalb der Umschaltspannung zu erzielen, ist es vorteilhaft, das strombegrenzende Element derart auszugestalten, daß im wesentlichen alle Ladungsträ­ ger, die vom Source-Gebiet zum Drain-Gebiet fließen, an dem Teil des strombegrenzenden Elements, an dem sich keine Inver­ sionsschicht ausbildet, vorbeifließen müssen. Die Ladungsträ­ ger müssen also in jedem Fall die Inversionsschicht verlas­ sen, um zum Drain-Gebiet zu gelangen, da sie an dem Teil des strombegrenzenden Elements, an dem sich keine Inversionsschicht ausbildet, vorbeifließen. Für Spannungsabfälle unter­ halb der Umschaltspannung ist der Strom durch den Transistor folglich besonders klein, da die Inversionsschicht entlang der gesamten Kanalweite durch das strombegrenzende Element unterbrochen wird, und der (hypothetische) Pinch-off-Punkt bei Fehlen des strombegrenzenden Elements zwischen dem strom­ begrenzenden Element und dem Drain-Gebiet wäre.To make the greatest possible difference in the current strength above half the switching voltage and below the switching voltage to achieve, it is advantageous to use the current limiting element in such a way that essentially all charge carriers which flow from the source region to the drain region at which Part of the current-limiting element on which no invers formation layer, must flow past. The cargo carrier ger must read out the inversion layer in any case to get to the drain area because they are on the part of the current-limiting element on which there is no inversion layer  trains to flow past. For voltage drops below the current through the transistor is half the switching voltage consequently particularly small since the inversion layer is along the entire channel width through the current-limiting element is interrupted, and the (hypothetical) pinch-off point in the absence of the current limiting element between the current limiting element and the drain area would be.

Damit sich die Strom-Spannungs-Kennlinie bei der Um­ schaltspannung möglichst abrupt ändert, ist es vorteilhaft, wenn die Pinch-off-Punkte entlang der gesamten Kanalweite bei Überschreiten der Umschaltspannung zugleich aus dem strombe­ grenzenden Element in das Kanalgebiet treten. Beispielsweise ist eine Grenzfläche zwischen dem strombegrenzenden Element und dem Kanalgebiet parallel zu einer Grenzfläche zwischen dem Source-Gebiet und dem Kanalgebiet. Eine Grenzlinie, die durch das Gatedielektrikum, das strombegrenzende Element und das Kanalgebiet gebildet wird, ist parallel zu einer Grenzli­ nie, die durch das Source-Gebiet, das Gatedielektrikum und das Kanalgebiet gebildet wird. Das strombegrenzende Element weist einen homogenen Abstand zum Source-Gebiet entlang der gesamten Kanalweite auf.So that the current-voltage characteristic curve at Um switching voltage changes as abruptly as possible, it is advantageous when the pinch-off points along the entire channel width Exceeding the switching voltage from the current at the same time bordering element in the channel area. For example is an interface between the current limiting element and the channel area parallel to an interface between the source area and the channel area. A boundary line that through the gate dielectric, the current limiting element and the canal area is formed is parallel to a Grenzli never that by the source area, the gate dielectric and the channel area is formed. The current limiting element has a homogeneous distance to the source region along the entire channel width.

Je größer der Abstand des Teils des strombegrenzenden Ele­ ments von der Gateelektrode ist, umso schwieriger ist es für die Ladungsträger diese Barriere zu überwinden und umso klei­ ner ist der Strom durch den Transistor bei Spannungsabfällen unterhalb der Umschaltspannung.The larger the distance of the part of the current-limiting ele is from the gate electrode, the more difficult it is for the charge carriers overcome this barrier and are all the more small ner is the current through the transistor in the event of voltage drops below the switching voltage.

Der Abstand des Teils des strombegrenzenden Elements von der Gateelektrode beträgt zum Beispiel zwischen 2 nm und 20 nm, wenn für den Spannungsabfall zwischen der Gateelektrode und dem Source-Gebiet ein Wert zwischen 1 Volt und 2 Volt vorgese­ hen ist, eine Dicke des Gatedielektrikums zwischen 1 nm und 5 nm liegt, das Gatedielektrikum und das strombegrenzende Ele­ ment aus demselben Material bestehen und eine Dotierstoffkon­ zentration des Kanalgebiets, das von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert ist, zwischen 1018 und 1019 cm-3 beträgt.The distance of the part of the current-limiting element from the gate electrode is, for example, between 2 nm and 20 nm, if a value between 1 volt and 2 volts is provided for the voltage drop between the gate electrode and the source region, a thickness of the gate dielectric between 1 nm and 5 nm, the gate dielectric and the current-limiting element are made of the same material and a dopant concentration of the channel region doped by a second conductivity type opposite to the first conductivity type is between 10 18 and 10 19 cm -3 .

Die Umschaltspannung ist umso größer, je größer eine Teil­ strecke im Bereich des Teils des strombegrenzenden Elements, die die Ladungsträger beim Fließen zurücklegen, im Vergleich zu einer Gesamtstrecke zwischen dem Source-Gebiet und dem Drain-Gebiet ist, die die Ladungsträger beim Fließen vom Source-Gebiet zum Drain-Gebiet zurücklegen. Die Teilstrecke ist beispielsweise zwischen 5 und 50 mal kleiner als die Ge­ samtstrecke.The larger the part, the greater the switching voltage stretch in the area of the part of the current-limiting element, which the charge carriers cover as they flow, in comparison to a total distance between the source area and the Is the drain area that the charge carriers flow from Cover the source area to the drain area. The section is, for example, between 5 and 50 times smaller than the Ge velvet stretch.

Die Teilstrecke im Bereich des Teils des strombegrenzenden Elements, die die Ladungsträger beim Fließen zurücklegen, ist beispielsweise zwischen 1 nm und 50 nm lang. In diesem Fall ist die Gesamtstrecke, die die Ladungsträger beim Fließen vom Source-Gebiet zum Drain-Gebiet zurücklegen zwischen 50 nm und 200 nm lang.The section in the area of the part of the current-limiting Elements that cover the charge carriers as they flow for example between 1 nm and 50 nm long. In this case is the total distance that the charge carriers flow from Cover the source area to the drain area between 50 nm and 200 nm long.

Es liegt im Rahmen der Erfindung, wenn das strombegrenzende Element an das Drain-Gebiet angrenzt und vom Source-Gebiet beabstandet ist. In diesem Fall ist die Umschaltspannung umso größer, je kleiner der Abstand zwischen dem strombegrenzenden Element und dem Source-Gebiet ist, das heißt je größer eine längs der Gesamtstrecke verlaufende Abmessung des strombe­ grenzenden Elements ist.It is within the scope of the invention if the current limiting Element adjacent to the drain area and from the source area is spaced. In this case, the switchover voltage is all the more larger, the smaller the distance between the current-limiting Element and the source area is, that is, the larger one Dimension of the current running along the entire route bordering element.

Das strombegrenzende Element kann an einer beliebigen Stelle zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet sein.The current limiting element can be anywhere arranged between the source region and the drain region his.

Es liegt im Rahmen der Erfindung, wenn mindestens das Source- Gebiet und das Kanalgebiet an eine ebene Oberfläche eines Substrats angrenzen und im Substrat angeordnet sind. Die Ga­ teelektrode ist auf der Oberfläche des Substrats angeordnet. Das strombegrenzende Element ist in einer von der Oberfläche ausgehenden Vertiefung des Substrats angeordnet. It is within the scope of the invention if at least the source Area and the channel area to a flat surface of a Adjacent substrate and are arranged in the substrate. The Ga Teelectrode is arranged on the surface of the substrate. The current limiting element is in one from the surface outgoing recess of the substrate arranged.  

Auch das Drain-Gebiet kann im wesentlichen an die Oberfläche des Substrats angrenzen. Ist die Oberfläche des Substrats ei­ ne Hauptfläche des Substrats, so handelt es sich in diesem Fall um einen planaren MOS-Transistor.The drain area can also essentially surface of the substrate. Is the surface of the substrate egg ne main surface of the substrate, so it is in this Case about a planar MOS transistor.

Alternativ ist die Oberfläche eine seitliche Fläche, die durch eine weitere Vertiefung, die von der Hauptfläche des Substrats ausgeht, gebildet wird. In diesem Fall handelt es sich um einen vertikalen MOS-Transistor.Alternatively, the surface is a side surface that through another depression that extends from the main surface of the Outgoing substrate is formed. In this case it is is a vertical MOS transistor.

Das Source-Gebiet und das Drain-Gebiet können auch so ange­ ordnet sein, daß zwischen ihnen eine trennende Vertiefung, die von der Hauptfläche des Substrats ausgeht, angeordnet ist. Die Gateelektrode ist in der trennenden Vertiefung ange­ ordnet, so daß das Kanalgebiet U-förmig ist.The source region and the drain region can also be specified in this way be ordered that between them a dividing depression, starting from the main surface of the substrate is. The gate electrode is in the separating recess arranges so that the channel area is U-shaped.

Das strombegrenzende Element kann auch oberhalb der Oberflä­ che des Substrats angeordnet sein.The current-limiting element can also be above the surface surface of the substrate.

Das strombegrenzende Element kann aus isolierendem Material bestehen. Beispielsweise besteht das strombegrenzende Element aus SiO2 oder aus Siliziumnitrid.The current-limiting element can consist of insulating material. For example, the current-limiting element consists of SiO 2 or silicon nitride.

Das strombegrenzende Element kann als dotiertes Gebiet ausge­ staltet sein, das vom zweiten Leitfähigkeitstyp dotiert ist und eine höhere Dotierstoffkonzentration an vom zweiten Leit­ fähigkeitstyp dotierenden Ionen aufweist als das Kanalgebiet.The current-limiting element can be designed as a doped region be designed that is doped of the second conductivity type and a higher dopant concentration on from the second conductor ability-type doping ions than the channel region.

Weist das Kanalgebiet zum Beispiel eine Dotierstoffkonzentra­ tion an vom zweiten Leitfähigkeitstyp dotierenden Ionen von ca. 1017 cm-3 auf, so weist das strombegrenzende Element eine Dotierstoffkonzentration von ca. 1019 cm-3 auf.For example, if the channel region has a dopant concentration of approximately 10 17 cm -3 of ions doping from the second conductivity type, the current-limiting element has a dopant concentration of approximately 10 19 cm -3 .

Das Kanalgebiet kann vom zweiten Leitfähigkeitstyp dotiert sein, undotiert sein oder schwach vom ersten Leitfähigkeits­ typ dotiert sein. The channel region can be doped of the second conductivity type be undoped or weak from first conductivity be doped.  

Das Source-Gebiet und das Drain-Gebiet können jeweils ein hoch dotiertes Gebiet und ein niedrig dotiertes Gebiet auf­ weisen, wobei die niedrig dotierten Gebiete jeweils an das Kanalgebiet angrenzen.The source region and the drain region can each be one highly doped area and a low doped area point, the low-doped regions each to the Border the canal area.

Der erfindungsgemäße MOS-Transistor kann in einer Treiber­ schaltung zur Auffrischung von digitalen Signalen, die in Leitungen übermittelt werden, verwendet werden.The MOS transistor according to the invention can be in a driver circuit for refreshing digital signals which are in Lines are transmitted, used.

Die Treiberschaltung besteht aus einem Inverter. Der Inverter weist einen p-Kanal-Transistor und einen n-Kanal-Transistor auf, deren Gateelektroden mit einem Eingangsanschluß verbun­ den sind. Der p-Kanal-Transistor ist zwischen einem High- Anschluß und einem Ausgangsanschluß geschaltet. Der n-Kanal- Transistor ist zwischen einem Ausgangsanschluß und einem Low- Anschluß geschaltet.The driver circuit consists of an inverter. The inverter has a p-channel transistor and an n-channel transistor on, the gate electrodes connected to an input terminal they are. The p-channel transistor is between a high Connection and an output connection switched. The n-channel Transistor is between an output terminal and a low Connection switched.

In der Treiberschaltung werden als p-Kanal-Transistor und n- Kanal-Transistor erfindungsgemäße MOS-Transistoren einge­ setzt. Die Drain-Gebiete der MOS-Transistoren sind dabei mit dem Ausgangsanschluß verbunden.In the driver circuit, a p-channel transistor and n- Channel transistor MOS transistors according to the invention turned on puts. The drain regions of the MOS transistors are included connected to the output terminal.

Liegt am Ausgangsanschluß zum Beispiel Null Volt an und wird der Eingangsanschluß mit Null Volt beaufschlagt, so sperrt der n-Kanal-Transistor und leitet der p-Kanal-Transistor. Liegt am Low-Anschluß Null Volt an und am High-Anschluß eine positive Betriebsspannung, so erhöht sich die Spannung am Ausgangsanschluß, bis sie im wesentlichen die Betriebsspan­ nung erreicht. Da die Strom-Spannungs-Kennlinie des erfin­ dungsgemäßen MOS-Transistors bis zur Umschaltspannung einen besonders langsamen Anstieg aufweist, und nach der Um­ schaltspannung einen stärkeren Anstieg aufweist, weist der zeitliche Verlauf des Spannungsanstiegs am Ausgangsanschluß ausgehend von Null Volt bis zur Differenz aus der Betriebs­ spannung und der Umschaltspannung einen steilen ersten Anstieg und danach einen flachen zweiten Anstieg bis zur Be­ triebsspannung auf.Is, for example, zero volts at the output connection and will applied to the input terminal with zero volts, so locks the n-channel transistor and conducts the p-channel transistor. Is zero volts at the low connection and one at the high connection positive operating voltage, the voltage on increases Output connector until it is essentially the operating chip achieved. Since the current-voltage characteristic of the invented inventive MOS transistor up to the switching voltage exhibits particularly slow rise, and after the order switching voltage has a stronger increase, the Time course of the voltage rise at the output connection starting from zero volts to the difference from the operating voltage and the switching voltage a steep first rise  and then a flat second climb to the Be drive voltage.

Aufgrund des flachen zweiten Anstiegs nach der Differenz aus der Betriebsspannung und der Umschaltspannung kann ein zu starkes Übersprechen von Signalen einer Leitung auf eine be­ nachbarte Leitung vermieden werden. Zugleich wird die Diffe­ renz aus der Betriebsspannung und der Umschaltspannung auf­ grund des steilen ersten Anstiegs nach kurzer Zeit erreicht, so daß eine Identifikation von logischen Werten durch Fest­ stellung, ob die Spannung größer oder kleiner als die Diffe­ renz aus der Betriebsspannung und der Umschaltspannung ist, schnell erfolgt.Because of the flat second rise after the difference the operating voltage and the switching voltage can be too strong crosstalk from signals on a line to a be neighboring line can be avoided. At the same time the Diffe limit from the operating voltage and the switching voltage reached after a short time due to the steep first climb, so that an identification of logical values by hard position whether the voltage is greater or less than the differences is the difference between the operating voltage and the switching voltage, done quickly.

Das Analoge gilt für den Fall, daß am Eingangsanschluß und zunächst auch am Ausgangsanschluß die Betriebsspannung liegt. Der p-Kanal-Transistor sperrt, und der n-Kanal-Transistor leitet. Die Spannung am Ausgangsanschluß fällt ab, bis sie im wesentlichen Null Volt erreicht. Der zeitliche Verlauf der Erhöhung hängt von der Strom-Spannungs-Kennlinie des n-Kanal- Transistors ab.The analog applies to the case that at the input connection and initially the operating voltage is also at the output connection. The p-channel transistor blocks and the n-channel transistor directs. The voltage at the output connection drops until it is in the reached substantially zero volts. The time course of the Increase depends on the current-voltage characteristic of the n-channel Transistor.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren näher erläutert.Exemplary embodiments of the invention are described below of the figures explained in more detail.

Fig. 1a zeigt einen Querschnitt durch ein erstes Substrat, nachdem eine Isolation, ein Source-Gebiet, ein Drain-Gebiet, ein Kanalgebiet, ein Gatedielektrikum, eine Gateelektrode, ein strombegrenzendes Element, eine Vertiefung, ein Spacer, eine isolierende Schicht und Kontakte erzeugt wurden. FIG. 1a shows a cross section through a first substrate after an insulation, a source region, a drain region, a channel region, a gate dielectric, a gate electrode, a current-limiting element, a depression, a spacer, an insulating layer and contacts are produced were.

Fig. 1b zeigt eine Aufsicht auf das erste Substrat, in der die Isolation, das Source-Gebiet, das Drain-Gebiet, das Kanalgebiet und das strombegrenzende Element dar­ gestellt sind. Fig. 1b shows a plan view of the first substrate, in which the insulation, the source region, the drain region, the channel region and the current-limiting element are shown.

Fig. 2 zeigt eine Strom-Spannungs-Kennlinie des MOS- Transistors aus den Fig. 1a und 1b und eine Strom- Spannungs-Kennlinie eines konventionellen MOS- Transistors. FIG. 2 shows a current-voltage characteristic of the MOS transistor from FIGS . 1a and 1b and a current-voltage characteristic of a conventional MOS transistor.

Fig. 3 zeigt das Schaltbild einer Treiberschaltung. Fig. 3 shows the circuit diagram of a driver circuit.

Fig. 4a zeigt den zeitlichen Verlauf eines Spannungsanstiegs am Ausgangsanschluß der Treiberschaltung aus Fig. 3 und den zeitlichen Verlauf eines Spannungsanstiegs am Ausgangsanschluß einer konventionellen Treiberschal­ tung. Fig. 4a shows the time course of a voltage rise at the output terminal of the driver circuit of Fig. 3 and the time course of a voltage rise at the output terminal of a conventional driver circuit.

Fig. 4b zeigt einen zeitlichen Verlauf eines Störsignals an einer zum Ausgangsanschluß der Treiberschaltung aus Fig. 3 benachbarten Leitung und einen zeitlichen Verlauf eines Störsignals an einer zum Ausgangsan­ schluß einer konventionellen Treiberschaltung benach­ barten Leitung. Fig. 4b shows a temporal profile of an interference signal on a line adjacent to the output connection of the driver circuit from Fig. 3 and a temporal profile of an interference signal on a line to the output connection of a conventional driver circuit neigh disclosed line.

Fig. 5 zeigt einen Querschnitt durch ein zweites Substrat, nachdem ein Source-Gebiet, ein Drain-Gebiet, eine Füllstruktur, eine weitere Füllstruktur, ein Gatedie­ lektrikum, eine Gateelektrode, eine Vertiefung und ein strombegrenzendes Element erzeugt wurden. Fig. 5 shows a cross section through a second substrate, having a source region, a drain region, a filling structure, a further filling structure, a Gatedie lektrikum, a gate electrode, a recess and a current limiting element were produced.

Fig. 6 zeigt einen Querschnitt durch ein drittes Substrat, nachdem eine Isolation, eine erste Vertiefung, eine zweite Vertiefung, ein Drain-Gebiet, ein Source- Gebiet, ein Gatedielektrikum, eine Gateelektrode und ein strombegrenzendes Element erzeugt wurden. Fig. 6 shows a cross section through a third substrate after isolation, a first recess, a second recess, a drain region, a source region, a gate dielectric, a gate electrode and a current limiting element were produced.

Die Figuren sind nicht maßstabsgerecht.The figures are not to scale.

In einem ersten Ausführungsbeispiel ist als Ausgangsmaterial ein erstes Substrat 1 aus Silizium vorgesehen, das im Bereich einer Hauptfläche des Substrats 1 mit einer Dotierstoffkonzentration von ca. 1016 cm-3 p-dotiert ist. Durch Erzeugung von ca. 300 nm tiefen Isolationsgräben ausgehend von der Hauptfläche und Auffüllen mit SiO2 wird eine Isolation G1 er­ zeugt, die ein rechteckiges Gebiet des Substrats 1 seitlich umgibt. Das rechteckige Gebiet weist eine zu einer X-Achse X parallele erste Abmessung auf, die ca. 500 nm beträgt, und eine zu einer Y-Achse Y, die senkrecht zur X-Achse X ver­ läuft, parallele Abmessung, die ca. 500 nm beträgt (siehe Fig. 1a und 1b).In a first exemplary embodiment, a first substrate 1 made of silicon is provided as the starting material, which is p-doped in the region of a main surface of the substrate 1 with a dopant concentration of approximately 10 16 cm -3 . By creating approx. 300 nm deep insulation trenches starting from the main surface and filling with SiO 2 , an insulation G1 is created which laterally surrounds a rectangular area of the substrate 1 . The rectangular area has a first dimension parallel to an X axis X, which is approximately 500 nm, and a dimension parallel to an Y axis Y, which is perpendicular to the X axis X, which is approximately 500 nm is (see Figs. 1a and 1b).

Auf der Hauptfläche des ersten Substrats 1 wird durch thermi­ sche Oxidation eine ca. 3 nm dicke SiO2-Schicht erzeugt.An approximately 3 nm thick SiO 2 layer is produced on the main surface of the first substrate 1 by thermal oxidation.

Anschließend wird insitu dotiertes Polysilizium in einer Dic­ ke von ca. 200 nm, darüber SiO2 in einer Dicke von ca. 200 nm und darüber Siliziumnitrid in einer Dicke von ca. 150 nm abge­ schieden und durch maskiertes Ätzen strukturiert. Aus dem Po­ lysilizium wird dadurch eine ca. 200 nm dicke Gateelektrode GA1 eines MOS-Transistors erzeugt. Aus dem SiO2 wird durch das Strukturieren eine erste Schutzschicht SS erzeugt, die die Gateelektrode GA1 bedeckt. Aus dem Siliziumnitrid wird durch das Strukturieren eine zweite Schutzschicht (nicht dar­ gestellt) erzeugt, die die erste Schutzschicht SS bedeckt. Ein horizontaler Querschnitt der Gateelektrode ist rechteckig und weist eine zur X-Achse X parallele erste Abmessung auf, die ca. 155 nm beträgt, und eine zur Y-Achse Y parallele Ab­ messung, die ca. 350 nm beträgt (siehe Fig. 1a und 1b). Die Gateelektrode GA1 teilt das rechteckige Gebiet des Sub­ strats 1 in zwei Hälften.Subsequently, in situ doped polysilicon is deposited in a thickness of approx. 200 nm, above that SiO 2 in a thickness of approx. 200 nm and above silicon nitride in a thickness of approx. 150 nm and structured by masked etching. An approximately 200 nm thick gate electrode GA1 of a MOS transistor is thereby generated from the polysilicon. A first protective layer SS, which covers the gate electrode GA1, is produced from the SiO 2 by the structuring. By structuring, a second protective layer (not shown) is produced from the silicon nitride and covers the first protective layer SS. A horizontal cross section of the gate electrode is rectangular and has a first dimension parallel to the X axis X, which is approximately 155 nm, and a dimension parallel to the Y axis Y, which is approximately 350 nm (see FIGS. 1a and 1b). The gate electrode GA1 divides the rectangular area of the substrate 1 into two halves.

Ein Teil der SiO2-Schicht, der zwischen der Gateelektrode GA1 und dem ersten Substrat 1 angeordnet ist, wirkt als Gatedie­ lektrikum GD1.A part of the SiO 2 layer, which is arranged between the gate electrode GA1 and the first substrate 1 , acts as a gate dielectric GD1.

Zur Erzeugung eines Hilfsspacers (nicht dargestellt) wird Si­ liziumnitrid abgeschieden und rückgeätzt, bis das Gatedielek­ trikum GD1 freigelegt wird. Durch maskiertes Ätzen wird ein Teil des Hilfsspacer, der auf einer ersten Hälfte des recht­ eckigen Gebiets des Substrats 1 angeordnet ist, entfernt.To produce an auxiliary spacer (not shown), silicon nitride is deposited and etched back until the gate dielectric GD1 is exposed. Part of the auxiliary spacer, which is arranged on a first half of the rectangular area of the substrate 1 , is removed by masked etching.

Durch Implantation mit n-dotierenden Ionen werden niedrig do­ tierte Gebiete eines Source-Gebiets S1 und eines Drain- Gebiets D1 des MOS-Transistors erzeugt, deren Dotierstoffkon­ zentration ca. 1019 cm-3 beträgt und die ca. 50 nm tief ins erste Substrat 1 reichen (siehe Fig. 1a). Die Gateelektrode GA1, der Hilfsspacer und die Isolationen G1 wirken dabei als Maske.By implantation with n-doping ions, low-doped regions of a source region S1 and a drain region D1 of the MOS transistor are generated, the dopant concentration of which is approximately 10 19 cm -3 and which is approximately 50 nm deep in the first substrate 1 are sufficient (see Fig. 1a). The gate electrode GA1, the auxiliary spacer and the insulation G1 act as a mask.

Durch Abscheiden und Rückätzen von Siliziumnitrid wird ein ca. 40 nm dicker Spacer SP1 erzeugt. Der Spacer SP1 grenzt im Bereich der ersten Hälfte des rechteckigen Gebiets des Sub­ strats 1 an eine seitliche Flächen der Gateelektrode GA1 an (siehe Fig. 1a). Der Spacer SP1 grenzt im Bereich einer zweiten Hälfte des rechteckigen Gebiets des Substrats 1 an den Hilfsspacer an (siehe Fig. 1a).An approximately 40 nm thick spacer SP1 is produced by depositing and etching back silicon nitride. The spacer SP1 borders in the region of the first half of the rectangular region of the substrate 1 on a lateral surface of the gate electrode GA1 (see FIG. 1a). The spacer SP1 adjoins the auxiliary spacer in the region of a second half of the rectangular region of the substrate 1 (see FIG. 1a).

Durch eine weitere Implantation mit n-dotierenden Ionen wer­ den hoch dotierte Gebiete des Source-Gebiets S1 und des Drain-Gebiets D1 erzeugt, deren Dotierstoffkonzentration ca. 1020 cm-3 beträgt und die ca. 160 nm tief ins Substrat 1 rei­ chen. Da der Spacer SP1, der Hilfsspacer, die Isolation G1 und die Gateelektrode GA1 als Maske wirken, grenzen die hoch dotierten Gebiete des Source-Gebiets S1 und des Drain-Gebiets D1 an die niedrig dotierten Gebiete an. Das Source-Gebiet S1 ist in der ersten Hälfte des rechteckigen Gebiets des Sub­ strats 1 angeordnet. Das Drain-Gebiet D1 ist in der zweiten Hälfte des rechteckigen Gebiets des Substrats 1 angeordnet.A further implantation with n-doping ions produces the highly doped regions of the source region S1 and the drain region D1, the dopant concentration of which is approximately 10 20 cm -3 and which extends approximately 160 nm deep into the substrate 1 . Since the spacer SP1, the auxiliary spacer, the insulation G1 and the gate electrode GA1 act as a mask, the highly doped regions of the source region S1 and the drain region D1 adjoin the lightly doped regions. The source region S1 is arranged in the first half of the rectangular region of the substrate 1 . The drain region D1 is arranged in the second half of the rectangular region of the substrate 1 .

Zur Erzeugung einer ca. 10 nm dicken isolierenden Schicht I1 wird SiO2 abgeschieden und rückgeätzt.To produce an approximately 10 nm thick insulating layer I1, SiO 2 is deposited and etched back.

Über den hoch dotierten Gebieten des Source-Gebiets S1 und des Drain-Gebiets D1 werden durch maskiertes Ätzen und Ab­ scheiden und Planarisieren von Wolfram Kontakte K1 erzeugt, die die isolierende Schicht I1 und das Gatedielektrikum GD1 durchtrennen.Over the highly doped areas of source area S1 and of the drain region D1 are masked by etching and Ab separating and planarizing tungsten contacts K1,  the insulating layer I1 and the gate dielectric GD1 cut through.

Durch maskiertes Ätzen werden ein Teil des Spacers SP1, der im Bereich der zweiten Hälfte des rechteckigen Gebiets des Substrats 1 angeordnet ist, und der Hilfsspacer entfernt. Da­ bei wird auch die zweite Schutzschicht entfernt. Anschließend wird der freigelegte Teil des Gatedielektrikums GD1 entfernt. Dabei werden die isolierende Schicht I1 und die erste Schutz­ schicht SS etwas abgetragen.Part of the spacer SP1, which is arranged in the region of the second half of the rectangular region of the substrate 1 , and the auxiliary spacer are removed by masked etching. The second protective layer is also removed. The exposed part of the gate dielectric GD1 is then removed. The insulating layer I1 and the first protective layer SS are removed somewhat.

Durch Ätzen von Silizium selektiv zu SiO2 und Wolfram wird im ersten Substrat 1 eine ca. 20 nm tiefe Vertiefung V1 erzeugt. Die Vertiefung V1 wird mit SiO2 gefüllt, indem SiO2 in einer Dicke von ca. 300 nm abgeschieden und durch chemisch- mechanisches Polieren planarisiert wird, bis die Kontakte K1 freigelegt werden.An etching of approximately 20 nm deep V1 is produced in the first substrate 1 by etching silicon selectively to SiO 2 and tungsten. The depression V1 is filled with SiO 2 by depositing SiO 2 in a thickness of approximately 300 nm and planarizing by chemical-mechanical polishing until the contacts K1 are exposed.

Ein Teil der daraus entstehenden Füllstruktur F1, der zwi­ schen dem Drain-Gebiet D1 und dem Source-Gebiet S1 angeordnet ist, bildet ein strombegrenzendes Element E1 (siehe Fig. 1a und 1b).Part of the resulting filling structure F1, which is arranged between the drain region D1 and the source region S1, forms a current-limiting element E1 (see FIGS. 1a and 1b).

Ein Teil des Substrats 1, der zwischen dem Source-Gebiet S1 und dem Drain-Gebiet D1 angeordnet ist, wirkt als Kanalgebiet KA1 des MOS-Transistors.A part of the substrate 1 , which is arranged between the source region S1 and the drain region D1, acts as a channel region KA1 of the MOS transistor.

Fig. 2 zeigt die Strom-Spannungs-Kennlinie des durch das be­ schriebene Verfahren erzeugten MOS-Transistors (durchgezogene Linie). Die Spannung an der horizontalen Achse aus Fig. 2 ist die Spannung am Drain-Gebiet D1, wenn am Source-Gebiet S1 Null Volt anliegt. Der Strom an der vertikalen Achse aus Fig. 2 ist der Strom, der vom Source-Gebiet S1 zum Drain- Gebiet D1 fließt. Fig. 2 shows the current-voltage characteristic of the MOS transistor generated by the method described be (solid line). The voltage on the horizontal axis from FIG. 2 is the voltage at the drain region D1 when zero volts is present at the source region S1. The current on the vertical axis of FIG. 2 is the current that flows from the source region S1 to the drain region D1.

Fig. 2 zeigt ferner die Strom-Spannungs-Kennlinie für einen weiteren MOS-Transistor, der wie der MOS-Transistor ausgestaltet ist aber bei dem das strombegrenzende Element E1 fehlt (gestrichelte Linie). Ein Vergleich der beiden Kennli­ nien zeigt, daß insbesondere für kleine Spannungen am Drain- Gebiet D1 der Strom des MOS-Transistors mit dem strombegren­ zenden Element E1 wesentlich langsamer ansteigt als der Strom des MOS-Transistors ohne strombegrenzendem Element E1. Fig. 2 also shows the current-voltage characteristic for a further MOS transistor, which is designed like the MOS transistor but in which the current-limiting element E1 is missing (dashed line). A comparison of the two characteristics shows that, especially for small voltages at the drain region D1, the current of the MOS transistor with the current-limiting element E1 increases significantly more slowly than the current of the MOS transistor without a current-limiting element E1.

In einem zweiten Ausführungsbeispiel ist ein erster Transi­ stor T1 vorgesehen, der wie der MOS-Transistor aus dem ersten Ausführungsbeispiel ausgestaltet ist mit dem Unterschied, daß die Leitfähigkeitstypen vertauscht sind, so daß das Source- Gebiet und das Dram-Gebiet p-dotiert sind, während das Sub­ strat n-dotiert ist. Ferner ist ein zweiter Transistor T2 vorgesehen, der wie der MOS-Transistor Transistor aus dem er­ sten Ausführungsbeispiel ausgestaltet ist (siehe Fig. 3).In a second exemplary embodiment, a first transistor T1 is provided, which is designed like the MOS transistor from the first exemplary embodiment, with the difference that the conductivity types are interchanged, so that the source region and the dram region are p-doped, while the substrate is n-doped. Furthermore, a second transistor T2 is provided, which is designed like the MOS transistor transistor from the first exemplary embodiment (see FIG. 3).

Eine Gateelektrode des ersten Transistors T1 und eine Ga­ teelektrode des zweiten Transistors T2 sind mit einem Ein­ gangsanschluß IN verbunden. Der erste Transistor T1 ist zwi­ schen einem High-Anschluß Vdd und einem Ausgangsanschluß OUT geschaltet. Der zweite Transistor T2 ist zwischen dem Aus­ gangsanschluß OUT und dem einem Low-Anschluß O geschaltet. Die Drain-Gebiete des ersten MOS-Transistors T1 und des zwei­ ten MOS-Transistors T2 sind mit dem Ausgangsanschluß OUT ver­ bunden. Zur Verdeutlichung sind in der Fig. 3 die strombe­ grenzenden Elemente E eingezeichnet.A gate electrode of the first transistor T1 and a gate electrode of the second transistor T2 are connected to an input terminal IN. The first transistor T1 is connected between a high terminal V dd and an output terminal OUT. The second transistor T2 is connected between the output terminal OUT and a low terminal O. The drain regions of the first MOS transistor T1 and the two th MOS transistor T2 are connected to the output terminal OUT. For clarification, the current limiting elements E are shown in FIG. 3.

Am High-Anschluß Vdd liegt konstant eine Betriebsspannung, die 1 Volt beträgt, an. Am Low-Anschluß O liegt konstant Null Volt an.There is a constant operating voltage at the high connection Vdd, which is 1 volt. There is a constant zero at the low connection O. Volts on.

Liegt am Ausgangsanschluß OUT Null Volt an und wird der Ein­ gangsanschluß IN mit Null Volt beaufschlagt, so sperrt der zweite Transistor T2 und leitet der erste Transistor T1. Es kommt zu einem Stromfluß zwischen dem Source-Gebiet des er­ sten Transistors T1, das mit dem High-Anschluß Vdd verbunden ist und dem Drain-Gebiet des ersten Transistors T1, das mit dem Ausgangsanschluß OUT verbunden ist, bis am Ausgangsan­ schluß OUT die Betriebsspannung anliegt.Is zero volts at the output terminal OUT and the input terminal IN is subjected to zero volts, the second transistor T2 blocks and conducts the first transistor T1. There is a current flow between the source region of the first transistor T1, which is connected to the high terminal V dd , and the drain region of the first transistor T1, which is connected to the output terminal OUT, at the output terminal OUT Operating voltage is present.

In Fig. 4a ist der zeitliche Verlauf des Anstiegs der Span­ nung am Ausgangsanschluß OUT mit der Linie dargestellt, die mit A bezeichnet ist. Zum Vergleich ist in Fig. 4a der zeit­ liche Verlauf des Spannungsanstiegs bei einer Treiberschal­ tung ohne strombegrenzende Elemente E mit der mit B bezeich­ neten Linie dargestellt. Die Spannung von 0,3 Volt erreichen beide Treiberschaltungen in derselben Zeit. Danach ist der Anstieg der Spannung bei der Treiberschaltung mit den strom­ begrenzenden Elementen E flacher als bei der Treiberschaltung ohne strombegrenzenden Elementen E.In Fig. 4a, the time course of the rise in voltage at the output terminal OUT is shown with the line labeled A. For comparison, the time course of the voltage rise in a driver circuit without current-limiting elements E is shown in FIG. 4a with the line denoted by B. Both driver circuits reach the voltage of 0.3 volts in the same time. Thereafter, the rise in voltage in the driver circuit with the current-limiting elements E is flatter than in the driver circuit without current-limiting elements E.

Der Ausgangsanschluß OUT ist mit einer Leitung L verbunden. Neben dieser Leitung L ist eine weitere Leitung angeordnet, so daß durch kapazitive Kopplung in der weiteren Leitung L' ein Störsignal durch den Spannungsanstieg erzeugt wird. Fig. 4b zeigt den zeitlichen Verlauf des Störsignals bei der Trei­ berschaltung mit den strombegrenzenden Elementen E (Linie C). Zum Vergleich ist in Fig. 4b das Störsignal dargestellt, das durch die Treiberschaltung ohne strombegrenzende Elemente E hervorgerufen wird (Linie D). Aufgrund des steilen Anstiegs der Spannung am Ausgangsanschluß OUT ab etwa 0,3 Volt bei der Treiberschaltung ohne strombegrenzende Elemente E ist das Störsignal in der weiteren Leitung L' wesentlich größer als das Störsignal, das durch die Treiberschaltung mit strombe­ grenzenden Elementen E hervorgerufen wird.The output terminal OUT is connected to a line L. In addition to this line L, a further line is arranged so that an interference signal is generated by the voltage rise in the further line L 'by capacitive coupling. Fig. 4b shows the time course of the interference signal in the driver circuit with the current-limiting elements E (line C). For comparison, the interference signal is shown in Fig. 4b, which is caused by the driver circuit without current-limiting elements E (line D). Due to the steep rise in the voltage at the output terminal OUT from about 0.3 volts in the driver circuit without current-limiting elements E, the interference signal in the further line L 'is significantly larger than the interference signal which is caused by the driver circuit with current-limiting elements E.

In einem dritten Ausführungsbeispiel ist als Ausgangsmaterial ein zweites Substrat 2 vorgesehen, das eine ca. 150 nm dicke vergrabene dotierte Schicht aufweist. Die Dotierstoffkonzen­ tration der Schicht beträgt ca. 1018 cm-3. Die dotierte Schicht ist ca. 200 nm unterhalb einer Hauptfläche des Sub­ strats 2 angeordnet. An die Hauptfläche des zweiten Substrats 2 grenzt eine weitere dotierte Schicht an, die ca. 180 nm dick ist und eine Dotierstoffkonzentration von ca. 1019 cm-3 aufweist. Zwischen der dotierten Schicht und der weiteren do­ tierten Schicht ist das zweite Substrat 2 p-dotiert und weist eine Dotierstoffkonzentration von ca. 1017 cm-3 auf.In a third exemplary embodiment, a second substrate 2 is provided as the starting material, which has an approximately 150 nm thick buried doped layer. The dopant concentration of the layer is approximately 10 18 cm -3 . The doped layer is arranged about 200 nm below a main surface of the substrate 2 . A further doped layer adjoins the main surface of the second substrate 2 , which is approximately 180 nm thick and has a dopant concentration of approximately 10 19 cm -3 . Between the doped layer and the further doped layer, the second substrate 2 is p-doped and has a dopant concentration of approximately 10 17 cm -3 .

Durch maskiertes Ätzen wird im zweiten Substrat 2 eine Ver­ tiefung V2 erzeugt, die die weitere Schicht und die dotierte Schicht durchtrennt. Aus der dotierten Schicht wird dadurch ein Source-Gebiet 52 eines MOS-Transistors erzeugt, aus der weiteren dotierten Schicht wird ein Drain-Gebiet D2 des MOS- Transistors erzeugt.A masked etching produces a recess V2 in the second substrate 2 , which cuts through the further layer and the doped layer. A source region 52 of a MOS transistor is thereby generated from the doped layer, and a drain region D2 of the MOS transistor is generated from the further doped layer.

Durch Abscheiden und Rückätzen von SiO2 wird in der Vertie­ fung V2 eine Füllstruktur F2 erzeugt, die das Source-Gebiet S2 seitlich bedeckt.By depositing and etching back SiO 2 , a filling structure F2 is produced in the recess V2, which laterally covers the source region S2.

Durch thermische Oxidation wird an einer Flanke der Vertie­ fung V2 ca. 3 nm dicke SiO2-Schicht erzeugt.Thermal oxidation produces approximately 3 nm thick SiO 2 layer on a flank of the recess V2.

Zur Erzeugung einer Gateelektrode GA2 wird insitu dotiertes Polysilizium in einer Dicke von ca. 150 nm abgeschieden und bis ca. 50 nm unterhalb der Hauptfläche des zweiten Substrats 2 zurückgeätzt. Ein Teil der SiO2-Schicht, der zwischen der Gateelektrode GA2 und dem zweiten Substrat 2 angeordnet ist, wirkt als Gatedielektrikum GD2.To generate a gate electrode GA2, in-situ doped polysilicon is deposited to a thickness of approximately 150 nm and etched back to approximately 50 nm below the main surface of the second substrate 2 . A part of the SiO 2 layer, which is arranged between the gate electrode GA2 and the second substrate 2 , acts as a gate dielectric GD2.

Zur Erzeugung einer weiteren Füllstruktur F2' wird SiO2 abge­ schieden und durch chemischmechanisches Polieren planari­ siert, bis das Drain-Gebiet D2 freigelegt wird. Ein Teil der SiO2-Schicht, der zwischen der weiteren Füllstruktur F2' und dem zweiten Substrat 2 angeordnet ist, sowie ein Teil der weiteren Füllstruktur F2', der an diesen Teil der SiO2- Schicht angrenzt, bilden ein strombegrenzendes Element E2.To produce a further filling structure F2 ', SiO 2 is deposited and planarized by chemical mechanical polishing until the drain region D2 is exposed. A part of the SiO 2 layer, which is arranged between the further filling structure F2 'and the second substrate 2 , and a part of the further filling structure F2', which adjoins this part of the SiO 2 layer, form a current-limiting element E2.

In einem vierten Ausführungsbeispiel ist als Ausgangsmaterial ein drittes Substrat 3 aus p-dotiertem Silizium vorgesehen (siehe Fig. 6). In a fourth exemplary embodiment, a third substrate 3 made of p-doped silicon is provided as the starting material (see FIG. 6).

Durch Implantation mit n-dotierenden Ionen wird an einer Hauptfläche des dritten Substrats 3 eine ca. 50 nm dicke do­ tierte Schicht erzeugt. Die Dotierstoffkonzentration der do­ tierten Schicht beträgt ca. 1019 cm-3.An implantation with n-doping ions produces an approximately 50 nm thick doped layer on a main surface of the third substrate 3 . The dopant concentration of the doped layer is approx. 10 19 cm -3 .

Zur Erzeugung einer Isolation G3 wird durch maskiertes Ätzen ausgehend von der Hauptfläche des dritten Substrats 3 ein ca. 200 nm tiefer Isolationsgraben erzeugt und mit SiO2 gefüllt. Die Isolation umgibt ein rechteckiges Gebiet des dritten Sub­ strats 3. Eine zu einer X-Achse X parallele Abmessung des rechteckigen Gebiets beträgt ca. 155 nm.To produce an insulation G3, an approximately 200 nm deep isolation trench is produced by masked etching, starting from the main surface of the third substrate 3 , and is filled with SiO 2 . The insulation surrounds a rectangular area of the third sub strate 3rd A dimension of the rectangular area parallel to an X axis X is approximately 155 nm.

Durch maskiertes Ätzen wird im dritten Substrat 3 eine erste Vertiefung V3 erzeugt, die ca. 20 nm tief ist und einen rechteckigen horizontalen Querschnitt aufweist. Eine zu einer X-Achse X parallele Abmessung des horizontalen Querschnitts beträgt ca. 100 nm. Die erste Vertiefung V3 teilt das recht­ eckige Gebiet des dritten Substrats 3 in zwei Hälften.Masked etching creates a first depression V3 in the third substrate 3 , which is approximately 20 nm deep and has a rectangular horizontal cross section. A dimension of the horizontal cross-section parallel to an X-axis X is approximately 100 nm. The first depression V3 divides the rectangular area of the third substrate 3 into two halves.

Die dotierte Schicht wird durch die Vertiefung V3 struktu­ riert. Dadurch werden aus der dotierten Schicht Q3 ein Sour­ ce-Gebiet S3 und ein Drain-Gebiet D3 gebildet, die an die er­ ste Vertiefung V3 angrenzen.The doped layer is structured by the depression V3 riert. This turns the doped layer Q3 into a sour ce region S3 and a drain region D3 are formed, to which he Adjacent to deepening V3.

Durch maskiertes Ätzen wird ausgehend von einem Boden der er­ sten Vertiefung V3 eine zweite Vertiefung V3' erzeugt. Die zweite Vertiefung V3' reicht ca. 20 nm weit ins dritte Sub­ strat 3 rein. Ein horizontaler Querschnitt der zweiten Ver­ tiefung V3' weist eine zur X-Achse X parallele Abmessung auf, die ca. 100 nm beträgt. Eine dazu senkrechte Abmessung des horizontalen Querschnitts stimmt mit der entsprechenden Ab­ messung des horizontalen Querschnitts der ersten Vertiefung V3 überein. Durch Abscheiden und Rückätzen von SiO2 bis der Boden der ersten Vertiefung V3 freigelegt wird, wird in der zweiten Vertiefung V3' ein strombegrenzendes Element E3 er­ zeugt (siehe Fig. 6). Masked etching creates a second depression V3 'starting from a bottom of the first depression V3. The second depression V3 'extends approximately 20 nm into the third substrate 3 . A horizontal cross section of the second depression V3 'has a dimension parallel to the X axis X, which is approximately 100 nm. A perpendicular dimension of the horizontal cross section coincides with the corresponding dimension from the horizontal cross section of the first depression V3. By depositing and etching back SiO 2 until the bottom of the first depression V3 is exposed, a current-limiting element E3 is generated in the second depression V3 '(see FIG. 6).

Durch thermische Oxidation wird in der ersten Vertiefung V3 eine ca. 3 nm dicke SiO2-Schicht erzeugt.An approximately 3 nm thick SiO 2 layer is produced in the first depression V3 by thermal oxidation.

Zur Erzeugung einer Gateelektrode GA3 wird insitu dotiertes Polysilizium in einer Dicke von ca. 200 nm abgeschieden und ca. 50 nm weit unterhalb der Hauptfläche des dritten Sub­ strats 3 rückgeätzt.To generate a gate electrode GA3, in situ doped polysilicon is deposited to a thickness of approximately 200 nm and etched back approximately 50 nm far below the main surface of the third substrate 3 .

Ein Teil der SiO2-Schicht, der zwischen der Gateelektrode GA3 und dem dritten Substrat 3 angeordnet ist, wirkt als Gatedie­ lektrikum GD3.A part of the SiO 2 layer, which is arranged between the gate electrode GA3 and the third substrate 3 , acts as a gate dielectric GD3.

Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können die MOS-Transistor der Treiberschaltung des zweiten Ausführungs­ beispiels wie die MOS-Transistoren aus dem dritten und dem vierten Ausführungsbeispiel ausgestaltet sein.Many variations of the exemplary embodiments are conceivable which are also within the scope of the invention. So they can MOS transistor of the driver circuit of the second embodiment for example like the MOS transistors from the third and the fourth embodiment.

Abmessungen der beschriebenen Schichten, Vertiefungen, Gebie­ te und Elemente können an die jeweiligen Erfordernisse ange­ paßt werden. Dasselbe gilt für die Wahl der Dotierstoffkon­ zentrationen und der Materialien.Dimensions of the described layers, depressions, areas te and elements can be adapted to the respective requirements be fit. The same applies to the choice of dopant cones centers and the materials.

Claims (11)

1. MOS-Transistor
  • - mit einem Source-Gebiet (S1) und einem Drain-Gebiet (D1), die von einem ersten Leitfähigkeitstyp dotiert sind,
  • - mit einem zusammenhängenden Kanalgebiet (KA1), das zwischen dem Source-Gebiet (S1) und dem Drain-Gebiet (D1) angeordnet ist und an das Source-Gebiet (S1) und das Drain-Gebiet (D1) angrenzt,
  • - bei dem mindestens auf einer Fläche des Kanalgebiets (KA1) ein Gatedielektrikum (GD1) angeordnet ist,
  • - mit einer Gateelektrode (GA1), die das Gatedielektrikum (GD1) bedeckt, dadurch gekennzeichnet, daß
  • - ein strombegrenzendes Element (E1) zwischen dem Source- Gebiet (S1) und dem Drain-Gebiet (D1) angeordnet ist und an das Gatedielektrikum (GD1) und an das Kanalgebiet (KA1) an­ grenzt,
  • - sich das strombegrenzende Element (E1) mit einem Teil bis zu einem solchen Abstand von der Gateelektrode (GA1) er­ streckt, daß sich bei der Ansteuerung der Gateelektrode (GA1) an diesem Teil keine Inversionsschicht ausbildet,
  • - das strombegrenzende Element (E1) derart ausgestaltet ist, daß zumindest ein Teil der Ladungsträger, die bei geeigne­ ter Ansteuerung der Gateelektrode (GA1) vom Source-Gebiet (S1) zum Drain-Gebiet (D1) fließen, einen Teil des Kanalge­ biets (KA1) im Bereich des Teils des strombegrenzenden Ele­ ments (E1), an dem sich keine Inversionsschicht ausbildet, durchqueren.
1. MOS transistor
  • with a source region (S1) and a drain region (D1) which are doped with a first conductivity type,
  • with a contiguous channel region (KA1) which is arranged between the source region (S1) and the drain region (D1) and adjoins the source region (S1) and the drain region (D1),
  • in which a gate dielectric (GD1) is arranged on at least one surface of the channel region (KA1),
  • - With a gate electrode (GA1), which covers the gate dielectric (GD1), characterized in that
  • a current-limiting element (E1) is arranged between the source region (S1) and the drain region (D1) and borders on the gate dielectric (GD1) and on the channel region (KA1),
  • - The current-limiting element (E1) stretches with a part up to such a distance from the gate electrode (GA1) that no inversion layer forms on this part when the gate electrode (GA1) is driven,
  • - The current-limiting element (E1) is designed in such a way that at least some of the charge carriers, which flow from the source region (S1) to the drain region (D1) when the gate electrode (GA1) is suitably driven, are part of the channel region ( Cross KA1) in the area of the part of the current-limiting element (E1) on which no inversion layer forms.
2. MOS-Transistor nach Anspruch 1,
  • - bei dem das strombegrenzende Element (E1) derart ausgestal­ tet ist, daß im wesentlichen alle Ladungsträger, die vom Source-Gebiet (S1) zum Drain-Gebiet (D1) fließen, den Teil des Kanalgebiets (KA1) im Bereich des Teils des strombe­ grenzenden Elements (E1), an dem sich keine Inversions­ schicht ausbildet, durchqueren.
2. MOS transistor according to claim 1,
  • - In which the current-limiting element (E1) is designed such that essentially all charge carriers flowing from the source region (S1) to the drain region (D1), the part of the channel region (KA1) in the region of the part of the strombe cross the bordering element (E1), on which no inversion layer forms.
3. MOS-Transistor nach Anspruch 2,
  • - bei dem der Abstand des Teils des strombegrenzenden Ele­ ments (E1) von der Gateelektrode (GA1) zwischen 2 nm und 20 nm beträgt.
3. MOS transistor according to claim 2,
  • - In which the distance of the part of the current-limiting element (E1) from the gate electrode (GA1) is between 2 nm and 20 nm.
4. MOS-Transistor nach einem der Ansprüche 1 bis 3,
  • - bei dem das strombegrenzende Element (E1) an das Drain- Gebiet (D1) angrenzt und vom Source-Gebiet (S1) beabstandet ist.
4. MOS transistor according to one of claims 1 to 3,
  • - In which the current-limiting element (E1) adjoins the drain region (D1) and is spaced apart from the source region (S1).
5. MOS-Transistor nach einem der Ansprüche 1 bis 4,
  • - bei dem eine Strecke im Bereich des Teils des strombegren­ zenden Elements (E1), die die Ladungsträger beim Fließen zurücklegen, zwischen 5 und 50 mal kleiner als eine Strecke zwischen dem Source-Gebiet (S1) und dem Drain-Gebiet (D1) ist, die die Ladungsträger beim Fließen vom Source-Gebiet (S1) zum Drain-Gebiet (D1) zurücklegen.
5. MOS transistor according to one of claims 1 to 4,
  • - In which a distance in the region of the part of the current-limiting element (E1) which the charge carriers travel when flowing is between 5 and 50 times smaller than a distance between the source region (S1) and the drain region (D1) which cover the charge carriers as they flow from the source region (S1) to the drain region (D1).
6. MOS-Transistor nach Anspruch 5,
  • - bei der die Strecke im Bereich des Teils des strombegren­ zenden Elements (E1), die die Ladungsträger beim Fließen zurücklegen, zwischen 1 nm und 50 nm beträgt.
6. MOS transistor according to claim 5,
  • - In which the distance in the region of the part of the current-limiting element (E1) which the charge carriers travel while flowing is between 1 nm and 50 nm.
7. MOS-Transistor nach einem der Ansprüche 1 bis 6,
  • - bei dem mindestens das Source-Gebiet (S1) und das Kanalge­ biet (KA1) an eine ebene Oberfläche eines Substrats (1) an­ grenzen und im Substrat (1) angeordnet sind,
  • - bei dem das strombegrenzende Element (E1) in einer von der Oberfläche ausgehenden Vertiefung (V1) des Substrats (1) angeordnet ist.
7. MOS transistor according to one of claims 1 to 6,
  • - in which at least the source region (S1) and the channel region (KA1) border on a flat surface of a substrate ( 1 ) and are arranged in the substrate ( 1 ),
  • - In which the current-limiting element (E1) is arranged in a recess (V1) of the substrate ( 1 ) extending from the surface.
6. MOS-Transistor nach einem der Ansprüche 1 bis 7,
  • - bei dem das strombegrenzende Element (E1) aus isolierendem Material besteht.
6. MOS transistor according to one of claims 1 to 7,
  • - in which the current-limiting element (E1) consists of insulating material.
9. MOS-Transistor nach einem der Ansprüche 1 bis 7, 9. MOS transistor according to one of claims 1 to 7,   - bei dem das strombegrenzende Element (E1) ein dotiertes Ge­ biet ist, das von einem zweiten, zum ersten Leitfähigkeits­ typ entgegengesetzten Leitfähigkeitstyp dotiert ist und ei­ ne höhere Dotierstoffkonzentration an vom zweiten Leitfä­ higkeitstyp dotierenden Ionen aufweist als das Kanalgebiet.- In which the current-limiting element (E1) has a doped Ge is that from a second to the first conductivity the opposite conductivity type is doped and ei ne higher dopant concentration from the second guide Ability-type doping ions as the channel region. 10. Treiberschaltung mit einem MOS-Transistor nach einem der Ansprüche 1 bis 9,
  • - bei der der MOS-Transistor (T1) ein p-Kanal-Transistor ist,
  • - mit einem weiteren MOS-Transistor (T2), der analog zum MOS- Transistor (T1) ausgestaltet ist mit dem Unterschied, daß er ein n-Kanal-Transistor ist,
  • - bei der die Gateelektrode des MOS-Transistors (T1) und die Gateelektrode des weiteren MOS-Transistors (T2) mit einem Eingangsanschluß (IN) verbunden sind,
  • - bei dem der MOS-Transistor (T1) zwischen einem High- Anschluß (Vdd) und einem Ausgangsanschluß (OUT) geschaltet ist,
  • - bei dem der weitere MOS-Transistor (T2) zwischen dem Aus­ gangsanschluß (OUT) und einem Low-Anschluß (O) geschaltet ist,
  • - bei der das Drain-Gebiet des MOS-Transistors (T1) und das Drain-Gebiet des weiteren MOS-Transistors (T2) mit dem Aus­ gangsanschluß (OUT) verbunden sind.
10. Driver circuit with a MOS transistor according to one of claims 1 to 9,
  • in which the MOS transistor (T1) is a p-channel transistor,
  • with a further MOS transistor (T2) which is designed analogously to the MOS transistor (T1) with the difference that it is an n-channel transistor,
  • the gate electrode of the MOS transistor (T1) and the gate electrode of the further MOS transistor (T2) are connected to an input terminal (IN),
  • in which the MOS transistor (T1) is connected between a high connection (Vdd) and an output connection (OUT),
  • - In which the further MOS transistor (T2) is connected between the output terminal (OUT) and a low terminal (O),
  • - In which the drain region of the MOS transistor (T1) and the drain region of the further MOS transistor (T2) are connected to the output terminal (OUT).
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