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DE19940362A1 - MOS-Transistor und Verfahren zu dessen Herstellung - Google Patents

MOS-Transistor und Verfahren zu dessen Herstellung

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Publication number
DE19940362A1
DE19940362A1 DE19940362A DE19940362A DE19940362A1 DE 19940362 A1 DE19940362 A1 DE 19940362A1 DE 19940362 A DE19940362 A DE 19940362A DE 19940362 A DE19940362 A DE 19940362A DE 19940362 A1 DE19940362 A1 DE 19940362A1
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DE
Germany
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doped
epitaxial layer
layer
conductivity type
source
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Withdrawn
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DE19940362A
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English (en)
Inventor
Bernhard Lustig
Herbert Schaefer
Lothar Risch
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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    • H10W15/00—
    • H10W15/01—

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

In einem Halbleitersubstrat ist eine von einem ersten Leitfähigkeitstyp dotierte Wanne vorgesehen. An der Oberfläche der dotierten Wanne ist eine Epitaxieschicht angeordnet, die eine Dotierstoffkonzentration kleiner 10·17· cm·-3· aufweist. In der Epitaxieschicht sind von einem zweiten, dem ersten entgegengesetzten Leitfähigkeitstyp dotierte Source-/Draingebiete und ein Kanalgebiet angeordnet, deren Tiefe kleiner oder gleich der Dicke der Epitaxieschicht ist.

Description

Bei der Entwicklung von Kurzkanal-MOS-Transistoren müssen Maßnahmen getroffen werden, um Kurzkanaleffekte wie VT- Rolloff, Drain-Induced-Barrier-Lowering oder Punch-Through- Effekte zu unterdrücken und gleichzeitig eine hinreichend ho­ he Einsatzspannung der Transistoren zu gewährleisten, deren Gate-Dielektrikumdicke mit der Kanallänge abnimmt.
Es ist vorgeschlagen worden (siehe z. B. T. Skotnicki, Proc. ESSDERC 1996, S. 505-514; T. Ohguro et al. IEDM Tech. Digest 1993, S. 433-436; L. Risch et al. Proc. ESSDERC 1996,5. 321- 324), zur Verbesserung der Gleichstromparameter, insbesondere der Ladungsträgerbeweglichkeit im Kanalgebiet, bei Kurzkanal­ transistoren auf herkömmlichen Halbleitersubstraten, den Bei­ trag des vertikalen elektrischen Feldes im Kanalgebiet zu verkleinern. Das vertikale effektive Feld im Kanalgebiet be­ stimmt stark die Ladungsträgerbeweglichkeit. Zur Verkleine­ rung des vertikalen Feldes ist eine Reduktion der Dotier­ stoffkonzentration im Kanalgebiet erforderlich, was aber wie­ derum den Einfluß des transversalen Drain-Feldes erhöht und zu unerwünschten Kurzkanaleffekten führt.
Dazu ist vorgeschlagen worden, den MOS-Transistor auf einem relativ hoch dotierten Halbleitersubstrat mit einer Dotier­ stoffkonzentration von etwa 1018 cm-3 zu realisieren und im Kanalgebiet eine 20 bis 50 nm dünne undotierte Epitaxie­ schicht vorzusehen. Dabei muß im Herstellungsprozeß darauf geachtet werden, daß die relativ hohe Dotierung aus dem Halb­ leitersubstrat nicht in das Kanalgebiet ausdiffundiert. Die Source-/Draingebiete ragen bis in das hoch dotierte Substrat hinein. Da der Einfluß der Dotierstoffkonzentration im Kanal­ gebiet auf die Einsatzspannung mit dem Abstand von Gatedie­ lektrikum stark abnimmt, kann bei diesem Vorschlag mit Poly- Silizium als Gateelektrodenmaterial keine ausreichende Ein­ satzspannung erreicht werden. Der Einsatz neuer Gatemateria­ lien, zum Beispiel SiGe, ist daher erforderlich.
Ein weiterer Nachteil dieses Vorschlages liegt darin, daß steile Dotierstoffgradienten bei einer weiteren Verkleinerung der Struktur nicht hinreichend mitskalieren, so daß die Ver­ größerung des Stroms im eingeschalteten Zustand des Transi­ stors immer geringer wird.
Alternativ ist vorgeschlagen worden, Kurzkanal-MOS- Transistoren in SOI-Substraten zu realisieren, die auf einer Trägerschreibe eine isolierende Schicht und eine monokristal­ line Siliziumschicht aufweisen. Die aktiven Gebiete dieser Transistoren sind in der monokristallinen Siliziumschicht realisiert. Dadurch werden die Kapazitäten der Source- /Draingebiete zum Substrat reduziert. Ein Nachteil dieser Al­ ternative besteht in dem hohen Preis der SOI-Substrate und der hohen Defektdichte in der monokristallinen Silizium­ schicht von SOI-Substraten.
Der Erfindung liegt das Problem zugrunde, einen MOS- Transistor anzugeben, der als Kurzkanal MOS-Transistor mit verbesserten CMOS-Gatterlaufzeiten und für verbesserten Aus­ gangsstrom realisiert werden kann. Darüber hinaus soll ein Verfahren zur Herstellung eines derartigen MOS-Transistors angegeben werden.
Dieses Problem wird erfindungsgemäß gelöst durch einen MOS- Transistor gemäß Anspruch 1 sowie durch ein Verfahren zu des­ sen Herstellung gemäß Anspruch 7. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
In einem Halbleitersubstrat ist eine von einem ersten Leitfä­ higkeitstyp dotierte Wanne angeordnet. An der Oberfläche der dotierten Wanne ist eine Epitaxieschicht angeordnet, die eine Dotierstoffkonzentration kleiner 1017 cm-3 aufweist. In der Epitaxieschicht sind von einem zweiten, dem ersten entgegen­ gesetzten Leitfähigkeitstyp dotierte Source-/Draingebiete und ein Kanalgebiet angeordnet. Die Tiefe der Source- /Draingebiete ist dabei kleiner oder gleich der Dicke der Epitaxieschicht. Als Tiefe wird dabei die Ausdehnung senk­ recht zur Oberfläche der Epitaxieschicht gemessen von der Oberfläche der Epitaxieschicht bezeichnet.
Da in dem MOS-Transistor die Source-/Draingebiete in der schwach dotierten Epitaxieschicht angeordnet sind, wird die Kapazität der Source-/Draingebiete deutlich reduziert. Daher zeigt der MOS-Transistor verbesserte Gatterlaufzeiten und ei­ nen verbesserten Ausgangsstrom bei einer Ansteuerspannung von 0 Volt. Der MOS-Transistor ist bei vergleichbarer Beschaltung des Substrats bezüglich der Geschwindigkeit vergleichbar mit einem MOS-Transistor, der in der monokristallinen Silizium­ schicht eines SOI-Substrats realisiert ist.
Als Halbleitersubstrat ist insbesondere eine monokristalline Siliziumscheibe geeignet.
Zur Herstellung eines MOS-Transistors mit einer Kanallänge kleiner 130 nm ist es vorteilhaft, die Dicke der Epitaxie­ schicht zwischen 100 und 200 nm zu wählen.
Gemäß einer Ausgestaltung der Erfindung ist in der Epitaxie­ schicht zwischen den Source-/Draingebieten eine dotierte Schicht angeordnet, deren Tiefe geringer als die Tiefe der Source-/Draingebiete ist, deren Dicke geringer als die Dicke der Epitaxieschicht ist und die vom ersten Leitfähigkeitstyp, das heißt von dem selben Leitfähigkeitstyp wie die dotierte Wanne dotiert ist. Durch Vorsehen der dotierten Schicht wird die Einsatzspannung des MOS-Transistors eingestellt. Auf die­ se Weise läßt sich auch bei einem sehr dünnen Gatedielektri­ kum eine hinreichend hohe Einsatzspannung erzielen.
Als Tiefe der Source-/Draingebiete wird der Abstand zwischen der Oberfläche der Epitaxieschicht und der Grenzfläche der Source-/Draingebiete zum Halbleitermaterial der Epitaxie­ schicht senkrecht zur Oberfläche der Epitaxieschicht bezeich­ net.
Vorzugsweise ist die dotierte Schicht in einer Tiefe zwischen 10 und 50 nm angeordnet. Sie weist vorzugsweise eine Dicke zwischen 10 und 50 nm auf. Die Dotierstoffkonzentration liegt vorzugsweise zwischen 5 × 1017 und 5 × 1018 cm-3. Die Dicke des Gate-Dielektrikums liegt vorzugsweise zwischen 2 und 4 nm.
Im Hinblick auf die Unterdrückung von Punch-Through-Effekten ist es vorteilhaft, unterhalb der erst genannten dotierten Schicht eine weitere vom ersten Leitfähigkeitstyp dotierte Schicht anzuordnen. Die weitere dotierte Schicht kann dabei sowohl in der Epitaxieschicht als auch an der Grenzfläche zwischen der hoch dotierten Wanne und der Epitaxieschicht an­ geordnet sein.
Die weitere dotierte Schicht ist vorzugsweise in eine Tiefe zwischen 50 und 200 nm angeordnet und weist eine Dicke zwi­ schen 10 und 50 nm auf. Die Dotierstoffkonzentration in der weiteren dotierten Schicht beträgt vorzugsweise 1017 bis 5 × 1018 cm-3.
Zur Herstellung des MOS-Transistors wird in dem Halbleiter­ substrat zunächst die vom ersten Leitfähigkeitstyp dotierte Wanne erzeugt. Auf die Oberfläche der dotierten Wanne wird die Epitaxieschicht aufgewachsen, die vorzugsweise undotiert aufgewachsen wird. Bedingt durch in der Regel im Epitaxiere­ aktor befindliche Verunreinigungen ist die aufgewachsene Epi­ taxieschicht tatsächlich schwach dotiert. Sie weist eine Do­ tierstoffkonzentration kleiner 1017 cm-3 auf.
An der Oberfläche der Epitaxieschicht wird ein Gatedielektri­ kum und eine Gateelektrode erzeugt. In der Epitaxieschicht werden von einem zweiten, dem ersten entgegengesetzten Leit­ fähigkeitstyp dotierte Source-/Draingebiete erzeugt, deren Tiefe geringer als die Dicke der Epitaxieschicht ist. Zur Er­ zielung einer scharf begrenzten dotierten Schicht, in der Fachwelt häufig als Delta-dotierte Schicht bezeichnet, ist es vorteilhaft, die dotierte Schicht durch insitu-dotierte Epi­ taxie bei dem Aufwachsen der Epitaxieschicht an der gewünsch­ ten Tiefe zu erzeugen.
Alternativ wird die dotierte Schicht durch Implantation durch das Gate-Dielektrikum erzeugt. Das hat den Vorteil, daß das Profil der dotierten Schicht nicht bei der Erzeugung des Ga­ te-Dielektrikums, bei der üblicherweise eine thermische Oxi­ dation durchgeführt wird, verschmiert wird.
Es liegt im Rahmen der Erfindung, unterhalb der erstgenannten dotierten Schicht eine weitere dotierte Schicht zu erzeugen. Diese wird vorzugsweise durch Implantation nach der Herstel­ lung der dotierten Wanne und vor dem Aufwachsen der undotier­ ten Epitaxieschicht erzeugt.
Zur Herstellung komplementärer MOS-Transistoren wird zunächst eine erste dotierte Wanne, die vom ersten Leitfähigkeitstyp dotiert und die zur Aufnahme eines ersten MOS-Transistors be­ stimmt ist, und eine zweite dotierte Wann, die vom zweiten Leitfähigkeitstyp dotiert ist und die zur Aufnahme eines zweiten, zum ersten komplementären MOS-Transistors bestimmt ist, gebildet. Auf die Oberfläche der ersten dotieren Wanne und der zweiten dotierten Wanne wird eine gemeinsame Epita­ xieschicht für die beiden komplementären MOS-Transistoren aufgewachsen, die eine Dotierstoffkonzentration kleiner 1017 cm-3 aufweist. An der Oberfläche der Epitaxieschicht wird ein Gatedielektrikum erzeugt. Im Hinblick auf eine bezüglich einer geringen Oberflächenrauhigkeit optimierte Grenzschicht zwischen der Epitaxieschicht und dem Gatedielektrikum ist es vorteilhaft, das Gatedielektrikum direkt nach dem Aufwachsen der Epitaxieschicht aufzubringen. An der Oberfläche des Gate­ dielektrikums wird eine erste Gateelektrode und eine zweite Gateelektrode erzeugt. In der Epitaxieschicht werden erste vom zweiten Leitfähigkeitstyp dotierte Source-/Draingebiete und zweite vom ersten Leitfähigkeitstyp dotierte Source- /Draingebiete erzeugt, deren Tiefe kleiner oder gleich der Dicke der Epitaxieschicht ist.
Zur voneinander unabhängigen Einstellung der Einsatzspannun­ gen der komplementären Transistoren ist es vorteilhaft, ober­ halb der ersten Wanne eine erste dotierte Schicht, die vom ersten Leitfähigkeitstyp dotiert ist und oberhalb der zweiten Wanne eine zweite dotierte Schicht, die vom zweiten Leitfä­ higkeitstyp dotiert ist, zu bilden.
Zur Vermeidung von Punch-Through-Effekten ist es vorteilhaft, unterhalb der ersten dotierten Schicht und der zweiten do­ tierten Schicht die weitere dotierte Schicht zu bilden. Der Leitfähigkeitstyp der weiteren dotierten Schicht richtet sich danach, ob Punch-Through-Effekte eher bei dem ersten MOS- Transistor oder bei dem zweiten MOS-Transistor zu befürchten sind.
Im folgenden wird die Erfindung anhand eines Ausführungsbei­ spiels, das in den Figuren dargestellt ist, näher erläutert.
Fig. 1 zeigt einen Schnitt durch ein Halbleitersubstrat mit einem ersten MOS-Transistor und einem dazu komplemen­ tären zweiten MOS-Transistor.
Fig. 2 zeigt Dotierstoffprofile in dem ersten MOS- Transistor.
Fig. 3 zeigt Dotierstoffprofile in dem zweiten MOS- Transistor.
Fig. 4 bis Fig. 6 zeigen die Herstellungschritte zur Her­ stellung des ersten MOS-Transistors und des zweiten MOS-Transistors.
In einem Halbleitersubstrat 1 sind eine p-dotierte Wanne 2 und eine n-dotierte Wanne 3 angeordnet. Das Halbleitersub­ strat 1 ist eine monokristalline Siliziumscheibe mit einer Grunddotierung von 1015 bis 1017 cm-3. Im oberen Bereich der p-dotierten Wanne 2 und der n-dotierten Wanne 3 ist eine An­ ti-Punch-Schicht 4 angeordnet, die n-dotiert ist mit einer Dotierstoffkonzentration von zum Beispiel 5 × 1017 cm-3 (sie­ he Fig. 1).
Die Dotierstoffkonzentration in der p-dotierten Wanne 2 be­ trägt 3 × 1017 cm-3 Bor. Die Dotierstoffkonzentration in der n- dotierten Wanne 3 beträgt 2 × 1017 cm-3 Phosphor.
Oberhalb der Anti-Punch-Schicht 4 ist eine undotierte Epita­ xieschicht 5 angeordnet. Die undotierte Epitaxieschicht 5 weist eine Dotierstoffkonzentration von kleiner als 1017 cm-3 auf.
Ein Isolationsgraben 6, der von der Oberfläche der Epitaxie­ schicht 5 bis ins Halbleitersubstrat 1 reicht, definiert ak­ tive Gebiete für einen ersten MOS-Transistor, der ein n- leitendes Kanalgebiet aufweist, und einen zweiten MOS- Transistor, der ein p-leitendes Kanalgebiet aufweist.
In der Epitaxieschicht 5 sind n-dotierte Source-/Draingebiete 7 für den ersten MOS-Transistor und p-dotierte Source- /Draingebiete 8 für den zweiten MOS-Transistor vorgesehen. Die n-dotierten Source-/Draingebiete 7 und die p-dotierten Source-/Draingebiete 8 weisen jeweils ein LDD-Profil (Lightly doped drain) und ein HDD-Profil (Highly dopeä drain) auf. Da­ bei beträgt die Dotiertstoffkonzentration in den n-dotierten Source-/Draingebieten 7 1018 bis 1019 cm-3 Arsen für das LDD- Profil und < 1020 cm-3 Arsen für das HDD-Profil. Bei den p- dotierten Source-/Draingebieten 8 beträgt die Dotierstoffkon­ zentration 1018 bis 1019 cm-3 BF2 für das LDD-Profil und < 1020 cm-3 Bor für das HDD-Profil.
Im Bereich des ersten MOS-Transistors ist zwischen den n- dotierten Source-/Draingebieten 7 eine p-dotierte Schicht 9 angeordnet, die eine Dotierstoffkonzentration von 1018 cm-3 Bor aufweist.
Im Bereich des zweiten MOS-Transistors ist zwischen den p- dotierten Source-/Draingebieten 8 eine n-dotierte Schicht 10 angeordnet, die eine Dotiertstoffkonzentration von 1018 cm-3 Arsen aufweist. Zwischen den n-dotierten Source-/Draingebie­ ten 7 und den p-dotierten Source-/Draingebieten 8 ist an der Oberfläche der Epitaxieschicht 5 ein Gatedielektrikum 11 an­ geordnet, das nitridiertes SiO2 in einer Schichtdicke von 2 bis 4 nm enthält. Im Bereich des ersten MOS-Transistors ist oberhalb des Gatedielektrikums 11 eine Gateelektrode 12, die in n+-dotiertes Poly-Silizium und Titansilizid enthält, ange­ ordnet. Im Bereich des zweiten MOS-Transistors ist an der Oberfläche des Gatedielektrikums 11 eine Gateelektrode 13 an­ geordnet, die p+-dotiertes Poly-Silizium und Titansilizid enthält.
Die p-dotierte Schicht 9 ist in einem Abstand von 10 bis 50 nm von der Grenzfläche des Gatedielektrikums 11 und der Epi­ taxieschicht 5 angeordnet und weist eine Dicke von 10 bis 50 nm auf. Die n-dotierte Schicht 10 ist in einem Abstand von 10 bis 50 nm von der Grenzfläche zwischen dem Gatedielektrikum 11 und der Epitaxieschicht 5 angeordnet. Sie weist eine Dicke von 10 bis 50 nm auf.
In Fig. 2 sind die Dotierstoffkonzentrationsprofile des er­ sten MOS-Transistors und in Fig. 3 des zweiten MOS- Transistors dargestellt. Es ist jeweils die Dotierstoffkon­ zentration C als Funktion der Tiefe T, das heißt des senk­ rechten Abstandes von der Grenzfläche zwischen Gatedielektri­ kum 11 und Epitaxieschicht 5 dargestellt. Als Doppelpfeil sind die Ausdehnung der undotierten Epitaxieschicht 5 und des Halbleitersubstrats 1 am oberen Rand der Graphen eingetragen.
Die Dotierstoffprofile sind jeweils mit dem Bezugszeichen des zugehörigen Transistorgebiets bezeichnet.
Zur Herstellung des MOS-Transistors wird in dem Halbleiter­ substrat 1 durch maskierte Implantation mit Bor mit einer Energie von 120 keV und einer Dosis von 1013 cm-3 die p- dotierte Wanne 2 gebildet. Die n-dotierte Wanne 3 wird durch maskierte Implantation mit Phosphor mit einer Energie von 250 keV und einer Dosis von 1013 cm-3 gebildet. Bei der Implantati­ on der p-dotierte Wanne 2 wird eine Maske verwendet, die den Bereich außerhalb der p-dotierten Wanne 2 abdeckt. Bei der Implantation der Wanne n-dotierten Wanne 3 wird eine Maske verwendet, die den Bereich außerhalb der n-dotierten Wanne 3 abdeckt.
Nachfolgend wird unmaskiert eine Arsen-Implantation mit einer Energie von 10 keV und einer Dosis von 3 × 1012 cm-3 durchge­ führt, bei der die Anti-Punch-Schicht 4 gebildet wird.
Nachfolgend werden die implantierten Dotierstoffe in einem schnellen Temperschritt (RTA) aktiviert.
Nach einer Reinigung der Oberfläche des Halbleitersubstrats 1 wird die undotierte Epitaxieschicht 5 in einer Schichtdicke von 100 nm in einem CVD-Reaktor aufgewachsen (siehe Fig. 5).
Zur Erzeugung des Isolationsgrabens 6 wird in der Epitaxie­ schicht 5 ein Graben geätzt und mit isolierendem Material, z. B. SiO2, aufgefüllt (siehe Fig. 6). Der Isolationsgraben 6 reicht bis in den Bereich der p-dotierten Wanne 2 und der n- dotierten Wanne 3. Er durchtrennt somit die Epitaxieschicht 5 und die Anti-Punch-Schicht 4.
Auf die Oberfläche der Struktur wird das Gatedielektrikum 11 und eine Poly-Siliziumschicht 14 aufgebracht. Durch eine mas­ kierte Implantation, bei der der Bereich außerhalb der p- dotierten Wanne 2 abgedeckt wird, wird oberhalb der p- dotierten Wanne 2 die p-dotierte Schicht 9 erzeugt. Die Im­ plantation erfolgt mit Bor mit einer Energie von 20 keV und einer Dosis von 1013 cm-3. Nachfolgend wird durch eine maskier­ te Implantation, bei dem der Bereich außerhalb der n- dotierten Wanne 3 durch eine Maske abgedeckt wird, oberhalb der n-dotierten Wanne 3 in der Epitaxieschicht 5 die n- dotierte Schicht 10 erzeugt. Die Implantation erfolgt mit Ar­ sen mit einer Energie von 180 keV und einer Dosis von 1013 cm-3.
Durch Strukturierung der Poly-Siliziumschicht 14 und des Ga­ te-Dielektrikums 11 und maskierte Implantationen zur Herstel­ lung der n-dotierten Source-/Draingebiete 7 und der p- dotierten Source-/Draingebiete 8 werden der erste MOS- Transistor und der zweite MOS-Transistor fertiggestellt. Bei den Source-Drain-Implantationen werden die Gateelektrode 12 n+-dotiert und die Gateelektrode 13 p+-dotiert.

Claims (14)

1. MOS-Transistor,
  • - bei dem in einem Halbleitersubstrat eine von einem ersten Leitfähigkeitstyp dotierte Wanne vorgesehen ist,
  • - bei dem an der Oberfläche der dotierten Wanne eine Epita­ xieschicht angeordnet ist, die eine Dotierstoffkonzentra­ tion kleiner 1017 cm-3 aufweist,
  • - bei dem in der Epitaxieschicht von einem zweiten, dem er­ sten entgegengesetzten Leitfähigkeitstyp dotierte Source- /Draingebiete und ein Kanalgebiet angeordnet sind,
  • - bei dem die Tiefe der Source-/Draingebiete kleiner oder gleich der Dicke der Epitaxieschicht ist.
2. MOS-Transistor nach Anspruch 1, bei dem die Dicke der Epitaxieschicht zwischen 100 und 200 nm liegt.
3. MOS-Transistor nach Anspruch 1 oder 2, bei dem in der Epitaxieschicht zwischen den Source- /Draingebieten eine dotierte Schicht angeordnet ist, deren Tiefe geringer als die Tiefe der Source-/Draingebiete ist, deren Dicke geringer als die Dicke der Epitaxieschicht ist und die vom ersten Leitfähigkeitstyp dotiert ist.
4. MOS-Transistor nach Anspruch 3, bei dem die dotierte Schicht in einer Tiefe zwischen 10 und 50 nm angeordnet ist, eine Dicke zwischen 10 und 50 nm auf­ weist und eine Dotierstoffkonzentration zwischen 5 × 1017 und 5 × 1018 cm-3 aufweist.
5. MOS-Transistor nach Anspruch 3 oder 4, bei dem in der Epitaxieschicht unterhalb der erstgenannten dotierten Schicht eine weitere vom ersten Leitfähigkeitstyp dotierte Schicht angeordnet ist.
6. MOS-Transistor nach Anspruch 5, bei dem die weitere dotierte Schicht in einer Tiefe zwischen 50 und 200 nm angeordnet ist, eine Dicke zwischen 10 und 50 nm aufweist und eine Dotierstoffkonzentration zwischen 1017 und 5 × 1018 cm-3 aufweist.
7. Verfahren zur Herstellung eines MOS-Transistors,
  • - bei dem in einem Halbleitersubstrat eine von einem ersten Leitfähigkeitstyp dotierte Wanne erzeugt wird,
  • - bei dem auf die Oberfläche der dotierten Wanne eine Epita­ xieschicht aufgewachsen wird, die eine Dotierstoffkonzen­ tration kleiner 1017 cm-3 aufweist,
  • - bei dem an der Oberfläche der Epitaxieschicht ein Gatedie­ lektrikum erzeugt wird,
  • - bei dem an der Oberfläche des Gatedielektrikums eine Ga­ teelektrode erzeugt wird,
  • - bei dem in der Epitaxieschicht von einem zweiten zum er­ sten entgegengesetzten Leitfähigkeitstyp dotierte Source- /Draingebiete erzeugt werden, deren Tiefe kleiner oder gleich der Dicke der Epitaxieschicht ist.
8. Verfahren nach Anspruch 7, bei dem in der Epitaxieschicht eine vom ersten Leitfähig­ keitstyp dotierte Schicht gebildet wird.
9. Verfahren nach Anspruch 8, bei dem die dotierte Schicht durch in situ dotierte Epitaxie bei dem Aufwachsen der Epitaxieschicht erzeugt wird.
10. Verfahren nach Anspruch 8, bei dem die dotierte Schicht durch Implantation durch das Ga­ tedielektrikum hindurch erzeugt wird.
11. Verfahren nach einem der Ansprüche 8 bis 10, bei dem unterhalb der erstgenannten dotierten Schicht eine weitere dotierte Schicht, die vom ersten Leitfähigkeitstyp dotiert ist, erzeugt wird.
12. Verfahren nach einem der Ansprüche 7 bis 11,
  • - bei dem zwei komplementäre MOS-Transistoren hergestellt werden,
  • - bei dem eine erste dotierte Wanne, die vom ersten Leitfä­ higkeitstyp dotiert ist und die zur Aufnahme eines ersten MOS-Transistors bestimmt ist, und eine zweite dotierte Wanne, die vom zweiten Leitfähigkeitstyp dotiert ist und die zur Aufnahme eines zweiten MOS-Transistors bestimmt ist, gebildet werden,
  • - bei dem eine gemeinsame Epitaxieschicht für die beiden komplementären MOS-Transistoren an der Oberfläche der er­ sten dotierten Wanne und der zweiten dotierten Wanne auf­ gewachsen wird, die eine Dotierstoffkonzentration kleiner 1017 cm-3 aufweist,
  • - bei dem an der Oberfläche der Epitaxieschicht ein Gatedie­ lektrikum erzeugt wird,
  • - bei dem an der Oberfläche des Gatedielektrikums eine erste Gateelektrode und eine zweite Gateelektrode erzeugt wer­ den,
  • - bei dem in der Epitaxieschicht erste vom zweiten Leitfä­ higkeitstyp dotierte Source-/Draingebiete und zweite vom ersten Leitfähigkeitstyp dotierte Source-/Draingebiete er­ zeugt werden, deren Tiefe kleiner oder gleich der Dicke der Epitaxieschicht ist.
13. Verfahren nach Anspruch 12, bei dem in der Epitaxieschicht oberhalb der ersten Wanne eine erste dotierte Schicht, die vom ersten Leitfähigkeitstyp do­ tiert ist und oberhalb der zweiten Wanne eine zweite dotierte Schicht, die vom zweiten Leitfähigkeitstyp dotiert ist, ge­ bildet wird.
14. Verfahren nach Anspruch 13, bei dem unterhalb der ersten dotierten Schicht und der zwei­ ten dotierten Schicht die weitere dotierte Schicht gebildet wird.
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