DE19919359A1 - Integrierter Speicher mit an gegenüberliegenden Seiten eines Zellenfeldes angeordneten Leseverstärkern - Google Patents

Abstract

Der integrierte Speicher weist erste Schaltelemente (A) auf, über die jede Bitleitung (BLi, bBLi) mit dem dazugehörigen Leseverstärker (SA) verbunden ist, und zweite Schaltelemente (B), über die jede Bitleitung auf der vom zugehörigen Leseverstärker (SA) abgewandten Seite ihres ersten Schaltelementes (A) mit einem Bereitschaftspotential (VSTB) verbunden ist. Spaltenauswahlleitungen (LCSLk) sind jeweils mit den Steueranschlüssen der ersten (A) und der zweiten (B) Schaltelemente wenigstens einer der ersten (BLO, bBLO, BL2, bBL2) und einer der zweiten (BL1, bBL1, BL3, bBL3) Bitleitungen verbunden. Über dritte Schaltelemente (C) ist jede Bitleitung mit dem Bereitschaftspotential (VSTB) verbunden. Eine erste Steuerleitung (STBb) ist mit allen dritten Schaltelementen (C) der ersten Bitleitungen und eine zweite Steuerleitung (STBt) ist mit allen dritten Schaltelementen (C) der zweiten Bitleitungen verbunden.

Description

Die Erfindung betrifft einen integrierten Speicher mit an ge­ genüberliegenden Seiten eines Zellenfeldes angeordneten Lese­ verstärkern.

In H. Fujisawa et al.: The Charge-Share Modified (CSM) Precharge-Level Architecture for High-Speed and Low-Power Ferroelectric Memory, in IEEE Journal of Solid-State Cir­ cuits, Vol. 32, No. 5, May 1997, Seite 655 ff. ist ein ferro­ elektrischer Speicher (FeRAM bzw. RAM) beschrieben, dessen Speicherzellen vom Ein-Transistor-/Ein-Kondensator-Typ sind. Der Speicherkondensator weist ein ferroelektrisches Dielek­ trikum auf. Die Speicherzellen sind in Kreuzungspunkten von Bitleitungen und Wortleitungen angeordnet. Die Bitleitungen sind über n-Kanal-Transistoren mit einem gemeinsamen Lesever­ stärker verbunden. Jede Bitleitung ist außerdem über einen p- Kanal-Transistor mit einem Plattenpotential verbunden, mit dem auch die vom Auswahltransistor abgewandte Elektrode jedes Speicherkondensators verbunden ist. Der Steueranschluß des n- Kanal-Transistors und des p-Kanal-Transistors jeder Bitlei­ tung ist mit einer Spaltenauswahlleitung verbunden. Über die Spaltenauswahlleitungen wird gleichzeitig immer nur auf eine der Bitleitungen zugegriffen, die daraufhin über ihren n- Kanal-Transistor mit dem Leseverstärker leitend verbunden wird. Die übrigen Spaltenauswahlleitungen bleiben auf einem niedrigen Pegel, so daß die zugehörigen Bitleitungen mit dem Plattenpotential leitend verbunden sind. Obwohl bei Aktivie­ rung einer der Wortleitungen an jeder Bitleitung einer der Auswahltransistoren der Speicherzellen leitend geschalten wird, wird der in den Speicherkondensatoren der nicht ausge­ wählten Bitleitungen gespeicherte Zustand nicht beeinflußt, da mittels der p-Kanal-Transistoren an beiden Elektroden der Kondensatoren das Plattenpotential anliegt. Durch eine Span­ nung von 0 V, die über einem ferroelektrischen Speicherkon­ densator abfällt, wird dessen Polarisationszustand nicht ver­ ändert. Der Polarisationszustand beeinflußt die Kapazität des Speicherkondensators und entspricht einem bestimmten gespei­ cherten logischen Zustand.

Bei integrierten Speichern bilden die in Schnittpunkten von benachbarten Bitleitungen und Wortleitungen angeordneten Speicherzellen zusammenhängende Zellenfelder. Wenn jeder Bit­ leitung ein entsprechender Leseverstärker zugeordnet werden muß, ist es günstig, die Leseverstärker nicht ausschließlich an einer Seite des Zellenfeldes anzuordnen, sondern abwech­ selnd an gegenüberliegenden Seiten des Zellenfeldes. Dann steht mehr Platz für die Anordnung der Komponenten der Lese­ verstärker zur Verfügung.

Bei integrierten Speichern sind oftmals mehrere benachbarte Bitleitungen zu einer gemeinsamen Spalte zusammengefaßt, der ein Spaltenauswahlsignal zugeordnet ist. Bei Aktivierung ei­ ner der Spaltenauswahlleitungen werden dann Leseverstärker an beiden Seiten des Zellenfeldes mit den Bitleitungen der ent­ sprechenden Spalten verbunden und verstärken bei einem Lese­ zugriff die aus den adressierten Speicherzellen auf diese Bitleitungen ausgelesenen Signale. Um den Flächenbedarf der Spaltenauswahlleitungen im Zellenfeld nicht zu groß werden zu lassen, muß ihre Anzahl begrenzt werden. Andererseits bedeu­ tet die Begrenzung der Anzahl der Spaltenauswahlleitungen, daß jeder Spaltenauswahlleitung eine relativ große Anzahl von Bitleitungen zugeordnet ist. Das bedeutet, daß bei jedem Speicherzugriff eine große Anzahl von Leseverstärkern gleich­ zeitig aktiviert werden muß. Je mehr Leseverstärker gleich­ zeitig aktiviert werden, desto größer ist die Leistungsauf­ nahme des integrierten Speichers. Bei Speicherzellen, deren Inhalt bei einem Lesezugriff zerstört wird, dient der Lese­ verstärker einem Rückschreiben der gerade ausgelesenen Daten. Daher müssen normalerweise alle mit selektierten Bitleitungen verbundene Leseverstärker aktiviert werden. Dies ist bei DRAMs und FRAMs der Fall.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher der beschriebenen Art anzugeben, bei dem bei glei­ chem Verhältnis der Anzahl der Spaltenauswahlleitungen zur Anzahl der Bitleitungen, das heißt bei konstantem Flächenbe­ darf der Spaltenauswahlleitungen im Zellenfeld, die Lei­ stungsaufnahme im Vergleich zu bekannten Lösungen reduziert werden kann.

Diese Aufgabe wird mit einem integrierten Speicher gemäß Pa­ tentanspruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Patentansprüche.

Der erfindungsgemäße Speicher weist erste Schaltelemente auf, über die jede Bitleitung mit dem zugehörigen Leseverstärker verbunden ist und zweite Schaltelemente, über die jede Bit­ leitung mit einem Bereitschaftspotential verbunden ist. Die ersten und zweiten Schaltelemente jeder Bitleitung sind mit einer Spaltenauswahlleitung verbunden. Zusätzlich zu den er­ sten und zweiten Schaltelementen weist der Speicher dritte Schaltelemente auf, über die jede Bitleitung ebenfalls mit dem Bereitschaftspotential verbunden ist. Eine erste Steuer­ leitung ist mit je einem Steuereingang aller dritten Schalt­ elemente der ersten Bitleitungen verbunden, die Leseverstär­ kern an einer ersten Seite des Zellenfeldes zugeordnet sind. Eine zweite Steuerleitung ist mit je einem Steuereingang al­ ler dritten Schaltelemente der zweiten Bitleitungen verbun­ den, die Leseverstärkern an einer zweiten Seite des Zellen­ feldes zugeordnet sind.

Beim erfindungsgemäßen Speicher erfolgt also eine Selektion der Bitleitungen nicht allein über die Spaltenauswahlleitun­ gen, sondern zusätzlich über die erste und die zweite Steuer­ leitung. Während des Betriebes des Speichers kann vorteilhaft nur eine der beiden Steuerleitungen auf ein Potential ge­ bracht werden, durch welches die zugehörigen dritten Schalt­ elemente gesperrt werden. Dann sind zwar alle Bitleitungen einer über die Spaltenauswahlleitung ausgewählten Spalte über die ersten Schaltelemente leitend mit dem zugehörigen Lese­ verstärker verbunden. Allerdings befinden sich diejenigen Bitleitungen weiterhin auf dem Bereitschaftspotential, deren dritte Schaltelemente über die entsprechende Steuerleitung leitend geschalten sind. Daher kann über die beiden Steuer­ leitungen ausgewählt werden, ob auf die ersten oder die zwei­ ten Bitleitungen einer ausgewählten Spalte bei einem Spei­ cherzugriff zugegriffen werden soll. Entsprechend muß dann nur die Hälfte der den Bitleitungen einer Spalte zugeordneten Leseverstärker gleichzeitig aktiviert werden. Daher ist die Leistungsaufnahme der Leseverstärker um die Hälfte reduziert.

Da die Leseverstärker bei einem Speicherzugriff im allgemei­ nen über entsprechende Aktivierungsleitungen aktiviert werden müssen, die an beiden Seiten des Zellenfeldes angeordnet sind, ermöglicht die Erfindung eine erhebliche Verminderung der Leistungsaufnahme dadurch, daß jeweils gleichzeitig nur eine der beiden Aktivierungsleitungen aktiviert werden muß. Da die Zellenfelder integrierter Speicher oftmals sehr große Abmessungen aufweisen und die Aktivierungsleitungen für die Leseverstärker über die gesamte Breite des zugehörigen Zel­ lenfeldes verlaufen, sind die Aktivierungsleitungen sehr lang. Entsprechend groß ist auch ihre Leitungskapazität. Da­ her wird zum Umladen der Aktivierungsleitungen sehr viel Lei­ stung benötigt. Da die Erfindung ermöglicht, lediglich eine der beiden Aktivierungsleitungen eines Zellenfeldes bei einem Speicherzugriff zu aktivieren, kann diese erhebliche Lei­ stungsaufnahme um die Hälfte reduziert werden.

Nach einer Weiterbildung sind die dritten Schaltelemente auf der dem zugehörigen Leseverstärker zugewandten Seite des er­ sten Schaltelementes der entsprechenden Bitleitung angeord­ net. Das bedeutet, daß die dritten Schaltelemente, ebenso wie die Leseverstärker, am Rande des Zellenfeldes angeordnet sind, wo mehr Platz zur Verfügung steht, als innerhalb des Zellenfeldes.

Günstig ist es, wenn die Spaltenauswahlleitungen im wesentli­ chen parallel zu den Bitleitungen und die ersten und zweiten Steuerleitungen im wesentlichen parallel zu den Wortleitungen verlaufen. Dies ergibt eine besonders platzsparende Anordnung der entsprechenden Leitungen.

Die Erfindung eignet sich insbesondere zur Anwendung bei fer­ roelektrischen Speichern mit Speicherkondensatoren, die ein ferroelektrisches Dielektrikum aufweisen. Sie ist jedoch auch auf andere Speicher anwendbar, bei denen ein Zugriff auf die Speicherzellen unterbunden wird, wenn die zugehörige Bitlei­ tung bei leitendem Auswahltransistor auf einem Bereitschafts­ potential gehalten wird.

Ausführungsbeispiele der Erfindung werden im folgenden anhand der Figuren näher erläutert. Es zeigen:

Fig. 1 einen Ausschnitt eines Zellenfeldes eines inte­ grierten Speichers und

Fig. 2 einen Ausschnitt zweier benachbarter Zellenfelder des integrierten Speichers der Fig. 1.

Fig. 1 zeigt einen Ausschnitt eines erfindungsgemäßen inte­ grierten Speichers vom Typ FRAM. Dieser weist in einem Zel­ lenfeld AR eine Vielzahl von Speicherzellen MC auf, von denen in Fig. 1 beispielhaft nur eine eingezeichnet wurde. Jede Speicherzelle MC weist einen Auswahltransistor T und einen Speicherkondensator C mit ferroelektrischem Dielektrikum auf. Die Speicherzellen MC sind in Kreuzungspunkten von Bitleitun­ gen BLi, bBLi mit Wortleitungen WLi angeordnet. Die eine Elektrode des Speicherkondensators C jeder Speicherzelle MC ist mit einem Bereitschaftspotential VSTB und die andere Elektrode über den Auswahltransistor T mit der zugehörigen Bitleitung verbunden. Das Gate des Auswahltransistors T ist mit der zugehörigen Wortleitung verbunden. Der Speicher weist eine Vielzahl der Bitleitungen und Wortleitungen auf. In der Fig. 1 wurde jedoch nur eine der Wortleitungen WLi darge­ stellt, sowie vier Bitleitungspaare, die eine Spalte bilden, der eine gemeinsame Spaltenauswahlleitung LCSLk zugeordnet ist. Die übrigen, in der Fig. 1 nicht dargestellten Bitlei­ tungen sind ebenfalls zu Spalten mit je vier Bitleitungspaa­ ren zusammengefaßt. Diese weiteren Spalten sind ebenso wie die in Fig. 1 dargestellte Spalte aufgebaut. Die Wortleitun­ gen WLi sind mit Ausgängen eines in der Fig. 1 nicht darge­ stellten Zeilendecoders verbunden. Die Spaltenauswahlleitun­ gen LCSLk sind mit Ausgängen eines ebenfalls nicht darge­ stellten Spaltendecoders verbunden.

Jedem Bitleitungspaar BLi, bBLi ist ein Leseverstärker SA zu­ geordnet. Die Bitleitungspaare sind in der sogenannten "In­ terleaved Bitleitungsarchitektur" angeordnet. Das heißt, die Leseverstärker SA benachbarter Bitleitungspaare sind abwech­ selnd an gegenüberliegenden Rändern des Zellenfeldes AR ange­ ordnet. Hierdurch steht für die Realisierung jedes Lesever­ stärkers SA mehr Platz zur Verfügung, als wenn alle Lesever­ stärker SA an derselben Seite des Zellenfeldes AR angeordnet wären.

Jede Bitleitung BLi, bBLi ist über einen ersten Transistor A von n-Kanal-Typ mit dem zugehörigen Leseverstärker SA verbun­ den. An beiden Rändern des Zellenfeldes AR verläuft parallel zu den Wortleitungen WLi jeweils eine Leitung für das Bereit­ schaftspotential VSTB. Den ersten Transistoren A sind zweite Transistoren B vom p-Kanal-Typ zugeordnet, die die jeweilige Bitleitung auf der vom zugeordneten Leseverstärker SA abge­ wandten Seite mit dem Bereitschaftspotential VSTB und mit der anderen Bitleitung des jeweiligen Bitleitungpaares verbinden. Weiterhin sind jedem Leseverstärker SA dritte Transistoren C vom n-Kanal-Typ zugeordnet, die ebenfalls jede der beiden dem Leseverstärker SA zugeordneten Bitleitungen mit dem Bereit­ schaftspotential VSTB und miteinander verbinden. Jedem Lese­ verstärker SA sind auch vierte Transistoren D vom n-Kanal-Typ zugeordnet, die die beiden dem Leseverstärker SA zugeordneten Bitleitungen mit einem Vorladepotential VPRE verbinden.

Parallel zu den Bitleitungen BLi, bBLi verlaufen die Spalten­ auswahlleitungen LCSLk. Diese sind am Rande des Zellenfeldes mit den Steueranschlüssen der ersten Transistoren A und der zweiten Transistoren B der zugehörigen Spalte verbunden. Wei­ terhin ist eine erste Steuerleitung STBb und eine zweite Steuerleitung STBt vorhanden, die parallel zu den Wortleitung WLi angeordnet sind und mit den Steueranschlüssen der an der jeweiligen Seite des Zellenfeldes AR angeordneten dritten Transistoren C aller Spalten verbunden sind. Außerdem weist der Speicher eine erste Vorladesteuerleitung PREb und eine zweite Vorladesteuerleitung PREt auf, die am oberen bzw. un­ teren Rand des Zellenfeldes AR angeordnet sind und mit den Steueranschlüssen der dort angeordneten vierten Transistoren D aller Spalten verbunden sind. Während jede Spaltenauswahl­ leitung LCSLk nur jeweils den vier Bitleitungspaaren jeder Spalte innerhalb des Zellenfeldes AR zugeordnet ist, ist die erste Steuerleitung STBb und die erste Vorladesteuerleitung PREb allen Bitleitungspaaren BLi, bBLi zugeordnet, die mit den am Zellenfeldrand angeordneten oberen Leseverstärkern SA verbunden sind. Die zweite Steuerleitung STBt und die zweite Vorladesteuerleitung PREt sind allen Bitleitungspaaren des Zellenfeldes AR zugeordnet, die mit den am unteren Zellen­ feldrand angeordneten Leseverstärkern SA verbunden sind.

Die Funktionsweise des in Fig. 1 dargestellten Speichers ist folgende:
Solange keine der Spalten ausgewählt ist, haben alle Spalten­ auswahlleitungen LCSLk niedriges Potential, so daß die ersten Transistoren A gesperrt und die zweiten Transistoren B lei­ tend sind. Somit sind die Bitleitungen BLi, bBLi am Rande des Zellenfeldes AR von den Leseverstärkern SA abgekoppelt und befinden sich auf dem Bereitschaftspotential VSTB. Außerdem befinden sich alle Wortleitungen WLi auf dem niedrigen Poten­ tial, so daß alle Auswahltransistoren T der Speicherzellen MC gesperrt sind.

Bei einem Lesezugriff auf den Speicher wird eine der Spalten­ auswahlleitungen LCSLk in Abhängigkeit einer anliegenden Spaltenadresse auf ein hohes Potential gebracht, so daß die ersten Transistoren A dieser Spalte leitend geschaltet und die zweiten Transistoren B dieser Spalte gesperrt werden. Gleichzeitig weist eine der Steuerleitungen STBb, STBt einen hohen Pegel und die andere Steuerleitung einen niedrigen Pe­ gel auf. Die dritten Transistoren C, deren zugehörige Steuer­ leitung STBb bzw. STBt den hohen Pegel aufweist, sorgen da­ für, daß die zugehörigen Bitleitungen BLi, bBLi auch bei lei­ tenden ersten Transistoren A auf dem Bereitschaftspotential VSTB bleiben. Somit liegt das Bereitschaftspotential VSTB für die entsprechenden Speicherzellen MC dieser Bitleitungen an beiden Elektroden des Speicherkondensators C an, so daß der gespeicherte logische Zustand dieser Speicherzellen nicht be­ einflußt wird.

Außerdem wird diejenige Vorladesteuerleitung PREb, PREt auf den hohen Pegel gebracht, deren zugeordnete Steuerleitung STBb, STBt den niedrigen Pegel aufweist. Somit werden dieje­ nigen Bitleitungen, die über ihre dritten Transistoren C nicht mit dem Bereitschaftspotential VSTB leitend verbunden sind, über ihre vierten Transistoren D leitend mit dem Vorla­ depotential VPRE verbunden. Vor der Aktivierung einer der Wortleitungen WLi werden die vierten Transistoren D wieder gesperrt, indem die zugehörige Vorladesteuerleitung PREb, PREt wieder einen niedrigen Pegel annimmt. Anschließend wird eine der Wortleitungen WLi auf den hohen Pegel gebracht, so daß für jedes Bitleitungspaar BLi, bBLi der Auswahltransistor T einer der Speicherzellen MC leitend geschalten wird.

Der Speicherinhalt derjenigen Speicherzellen MC, deren zuge­ ordnete Spaltenauswahlleitung LCSLk einen niedrigen Pegel aufweist, wird bei einem Speicherzugriff nicht beeinflußt, da die zugehörigen Bitleitungen über die zweiten Transistoren B leitend mit dem Bereitschaftspotential VSTB verbunden sind. Außerdem wird der Speicherinhalt derjenigen Speicherzellen MC nicht beeinflußt, deren Spaltenauswahlleitung LCSLk zwar ei­ nen hohen Pegel aufweist, deren zugehörige Steuerleitung STBb, STBt aber einen hohen Pegel aufweist. Diese sind näm­ lich über die leitenden ersten Transistoren A und die leiten­ den dritten Transistoren C ebenfalls mit dem Bereitschaftspo­ tential VSTB verbunden. Ein Lesezugriff erfolgt nur auf die­ jenigen Speicherzellen MC, deren Spaltenauswahlleitungen LCSLk einen hohen und deren zugehörige Steuerleitung STBb, STBt einen niedrigen Pegel aufweisen. Für diese wurden über die leitenden ersten Transistoren A und vierten Transistoren D die entsprechenden Bitleitungen auf das Vorladepotential VPRE vorgeladen. Dann liegt an der einen Elektrode des ent­ sprechenden Speicherkondensators C dieser Speicherzellen MC das Vorladepotential VPRE, während an der vom Auswahltransi­ stor T abgewandten Elektrode der Kondensatoren C das Bereit­ schaftspotential VSTB anliegt. Da bei den letztgenannten Speicherzellen MC die Spannung über den Speicherkondensator C ungleich 0 V ist, erfolgt ein Auslesen dieser Speicherzellen. Je nach in den letztgenannten Speicherzellen MC gespeichertem logischem Zustand wird das Potential der mit diesen verbunde­ nen Bitleitungen unterschiedlich beeinflußt. Als Folge dessen stellt sich ein entsprechendes Differenzsignal an den beiden Eingängen des zugehörigen Leseverstärkers SA ein. Die Lese­ verstärker SA verstärken dieses Differenzsignal und geben es nach außerhalb des integrierten Speichers weiter. Gleichzei­ tig wird das verstärkte Differenzsignal von den Leseverstär­ kern zurück in die ausgelesenen Speicherzellen MC geschrie­ ben, deren Speicherinhalt beim Auslesen zerstört wurde.

Allen Leseverstärkern SA beim in der Fig. 1 dargestellten Speicher, die am oberen Rand des Zellenfeldes AR angeordnet sind, ist eine erste Aktivierungsleitung Sb zugeordnet, wäh­ rend den Leseverstärkern SA am unteren Rand des Zellenfeldes AR eine zweite Aktivierungsleitung St zugeordnet ist. Während eines Speicherzugriffs werden über die Aktivierungsleitungen Sb, St nur diejenigen Leseverstärker SA aktiviert, auf deren zugeordnete Bitleitungen BLi, bBLi ein Zugriff erfolgen soll. Außerdem wird den Leseverstärkern SA zu deren Aktivierung das zugehörige Spaltenauswahlsignal LCSLk zugeführt, so daß nicht alle Leseverstärker SA am unteren bzw. oberen Rand des Zel­ lenfeldes AR gleichzeitig aktiviert werden, sondern nur die­ jenigen Leseverstärker SA, die an der entsprechenden Seite des Zellenfeldes AR angeordnet sind und außerdem der jeweils adressierten Spalte zugeordnet sind. Beim Speicher dieses Ausführungsbeispiels geschieht die Aktivierung der Lesever­ stärker SA mittels eines UND-Gatters A, dessen Ausgang mit einem Aktivierungseingang des entsprechenden Leseverstärkers SA, dessen erster Eingang mit der jeweiligen Spaltenauswahl­ leitung LCSLk und dessen zweiter Eingang mit der entsprechen­ den oberen Aktivierungsleitung Sb bzw. unteren Aktivierungs­ leitung St verbunden ist.

Beim hier beschriebenen Speicher werden über die Spaltenaus­ wahlleitungen LCSLk also gleichzeitig immer vier Bitleitungs­ paare BLi, bBLi selektiert. Über die Steuerleitungen STBb, STBt erfolgt dann eine weitere Unterauswahl zweier dieser vier selektierten Bitleitungspaare. Es werden dann über die Aktivierungsleitungen Sb, St nur die beiden diesen Bitlei­ tungspaaren zugeordneten Leseverstärker SA aktiviert. Aus diesem Grunde unterscheidet sich beim erfindungsgemäßen Spei­ cher die Anzahl der einer der Spaltenauswahlleitungen LCSLk zugeordneten Bitleitungen von der Anzahl der gleichzeitig bei einem Speicherzugriff zu aktivierenden Leseverstärker SA. So­ mit kann durch die Erfindung die Anzahl der einer gemeinsamen Spaltenauswahlleitung LSCLk zugeordneten Bitleitungen, die maßgeblich für die Anzahl der insgesamt benötigten Spalten­ auswahlleitungen und damit für den Platzbedarf der Spalten­ auswahlleitungen innerhalb des Zellenfeldes AR ist, doppelt so groß gewählt werden, wie die Anzahl der gleichzeitig zu aktivierenden Leseverstärker SA.

Da den Leseverstärkern SA am oberen und am unteren Rand des Zellenfeldes AR jeweils unterschiedliche Aktivierungsleitun­ gen Sb, St zugeordnet sind, die zu unterschiedlichen Zeit­ punkten aktiviert werden, ist deren jeweils umzuladende Lei­ tungskapazität nur halb so groß, als wenn beide Aktivierungs­ leitungen gleichzeitig aktiviert würden. Hierdurch ergibt sich eine deutliche Reduzierung der Leistungsaufnahme des Speichers, da die Abmessungen der Zellenfelder AR oft sehr groß und aus diesem Grund die Aktivierungsleitungen Sb, St sehr lang sind.

Bei anderen Ausführungsbeispielen der Erfindung ist es auch möglich, daß der Speicher zwei Betriebsarten hat, wobei sich der Speicher in der ersten Betriebsart wie der anhand der Fig. 1 beschriebene Speicher verhält und wobei in der zweiten Betriebsart die beiden Steuerleitungen STBb, STBt, die beiden Vorladesteuerleitungen PREb, PREt und die beiden Aktivie­ rungsleitungen Sb, St jeweils gleichzeitig aktiviert und de­ aktiviert werden, so daß in der zweiten Betriebsart ein Spei­ cherzugriff auf alle Bitleitungspaare einer Spalte gleichzei­ tig erfolgt. In der ersten Betriebsart sind dann halb so vie­ le Leseverstärker SA bei einem Zugriff auf eine der Spalten aktiv, wie in der zweiten Betriebsart. Bei diesem Ausfüh­ rungsbeispiel kann also mittels der Steuerleitungen, Vorlade­ steuerleitungen und Aktivierungsleitungen eine unterschiedli­ che Datenbreite und eine unterschiedliche Leistungsaufnahme des Speichers in den beiden Betriebsarten erreicht werden.

Bei anderen Ausführungsbeispielen der Erfindung ist es auch möglich, die dritten Transistoren C auf der vom jeweiligen Leseverstärker SA abgewandten Seite der ersten Transistoren A, also innerhalb des Zellenfeldes AR, anzuordnen. Allerdings steht im Zellenfeld AR im allgemeinen viel weniger Platz zur Verfügung als an dessen Rand.

Fig. 2 zeigt einen anderen Ausschnitt des in Fig. 1 darge­ stellten integrierten Speichers. Dargestellt sind zwei be­ nachbarte Zellenfelder AR1, AR2 sowie jeweils ein Bitlei­ tungspaar BLi, bBLi innerhalb jedes Zellenfeldes. Der Fig. 2 ist zu entnehmen, daß jeder Leseverstärker SA (von denen in der Fig. 2 nur einer dargestellt wurde) jeweils einem Bit­ leitungspaar aus beiden Zellenfelder AR1, AR2 zugeordnet ist. Den mit demselben Leseverstärker SA verbundenen Bitleitungs­ paaren BLi, bBLi sind jeweils unterschiedliche Spaltenaus­ wahlleitungen LCSLk zugeordnet. Der Fig. 2 läßt sich auch entnehmen, daß die jedem Leseverstärker SA zugeordneten drit­ ten Transistoren C und vierten Transistoren D ebenfalls je­ weils zwei Bitleitungspaaren zugeordnet sind.

Claims (5)

1. integrierter Speicher

• - mit Speicherzellen (MC), die in Kreuzungspunkten von er­ sten (BL0, bBL0, BL2, bBL2) und zweiten (BL1, bBL1, BL3, bBL3) Bitleitungen mit Wortleitungen (WLi) in einem Zel­ lenfeld (A) angeordnet sind,
• - bei dem bei Adressierung einer der Speicherzellen (MC) de­ ren Speicherinhalt nicht beeinflußt wird, sofern die zuge­ hörige Bitleitung ein Bereitschaftspotential (VSTB) hat,
• - mit Leseverstärkern (SA) zum Verstärken von aus den Spei­ cherzellen (MC) auf die Bitleitungen (BLi, bBLi) ausgele­ senen Daten, wobei die den ersten bzw. zweiten Bitleitun­ gen zugeordneten Leseverstärker jeweils an entgegengesetz­ ten Seiten des Zellenfeldes (AR) angeordnet sind,
• - mit ersten Schaltelementen (A), über die jede Bitleitung (BLi, bBLi) mit dem zugehörigen Leseverstärker (SA) ver­ bunden ist und die leitend sind, wenn an ihren Steueran­ schlüssen ein erster logischer Zustand (1) auftritt,
• - mit zweiten Schaltelementen (B), über die jede Bitleitung (BLi, bBLi) auf der vom zugehörigen Leseverstärker (SA) abgewandten Seite ihres ersten Schaltelementes (A) mit dem Bereitschaftspotential (VSTB) verbunden ist und die lei­ tend sind, wenn an ihren Steueranschlüssen ein zweiter lo­ gischer Zustand (0) auftritt,
• - mit Spaltenauswahlleitungen (LCSLk), die jeweils mit den Steueranschlüssen der ersten (A) und der zweiten (B) Schaltelemente wenigstens einer der ersten (BL0, bBL0, BL2, bBL2) und einer der zweiten (BL1, bBL1, BL3, bBL3) Bitleitungen verbunden sind,
• - mit dritten Schaltelementen (C), über die jede Bitleitung (BLi, bBLi) mit dem Bereitschaftspotential (VSTB) verbun­ den ist,
• - mit einer ersten Steuerleitung (STBb), die mit je einem Steuereingang aller dritten Schaltelemente (C) der ersten Bitleitungen (BL0, bBL0, BL2, bBL2) verbunden ist,
• - und mit einer zweiten Steuerleitung (STBt), die mit je ei­ nem Steuereingang aller dritten Schaltelemente (C) der zweiten Bitleitungen (BL1, bBL1, BL3, bBL3) verbunden ist.

2. Integrierter Speicher nach Anspruch 1, deren dritte Schaltelemente (C) auf der dem zugehörigen Lese­ verstärker (SA) zugewandten Seite des ersten Schaltelementes (A) der entsprechenden Bitleitung (BLi, bBLi) angeordnet sind.

3. Integrierter Speicher nach Anspruch 1 oder 2, dessen Spaltenauswahlleitungen (LCSLk) im wesentlichen paral­ lel zu den Bitleitungen (BLi, bBLi) und dessen erste (STBb) und zweite (STBt) Steuerleitungen im wesentlichen parallel zu den Wortleitungen (WLi) verlaufen.

4. Integrierter Speicher nach einem der vorstehenden Ansprü­ che,

• - mit vierten Schaltelementen (D), über die jede Bitleitung (BLi, bBLi) mit einem Vorladepotential (VPRE) verbunden ist,
• - mit einer ersten Vorladesteuerleitung (PREb), die mit je einem Steuereingang aller vierten Schaltelemente (D) der ersten Bitleitungen (BL0, bBL0, BL2, bBL2) verbunden ist,
• - und mit einer zweiten Vorladesteuerleitung (PREt), die mit je einem Steuereingang aller vierten Schaltelemente (D) der zweiten Bitleitungen (BL1, bBL1, BL3, bBL3) verbunden ist.

5. Integrierter Speicher mit an gegenüberliegenden Seiten ei­ nes Zellenfeldes angeordneten Leseverstärkern nach einem der vorstehenden Ansprüche, der ein ferroelektrischer Speicher ist, dessen Speicherzellen (MC) jeweils einen Auswahltransistor (T) und einen Speicher­ kondensator (C) mit ferroelektrischem Dielektrikum aufwei­ sen.