[go: up one dir, main page]

DE19902749A1 - Power transistor arrangement with high dielectric strength - Google Patents

Power transistor arrangement with high dielectric strength

Info

Publication number
DE19902749A1
DE19902749A1 DE19902749A DE19902749A DE19902749A1 DE 19902749 A1 DE19902749 A1 DE 19902749A1 DE 19902749 A DE19902749 A DE 19902749A DE 19902749 A DE19902749 A DE 19902749A DE 19902749 A1 DE19902749 A1 DE 19902749A1
Authority
DE
Germany
Prior art keywords
zones
zone
highly doped
regions
transistor arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19902749A
Other languages
German (de)
Other versions
DE19902749C2 (en
Inventor
Wolfgang Werner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Priority to DE19902749A priority Critical patent/DE19902749C2/en
Priority to PCT/DE2000/000155 priority patent/WO2000044031A2/en
Publication of DE19902749A1 publication Critical patent/DE19902749A1/en
Application granted granted Critical
Publication of DE19902749C2 publication Critical patent/DE19902749C2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H10D30/615—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel comprising a MOS gate electrode and at least one non-MOS gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H10D30/831—Vertical FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

The invention relates to a power transistor arrangement comprising a cascode series connection of a standard MOSFET and of a JFET, whereby the body zones of the MOSFET, and the channel region of the JFET are configured in such a way that the channel zone is cut-off in the channel region of the JFET when a voltage that is smaller than the permitted drain voltage of the MOSFET is applied in a forward direction.

Description

Die vorliegende Erfindung betrifft eine Leistungstransisto­ ranordnung, bei der in einem Halbleiterkörper in Bodyzonen eingebettete Sourcezonen, Gate-Elektroden sowie eine Drainzo­ ne vorgesehen ist. Die Struktur kann dabei bevorzugt als Up- Drain-Struktur ausgebildet sein, bei der die Drainzone auf derselben Seite des Halbleiterkörpers vorgesehen ist wie die Body- und Sourcezonen, der Stromfluß aber über ein vergrabe­ nes hochdotiertes Gebiet im Halbleiterkörper führt. Alterna­ tiv kann auch eine vertikale Struktur vorgesehen sein, bei der die Drainzone der Leistungstransistoranordnung auf der gegenüberliegenden Seite des Halbleiterkörpers angeordnet ist.The present invention relates to a power transistor arrangement in which in a semiconductor body in body zones embedded source zones, gate electrodes and a Drainzo ne is provided. The structure can preferably be used as an up- Drain structure can be formed in which the drain zone the same side of the semiconductor body is provided as that Body and source zones, but the current flow over a buried leads to a highly doped area in the semiconductor body. Alterna A vertical structure can also be provided, at which is the drain zone of the power transistor arrangement on the opposite side of the semiconductor body arranged is.

Es ist jeweils eine Gate-Elektrode über einem Kanalbereich einer MOS-Anordnung in den Bodyzonen angeordnet, durch den die Ladungsträger von den Sourcezonen der MOS-Anordnung in Richtung Drainzone der MOS-Anordnung fließen. Die Gate- Elektroden dienen zur Steuerung des Ladungsträgerflusses.Each is a gate electrode over a channel area a MOS arrangement in the body zones through which the charge carriers from the source zones of the MOS arrangement in Flow towards the drain zone of the MOS array. The gate Electrodes are used to control the flow of charge carriers.

Ein Teilelement der gesamten Leistungstransistoranordnung ist damit ein MOSFET, der an einer Oberfläche des Halbleiterkör­ pers angeordnet ist. Wird an diesen MOSFET eine zunehmende Drainspannung in Durchlaßrichtung angelegt, so bildet sich im Kanalgebiet des MOSFET ausgehend vom drainseitigen pn- Übergang eine Raumladungszone, bis schließlich die Durch­ bruchsspannung erreicht wird. Zuvor wird allerdings bereits die im Hinblick auf Stabilität und Zuverlässigkeit erlaubte Drainspannung des MOSFET erreicht. Ziel der vorliegenden Er­ findung ist es, das Überschreiten der erlaubten Drainspannung des MOSFET bei einer Leistungstransistoranordnung zu vermei­ den und dabei die Sperrfähigkeit der Leistungstransisto­ ranordnung zu erhöhen, so daß eine hohe Spannungsfestigkeit der Anordnung gewährleistet ist. A sub-element of the entire power transistor arrangement is thus a MOSFET that is on a surface of the semiconductor body pers is arranged. Will an increasing at this MOSFET Drain voltage applied in the forward direction, so forms in Channel area of the MOSFET starting from the drain-side pn- Transition a space charge zone until finally the through breaking voltage is reached. Before that, however, is already which allowed in terms of stability and reliability Drain voltage of the MOSFET reached. Purpose of the present Er is to exceed the permitted drain voltage to avoid the MOSFET in a power transistor arrangement the and the blocking ability of the power transistor r order to increase, so that a high dielectric strength the arrangement is guaranteed.  

Aus DE 195 34 154 ist bereits bekannt, daß zur Erzielung ei­ ner hohen Spannungsfestigkeit bei DMOS-Transistoren eine Kom­ bination eines DMOS-Transistors mit einem JFET-Transistor ge­ nutzt werden kann. Durch eine geeignete Dimensionierung des JFET kann dabei erreicht werden, daß die Pinch-Off-Spannung des JFET niedriger ist als die erlaubte Drainspannung des DMOS-Transistors. Bei Erreichen der Pinch-Off-Spannung am JFET wird damit ein weiterer Spannungsanstieg am DMOS- Transistor vermieden.From DE 195 34 154 it is already known that ei ner high dielectric strength in DMOS transistors a com combination of a DMOS transistor with a JFET transistor can be used. By appropriate dimensioning of the JFET can be achieved that the pinch-off voltage of the JFET is lower than the allowed drain voltage of the DMOS transistor. When the pinch-off voltage is reached on JFET is thus a further voltage increase at the DMOS Transistor avoided.

Aus dem Stand der Technik ist weiterhin aus US 4,835, 596 eine Kombination eines Bipolar-Transistors mit einem JFET bekannt. Allgemein ist die Kombination eines Niedervoltschalters, bei­ spielsweise eines DMOS-Transistors, mit einem Hochvoltschal­ ter, beispielsweise eines JFETs, aus B. J. Baliga, Trends in Power Semiconductor Devices, IEEE Transactions on Electron Devices, Vol. 43, No. 10, October 1996, Seite 1717 bis 1731 bekannt.From the prior art is further from US 4,835, 596 Combination of a bipolar transistor with a JFET known. General is the combination of a low voltage switch, at for example a DMOS transistor with a high-voltage scarf ter, for example a JFET, from B. J. Baliga, Trends in Power Semiconductor Devices, IEEE Transactions on Electron Devices, Vol. 43, No. 10, October 1996, pages 1717 to 1731 known.

Problematisch an den bisher bekannten Anordnungen aus dem Stand der Technik ist jedoch, daß sie nur mit relativ aufwen­ digen oder speziellen Verfahren hergestellt werden können.Problematic with the previously known arrangements from the State of the art, however, is that they are relatively expensive special or special processes can be produced.

Aufgabe der vorliegenden Erfindung ist es daher, eine Lei­ stungstransistorordnung mit hoher Spannungsfestigkeit bereit­ zustellen, die auf möglichst einfache Weise herzustellen ist und in ihren Betriebseigenschaften möglichst weitgehend opti­ miert werden kann.The object of the present invention is therefore a lei voltage transistor arrangement with high dielectric strength ready to be delivered in the simplest possible way and as far as possible opti in their operating characteristics can be lubricated.

Diese Aufgabe wird gelöst durch die Merkmale des vorliegenden Anspruchs 1.This problem is solved by the features of the present Claim 1.

Die vorliegende Erfindung bietet die Vorteile einer mono­ lithischen Integration eines lateralen Standard-MOSFET- Transistors, beispielsweise eines n-Kanal-Transistors, wie er in jeder CMOS- oder BICMOS-Technologie verwendet wird, und eines JFET-Transistors. Somit können weitgehend Standardpro­ zesse verwendet werden, um die Anordnung der vorliegenden Er­ findung herzustellen. Diese Prozesse sind aus dem Stand der Technik hinreichend bekannt.The present invention offers the advantages of a mono lithic integration of a lateral standard MOSFET Transistor, for example an n-channel transistor as he is used in any CMOS or BICMOS technology, and  of a JFET transistor. Thus, standard pro Processes used to arrange the present Er to manufacture the invention. These processes are state of the art Technology well known.

Es wird eine Leistungstransistoranordnung hergestellt, die auf einer Seite eines Halbleiterkörpers Bodyzonen aufweist, wobei in jede Bodyzone eine hochdotierte Sourcezone eingebet­ tet ist. Der Halbleiterkörper kann dabei prinzipiell aus ei­ nem einheitlichen Substrat oder auch aus mehreren Schichten, wie einer Substratschicht und einer oder mehrerer Epitaxie­ schichten, bestehen. In einer bevorzugten Ausführungsform der Erfindung wird von einem Substrat ausgegangen, beispielsweise vom Typ p, auf dem mindestens eine Epitaxieschicht entgegen­ gesetzten Leitungstyps vorgesehen ist, beispielsweise vom Typ n. Die unterschiedlichen Bodyzonen sind dabei voneinander durch Gebiete getrennt, die denselben Leitungstyp wie die Epitaxieschicht aufweisen, die jedoch eine höhere Dotierungs­ konzentration als die Epitaxieschicht besitzen können. Diese Gebiete grenzen somit direkt an zwei benachbarte Bodyzonen an. Hochdotierte Zonen ersten Leitungstyps erstrecken sich in die Gebiete ersten Leitungstyps und in die angrenzenden Body­ gebiete und bilden dabei Drainzonen von MOSFETs in den Body­ gebieten. Die Kanalbereiche dieser MOSFETs liegen in den Bo­ dyzonen im Bereich der Oberfläche des Halbleiterkörpers und reichen von den Sourcezonen zu den hochdotierten Zonen. Über den Kanalbereichen sind Gate-Elektroden angebracht.A power transistor arrangement is manufactured that has body zones on one side of a semiconductor body, with a highly doped source zone embedded in each body zone is. The semiconductor body can in principle consist of egg a uniform substrate or also from several layers, like a substrate layer and one or more epitaxy layers, exist. In a preferred embodiment of the The invention is based on a substrate, for example of type p, on which at least one epitaxial layer opposes set line type is provided, for example of the type n. The different body zones are different from each other separated by areas that share the same line type as that Have epitaxial layer, however, a higher doping may have concentration than the epitaxial layer. This Areas thus border directly on two neighboring body zones on. Highly doped zones of the first conductivity type extend in the areas of the first conduction type and into the adjacent body areas and thereby form drain zones of MOSFETs in the body command. The channel areas of these MOSFETs are in the Bo dyzones in the area of the surface of the semiconductor body and range from the source zones to the highly doped zones. about Gate electrodes are attached to the channel areas.

Die Gebiete zwischen den Bodyzonen wirken nunmehr zum einen als Driftzone von der Drainzone der MOSFETs zu der tatsäch­ lich extern kontaktierten Drainzone der gesamten Lei­ stungstransistoranordnung, zum anderen als Kanalbereich eines JFET-Transistors, wobei die Bodyzonen als Gate-Elektroden des JFET wirken, die Drainzone des MOSFET als Sourcezone des JFET und die Drainzone der Leistungstransistoranordnung als Drain­ zone des JFET. Man erhält also eine monolithisch integrierte Reihenschaltung eines lateralen Standard-MOSFET und eines vertikal angeordneten JFET in Form einer Kaskode.The areas between the body zones now act on the one hand as a drift zone from the drain zone of the MOSFETs to the actual Externally contacted drain zone of the entire Lei voltage transistor arrangement, on the other hand as a channel region of one JFET transistor, the body zones as gate electrodes of the JFET act, the drain zone of the MOSFET as the source zone of the JFET and the drain zone of the power transistor arrangement as a drain zone of the JFET. So you get a monolithically integrated  Series connection of a lateral standard MOSFET and one vertically arranged JFET in the form of a cascode.

Die Bodyzonen und die Gebiete zwischen den Bodyzonen können nun so ausgelegt werden, insbesondere durch entsprechende Wahl ihrer Breite, Tiefe und Dotierung, daß die Pinch-Off- Spannung des JFET geringer ist als die erlaubte Drainspannung des MOSFET. Beim Erreichen der Pinch-Off-Spannung wird das Kanalgebiet des JFET abgeschnürt bzw. von beweglichen La­ dungsträgern befreit und jeder weitere Spannungsanstieg fällt dann nur noch an der JFET-Struktur ab. Ist beispielsweise der MOSFET als 3 V Standard-n-Kanal-MOSFET ausgelegt, so muß der Kanal des JFET und damit der Leitungspfad bei einer Spannung kleiner 3 V abgeschnürt sein. So kann je nach Spannungsfe­ stigkeit des JFET mit einem 3 V Standard-n-Kanal-MOSFET eine Spannung von beispielsweise 100 V geschaltet werden.The body zones and the areas between the body zones can can now be interpreted in this way, especially by appropriate Choice of their width, depth and doping that the pinch-off JFET voltage is less than the allowed drain voltage of the MOSFET. When the pinch-off voltage is reached, it will Channel area of the JFET pinched off or from movable La manure carriers freed and every further increase in tension falls then only on the JFET structure. For example, if MOSFET designed as a 3 V standard n-channel MOSFET, so the Channel of the JFET and thus the line path at a voltage less than 3 V must be pinched off. Depending on the voltage JFET with a 3 V standard n-channel MOSFET Voltage of, for example, 100 V can be switched.

Im bisherigen Stand der Technik ist nur die Kombination eines JFET mit einem DMOS-Transistor bzw. einem Bipolar-Transistor bekannt. Eine solche Anordnung kann im Gegensatz zur vorlie­ genden Erfindung jedoch nicht mit den leicht beherrschbaren Standardverfahren beispielsweise der CMOS-Technologie herge­ stellt werden. Außerdem ermöglicht die vorliegende Erfindung wesentlich kürzere Gatelängen und damit weitaus geringere Ga­ tekapazitäten, da sich im vorliegenden Fall im Gegensatz zu einer DMOS-Anordnung jedes Gate nur über den Kanalbereich er­ streckt. Man erhält damit eine MOSFET-Transistoranordnung, die im Hinblick auf ihre Gatekapazität weitestgehend opti­ miert werden kann.In the current state of the art, only the combination of one is JFET with a DMOS transistor or a bipolar transistor known. Such an arrangement can be in contrast to However, not the invention with the easily manageable Standard procedures, for example of CMOS technology be put. The present invention also enables significantly shorter gate lengths and thus much lower Ga capacities, as opposed to a DMOS array each gate only over the channel area stretches. This gives a MOSFET transistor arrangement which largely opti in terms of their gate capacity can be lubricated.

Die erfindungsgemäß vorgeschlagene Anordnung in Form einer monolithisch integrierten Kaskode eines Standard-JFET mit ei­ nem Standard-MOSFET-Transistor bietet außerdem den Vorteil, daß ausgehend von einem Standard-BICMOS-Prozeß ohne zusätzli­ che Prozeßschritte eine separate Optimierung der MOS- Anordnung und der JFET-Anordnung erfolgen kann. Dies wird er­ möglicht, da die Herstellung der Anordnung wie erwähnt durch die leicht beherrschbaren Standard-Verfahren aus der CMOS-Prozeßtechnik erfolgen kann.The arrangement proposed according to the invention in the form of a monolithically integrated cascode of a standard JFET with egg A standard MOSFET transistor also offers the advantage that starting from a standard BICMOS process without additional process steps a separate optimization of the MOS Arrangement and the JFET arrangement can be done. He will possible because the manufacture of the arrangement as mentioned  through the easily manageable standard procedures from the CMOS process technology can be done.

In einer bevorzugten Ausführungsform erstreckt sich die Drainzone der gesamten Leistungstransistoranordnung von der­ selben Oberfläche des Halbleiterkörpers aus in den Halblei­ terkörper wie die Body- und Sourcezone des MOSFET. Im Halb­ leiterkörper ist dabei unter den Bodyzonen und den Gebieten zwischen den Bodyzonen eine vergrabene hochdotierte Schicht vorgesehen, die mit der Drainzone der Leistungstransisto­ ranordnung verbunden ist und damit einen niederohmigen Lei­ tungspfad zur Drainzone bildet. Man erhält damit für die ge­ samte Leistungstransistoranordnung aus MOSFET und JFET eine Up-Drain-Struktur.In a preferred embodiment, the Drain zone of the entire power transistor arrangement from the same surface of the semiconductor body from in the half lead body like the body and source zone of the MOSFET. In half the conductor body is under the body zones and the areas a buried, highly doped layer between the body zones provided that with the drain zone of the power transistor arrangement is connected and thus a low-resistance Lei path to the drain zone. You get for the ge Entire power transistor arrangement of MOSFET and JFET one Up-drain structure.

Alternativ kann jedoch auch vorgesehen sein, daß sich die Drainzone der Leistungstransistoranordnung von einer anderen Oberfläche des Halbleiterkörpers aus in den Halbleiterkörper erstreckt. Man erhält damit für die gesamte Leistungstransi­ storanordnung aus MOSFET und JFET eine vertikale Struktur. Zwischen der Drainzone und den Gebieten zwischen den Bodyge­ bieten liegt dabei noch eine weitere Driftzone.Alternatively, however, it can also be provided that the Drain zone of the power transistor arrangement from another Surface of the semiconductor body from in the semiconductor body extends. This gives you for the entire power transfer Storage arrangement of MOSFET and JFET a vertical structure. Between the drain zone and the areas between the bodyge there is another drift zone.

Zur Kontaktierung der unterschiedlichen Gebiete können prin­ zipiell verschiedenste Anordnungen vorgesehen werden. Es kann beispielsweise eine Kontaktierung der Bodyzone durch hochdo­ tierte Gebiete erfolgen, die in die Sourcezone eingebettet sind und mit der Oberfläche der Sourcezone bündig abschlie­ ßen. Die Kontaktierung der Bodyzone wird somit durch die Sourcezone zur Oberfläche des Halbleiterkörpers geführt.To contact the different areas, prin A variety of arrangements can be provided. It can for example, contacting the body zone by hochdo tated areas take place that are embedded in the source zone and are flush with the surface of the source zone eat. The contacting of the body zone is thus through the Source zone led to the surface of the semiconductor body.

Alternativ kann jedoch auch vorgesehen werden, daß zur Kon­ taktierung der Bodyzone hochdotierte Gebiete vorgesehen sind, die im Bereich der Oberfläche des Halbleiterkörpers an die Sourcezone angrenzen und mit der Bodyzone verbunden sind. Die Kontaktierung der Bodyzone ist somit direkt neben der Source­ zone angeordnet. Eine gewisse Beeinflussung der Kanalweite durch das hochdotierte Kontaktgebiet kann dabei ohne größere Schwierigkeiten in Kauf genommen werden.Alternatively, however, it can also be provided that the Kon tactification of the body zone, highly doped areas are provided, which in the area of the surface of the semiconductor body to the Border the source zone and are connected to the body zone. The Contacting the body zone is thus right next to the source zone arranged. A certain influence on the channel width  due to the highly doped contact area can be done without major Difficulties are accepted.

In beiden Fällen sind die Kontakte der Sourcezone und der Bo­ dyzone durch eine Metallisierung miteinander verbunden, um zu garantieren, daß die Bodyzone auf Source-Potential gehalten werden kann.In both cases, the contacts of the source zone and the Bo dyzone interconnected by a metallization to guarantee that the body zone is kept at source potential can be.

Spezielle Ausführungsformen der vorliegenden Erfindung werden anhand der Fig. 1 und 2 sowie der nachfolgenden Beschrei­ bung erläutert.Special embodiments of the present invention will be explained with reference to FIGS . 1 and 2 and the following descrip.

Es zeigen:Show it:

Fig. 1 monolithische Kombination eines n-Kanal-MOSFET mit einem JFET als Up-Drain-Struktur Fig. 1 monolithic combination of an n-channel MOSFET with a JFET as an up-drain structure

Fig. 2 Anordnung nach Fig. 1 mit alternativer Kontaktierung Fig. 2 arrangement of FIG. 1 with alternative contacting

Die spezielle Ausführungsform nach Fig. 1 zeigt den Halblei­ terkörper einer Leistungstransistoranordnung mit einer Up- Drain-Struktur, wobei eine n-Epitaxieschicht 1 auf einem p- Substrat 15 erzeugt wurde und wobei die Anordnung im Bereich der oberen Oberfläche 5 eine hochdotierte n+-Drainzone 14 aufweist. Im Bereich dieser Oberfläche 5 weist der Halblei­ terkörper auch eine Bodyzone 4 auf, die im vorliegenden Bei­ spiel eine Dotierung vom Typ p besitzt. In die Bodyzone 4 ist eine hochdotierte Sourcezone 6 mit einer Dotierung von Typ n+ eingebettet.The special embodiment according to FIG. 1 shows the semiconductor body of a power transistor arrangement with an up-drain structure, an n-epitaxial layer 1 having been produced on a p-substrate 15 and the arrangement in the region of the upper surface 5 having a highly doped n + drain zone 14 has. In the area of this surface 5 , the semiconductor body also has a body zone 4 , which in the present example has a p-type doping. A highly doped source zone 6 with a doping of type n + is embedded in the body zone 4 .

Zwischen zwei Bodyzonen sind Gebiete 11 mit einer Dotierung vom Typ n vorgesehen. Sie bilden eine Driftzone 7 in Richtung zur Drainzone 14 der Leistungstransistoranordnung und gleich­ zeitig einen Kanalbereich eines JFET. In diese Gebiete 11 so­ wie in die angrenzenden Bodyzonen 4 erstrecken sich ausgehend von der oberen Oberfläche 5 des Halbleiterkörpers hochdotier­ te n+-Zonen 10, deren Dotierung derjenigen der Sourcezonen 6 entspricht und die gleichzeitig mit den Sourcezonen 6 herge­ stellt werden. Die Gebiete 11 weisen eine Dotierung auf, die geringer ist als die Dotierung der hochdotierten Zonen 10, die jedoch größer sein kann als die Dotierung der Epitaxie­ schicht 1. Für die Gebiete 11 kann beispielsweise eine Dotie­ rung im Bereich von 1017 pro cm2 verwendet werden. Die Epita­ xieschicht weist üblicherweise eine Dotierung im Bereich von 1015 pro cm2 auf. Die Breite der Gebiete 11 kann im Bereich einiger µm gewählt werden, bevorzugt zwischen 0,2 µm und 2 µm, beispielsweise bei 1 µm, wobei die gesamte Anordnung eine Breite von einigen µm aufweist. In einer realen Lei­ stungstransistoranordnung sind sehr viele dieser Zellen ne­ beneinander angeordnet.Areas 11 with a n-type doping are provided between two body zones. They form a drift zone 7 in the direction of the drain zone 14 of the power transistor arrangement and at the same time a channel region of a JFET. In these areas 11 as well as in the adjacent body zones 4 , starting from the upper surface 5 of the semiconductor body, highly doped n + zones 10 extend, the doping of which corresponds to that of the source zones 6 and which are produced simultaneously with the source zones 6 . The regions 11 have a doping which is less than the doping of the highly doped zones 10 , but which can be greater than the doping of the epitaxial layer 1 . For the regions 11 , for example, a doping in the range of 10 17 per cm 2 can be used. The epitaxy layer usually has a doping in the range of 10 15 per cm 2 . The width of the regions 11 can be selected in the range of a few μm, preferably between 0.2 μm and 2 μm, for example at 1 μm, the entire arrangement having a width of a few μm. In a real power transistor arrangement, many of these cells are arranged side by side.

Die hochdotierte Zone 10 erstreckt sich in die angrenzenden Bodyzonen 4 in Richtung auf die in die Bodyzonen 4 eingebet­ teten Sourcezonen 6 zu. Zwischen der hochdotierten Zone 10 und den Sourcezonen 6 entsteht somit ein Kanalbereich 8, über dem jeweils eine Gate-Elektrode 9 angeordnet ist.The highly doped zone 10 extends into the adjacent body zones 4 in the direction of the source zones 6 embedded in the body zones 4 . A channel region 8 thus arises between the highly doped zone 10 and the source zones 6 , above which a gate electrode 9 is arranged in each case.

Unter den Bodyzonen 4 und den Gebieten 11 ist eine vergrabene hochdotierten n+-Schicht 2 vorgesehen, die einen Leitungspfad zur Drainzone 14 bildet.A buried, highly doped n + layer 2 is provided under the body zones 4 and the regions 11 , which forms a conduction path to the drain zone 14 .

Die Kontaktierung der Bodyzone 4 erfolgt im vorliegenden Bei­ spiel durch das p-Gebiet 12. Die Sourcezone 6 weist dabei ei­ ne Aussparung auf, die durch ein hochdotiertes p-Gebiet 12 ausgefüllt wird, das sich von der oberen Oberfläche 5 des Halbleiterkörpers bis in die Bodyzone 4 erstreckt.The contacting of the body zone 4 takes place in the present example by the p region 12 . The source zone 6 has a recess which is filled by a highly doped p-region 12 , which extends from the upper surface 5 of the semiconductor body into the body zone 4 .

In einer alternativen Ausführungsform gemäß Fig. 2 kann zur Kontaktierung vorgesehen sein, daß direkt angrenzend an die Sourcezone 6 ein hochdotiertes p-Gebiet 13 angeordnet ist, das sich in das Bodyzone 4 erstreckt. Die Sourcezone 6 stellt hierbei ein abgegrenztes, hochdotiertes n-Gebiet dar, das auf zwei Seiten von hochdotierten p-Gebieten 13 begrenzt wird, welche sich in darunterliegende Bodyzonen 4 erstrecken.In an alternative embodiment according to FIG. 2, it can be provided for contacting that a highly doped p-region 13 is arranged directly adjacent to the source zone 6 and extends into the body zone 4 . The source zone 6 in this case represents a delimited, highly doped n-region which is delimited on two sides by highly doped p-regions 13 which extend into body zones 4 located underneath.

Claims (7)

1. Leistungstransistoranordnung aus einem Halbleiterkörper mit
  • - einem Substrat (15),
  • - Bodyzonen (4) zweiten Leitungstyps, die durch Gebiete (11) des ersten Leitungstyps voneinander getrennt sind,
    wobei sich die Gebiete (11) und die Bodyzonen (4) von einer ersten Oberfläche (5) des Halbleiterkörpers aus in den Halb­ leiterkörper erstrecken, und
    wobei in jede Bodyzone (4) eine hochdotierte Sourcezone (6) ersten Leitungstyps eingebettet ist, die sich von der ersten Oberfläche (5) des Halbleiterkörpers aus in die Bodyzone (4) erstreckt,
  • - hochdotierte Zonen (10) ersten Leitungstyps, die dieselbe Dotierung aufweisen wie die Sourcezonen (6) und sich von der ersten Oberfläche (5) des Halbleiterkörpers aus in die Gebiete (11) und die angrenzenden Bodyzonen (4) er­ strecken,
  • - Kanalbereiche (8) in jeder der Bodyzonen (4), die zwischen der Sourcezone (6) und den hochdotierten Zonen (10) liegen,
  • - Gate-Elektroden (9), die sich jeweils über einen Kanalbe­ reich (8) erstrecken und mit einer Bodyzone (4), Sourcezone (6) und einer hochdotierten Zone (10) eine MOSFET-Anordnung bilden,
  • - Drainzonen (14) ersten Leitungstyps, die sich von einer Oberfläche (3, 5) in den Halbleiterkörper erstrecken, wobei die Bodyzonen (4) und die Gebiete (11) ersten Lei­ tungstyps so ausgelegt sind, daß bei Anlegen einer Spannung in Vorwärtsrichtung, die kleiner ist als die erlaubte Drain­ spannung der MOSFET-Anordnung, die Kanalzone in den Gebieten (11) abgeschnürt ist.
1. Power transistor arrangement with a semiconductor body
  • - a substrate ( 15 ),
  • Body zones ( 4 ) of the second conduction type, which are separated from one another by regions ( 11 ) of the first conduction type,
    wherein the regions ( 11 ) and the body zones ( 4 ) extend from a first surface ( 5 ) of the semiconductor body into the semiconductor body, and
    embedded in each body zone ( 4 ) is a highly doped source zone ( 6 ) of the first conductivity type, which extends from the first surface ( 5 ) of the semiconductor body into the body zone ( 4 ),
  • - Highly doped zones ( 10 ) of the first conductivity type, which have the same doping as the source zones ( 6 ) and extend from the first surface ( 5 ) of the semiconductor body into the regions ( 11 ) and the adjacent body zones ( 4 ),
  • Channel areas ( 8 ) in each of the body zones ( 4 ) which lie between the source zone ( 6 ) and the highly doped zones ( 10 ),
  • - Gate electrodes ( 9 ) which each extend over a channel region ( 8 ) and form a MOSFET arrangement with a body zone ( 4 ), source zone ( 6 ) and a highly doped zone ( 10 ),
  • - Drain zones ( 14 ) of the first conduction type, which extend from a surface ( 3 , 5 ) into the semiconductor body, the body zones ( 4 ) and the regions ( 11 ) of the first conduction type being designed such that when a voltage is applied in the forward direction, which is smaller than the permitted drain voltage of the MOSFET arrangement, the channel zone in the areas ( 11 ) is pinched off.
2. Leistungstransistoranordnung nach Anspruch 1, wobei sich die Drainzone (14) von der ersten Oberfläche (5) aus in den Halbleiterkörper erstreckt und ein vergrabenes hochdotiertes Gebiet (2) im Halbleiterkörper vorgesehen ist, das unter den Gebieten (10) und den Bodyzonen (4) angeordnet ist und mit der Drainzone (14) verbunden ist.2. Power transistor arrangement according to claim 1, wherein the drain zone ( 14 ) extends from the first surface ( 5 ) into the semiconductor body and a buried highly doped region ( 2 ) is provided in the semiconductor body, which is located under the regions ( 10 ) and the body zones ( 4 ) is arranged and connected to the drain zone ( 14 ). 3. Leistungstransistoranordnung nach Anspruch 1, wobei sich die Drainzone (14) von einer zweiten Oberfläche (3) aus in den Halbleiterkörper erstreckt.3. Power transistor arrangement according to claim 1, wherein the drain zone ( 14 ) extends from a second surface ( 3 ) into the semiconductor body. 4. Leistungstransistoranordnung nach einem der Ansprüche 1 bis 3,
wobei auf einem Substrat (15) zweiten Leitungstyps mindestens eine Epitaxieschicht (1) ersten Leitungstyps angeordnet ist und
sich die Bodyzonen (4), die Sourcezonen (6), die Gebiete (11) und die hochdotierten Zonen (10) in die Epitaxieschicht (1) erstrecken,4. Power transistor arrangement according to one of claims 1 to 3,
wherein at least one epitaxial layer ( 1 ) of the first conductivity type is arranged on a substrate ( 15 ) of the second conductivity type and
the body zones ( 4 ), the source zones ( 6 ), the regions ( 11 ) and the highly doped zones ( 10 ) extend into the epitaxial layer ( 1 ), 5. Leistungstransistoranordnung nach Anspruch 4, wobei die Gebiete (11) ersten Leitungstyps eine höhere Dotie­ rungskonzentration aufweisen als die Epitaxieschicht (1), je­ doch eine geringere Dotierungskonzentration als die hochdo­ tierten Zonen (10).5. Power transistor arrangement according to claim 4, wherein the regions ( 11 ) of the first conductivity type have a higher doping concentration than the epitaxial layer ( 1 ), but a lower doping concentration than the highly doped zones ( 10 ). 6. Vertikale MOS-Transistoranordnung nach einem der Ansprüche 1 bis 5, wobei zur Kontaktierung der Bodyzonen (4) in die Sourcezonen (6) hochdotierte Gebiete (12) zweiten Leitungstyps eingebet­ tet sind, die sich von der ersten Oberfläche (5) des Halblei­ terkörpers aus bis zu den Bodyzone (4) erstrecken.6. Vertical MOS transistor arrangement according to one of claims 1 to 5, wherein for contacting the body zones ( 4 ) in the source zones ( 6 ) highly doped regions ( 12 ) of the second conduction type are embedded, which extends from the first surface ( 5 ) of the semiconductor extend from the body to the body zone ( 4 ). 7. Vertikale MOS-Transistoranordnung nach einem der Ansprüche 1 bis 5, wobei zur Kontaktierung der Bodyzonen (4) hochdotierte Gebie­ te (13) zweiten Leitungstyps vorgesehen sind, die an die Sourcezonen (6) angrenzen und sich von der zweiten Oberfläche (5) des Halbleiterkörpers aus in die Bodyzonen (4) erstrec­ ken.7. Vertical MOS transistor arrangement according to one of claims 1 to 5, wherein for contacting the body zones ( 4 ) highly doped regions ( 13 ) of the second conductivity type are provided, which adjoin the source zones ( 6 ) and extend from the second surface ( 5 ) of the semiconductor body in the body zones ( 4 ) erstrec ken.
DE19902749A 1999-01-25 1999-01-25 Power transistor arrangement with high dielectric strength Expired - Fee Related DE19902749C2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE19902749A DE19902749C2 (en) 1999-01-25 1999-01-25 Power transistor arrangement with high dielectric strength
PCT/DE2000/000155 WO2000044031A2 (en) 1999-01-25 2000-01-18 Power transistor arrangement exhibiting a high level of electric strength

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19902749A DE19902749C2 (en) 1999-01-25 1999-01-25 Power transistor arrangement with high dielectric strength

Publications (2)

Publication Number Publication Date
DE19902749A1 true DE19902749A1 (en) 2000-08-03
DE19902749C2 DE19902749C2 (en) 2002-02-07

Family

ID=7895251

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19902749A Expired - Fee Related DE19902749C2 (en) 1999-01-25 1999-01-25 Power transistor arrangement with high dielectric strength

Country Status (2)

Country Link
DE (1) DE19902749C2 (en)
WO (1) WO2000044031A2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003105230A1 (en) * 2002-06-05 2003-12-18 Intel Corporation Buffer, buffer operation and method of manufacture
EP1703567A3 (en) * 2005-03-17 2008-07-02 Sanyo Electric Co., Ltd. Insulated gate field-effect transistor and method of making the same
US8133788B2 (en) 2005-03-17 2012-03-13 Semiconductor Components Industries, Llc Method of manufacturing semiconductor device
EP2260514A4 (en) * 2008-04-04 2012-11-21 Klas-Haakan Eklund SEMICONDUCTOR DEVICE IN WHICH A FIRST ISOLATED GRID FIELD EFFECT TRANSISTOR IS CONNECTED IN SERIAL TO A SECOND FIELD EFFECT TRANSISTOR

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781194B2 (en) 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
US6784486B2 (en) 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
WO2002084745A2 (en) 2001-04-11 2002-10-24 Silicon Wireless Corporation Power semiconductor devices and methods of forming same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6054791B2 (en) * 1977-11-04 1985-12-02 日本電気株式会社 Composite field effect transistor
JPS55121682A (en) * 1979-03-14 1980-09-18 Nec Corp Field effect transistor
DE3029553A1 (en) * 1980-08-04 1982-03-11 Siemens AG, 1000 Berlin und 8000 München HIGH COLLECTOR EMITTER BREAKING VOLTAGE TRANSISTOR ARRANGEMENT
US5171705A (en) * 1991-11-22 1992-12-15 Supertex, Inc. Self-aligned structure and process for DMOS transistor
IT1254799B (en) * 1992-02-18 1995-10-11 St Microelectronics Srl VDMOS TRANSISTOR WITH IMPROVED VOLTAGE SEALING CHARACTERISTICS.
DE19534154C2 (en) * 1995-09-14 2001-06-28 Siemens Ag Power semiconductor device controllable by field effect
GB9625839D0 (en) * 1996-12-12 1997-01-29 Westinghouse Brake & Signal Semiconductor switching devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003105230A1 (en) * 2002-06-05 2003-12-18 Intel Corporation Buffer, buffer operation and method of manufacture
EP1703567A3 (en) * 2005-03-17 2008-07-02 Sanyo Electric Co., Ltd. Insulated gate field-effect transistor and method of making the same
US8133788B2 (en) 2005-03-17 2012-03-13 Semiconductor Components Industries, Llc Method of manufacturing semiconductor device
EP2260514A4 (en) * 2008-04-04 2012-11-21 Klas-Haakan Eklund SEMICONDUCTOR DEVICE IN WHICH A FIRST ISOLATED GRID FIELD EFFECT TRANSISTOR IS CONNECTED IN SERIAL TO A SECOND FIELD EFFECT TRANSISTOR

Also Published As

Publication number Publication date
WO2000044031A2 (en) 2000-07-27
DE19902749C2 (en) 2002-02-07
WO2000044031A3 (en) 2001-07-19

Similar Documents

Publication Publication Date Title
DE69331915T2 (en) MIS field effect transistor with high dielectric strength and integrated semiconductor circuit
DE19811297B4 (en) High breakdown voltage MOS semiconductor device
DE69616013T2 (en) SEMICONDUCTOR ARRANGEMENT OF THE HIGH VOLTAGE LDMOS TYPE
DE3816002C2 (en)
DE19611045C1 (en) Field effect transistor e.g. vertical MOS type
DE102014110366B4 (en) MOS POWER TRANSISTOR WITH INTEGRATED GATE RESISTOR
DE2706623C2 (en)
DE69305909T2 (en) Power arrangement with insulated gate contact area
DE3537004A1 (en) VDMOS BLOCK
DE69629017T2 (en) LATERAL THIN FILM SOI ARRANGEMENTS WITH A GRADED FIELD OXIDE AND LINEAR DOPING PROFILE
EP0833386A1 (en) Vertical semiconductor device controllable by field effect
WO2000033385A1 (en) Mos field effect transistor with an auxiliary electrode
DE19704995A1 (en) Integrated high-voltage power circuit
DE102020116653B4 (en) SILICON CARBIDE SEMICONDUCTOR COMPONENT
DE10225860A1 (en) Semiconductor device
DE68904343T2 (en) BIPOLAR TRANSISTOR WITH INSULATED CONTROL ELECTRODE.
EP1264350B1 (en) Vertical high-voltage semiconductor component
DE69418057T2 (en) IMPROVED MESH-SHAPED GEOMETRY FOR MOS-CONTROLLED SEMICONDUCTOR ARRANGEMENTS
EP0098496A1 (en) IGFET with injector zone
EP1284019B1 (en) Semiconductor power component
EP1097482A1 (en) J-fet semiconductor device
DE19923466A1 (en) Junction insulated lateral MOSFET for high / low side switches
DE19902749C2 (en) Power transistor arrangement with high dielectric strength
DE19534388A1 (en) Insulated gate bipolar transistor module using MOSFET gate PNP switch
DE102004052153B4 (en) Vertical power semiconductor device with gate on the back and method of making the same

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

D2 Grant after examination
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R082 Change of representative