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DE19844997A1 - Vertical field effect transistor with internal gate and manufacturing process - Google Patents

Vertical field effect transistor with internal gate and manufacturing process

Info

Publication number
DE19844997A1
DE19844997A1 DE19844997A DE19844997A DE19844997A1 DE 19844997 A1 DE19844997 A1 DE 19844997A1 DE 19844997 A DE19844997 A DE 19844997A DE 19844997 A DE19844997 A DE 19844997A DE 19844997 A1 DE19844997 A1 DE 19844997A1
Authority
DE
Germany
Prior art keywords
trench
transistor
wall
layer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19844997A
Other languages
German (de)
Inventor
Le Thoai Thai
Juergen Lindolf
Eckhard Brass
Helmut Schneider
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Priority to DE19844997A priority Critical patent/DE19844997A1/en
Priority to PCT/DE1999/003139 priority patent/WO2000019530A1/en
Publication of DE19844997A1 publication Critical patent/DE19844997A1/en
Ceased legal-status Critical Current

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    • H10P76/408—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

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Abstract

The invention relates to a vertical MOS transistor which is characterized by a gate (10) which is arranged in a trench and which is annularly enclosed by the channel (15), the source (12) and the drain (6). The transistor is especially suitable for use as selection transistor of a DRAM cell in which the capacitor trench (KG) is arranged directly below the transistor trench (TG).

Description

Die Forderung nach hoher Integrationsdichte bei integrierten Schaltungen bedeutet für Feldeffekttransistoren insbesondere eine Reduktion der Gatelänge. Bei Gatelängen von beispiels­ weise 0,5 bis 0,2 µm und darunter hat dies eine starke Zunah­ me der Kurzkanaleffekte zur Folge, beispielsweise:
The requirement for high integration density in integrated circuits means in particular a reduction in the gate length for field effect transistors. With gate lengths of, for example, 0.5 to 0.2 µm and below, this results in a large increase in short-channel effects, for example:

  • 1) Short Channel Effect: der stärkerer Einfluß der Raumla­ dungszonen von Source- sowie Draingebiet bewirkt eine Abnahme der Schwellenspannung Uth.1) Short Channel Effect: the greater influence of the space charge zones of the source and drain areas causes a decrease in the threshold voltage U th .
  • 2) Schmalkanaleffekt (Narrow Width Effect): der im Verhältnis zur Kanalbreite steigende Anteil der Kanalrandbereiche mit radialer Raumladungszone führt zu einer Zunahme von Uth.2) Narrow channel effect (Narrow Width Effect): the proportion of the channel edge areas with radial space charge zone that increases in relation to the channel width leads to an increase in U th .
  • 3) Punch Through Effect: der für kleinere Gatelängen auftre­ tende Überlapp, der von den Drain- und Sourcegebieten in dem Kanal auslaufenden Raumladungszonen bewirkt einen zunehmenden Abbau der Potentialbarriere im Kanal. Somit ergibt sich ein drastischer Anstieg der Leckströme unterhalb der Schwellspan­ nung sowie ein schlechteres On/Offstromverhalten. Um die Leckstromdichte gering zu halten, muß die Gateoxyddicke ver­ ringert werden. Dies beeinflußt wiederum die Spannungsfestig­ keit, die Lebensdauer sowie die Stromtragfähigkeit des Tran­ sistors negativ.3) Punch Through Effect: that occurs for smaller gate lengths ting overlap that of the drain and source areas in the Channel-leaking space charge zones causes an increasing Removal of the potential barrier in the sewer. This results in a drastic increase in leakage currents below the swell voltage and poorer on / off current behavior. To the To keep leakage current density low, the gate oxide thickness must ver be wrested. This in turn affects the voltage resistance speed, the service life and the current carrying capacity of the Tran sistors negative.

Um nachteilige Kurzkanaleffekte trotz hoher Integrationsdich­ te zu vermeiden, sind vertikale Feldeffekttransistoren be­ kannt, d. h. der Kanal ist relativ zur Substratoberfläche ver­ tikal angeordnet. Damit sind größere Gatelängen möglich, ohne den horizontalen Platzbedarf zu erhöhen. Ein Beispiel für ei­ nen derartigen vertikalen Transistor ist der sogenannte Sur­ rounding Gate Transistor, bei dem ein vertikaler Kanal all­ seits von einem Gate umgeben ist. Ein solcher SGT-Transistor ist in dem Artikel von K. Sunoushi et al. in IEDM 98-23, 2.1.1. beschrieben. Das Gate kontrolliert dabei alle vier Seiten des Kanals. Nachteilig bei diesem Konzept ist die ge­ ringe Ladungsträgerbeweglichkeit im Kanal, die die elektri­ schen Eigenschaften des Transistors verschlechtert.To disadvantageous short channel effects despite high integration To avoid te, vertical field effect transistors knows d. H. the channel is ver relative to the substrate surface tically arranged. This allows longer gate lengths without to increase the horizontal space requirement. An example of egg Such a vertical transistor is the so-called Sur rounding gate transistor, in which a vertical channel all is surrounded by a gate. Such a SGT transistor is described in the article by K. Sunoushi et al. in IEDM 98-23, 2.1.1. described. The gate controls all four  Sides of the channel. A disadvantage of this concept is the ge rings charge carrier mobility in the channel, which the electri characteristics of the transistor deteriorated.

Ein wichtiges Einsatzgebiet für Feldeffekttransistoren ist die Verwendung als Auswahltransistor in einer Speicherzelle, speziell einer DRAM-Speicherzelle. Da hier die Integrations­ dichte ein sehr wesentliches Kriterium ist, erscheint der Einsatz von vertikalen Auswahltransistoren zunehmend interes­ sant.An important area of application for field effect transistors is use as a selection transistor in a memory cell, especially a DRAM memory cell. Since here the integrations density is a very important criterion, the appears Use of vertical selection transistors increasingly interesting sant.

Aufgabe der vorliegenden Erfindung ist es daher, einen verti­ kalen Feldeffekttransistor mit verbesserten elektrischen Ei­ genschaften anzugeben, der als Auswahltransistor einer Spei­ cherzelle einsetzbar ist. Eine weitere Aufgabe ist die Angabe einer DRAM-Speicherzelle mit einem vertikalen Auswahltransi­ stor. Eine weitere Aufgabe ist schließlich die Angabe ent­ sprechender Herstellverfahren.The object of the present invention is therefore a verti Kal field effect transistor with improved electrical egg properties to indicate that as the selection transistor of a memory can be used. Another task is the specification a DRAM memory cell with a vertical selection transi sturgeon. Finally, another task is the specification speaking manufacturing process.

Diese Aufgaben werden gelöst durch einen Transistor mit den Merkmalen des Anspruchs 1, eine Speicherzelle mit den Merkma­ len des Anspruchs 4 bzw. durch ein Verfahren mit den Merkma­ len des Anspruchs 6.These tasks are solved by a transistor with the Features of claim 1, a memory cell with the Merkma len of claim 4 or by a method with the characteristics len of claim 6.

Bei dem erfindungsgemäßen Transistor sind Source, Drain und Kanal an der Seitenwand eines Grabens (im folgenden als Tran­ sistorgraben bezeichnet) in einem Halbleitersubstrat angeord­ net. Das Gate ist im Innern des Transistorgrabens unterge­ bracht, wobei es durch ein Gatedielektrikum von der Graben­ wand und durch eine vergrabene Isolationsschicht vom Graben­ boden isoliert ist. Source, Drain und Kanal sind ringförmig um den Transistorgraben ausgebildet, der Kanal umschließt al­ so ringförmig das Gate. Vorzugsweise besitzt die vergrabene Isolationsschicht eine größere Schichtdicke als das Gatedie­ lektrikum. Ferner kann in der Nähe der Substratoberfläche ei­ ne gegenüber dem Gatedielektrikum verdickte Isolierschicht an der Wand des Transistorgrabens vorgesehen sein. Beide Maßnah­ men dienen dazu, die Gate-Kapazität zu minimieren.In the transistor according to the invention are source, drain and Canal on the side wall of a trench (hereinafter referred to as Tran called trench) arranged in a semiconductor substrate net. The gate is located inside the transistor trench brings it through a gate dielectric from the trench wall and through a buried insulation layer from the trench floor is insulated. The source, drain and channel are ring-shaped formed around the transistor trench, the channel encloses al the gate is ring-shaped. Preferably, the buried one Insulation layer a greater layer thickness than the gate die dielectric. Furthermore, in the vicinity of the substrate surface insulation layer thickened with respect to the gate dielectric  the wall of the transistor trench. Both measures serve to minimize gate capacitance.

Der geringe Platzbedarf der Gateelektrode (1F2, wobei F die minimale Strukturgröße bezeichnet) ermöglicht eine hohe Inte­ grationsdichte derartiger Transistoren. Da der Transistorka­ nal aus einkristallinem Substrat besteht, weist ein derarti­ ger Transistor gute elektrische Eigenschaften auf, wie lange Lebensdauer, hohe Spannungsfestigkeit und hohe Beweglichkeit der Ladungsträger. Der Schmalkanaleffekt wird durch den ge­ schlossenen, ringförmigen Kanal ohne Kanalrandbereich vermie­ den, so daß die Einstellbarkeit von UTH verbessert wird.The small space requirement of the gate electrode (1F 2 , where F denotes the minimum structure size) enables a high integration density of such transistors. Since the transistor channel consists of a single-crystal substrate, such a transistor has good electrical properties, such as a long service life, high dielectric strength and high mobility of the charge carriers. The narrow channel effect is avoided by the closed ge ring-shaped channel without channel edge area, so that the adjustability of U TH is improved.

Ferner kann ein Substratanschluß auf einfache Weise reali­ siert werden, und zwar wie gewohnt durch einen Kontakt zu ei­ nen p⁺-Gebiet in dem den Transistor umgebenden Substrat. Ne­ ben geringer Komplexität und Platzbedarf wird ein Einfluß der Gatespannung auf das Substratpotential im Gegensatz zu Tran­ sistoren mit umschließendem Gate weitgehend vermieden.Furthermore, a substrate connection can be realized in a simple manner be established, as usual by contacting an egg nen p⁺ region in the substrate surrounding the transistor. No ben less complexity and space requirements is an influence of Gate voltage to the substrate potential in contrast to Tran transistors with a surrounding gate largely avoided.

Der Transistor ist besonders als Auswahltransistor einer DRAM-Grabenzelle geeignet. Bei einer solchen Anordnung ist erfindungsgemäß vorgesehen, daß unterhalb des Transistorgra­ bens ein Kondensatorgraben angeordnet ist, in dem Speicher­ kondensator untergebracht ist. Dabei befindet sich die Spei­ cherelektrode im Innern des Kondensatorgrabens und ist von dessen Wand und Boden durch ein Kondensatordielektrikum iso­ liert. Am oberen Ende des Kondensatorgrabens ist eine elek­ trische Verbindung zum Drain über eine nicht mit dem Dielek­ trikum bedeckte Stelle an der Grabenwand vorgesehen. Die Ge­ genelektrode wird vom Halbleitersubstrat gebildet; dazu kann vorgesehen sein, das Substrat um den Kondensatorgraben herum stärker zu dotieren.The transistor is one particularly as a selection transistor DRAM trench cell suitable. With such an arrangement provided according to the invention that below the transistor bens a capacitor trench is arranged in the memory capacitor is housed. There is the Spei cherelektrode inside the capacitor trench and is from its wall and bottom iso by a capacitor dielectric liert. At the top of the capacitor trench is an elec trical connection to the drain via a not with the Dielek Trikum covered area provided on the trench wall. The Ge gene electrode is formed by the semiconductor substrate; can do this be provided, the substrate around the capacitor trench to endow more.

Vorzugsweise erfolgt diese Verbindung über eine leitende Kon­ taktstruktur, die auf der Speicherelektrode aufliegt und die Grabenwand in Höhe des Drains kontaktiert. Die Kontakt­ schicht, die quasi den oberen Abschluß des Kondensatorgrabens bildet, ist vom im Transistorgraben liegenden Gate durch die vergrabene Isolierschicht auf dem Boden des Transistorgrabens isoliert.This connection is preferably made via a conductive con clock structure, which rests on the storage electrode and Trench wall contacted at the level of the drain. The contact  layer, the quasi the upper end of the capacitor trench is from the gate in the transistor trench through the buried insulating layer on the bottom of the transistor trench isolated.

Eine derartige Speicherzelle zeichnet sich durch einen beson­ ders geringen Platzbedarf aus, da der Transistor direkt ober­ halb des Kondensators hergestellt wird.Such a memory cell is characterized by a special one low space requirement, since the transistor is directly above half of the capacitor is made.

Das Herstellverfahren für den Transistor sieht vor, mit Hilfe einer Maske zunächst den Transistorgraben mit der für den Transistor benötigten Tiefe herzustellen und an der Graben­ wand eine Schutzschicht herzustellen, die zumindest die Gra­ benwand im unteren Bereich, d. h. in der Nähe des Bodens des Transistorgrabens, freiläßt. Dieser freiliegende, um den ge­ samten Umfang des Transistorgrabens verlaufende Teil der Gra­ benwand wird dann dotiert mit einem Dotierstoff, der den dem Halbleitersubstrat entgegengesetzten Leitfähigkeitstyp auf­ weist. Dadurch wird ein ringförmiges, um den Transistorgraben verlaufendes Draingebiet in vorgegebener Tiefe im Halbleiter­ substrat erzeugt. Die Schutzschicht dient als Dotiermaske. Ein geeignetes Dotierverfahren ist insbesondere die Plasmaim­ mersionsimplantation. An der Wand des Transistorgrabens wird ein Gatedielektrikum und auf dem Boden wird eine vergrabene Isolationsschicht erzeugt, wozu entweder die Schutzschicht entfernt und ein Gatedielektrikum bzw. eine vergrabene Isola­ tionsschicht aufgebracht werden, oder es wird die Schutz­ schicht selbst oder ein Teil der Schutzschicht als Gatedie­ lektrikum bzw. als vergrabene Isolationsschicht verwendet. Im Innern des Transistorgrabens, dessen Boden nun mit einer ver­ grabenen Isolationsschicht und dessen Seitenwand mit dem Ga­ tedielektrikum bedeckt ist, wird das Gate hergestellt, vor­ zugsweise durch Auffüllen mit dotiertem Polysilizium und an­ schließendem Zurückätzen bis auf die Höhe der Substratober­ fläche. Dann kann das Gatedielektrikum in der Nähe der Halb­ leitersubstratoberfläche verdickt werden, insbesondere durch Oxidation der frei liegenden Oberfläche des Gates und an­ schließendes Entfernen der gebildeten Oxydschicht im zentra­ len Bereich der oberen Gateoberfläche, d. h. bis auf einen Oxydrand.The manufacturing process for the transistor provides, with the help a mask first the transistor trench with that for the Transistor required depth to manufacture and at the trench made a protective layer that at least the Gra benwand in the lower area, d. H. near the bottom of the Transistor trench, free. This exposed to the ge entire circumference of the transistor trench part of the gra benwand is then doped with a dopant that the Semiconductor substrate of opposite conductivity type points. This will create an annular trench around the transistor running drain area in the given depth in the semiconductor substrate created. The protective layer serves as a doping mask. A suitable doping method is in particular the plasmaim version implantation. On the wall of the transistor trench a gate dielectric and a buried one on the ground Insulation layer created, either the protective layer removed and a gate dielectric or a buried isola tion layer are applied, or it becomes the protection layer itself or part of the protective layer as a gate dielectric or used as a buried insulation layer. in the Inside the transistor trench, the bottom of which is now ver trench insulation layer and its side wall with the Ga the dielectric is covered, the gate is made before preferably by filling with doped polysilicon and closing etching back to the level of the substrate top area. Then the gate dielectric can be close to the half conductor substrate surface are thickened, in particular by Oxidation of the exposed surface of the gate and on  final removal of the oxide layer formed in the center len area of the upper gate surface, i. H. except for one Oxide rim.

Schließlich wird ein Source-Gebiet ringförmig den Transistor­ graben umschließend implantiert, und es wird eine Wortleitung über den Transistorgraben verlaufend hergestellt, die den frei liegenden zentralen Bereich der Gateoberfläche kontak­ tiert. Das Source-Gebiet wird an der Halbleitersubstratober­ fläche mit einer Bitleitung kontaktiert. Der Kontakt erfolgt vorzugsweise an lediglich einer Seite des Grabens, mit ande­ ren Worten das ringförmige Source-Gebiet wird asymmetrisch hergestellt, so daß seine laterale Ausdehnung an einer Seite des Grabens die für einen Kontakt erforderliche Fläche auf­ weist.Eventually, a source region will ring the transistor digging implanted, and it becomes a word line made running across the transistor trench that the exposed central area of the gate surface animals. The source region becomes on the semiconductor substrate surface contacted with a bit line. The contact is made preferably on only one side of the trench, with others In other words, the ring-shaped source region becomes asymmetrical made so that its lateral extent on one side of the trench has the area required for contact points.

Das Herstellverfahren für einer Speicherzelle sieht vor, zu­ nächst einen Graben in ein Halbleitersubstrat zu ätzen, der tiefer ist als der bereits erläuterte Transistorgraben. Der untere Abschnitt dieses Grabens wird als Kondensatorgraben bezeichnet, der obere Abschnitt stellt den Transistorgraben dar.The manufacturing process for a memory cell provides for next to etch a trench into a semiconductor substrate, the is deeper than the transistor trench already explained. The lower section of this trench is called the capacitor trench denotes, the upper section represents the transistor trench represents.

An der Rand und auf dem Boden des Kondensatorgrabens wird ein Kondensatordielektrikum erzeugt, dann wird der Kondensator­ graben mit einem Elektrodenmaterial aufgefüllt. Vorzugsweise ist vorgesehen, daß nach diesem Schritt die Wand des Transi­ storgrabens freiliegt. Der Boden des Transistorgrabens wird also vom Elektrodenmaterial und (in Grabenwandnahe) vom Kon­ densatordielektrikum gebildet.At the edge and on the bottom of the capacitor ditch is a Capacitor dielectric generated, then the capacitor trench filled with an electrode material. Preferably it is intended that after this step the wall of the Transi storgrabens is exposed. The bottom of the transistor trench will So from the electrode material and (near the trench wall) from the con capacitor dielectric formed.

Anschließend wird im Transistorgraben das vorstehend be­ schriebene Verfahren zur Herstellung des Auswahltransistors durchgeführt, also zunächst die Schutzschicht erzeugt usw. Dabei ist zur Erzeugung des Kontakts zwischen Kondensatordie­ lektrikum und Drain vorzugsweise vorgesehen, nach Dotierung des Drains den frei liegenden (von der Schutzschicht nicht be­ deckten) Boden des Transistorgrabens mit einer Kontaktschicht zu bedecken, die auf die Elektrodenmaterial aufliegt und an der Wand des Transistorgrabens an das Drain anschließt, wo­ durch eine elektrische Verbindung sichergestellt ist. Auf diese Kontaktschicht wird dann die vergrabene Isolations­ schicht aufgebracht, die die Isolierung des Transistorgraben­ bodens und des Drains vom späteren Gate darstellt.Then the above be in the trench described methods for producing the selection transistor carried out, i.e. first created the protective layer, etc. This is to create the contact between the capacitor The dielectric and drain are preferably provided after doping of the drain the exposed one (not covered by the protective layer  covered) bottom of the transistor trench with a contact layer to cover that lies on the electrode material and on the wall of the transistor trench connects to the drain where is ensured by an electrical connection. On this contact layer then becomes the buried insulation layer applied that the isolation of the transistor trench floor and drain from the later gate.

Vorteil dieses Verfahrens ist, daß der Transistor im Graben weitgehend selbstjustiert herstellbar ist.The advantage of this method is that the transistor is in the trench is largely self-adjustable.

Die Erfindung wird im folgenden anhand von Ausführungsbei­ spielen, die in den Zeichnungen dargestellt sind, naher er­ läutert. Es zeigen:The invention is described below with reference to exemplary embodiments play, which are shown in the drawings, he closer purifies. Show it:

Fig. 1-8 einen Querschnitt durch ein Halbleitersubstrat, an den die Herstellung des Transistors verdeutlicht werden, wobei als Ausführungsbeispiel eine DRAM-Zelle gewählt wurde. Shows a cross section through a semiconductor substrate, the transistor will be apparent to the production, having been chosen as an embodiment of a DRAM cell. 1-8.

Fig. 1 in ein Si-Halbleitersubstrat 1 (p-dotiert) wird mit Hilfe einer Grabenmaske 2 ein tiefer Graben G geätzt, dessen unterer Abschnitt den Kondensatorgraben KG und dessen oberer Abschnitt den Transistorgraben TG darstellt. Der ge­ samte Graben G wird mit einem Kondensatordielektrikum ausge­ kleidet und dann mit einem Elektrodenmaterial, vorzugsweise mit n-dotierten Polysilizium 4, aufgefüllt. Das Kondensator­ dielektrikum 3 und das Elektrodenmaterial 4 werden soweit zu­ rück geätzt, daß lediglich der Kondensatorgraben damit ge­ füllt bleibt, der Transistorgraben TG jedoch völlig leer ist.A grave mask is Fig. 1 (p-doped) 1 in a Si semiconductor substrate by etching a deep trench G 2, the lower portion represents the trench capacitor KG and the upper portion of the trench transistor TG. The entire trench G is lined with a capacitor dielectric and then filled with an electrode material, preferably with n-doped polysilicon 4 . The capacitor dielectric 3 and the electrode material 4 are etched back to the extent that only the capacitor trench remains filled with it, but the transistor trench TG is completely empty.

Fig. 2 anschließend wird die als Drain-Implantationsmaske dienende Schutzschicht 5 erzeugt. Dazu ist vorgesehen, eine Dreifachschicht bestehend aus Siliziumnitrid 5a/Siliziumoxyd 5b/Siliziumnitrid 5c an Wand und Boden des Transistorgrabens aufzubringen. Dann wird zunächst die obere Nitridschicht ani­ sotrop und selektiv zur Oxydschicht geätzt, anschließend wird das frei liegende Oxyd mit einem isotropen Ätzprozeß selektiv zum Nitrid entfernt, und schließlich wird noch einmal Nitrid isotrop und selektiv zum Oxyd geätzt. Dadurch erhält man eine Schutzschicht, die den Boden und den unteren Bereich der Transistorgrabenwand freiläßt, wobei die vertikale Ausdehnung der freigelegten Transistorgrabenwand in etwa der Schichtdic­ ke der Schutzschicht entspricht. Am Boden des Transistorgra­ bens liegen die Speicherelektrode 4 und das Kondensatordie­ lektrikum 3 frei. Der übrige Bereich der Transistorgrabenwand ist mit der Schutzschicht, also der genannten Dreifach­ schicht, bedeckt. Danach wird das Drain dotiert, wozu vor­ zugsweise eine Plasmaimmersionsimplantation mit Ionen eines n-leitenden Dotierstoffs eingesetzt wird (Fig. 3). Dadurch wird an der Grabenwand oberhalb des Kondensatorgrabens im p- dotierten Siliziumsubstrat ein ringförmiges n-dotiertes Ge­ biet erzeugt, das das Drain-Gebiet des vertikalen Transistors bildet. FIG. 2 then serves as a drain implant mask-protection layer 5 is produced. For this purpose, a triple layer consisting of silicon nitride 5 a / silicon oxide 5 b / silicon nitride 5 c is applied to the wall and bottom of the transistor trench. Then first the upper nitride layer is anisotropically and selectively etched to the oxide layer, then the exposed oxide is selectively removed to the nitride using an isotropic etching process, and finally nitride is isotropically and selectively etched to the oxide. This gives a protective layer which leaves the bottom and the lower region of the transistor trench wall exposed, the vertical extent of the exposed transistor trench wall corresponding approximately to the layer thickness of the protective layer. At the bottom of the transistor grave, the storage electrode 4 and the capacitor dielectric 3 are exposed. The remaining area of the transistor trench wall is covered with the protective layer, that is to say the triple layer mentioned. The drain is then doped, for which purpose a plasma immersion implantation with ions of an n-type dopant is preferably used ( FIG. 3). As a result, an annular n-doped Ge area is generated on the trench wall above the capacitor trench in the p-doped silicon substrate and forms the drain region of the vertical transistor.

Fig. 4 anschließend werden die obere Siliziumnitridschicht 5c und die Siliziumoxydschicht 5b der Schutzschicht 5 mit ei­ nem geeigneten Verfahren entfernt. Der Transistorgraben TG wird mit n-dotiertem Polysilizium aufgefüllt, anschließend wird dieses Polysilizium bis auf eine Kontaktschicht 7 am Bo­ den des Transistorgrabens zurückgeätzt. Die Dicke die Kon­ taktschicht kann dabei im Bereich 50 bis 100 nm liegen. Durch die Art der Prozeßführung ist sichergestellt, daß sie sowohl mit der Speicherelektrode 4 als auch mit dem Drain 6 elek­ trisch verbunden ist. Die Kontaktierung zwischen der Speiche­ relektrode und dem Drain erfolgt in selbstjustierter Weise. Anschließend wird ein Oxidationsschritt durchgeführt, bei dem der obere Teil der Kontaktschicht 7 in ein Siliziumoxyd 8 um­ gewandelt wird. Dieses Siliziumoxyd stellt die vergrabenen Isolierschicht 8 dar. Ihre Schichtdicke beträgt etwa 30 bis 80 nm. Während der Oxidation dient die an der Grabenwand ver­ bliebene Siliziumnitridschicht 5a als Oxidationsmaske. Fig. 4 and then the upper silicon nitride layer 5 c and the silicon oxide film 5 b of the protective layer 5 with egg nem suitable method removed. The transistor trench TG is filled with n-doped polysilicon, then this polysilicon is etched back to a contact layer 7 on the bottom of the transistor trench. The thickness of the contact layer can be in the range from 50 to 100 nm. The nature of the process ensures that it is electrically connected to both the storage electrode 4 and the drain 6 . The contact between the spoke electrode and the drain takes place in a self-aligned manner. An oxidation step is then carried out, in which the upper part of the contact layer 7 is converted into a silicon oxide 8 . This silicon oxide represents the buried insulating layer 8. Its layer thickness is approximately 30 to 80 nm. During the oxidation, the silicon nitride layer 5 a remaining on the trench wall serves as an oxidation mask.

Fig. 5 der verbleibende Teil der Schutzschicht 5 wird se­ lektiv zur vergrabenen Isolierschicht 8 entfernt. Dadurch liegen die Wände des Transistorgrabens TG frei, während der Boden des Transistorgrabens mit der vergrabenen Isolier­ schicht 8 bedeckt ist. Fig. 5, the remaining part of the protective layer 5 is selectively removed to the buried insulating layer 8 . As a result, the walls of the transistor trench TG are exposed, while the bottom of the transistor trench is covered with the buried insulating layer 8 .

Fig. 6 an der Wand des Transistorgrabens wird durch einen Oxidationsschritt ein Gateoxyd 9 erzeugt. Dann wird der Tran­ sistorgraben mit einem Gatematerial, beispielsweise mit do­ tiertem Polysilizium gefüllt, wobei das Polysilizium 10 bis zur Substratoberfläche zurückgeätzt wird. Es kann n-dotiertes oder p-dotiertes Polysilizium als Gate 10 verwendet werden. Im Hinblick auf die spätere Implantation des Source-Gebietes wird n-Polysilizium bevorzugt. Fig. 6 on the wall of a trench transistor gate oxide 9 is generated by an oxidation step. The transistor trench is then filled with a gate material, for example with doped polysilicon, the polysilicon 10 being etched back to the substrate surface. N-doped or p-doped polysilicon can be used as gate 10 . With regard to the later implantation of the source region, n-polysilicon is preferred.

Fig. 7 die Oberfläche des Gates 10 wird oxidiert, anschlie­ ßend wird mit Hilfe einer Maske der zentrale Teil der dabei gebildeten Oxidschicht auf dem Gate wieder entfernt, so daß lediglich in der Nähe der Grabenwand Reste der gebildeten Oxydschicht 11 stehen bleiben. Diese Reste der Oxydschicht 11 bilden eine Isolierschicht mit einer gegenüber dem Gatedie­ lektrikum 9 größeren Schichtdicke. Die Grabenmaske 2, die bei der eben durchgeführten Oxidation als Oxidationsmaske für die Substratoberfläche dient, wird anschließend - vorzugsweise direkt nach der Oxidation - entfernt. Fig. 7, the surface of the gate 10 is oxidized, then the central part of the oxide layer formed on the gate is removed with the aid of a mask, so that only in the vicinity of the trench wall remains of the oxide layer 11 formed. These residues of the oxide layer 11 form an insulating layer with a greater layer thickness than the gate dielectric 9 . The trench mask 2 , which serves as an oxidation mask for the substrate surface during the oxidation just carried out, is then removed — preferably directly after the oxidation.

Fig. 8 mit einer geeigneten Maske wird durch Implantation in die Substratoberfläche ein Source-Gebiet 12 erzeugt, das den Graben ringförmig umschließt. Dabei wird an einer Seite das dotierte Gebiet 12 so weit herausgeführt, daß hier ein Anschluß für eine Bitleitung hergestellt werden kann. Das Ga­ te 10 wird mit einer über den Transistorgraben verlaufenden Wortleitung 13 kontaktiert. Vorzugsweise besteht die Wortlei­ tung aus Polysilizium derselben Dotierung wie das Gate. Das Source-Gebiet 12 wird mit einer Bitleitung 14 angeschlossen. Der Kanal wird durch einen ringförmig um den Transistorgraben verlaufenden Bereich 15 des Halbleitersubstrats 1 gebildet. Fig. 8 with a suitable mask is produced by implantation into the substrate surface, a source region 12, which surrounds the trench annular. On one side, the doped region 12 is brought out so far that a connection for a bit line can be made here. The gate 10 is contacted with a word line 13 running across the transistor trench. The word line is preferably composed of polysilicon with the same doping as the gate. The source region 12 is connected with a bit line 14 . The channel is formed by a region 15 of the semiconductor substrate 1 which runs in a ring around the transistor trench.

Obwohl am Beispiel einer DRAM-Zelle dargestellt, ist der er­ findungsgemäße vertikale Transistor auch für andere Zwecke einsetzbar. Dabei wird das Drain im allgemeinen mit einer ge­ eigneten vergrabenen leitenden Struktur als Anschluß verbun­ den. Das Herstellverfahren wird entsprechend geändert:
Um lediglich den Transistor herzustellen, wird der Graben nur entsprechend der Tiefe des Transistorgrabens TG hergestellt und dann die Schutzschicht erzeugt (entsprechend Fig. 2). Als Dotiermaske für das Drain kann auch eine Schutzschicht eingesetzt werden, die zusätzlich den Boden des Transistor­ grabens bedeckt, in dem nach Freiliegen einen ringförmigen Bereichs der unteren Grabenwand eine weitere Schicht nur auf dem Grabenboden erzeugt wird.Although shown using the example of a DRAM cell, the vertical transistor according to the invention can also be used for other purposes. The drain is generally connected to a suitable buried conductive structure as a connection. The manufacturing process is changed accordingly:
In order to produce only the transistor, the trench is only produced in accordance with the depth of the transistor trench TG and the protective layer is then produced (in accordance with FIG. 2). A protective layer can also be used as the doping mask for the drain, which additionally covers the bottom of the trench, in which, after exposing an annular region of the lower trench wall, a further layer is produced only on the bottom of the trench.

Claims (14)

1. Vertikaler MOS-Transistor im einem Halbleitersubstrat (1),
  • - bei dem ein Gate (10) in Inneren eines im Halbleiter­ substrat befindlichen Transistorgrabens (TG) angeordnet ist,
  • - bei dem die Transistorgrabenwand mit einem Gatedielektrikum (9) und der Transistorgrabenboden mit einer vergrabenen Isolierschicht (8) bedeckt sind,
  • - bei dem ein Drain-Gebiet (6) von einen dotierten Bereich in Halbleitersubstrat (1) anschließend an einem unteren Be­ reich der Transistorgrabenwand gebildet wird,
  • - bei dem ein Source-Gebiet (12) von einem dotierten Bereich des Halbleitersubstrats anschließend an die Grabenwand im oberen Bereich des Transistorgrabens gebildet wird,
  • - bei dem das Source-Gebiet (12), das Drain-Gebiet (6) und der Transistorkanal (15) das Gate (10) jeweils ringförmig umschließen.
1. Vertical MOS transistor in a semiconductor substrate ( 1 ),
  • - in which a gate ( 10 ) is arranged inside a transistor trench (TG) located in the semiconductor substrate,
  • - in which the transistor trench wall is covered with a gate dielectric ( 9 ) and the transistor trench bottom is covered with a buried insulating layer ( 8 ),
  • - In which a drain region ( 6 ) of a doped region in the semiconductor substrate ( 1 ) is subsequently formed on a lower region of the transistor trench wall,
  • a source region ( 12 ) is formed from a doped region of the semiconductor substrate subsequent to the trench wall in the upper region of the transistor trench,
  • - In which the source region ( 12 ), the drain region ( 6 ) and the transistor channel ( 15 ) each surround the gate ( 10 ) in a ring.
2. Transistor nach Anspruch 1, bei dem die vergrabene Iso­ lierschicht (8) auf dem Boden des Transistorgrabens eine grö­ ßere Schichtdicke aufweist als das Dielektrikum (9) an der Grabenwand.2. Transistor according to claim 1, wherein the buried insulating layer ( 8 ) on the bottom of the transistor trench has a greater layer thickness than the dielectric ( 9 ) on the trench wall. 3. Transistor nach einem der Ansprüche 1 bis 2, bei dem das Gatedielektrikum (9) in der Nähe der Halbleitersubstratober­ fläche verdickt (11) ist.3. Transistor according to one of claims 1 to 2, wherein the gate dielectric ( 9 ) in the vicinity of the semiconductor substrate surface is thickened ( 11 ). 4. Speicherzelle mit einem vertikalen MOS-Transistor nach ei­ nem der Ansprüche 1 bis 3 als Auswahltransistor und einem Speicherkondensator,
  • - bei der direkt unterhalb des Transistorgrabens (TG) ein Kondensatorgraben (KG) im Halbleitersubstrat (1) angeordnet ist, dessen Wand und Boden mit einem Kondensatordielektrikum (3) bedeckt sind,
  • - bei dem eine Speicherelektrode (4) in Inneren des Kondensa­ torgrabens gebildet ist,
  • - bei der die Speicherelektrode (4) im oberen Bereich des Kondensatorgrabens (KG) eine elektrische Verbindung (7) zum Drain (6) besitzt.
4. Memory cell with a vertical MOS transistor according to egg nem of claims 1 to 3 as a selection transistor and a storage capacitor,
  • in which a capacitor trench (KG) is arranged in the semiconductor substrate ( 1 ) directly below the transistor trench (TG), the wall and bottom of which are covered with a capacitor dielectric ( 3 ),
  • - In which a storage electrode ( 4 ) is formed inside the capacitor trench,
  • - In which the storage electrode ( 4 ) in the upper region of the capacitor trench (KG) has an electrical connection ( 7 ) to the drain ( 6 ).
5. Speicherzelle nach Anspruch 4, bei der die Speicherelek­ trode (4) und die elektrische Verbindung (7) aus dotiertem Polysilizium und das Drain-Gebiet (6) aus Monosilizium der­ selben Leitfähigkeitstyps bestehen.5. Memory cell according to claim 4, wherein the storage electrode ( 4 ) and the electrical connection ( 7 ) made of doped polysilicon and the drain region ( 6 ) consist of monosilicon of the same conductivity type. 6. Herstellverfahren für einen Transistor nach allem der An­ sprüche 1 bis 3, mit folgenden Schritten:
  • - Erzeugen eines Transistorgrabens (TG) im Halbleitersubstrat (1),
  • - Erzeugen einer Schutzschicht (5) an der Transistorgraben­ wand, die die Grabenwand im unteren Grabenbereich freiläßt,
  • - Erzeugen eines ringförmigen Drain-Gebietes (6) durch Dotie­ ren der freiliegenden Grabenwand,
  • - Erzeugen eines Gatedielektrikums (9) auf der Grabenwand und einer vergrabenen Isolierschicht (8) auf dem Grabenboden,
  • - Erzeugen eines Gates (10) im Inneren des Transistorgrabens,
  • - Erzeugen eines ringförmigen Source-Gebietes (12) durch Do­ tieren der Halbleitersubstratoberfläche um den Transistor­ graben herum.
6. Manufacturing method for a transistor according to all of claims 1 to 3, with the following steps:
  • - creating a transistor trench (TG) in the semiconductor substrate ( 1 ),
  • - Creating a protective layer ( 5 ) on the transistor trench wall, which leaves the trench wall free in the lower trench region,
  • - Creating an annular drain region ( 6 ) by doping the exposed trench wall,
  • Generating a gate dielectric ( 9 ) on the trench wall and a buried insulating layer ( 8 ) on the trench bottom,
  • - creating a gate ( 10 ) inside the transistor trench,
  • - Generate an annular source region ( 12 ) by doping the semiconductor substrate surface around the transistor dig around.
7. Herstellverfahren für eine Speicherzelle nach Patentan­ spruch 4 oder 5,
  • - bei dem in einem Halbleitersubstrat (1) ein Graben mit ei­ nem Kondensatorgraben als unterem Abschnitt und einem Tran­ sistorgraben als oberem Abschnitt geätzt wird,
  • - bei dem im Kondensatorgraben auf die Grabenwand und den Grabenboden ein Speicherdielektrikum (3) und ein Elektrode­ material (4) aufgebracht werden,
  • - bei dem am oberen Rand des Kondensatorgrabens eine leitende Kontaktstruktur (7) erzeugt wird, die das Elektrodenmateri­ al (4) mit der Grabenwand verbindet,
  • - bei dem in Transistorgraben ein vertikaler MOS-Transistor mit dem Verfahren gemäß Patentanspruch 6 hergestellt wird.
7. Manufacturing method for a memory cell according to claim 4 or 5,
  • - In which a trench with a capacitor trench as the lower section and a transistor trench as the upper section is etched in a semiconductor substrate ( 1 ),
  • - In the capacitor trench, a storage dielectric ( 3 ) and an electrode material ( 4 ) are applied to the trench wall and the trench bottom,
  • - In which a conductive contact structure ( 7 ) is produced at the upper edge of the capacitor trench, which connects the electrode material ( 4 ) to the trench wall,
  • - In which a vertical MOS transistor is produced in transistor trench using the method according to claim 6.
8. Verfahren nach einem der Ansprüche 6 oder 7,
  • - bei dem zur Erzeugung der Schutzschicht (5) mehrere Teil­ schichten (5a, 5b, 5c) an der Wand und auf dem Boden des Transistorgrabens aufgebracht werden,
  • - bei dem dann die oberste Teilschicht (5c) durch anisotropes Ätzen auf dem Transistorgrabenboden entfernt wird,
  • - bei dem dann eine darunterliegende Teilschicht (5b, 5c) durch isotropes Ätzen auf den Grabenboden und den unteren Bereich der Grabenwand entfernt wird.
8. The method according to any one of claims 6 or 7,
  • - In which several partial layers ( 5 a, 5 b, 5 c) are applied to the wall and on the bottom of the transistor trench to produce the protective layer ( 5 ),
  • - in which the uppermost partial layer ( 5 c) is then removed by anisotropic etching on the transistor trench bottom,
  • - in which an underlying sub-layer ( 5 b, 5 c) is then removed by isotropic etching onto the trench bottom and the lower region of the trench wall.
9. Verfahren nach Anspruch 8, bei dem die Schutzschicht (5) aus einer Dreifachschicht bestehend aus Siliziumnitrid/Sili­ ziumoxid/Siliziumnitrid besteht.9. The method according to claim 8, wherein the protective layer ( 5 ) consists of a triple layer consisting of silicon nitride / silicon oxide / silicon nitride. 10. Herstellverfahren nach einem der Ansprüche 6 bis 9, bei dem nach Fertigstellung des Drain-Gebietes (6) auf dem Boden des Transistorgrabens (TG) ein thermisches Oxyd als vergrabe­ ne Isolierschicht (8) erzeugt wird.10. Manufacturing method according to one of claims 6 to 9, in which, after completion of the drain region ( 6 ) on the bottom of the transistor trench (TG), a thermal oxide is produced as a buried insulating layer ( 8 ). 11. Herstellverfahren nach Anspruch 10, bei dem nach Erzeu­ gung des thermischen Oxyds (8) auf dem Boden des Transistor­ grabens zumindest die unterste Teilschicht der Schutzschicht (5) entfernt wird und danach die Wand des Transistorgrabens mit einem Gatedielektrikum (9) isoliert wird.11. Manufacturing method according to claim 10, in which, after generation of the thermal oxide ( 8 ) on the bottom of the transistor trench, at least the lowermost partial layer of the protective layer ( 5 ) is removed and then the wall of the transistor trench is insulated with a gate dielectric ( 9 ). 12. Herstellverfahren nach einem der Ansprüche 6 bis 11, bei dem zur Erzeugung des Gates (10) der Transistorgraben mit do­ tiertem Polysilizium aufgefüllt wird.12. Manufacturing method according to one of claims 6 to 11, in which the transistor trench is filled with doped polysilicon to produce the gate ( 10 ). 13. Herstellverfahren nach einem der Ansprüche 6 bis 12, bei dem durch eine Oxidation das Gatedielektrikum (9) an der Wand des Transistorgrabens in der Nähe der Halbleitersubstratober­ fläche verdickt wird. 13. Manufacturing method according to one of claims 6 to 12, in which the gate dielectric ( 9 ) on the wall of the transistor trench near the semiconductor substrate surface is thickened by an oxidation. 14. Herstellverfahren nach einem der Ansprüche 7 bis 13, bei dem nach dem Dotieren des Drain-Gebietes (6) eine dotierte Polysiliziumschicht (7) als Kontaktschicht auf das Elektro­ denmaterial (4) im Kondensatorgraben aufgebracht wird.14. Manufacturing method according to one of claims 7 to 13, in which after the doping of the drain region ( 6 ) a doped polysilicon layer ( 7 ) is applied as a contact layer on the electrode material ( 4 ) in the capacitor trench.
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