DE19839105B4

DE19839105B4 - Integrierter Halbleiterspeicher mit Steuerungseinrichtung zum taktsynchronen Schreiben und Lesen

Info

Publication number: DE19839105B4
Application number: DE19839105A
Authority: DE
Inventors: Sebastian Kuhne
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 1998-08-27
Filing date: 1998-08-27
Publication date: 2006-04-06
Anticipated expiration: 2018-08-28
Also published as: US6188638B1; DE19839105A1

Abstract

Integrierter Halbleiterspeicher, umfassend:
– eine Vielzahl von Speicherzellen,
– eine Steuerungseinrichtung (5) zum taktsynchronen Schreiben und zum Lesen eines Datenwerts in eine bzw. aus einer der Speicherzellen,
– wobei die Steuerungseinrichtung (5) das Schreiben derart steuert, daß der einem Datensignal (DQ) repräsentierte Datenwert gekoppelt an ein zweites Taktsignal (DQS) empfangen wird, und das zweite Taktsignal (DQS) an ein erstes Taktsignal (CK) gekoppelt ist,
– wobei die Steuerungseinrichtung (5) das Lesen derart steuert, daß in einer ersten Betriebsart der vom Datensignal (DQ) repräsentierte Datenwert gekoppelt nur an das erste Taktsignal (CK) bereitgestellt wird und
– in einer zweiten Betriebsart der vom Datensignal (DQ) repräsentierte Datenwert gekoppelt an das zweite Taktsignal (DQS) bereitgestellt wird und das zweite Taktsignal (DQS) an das erste Taktsignal (CK) gekoppelt ist, und
– Mittel (7, 8, 30) zur Erzeugung eines Steuersignals (CTRL), das der Steuerungseinrichtung (5) zuführbar ist, um zwischen der...

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit einer Vielzahl von Speicherzellen sowie eine Steuerungseinrichtung zum taktsynchronen Schreiben und Lesen eines Datenwerts.
Integrierte Halbleiterspeicher mit taktsynchroner Ein- bzw. Ausgabe sind als SDRAMs bekannt. Für das Zeitverhalten der Signale während der Ein- und Ausgabe wird eine Standardisierung angestrebt, z.B. JEDEC, Solid State Technology Division, Council Ballot, JCB-98-46, 20. April 1998, Arlington, Virginia. Gemäß diesem Standardisierungsvorschlag werden Datenein- und Datenausgabesignale an ein Abtastsignal (Datastrobe-Signal) gekoppelt. Das Datastrobe-Signal wird chipintern erzeugt. Es ist seinerseits an einen von außen bereitgestellten Takt gekoppelt, welcher auch die sonstigen Funktionseinheiten des Halbleiterspeichers steuert. Die jeweiligen Signalverläufe für Datenaus- und Dateneingabe sind in 5-1 und 9.1 des JEDEC-Standardisierungsvorschlags dargestellt. Das Datastrobe-Signal wird auch außerhalb des integrierten Halbleiterspeichers bereitgestellt. Es steht dann den mit dem Halbleiterspeicher kommunizierenden Bausteinen zur Verfügung, um den Datenaustausch bei einem Speicherzugriff zu steuern. Dies erfordert entsprechenden Schaltungsaufwand in der Systemumgebung des Halbleiterspeichers.

In der Veröffentlichung "A 2.5-ns Clock Access, 250-MHz, 256-Mb SDRAM with Synchronous Mirror Delay" in IEEE Journal of Solid-State Circus, Vol. 31, No. 11, November 1996, Seiten 1656-1668 von T. Saeki et al. wird ein Synchronous Mirror Delay (SMD) Verfahren beschrieben, das ein Alternativerfahren zur auf PLL- (Phase-Locked Loop) oder DLL- (Delay Locked Loop) basierender Technik zur Synchronisation des Datastrobe Signals mit einem externen Taktsignal darstellt. Neben dem durch das SMD-Verfahren erzeugten Signal wird von einem internen Taktgenerator ein zweites Signal zur Ansteuerung der internen Schaltungen des SDRAM bereit gestellt, das an das externe Taktsignal gekoppelt ist.

Die Aufgabe der Erfindung besteht darin, einen integrierten Halbleiterspeicher für taktsynchrones Lesen und Schreiben anzugeben, der universeller einsetzbar ist.

Erfindungsgemäß wird diese Aufgabe durch einen integrierten Halbleiterspeicher gemäß den Merkmalen des Patentanspruchs 1 gelöst.

Der Halbleiterspeicher gemäß der Erfindung wird beim Lesen in einer ersten oder einer zweiten Betriebsart betrieben. Bei der ersten Betriebsart ist das ausgegebene Datensignal nur an den ohnehin vorhandenen und die übrigen Funktionseinheiten des Halbleiterspeichers steuernden Systemtakt gekoppelt. Bei der zweiten Betriebsart wird wie im JEDEC-Standardisierungsvorschlag ein weiteres als Datastrobe-Signal dienendes Taktsignal vorgesehen, an welches das Datenausgabesignal gekoppelt ist. Da gemäß des JEDEC-Standardisierungsvorschlags die Kopplung zwischen Taktsignal, Datastrobe-Signal und Datensignal eng ist, d.h. die Zeittoleranzen des relativen Zeitbe zugs der Signale untereinander klein sind, ist die erste Betriebsart ohne Verwendung des Datastrobe-Signal kompatibel zur zweiten Betriebsart unter Verwendung des Datastrobe-Signals. Dies bedeutet, daß der Anwender des integrierten Halbleiterspeichers einen multifunktionsfähigen Halbleiterspeicher hat, der sowohl mit als auch ohne Datastrobe-Signal ein taktsynchrones Lesen des Halbleiterspeichers ermöglicht.

Weiterbildungen der Erfindung betreffen die Art und Weise zur Einstellung der ersten oder der zweiten Betriebsart. Die Betriebsarteinstellung kann mittels sogenannter Bondoption erfolgen. Hierzu wird ein die Umschaltung zwischer erster und zweiter Betriebsart steuerndes Steuersignal von einem Bondpad bereitgestellt. Dessen Art der Verbondung legt das Signal fest. Das Pad wird mit einer konstanten Spannung, beispielsweise einer Versorgungsspannung, beaufschlagt, um die eine Betriebsart einzustellen. Hierzu wird ein Bonddraht vom Pad an einen Leadfinger, der ein Versorgungspotential führt, gebondet. Der Leadfinger ist üblicherweise auch an ein weiteres Versorgungspotentialpad gebondet. Für die andere Betriebsart bleibt das Pad unverbunden, wobei das Steuersignal schaltungsintern durch Pull up- oder Pull down-Elemente erzeugt wird.

Alternativ zur Bondoption wird das Steuersignal mittels eines Mode-Registers eingestellt. Ein derartiges Register ist ohne hin auf dem integrierten Halbleiterchip vorhanden, um Einstellungen anderer Betriebsparameter zu bewirken. Das Steuersignal wird am Ausgang eines Speicherelements des Moderegisters abgegriffen. Das Speicherelement wird während einer Initialisierungsphase des Halbleiterchips in den gewünschten Zustand versetzt. Dieser wird dem Mode-Register von außen, beispielsweise von einem das System steuernden Microcontroller, zugeführt.

Obwohl der Halbleiterspeicher beim Lesen in verschiedenen Betriebsarten betrieben werden kann, wird nur ein einziges Schaltungsdesign benötigt. Durch einfache Maßnahmen wie Bondoption oder Setzen eines Mode-Registers wird die Betriebsart auf die jeweilige Systemumgebung angepaßt.

Nachfolgend wird die Erfindung anhand der in der Zeichnung dargestellten Figuren näher erläutert.

Es zeigen

1 eine Aufsicht auf einen integrierten Halbleiter-Speicher mit Betriebsarteinstellung gemäß Bondoption,

2 einen Ausschnitt für die Betriebsarteinstellung mit Mode-Register,

3 den Schaltungseingang der Steuerungseinrichtung für Bondoption,

4 ein Signaldiagramm für einen Schreibzugriff,

5 ein Signaldiagramm für einen Lesezugriff gemäß erster Betriebsart und 6 das Signaldiagramm für einen Schreibzugriff gemäß zweiter Betriebsart.

Der in 1 dargestellte Halbleiterspeicher umfaßt vier Speicherbänke 1, 2, 3, 4. Jede Speicherbank enthält eine Vielzahl von Speicherzellen. Zwischen den Speicherbänken, meist am Rand jeder Speicherbank sind Funktionseinheiten angeordnet, die den Betrieb der Speicherbank steuern. Dies kön nen Schaltungen zur Adreßdecodierung, zum Speicherzellenrefresh von dynamischen Speichern und ähnliche Schaltungen sein. Insbesondere ist am Rand der Speicherbank 1 eine Steuerungseinrichtung 5 zur Zeitsteuerung der Speicherzugriffe vorgesehen. Eine Leitung 11 führt in das Speicherzellenfeld, um Datenwerte dort in eine Speicherzelle einzuschreiben oder Datenwerte aus ihr auszulesen. Eine Leitung 12 ist mit einem Anschlußpad 10 verbunden, an welchem von einem Datensignal DQ reprasentierte Daten vom Speicher ab- oder ihm zugeführt werden. Über ein Anschlußpad 6 wird dem Speicher ein Taktsignal CK zugeführt, welches die Funktionseinheiten innerhalb des Speichers steuert. Die Zeitsteuerung der Steuerungseinrichtung 5 wird ebenfalls vom Taktsignal CK abgeleitet.

Der Signalverlauf bei einem Schreibzugriff auf den Speicher ist in 4 dargestellt. Dort sind das Taktsignal CK sowie dessen Komplement, ein an das Taktsignal CK gekoppeltes weiteres Taktsignal DQS sowie das Datensignal DQ mit den einzulesen Datenwerten gezeigt. Das Signal DQS ist ein sogenanntes Datastrobe-Signal, durch welches die Daten DQ validiert werden. Das Datastrobe-Signal ist erforderlich, um Laufzeitprobleme zu vermeiden. Hierzu wird das Datensignal DQ stets zusammen mit den Datastrobe-Signal DQS übertragen. Das Datensignal DQ steht taktsynchron mit dem Datastrobe-Signal DQS zur Verfügung. Das Datastrobe-Signal DQS wird innerhalb der Steuerungseinrichtung 5 gekoppelt an den Systemtakt CK erzeugt. Die Datenwerte des Datensignals DQ sind an das Datastrobe-Signal DQS innerhalb einer gewissen Toleranz gekoppelt. Dies bedeutet, daß Datenwerte des Datensignals DQ bezüglich des Datastrobe-Signals DQS mindestens eine vorbestimmte Setup-Zeit tQDQSS vor einer Referenzflanke des Signals DQS sowie eine Haltezeit tQDQSH nach dieser Flanke gültig anliegen. Insgesamt ist daher das Datensignal DQ zeitlich gekoppelt an das Datastrobe-Signal DQS, welches wiederum an den Systemtakt CK gekoppelt ist.

Das Lesen eines Datenwerts aus dem Halbleiterspeicher erfolgt alternativ gemäß einer ersten oder einer zweiten Betriebsart. Die Zugriffssteuerungseinrichtung 5 schaltet in Abhängigkeit von einem ihr zugeführten Steuerungssignals CTRL zwischen beiden Betriebsarten um. Der Zeitverlauf der relevanten Signale während der ersten Betriebsart ist in 5 dargestellt. Das Datensignal DQ ist unmittelbar innerhalb gewisser Zeittolerenzen an den Systemtakt CK gekoppelt. Die Toleranz tAC für die Zugriffszeit ist in 5 eingezeichnet.

In der zweiten Betriebsart, für die der Zeitverlauf der relevanten Signale in 6 dargestellt ist, ist ein Datastrobe-Signal DQS vorgesehen, an welches das Ausgangssignal DQ innerhalb des Fensters für die Zugriffszeit tAC gekoppelt ist. Das Datastrobe-Signal DQS seinerseits ist an den Systemtakt CK gekoppelt. Zwischen Systemtakt CK und Datastrobe-Signal DQS liegt eine Toleranz tDQSCK vor. Bei der zweiten Betriebsart ist daher das Datensignal DQ an das Datastrobe-Signal DQS gekoppelt, welches wiederum an den Systemtakt CK gekoppelt ist.

Wenn sich die Steuerungseinrichtung 5 in der ersten Betriebsarteinstellung befindet, wird beim Schreiben das Datastrobe-Signal verwendet, beim Lesen jedoch nicht. Diese Betriebsarteinstellung wird daher als unidirektionaler Datastrobe-Modus bezeichnet. Wenn sich die Steuerungseinrichtung 5 in der zweiten Betriebsarteinstellung befindet, wird sowohl für das Schreiben als auch für das Lesen das Datastrobe-Signal verwendet. Diese Betriebsarteinstellung wird daher als bidirektionaler Datastrobe-Modus bezeichnet. Über das Steuerungssignal CTRL ist die Steuerungseinrichtung 5 zwischen unidirektionelem und bidirektionelem Datastrobe-Modus umschaltbar.

Zur Umschaltung zwischen beiden Modi bzw. Betriebsarteinstellungen sind die in den 1 und 2 gezeigten alternativen Realisierungsmöglichkeiten gegeben. Die Darstellung in 1 wendet die sogenannte Bondoption an. Hierzu ist ein An schlußpad 7 vorgesehen, das mit der Steuerungseinrichtung 5 verbunden ist. Am Pad 7 wird das Steuerungssignal CTRL bereitgestellt. Zur Einstellung einer der Betriebsarten z.B. des bidirektionalen Datastrobe-Modus, wird das Pad 7 mit einem der Versorgungspotentiale, hier dem Versorgungspotential VDD, beaufschlagt. Hierzu wird das Pad 7 über einen Bonddraht 13 mit einem Finger 15 des Leadframe verbunden, der das Potential VDD führt. Der Finger 15 des Leadframe ist außerdem über einen Bonddraht 17 mit dem Pad 8 verbunden, welches das Versorgungspotential VDD den übrigen Funktionseinheiten des Halbleiterspeichers zuführt. Zweckmäßigerweise weist der Finger 15 chipseitig einen Abzweig 15a auf, an welchen der Bonddraht 13 angeschlossen ist. Der Leadframe umfaßt bekanntlich eine Vielzahl von Fingern, von denen die Finger 14, 15, 16 dargestellt sind. Diese sind jeweils an einem Ende an ein Pad auf dem integrierten Schaltkreis gebondet. Das andere Ende wird aus dem Gehäuse geführt und dient beispielsweise als Anschlußstift, an den ein Versorgungspotential bzw. ein Signal anzulegen ist. In der dargestellten Ausführung weist das Steuerungssignal CTRL das Potential VDD auf, welches in der Steuerungseinrichtung 5 als Befehl zur Einstellung des bidirektionalen Datastrobe-Modus interpretiert wird. Um anstelle dessen den unidirektionalen Datastrobe-Modus einzustellen, ist – nicht dargestellt – das Pad 7 unverbunden. Das Steuersignal CTRL weist dann für den unidirektionalen Datastrobe-Modus das Potential VSS auf, welches durch einen Pull-down-Widerstand in der Einrichtung 5 bewirkt wird.

In 3 ist die Eingangsstufe der Steuerungseinrichtung 5 dargestellt. Diese umfaßt einen Inverter 20, der eingangsseitig mit dem Pad 7 verbunden ist. Ausgangsseitig führt der Inverter ein Signal CTRL', welches in der Einrichtung 5 weiterverarbeitet wird. Während eine der Betriebsarteinstellung, z.B. bidirektionaler Datastrobe-Modus, mittels einer Bondverbindung des Pads 7 an einen Leadfinger für ein Versorgungspotential festgelegt wird, bleibt zur Einstellung der anderen Betriebsart, z.B. unidirektionaler Datastrobe-Modus, das Pad 7 unverbunden. Der Pull down-Widerstand 21 zieht das Potential der Leitung 22 auf Massepotential VSS. Wenn alternativ das Pad 7 für die Verbindung an einen Leadfinger für das Versorgungspotential VSS vorgesehen ist, dann ist ein Pull up-Widerstand zwischen den Eingang des Inverters 20 und das positive Versorgungspotential VDD geschaltet. Der bidirektionale Datastrobe-Modus wird in diesem Fall durch ein Steuersignal CTRL mit dem Pegel des Versorgungspotentials VSS bewirkt, wenn das Pad 7 mit dem dieses Potential VSS führenden Leadfinger verbunden ist, der unidirektionale Datastrobe-Modus durch ein Steuersignal mit dem Pegel des Versorgungspotentials VDD, wenn das Pad 7 unverbunden ist.

Anstelle der Bondoption ist die Betriebsarteinstellung der Steuerungseinrichtung 5 mittels eines Mode-Registers 30 zweckmäßig. Das Mode-Register 30 weist eine Vielzahl von Speicherzellen auf, deren gespeicherte Zustände Betriebsparameter des Halbleiterspeicher vorgeben. Eine Speicherzelle 31 enthält einen der beiden Zustände des Steuersignals CTRL und ist ausgangsseitig mit der Steuerungseinrichtung 5 verbunden. Das Mode-Register 30 wird üblicherweise während eines Initialisierungsvorgangs mit Daten MI vorbesetzt. Vorzugsweise läuft der Initialisierungsvorgang im Anschluß an das Anlegen der Versorgungsspannung während der sogenannten Power up-Phase ab. Bei Beginn des Normalbetriebs liegt dann bereits die gewünschte Betriebsarteinstellung vor. Die Initialisierungsdaten MI für das Mode-Register 30 werden dem Halbleiterspeicher extern zugeführt und beispielsweise von einem Microcontroller erzeugt, der das Anwendungssystem, in welchem sich der Halbleiterspeicher befindet, steuert.

Unabhängig von der gewünschten Betriebsart (uni- oder bidirektionaler Datastrobe-Modus) werden gleiche Schaltungsdesigns verwendet. Die Betriebsarteinstellung erfolgt erst beim Bonden nach der Siliziumherstellung bei der Backend-Verarbeitung oder alternativ wird die gewünschte Betriebsart im Zielsystem selbst während der Initialisierungsphase eingestellt.

Claims

Integrierter Halbleiterspeicher, umfassend: – eine Vielzahl von Speicherzellen, – eine Steuerungseinrichtung (5) zum taktsynchronen Schreiben und zum Lesen eines Datenwerts in eine bzw. aus einer der Speicherzellen, – wobei die Steuerungseinrichtung (5) das Schreiben derart steuert, daß der einem Datensignal (DQ) repräsentierte Datenwert gekoppelt an ein zweites Taktsignal (DQS) empfangen wird, und das zweite Taktsignal (DQS) an ein erstes Taktsignal (CK) gekoppelt ist, – wobei die Steuerungseinrichtung (5) das Lesen derart steuert, daß in einer ersten Betriebsart der vom Datensignal (DQ) repräsentierte Datenwert gekoppelt nur an das erste Taktsignal (CK) bereitgestellt wird und – in einer zweiten Betriebsart der vom Datensignal (DQ) repräsentierte Datenwert gekoppelt an das zweite Taktsignal (DQS) bereitgestellt wird und das zweite Taktsignal (DQS) an das erste Taktsignal (CK) gekoppelt ist, und – Mittel (7, 8, 30) zur Erzeugung eines Steuersignals (CTRL), das der Steuerungseinrichtung (5) zuführbar ist, um zwischen der ersten und der zweiten Betriebsart umzuschalten.
Integrierter Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterspeicher mindestens zwei Anschlußpads (7, 8) aufweist, von denen das ersten Pad (7) mit der Steuereinrichtung (5) gekoppelt ist, um das Steuersignal (CTRL) bereitzustellen, und von denen an das zweite Pad (8) ein konstantes Potential (VDD) anzulegen ist, und daß in einer der Betriebsarten das erste Pad (7) mit dem zweiten Pad (8) verbunden ist und in der anderen der Betriebsarten keine Verbindung gebildet ist.
Integrierter Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Verbindung zwischen den Pads (7, 8) mittels eines Bonddrahtes (13) gebildet ist.
Integrierter Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß der Bonddraht (13) von dem ersten Pad (7) zu demjenigen Finger eines Leadframe (14, 15, 16) geführt ist, der an das zweite Pad (8) angeschlossen ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß an das zweite Pad (8) jeweils ein Pol (VDD) einer Versorgungsspannung (VDD, VSS) anzulegen ist.
Integrierter Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, daß ein das Steuersignal (CTRL) führender Leiter im Halbleiterspeicher über einen Widerstand (21) an einen Anschluß für den anderen Pol (VSS) der Versorgungsspannung (VDD, VSS) gekoppelt ist.
Integrierter Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß ein Speicherelement (31) vorgesehen ist, das ausgangsseitig mit der Steuerungseinrichtung (5) verbunden ist, um das Steuersignal (CTRL) zuzuführen.
Integrierter Halbleiterspeicher nach Anspruch 7, dadurch gekennzeichnet, daß während einer Initialisierungsphase des Halbleiterspeichers der Zustand des Speicherelements (31) abhängig von einem von außerhalb eingebbaren Datenwert einstellbar ist.