DE19827901A1

DE19827901A1 - Recessed gate semiconductor device production

Info

Publication number: DE19827901A1
Application number: DE19827901A
Authority: DE
Inventors: Naohito Yoshida; Teruyuki Shimura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-07-18
Filing date: 1998-06-23
Publication date: 1999-01-28
Also published as: JPH1140578A; KR19990013312A

Abstract

A semiconductor device production process involves (a) formation of lower and upper resist layers (13, 14) of different sensitivity on a semiconductor substrate (10); (b) exposure and development of part of the upper resist (14) to expose part of the lower resist (13); (c) exposure and development of the exposed lower resist (13) portion to expose part of the substrate (10); (d) etching of the exposed substrate portion (10a), using the lower resist (13) as mask, to form a recess (20a); (e) repetition of step (c), using the upper resist (14) as mask, to enlarge the exposed substrate portion (10a); (f) repetition of step (d) to form a stepped recess (20b) in the substrate (10); and (g) formation of a metal electrode (15) which covers the deep bottom face (20c) and a side face (20a) of the stepped recess. Also claimed are similar processes in which (i) a simple recess is produced in addition to the stepped recess and an additional metal electrode is formed to cover the bottom face of this simple recess; or (ii) an insulating film is formed under the resist layers and is etched between steps (c) and (d) and between steps (d) and (e) so that an undercut insulating film is also formed.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung und insbesondere ein Verfahren zum Herstellen einer Halbleitervorrichtung, die eine Schottkygateelektrade aufweist, die sich in einer Ver tiefung in einem Halbleitersubstrat befindet.The present invention relates to a method for Manufacturing a semiconductor device and in particular a A method of manufacturing a semiconductor device, the has a Schottkygate electrade, which is in a ver recess located in a semiconductor substrate.

In den letzten Jahren sind FETs bzw. Feldeffekttransi storen oder ICs bzw. integrierte Schaltungen entwickelt worden, die Verbindungshalbleitermaterialien, wie zum Bei spiel GaAs, verwenden, die bezüglich eines Hochgeschwindig keitsbetriebs vorteilhaft sind. Im allgemeinen weisen die FETs eine Schottkyübergangsgateelektrode auf und die Breite einer Verarmungsschicht unter der Gateelektrode ändert sich als Reaktion auf eine Eingangsspannung, die an die Gate elektrode angelegt ist. Der Drainstram wird durch die Ver armungsschichtbreite gesteuert und liefert das Ausgangs signal.In recent years, FETs or field effect transi have been storen or ICs or integrated circuits developed the compound semiconductor materials, such as game GaAs, use that regarding a high speed operation are advantageous. In general, the FETs a Schottky junction gate electrode and the width a depletion layer under the gate electrode changes in response to an input voltage applied to the gate electrode is applied. The drain tram is by Ver Armored layer width controlled and provides the output signal.

Auf der Oberfläche eines Halbleitersubstrats, an der sich Source- und Drainelektroden und die Gateelektrode be finden, gibt es viele Fangpegel. Die Zeitkonstante zum Aus tauschen elektrischer Ladungen, das heißt, zum Laden und Entladen von jedem der Fangpegel, ist länger als die Pe riode der Signalspannung, die im allgemeinen an die Gate elektrode angelegt ist. Deshalb können Änderungen der Breite der Verarmungsschicht nicht den schnellen Änderungen der Signalspannung folgen. Als Ergebnis wird die Ausgangs wellenform verzerrt, was den normalen Betrieb der Halblei tervorrichtung nachteilig beeinträchtigt.On the surface of a semiconductor substrate on which source and drain electrodes and the gate electrode find there are many catch levels. The time constant to stop exchange electrical charges, that is, for charging and Discharge from each of the catch levels is longer than the pe riode of the signal voltage that is generally applied to the gate electrode is applied. Therefore changes to the Depletion layer width does not change quickly follow the signal voltage. As a result, the output waveform distorted, causing the normal operation of the semi lead device adversely affected.

Das Verzerrungsproblem wird deutlicher, wenn die Dicke der Kanalschicht klein ist und ihre Ladungsträgerkonzentra tion niedrig ist. Deshalb ist das Problem bei einem FET mit erhöhter Schwellwertspannung, zum Beispiel bei einem Anrei cherungs-FET (hier im weiteren Verlaufals E-FET bezeich net) schwerwiegender als bei einem Verarmungs-FET (hier im weiteren Verlauf als D-FET bezeichnet).The distortion problem becomes clearer when the thickness the channel layer is small and its charge carrier concentration tion is low. So the problem with having an FET increased threshold voltage, for example in the event of a bay securing FET (hereinafter referred to as E-FET net) more serious than a depletion FET (here in further course referred to as D-FET).

Ein kürzlich entwickeltes Verfahren zum Lösen des Pro blems erhöht den Abstand zwischen der Oberfläche des Halb leitersubstrats und einer Kanalschicht durch Ausbilden der Gateelektrode in einer Vertiefung an der Oberfläche von und in einem GaAs-Substrat. Bei dieser Struktur wird der Ein fluß der Fangpegel verringert.A recently developed method for solving the pro blems increases the distance between the surface of the half conductor substrate and a channel layer by forming the Gate electrode in a recess on the surface of and in a GaAs substrate. With this structure, the one the catch level is reduced.

Ein Verfahren im Stand der Technik zum Herstellen eines FET, der eine Gatevertiefung beinhaltet, wird unter Bezug nahme auf die Fig. 7A bis 7F erklärt. Die Fig. 7A bis 7F zeigen Schnittansichten, die das Herstellungsverfahren im Stand der Technik darstellen. Wie es in Fig. 7A gezeigt ist, werden eine Kanalschicht 32, eine nichtdotierte, das heißt, eine eigenleitende, GaAs-Schicht 33 und eine GaAs-Kon taktschicht 34 eines n-Typs einer hohen Dotierstoffkon zentration (hier im weiteren Verlauf als n⁺ bezeichnet) aufeinanderfolgend zum Beispiel durch epitaktisches Wachs tum auf eine Oberfläche eines halbisiolierenden GaAs-Substrats 31 aufgewachsen, um ein Halbleitersubstrat 40 auszubilden. Ein Isolationsfilm 35, zum Beispiel Silizium oxid, wird auf dem Halbleitersubstrat 40 ausgebildet. Dann wird unter Verwendung eines Photolithografieverfahrens, nachdem ein Resist 36, das eine Öffnung 36a in dem Gate elektrodenausbildungsbereich aufweist, auf dem Isolations film 35 ausgebildet worden ist, eine Öffnung 35a in dem Isolationsfilm 35 ausgebildet.A prior art method of manufacturing a FET that includes a gate recess is explained with reference to FIGS . 7A to 7F. FIGS. 7A to 7F are sectional views illustrating the manufacturing method in the prior art. As shown in FIG. 7A, a channel layer 32 , an undoped, that is, an intrinsically conductive, GaAs layer 33 and a GaAs contact layer 34 of an n-type have a high dopant concentration (hereinafter referred to as n⁺ denotes) sequentially grown, for example, by epitaxial growth on a surface of a semi-insulating GaAs substrate 31 to form a semiconductor substrate 40 . An insulation film 35 , for example silicon oxide, is formed on the semiconductor substrate 40 . Then, using a photolithography method, after a resist 36 having an opening 36a in the gate electrode formation area has been formed on the insulation film 35 , an opening 35a is formed in the insulation film 35 .

Wie es in Fig. 7B gezeigt ist, wird, nachdem das an fänglich ausgebildete Resist 36 durch Veraschung in Sauer stoffplasma entfernt worden ist, ein Resist 37 ausgebildet, das eine Öffnung 37a aufweist, die größer als die Öffnung 35a ist. Die Öffnung 37a umgibt die Öffnung 35a in dem Iso lationsfilm 35. Beim Entfernen des Resists 36 durch Vera schung in Sauerstoffplasma wird ein Oxidfilm 38 auf der freigelegten Oberfläche des Halbleitersubstrats 40 ausge bildet.As shown in Fig. 7B, a resist 37 is, after the hydrogen plasma to fänglich formed resist 36 by ashing in Sauer has been removed, is formed having an opening 37 a, which is larger than the opening 35 a. The opening 37 a surrounds the opening 35 a in the insulation film 35 . When the resist 36 is removed by verification in oxygen plasma, an oxide film 38 is formed on the exposed surface of the semiconductor substrate 40 .

Unter Verwendung des Isolationsfilms 35 als eine Maske wird, wie es in Fig. 7C gezeigt ist, das Halbleitersubstrat 40 geätzt, was eine Vertiefung 40a ausbildet. Diese Vertie fung 40a verursacht Probleme, wenn ihre Form aufgrund des Einflusses des Oxidfilms 38 unsymmetrisch und schwierig wiederzugeben bzw. zu wiederholen ist.Using the insulation film 35 as a mask, as shown in Fig. 7C, the semiconductor substrate 40 is etched, which forms a recess 40 a. This recess 40 a causes problems if its shape is asymmetrical and difficult to reproduce or repeat due to the influence of the oxide film 38 .

Unter Verwendung des Resists 37 als eine Maske wird der Isolationsfilm 35 geätzt, was die Öffnung 35a vergrößert, wie es in Fig. 7D gezeigt ist.Using the resist 37 as a mask, the insulation film 35 is etched, which enlarges the opening 35 a, as shown in Fig. 7D.

Wie es in Fig. 7E gezeigt ist, wird unter Verwendung des Resists als eine Maske das Halbleitersubstrat 40 ge ätzt, was eine Vertiefung 40b in dem Halbleitersubstrat 40 ausbildet. Die Vertiefung 40b ist abgestuft, da die Vertie fung 40a beim Ausbilden der Vertiefung 40b tief geätzt wird. Die Vertiefung 40b ist dort flacher, wo die Vertie fung 40a nicht vorhanden gewesen ist.As shown in FIG. 7E, using the resist as a mask, the semiconductor substrate 40 is etched, which forms a recess 40 b in the semiconductor substrate 40 . The recess 40 b is stepped, since the recess 40 a is deeply etched when the recess 40 b is formed. The recess 40 b is shallower where the recess 40 a has not been present.

Ein Metallfilm, zum Beispiel Ti/Al, wird auf der gesam ten Oberfläche des Halbleitersubstrats 40 abgeschieden und, wie es in Fig. 7F gezeigt ist, wird, nachdem eine Gateelek trode 39 in der Vertiefung 40b des Halbleitersubstrats 40 ausgebildet worden ist, der Metallfilm, der auf dem Resist 37 abgeschieden worden ist, durch Abheben des Resists 37 entfernt.A metal film, for example Ti / Al, is deposited on the entire surface of the semiconductor substrate 40 and, as shown in FIG. 7F, after a gate electrode 39 has been formed in the recess 40 b of the semiconductor substrate 40 which Metal film that has been deposited on the resist 37 is removed by lifting off the resist 37 .

Wie es in Fig. 7F gezeigt ist, bedeckt die Gateelek trode 39 vollständig eine tiefere Bodenfläche 40c und eine Seitenfläche 40d der Vertiefung 40b und ist auf der flachen Bodenfläche 40e vorhanden. Verglichen mit der Gateelektrode 39a, die lediglich die tiefe Bodenfläche 40c bedeckt, ist, wie es in Fig. 8 gezeigt ist, der Einfluß der Oberflächen fangpegel durch die Gatestruktur in Fig. 7F begrenzt. Je doch wird beim Herstellen der Schottkygateelektrode 39 der Oxidfilm 38 auf der Oberfläche des Halbleitersubstrats 40 während eines Entfernens des Resists 36 ausgebildet. Daher wird die Form der Vertiefung 40a aufgrund des Einflusses des Oxidfilms 38 unsymmetrisch und verschlechtert sich eine Wiederholbarkeit.As shown in Fig. 7F, the gate electrode 39 completely covers a deeper bottom surface 40 c and a side surface 40 d of the recess 40 b and is provided on the flat bottom surface 40 e. Compared with the gate electrode 39 a, which only covers the deep bottom surface 40 c, as shown in FIG. 8, the influence of the surface capture level is limited by the gate structure in FIG. 7F. However, when the Schottky gate electrode 39 is manufactured, the oxide film 38 is formed on the surface of the semiconductor substrate 40 during removal of the resist 36 . Therefore, the shape of the recess 40 a becomes asymmetrical due to the influence of the oxide film 38 and a repeatability deteriorates.

Weiterhin wird die Verarbeitung komplex, da das anfäng lich ausgebildete Resist 36 entfernt werden muß, wenn die Vertiefung 40a ausgebildet wird. Ein Entfernen des Resists 36 ist zusätzlich zu dem Entfernen eines Resists durch Ab heben beim Ausbilden der Gateelektrode 39 erforderlich. Da her ist die Anzahl von Herstellungsschritten aufgrund des Ausbildens der Vertiefung und der Gateelektrode in der Ver tiefung erhöht.Further, the processing becomes complex since the anfäng Lich formed resist 36 must be removed when the recess 40 is formed a. Removing the resist 36 is required in addition to removing a resist by lifting it off when the gate electrode 39 is formed. Because of this, the number of manufacturing steps is increased due to the formation of the recess and the gate electrode in the recess.

Die vorliegende Erfindung ist im Hinblick auf die zuvor beschriebenen Probleme geschaffen worden und eine Aufgabe von ihr besteht darin, ein Verfahren zum Herstellen einer Halbleitervorrichtung zu schaffen, bei welchem ein Ausbil den eines Oxidfilms auf einer Oberfläche eines Halbleiter substrats während eines Entfernens eines Resistfilms ver hindert wird und bei welchem eine Vertiefung mit einer her vorragenden Wiederholbarkeit und einer symmetrischen Form ausgebildet wird.The present invention is in view of the foregoing problems described have been created and a task of it is a method of making one To provide a semiconductor device in which a training that of an oxide film on a surface of a semiconductor ver during removal of a resist film is prevented and in which a depression with a forth excellent repeatability and a symmetrical shape is trained.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen einer Halbleitervor richtung zu schaffen, bei welchem, während die Vertiefung ausgebildet wird, kein anderer Schritt eines Entfernens ei nes Resists als ein Abhebeschritt durchgeführt wird, wenn die Gateelektrode ausgebildet wird, was die Anzahl von Her stellungsschritten verringert. Another object of the present invention is therein, a method of manufacturing a semiconductor to create direction in which, while deepening is formed, no other step of removal resist is performed as a lift-off step when the gate electrode is formed, which is the number of Her steps reduced.

Diese Aufgabe wird erfindungsgemäß mittels den in den Ansprüchen 1, 5 bzw. 10 angegebenen Maßnahmen gelöst.This object is achieved by means of the in the Claims 1, 5 and 10 specified measures solved.

Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der Unteransprüche.Further advantageous refinements of the present Invention are the subject of the dependent claims.

Ein Verfahren zum Herstellen einer Halbleitervorrich tung gemäß der vorliegenden Erfindung weist die folgenden Schritte eines aufeinanderfolgenden Ausbildens von Schich ten von oberen und unteren Resists, die unterschiedliche Empfindlichkeiten aufweisen, auf einem Halbleitersubstrat; eines Belichtens und Entwickelns eines Teils des oberen Re sists, wodurch ein Teil des unteren Resists freigelegt wird; eines Belichtens und Entwickelns des Teils des unte ren Resists, der freigelegt ist, wodurch ein Teil des Halb leitersubstrats freigelegt wird; eines Ausbildens einer Vertiefung in dem Halbleitersubstrat durch Ätzen des Teils des Halbleitersubstrats, der freigelegt ist, unter Verwen dung des unteren Resists als eine Maske; eines Belichtens und Entwickelns des unteren Resists unter Verwendung des oberen Resists als eine Maske, wodurch der Teil des Halb leitersubstrats, der freigelegt ist, vergrößert wird; eines Ätzens des Teils des Halbleitersubstrats, der freigelegt ist, unter Verwendung des unteren Resists als eine Maske, wodurch eine abgestufte Vertiefung in dem Halbleiter substrat ausgebildet wird; und eines Ausbildens einer Me tallelektrode auf, die eine tiefe Bodenfläche und eine Sei tenfläche der abgestuften Vertiefung bedeckt.A method of manufacturing a semiconductor device device according to the present invention has the following Steps of a successive formation of Schich ten of upper and lower resists, the different Have sensitivities on a semiconductor substrate; exposing and developing part of the upper right sists, which exposes part of the lower resist becomes; exposing and developing the part of the bottom ren resists, which is exposed, making part of the half conductor substrate is exposed; of training one Depression in the semiconductor substrate by etching the part of the semiconductor substrate that is exposed using formation of the lower resist as a mask; of an exposure and developing the lower resist using the top resists as a mask, creating part of the half conductor substrate, which is exposed, is enlarged; one Etching the portion of the semiconductor substrate that is exposed is, using the bottom resist as a mask, creating a stepped depression in the semiconductor is formed substrate; and training a me allelectrode, which has a deep bottom surface and a be covered surface of the stepped depression.

Es ist bevorzugt, daß ein Verfahren zum Herstellen ei ner Halbleitervorrichtung die folgenden Schritte eines auf einanderfolgenden Ausbildens von Schichten von oberen und unteren Resists, die unterschiedliche Empfindlichkeiten aufweisen, auf einem Halbleitersubstrat; eines Belichtens und Entwickelns von mehreren Bereichen des oberen Resists, wodurch mehrere Teile des unteren Resists freigelegt wer den; eines Belichtens und Entwickelns eines zweiten freige legten Teils des unteren Resists ausgenommen mindestens ei nes ersten freigelegten Teils des unteren Resists, wodurch ein zweites Teil des Halbleitersubstrats freigelegt wird; eines Ätzens des zweiten Teils des Halbleitersubstrats un ter Verwendung des unteren Resists als eine Maske, wodurch eine erste Vertiefung in dem Halbleitersubstrat ausgebildet wird; eines Belichtens und Entwickelns des ersten Teils des unteren Resists unter Verwendung des oberen Resists als eine Maske, wodurch der zweite Teil des Halbleiter substrats, der freigelegt ist, vergrößert wird, und das Halbleitersubstrat in einem ersten Teil freigelegt wird; eines Ätzens des Halbleitersubstrats unter Verwendung des unteren Resists als eine Maske, wodurch eine abgestufte Vertiefung in dem Halbleitersubstrat an dem zweiten Teil ausgebildet wird und eine einfache Vertiefung an dem zwei ten Teil des Halbleitersubstrats ausgebildet wird; und ei nes Ausbildens einer Metallelektrode, die ein tiefe Boden fläche und eine Seitenfläche der abgestuften Vertiefung be deckt, und eines Ausbilders einer Metallelektrode aufweist, die eine Bodenfläche der einfachen Vertiefung bedeckt.It is preferred that a method of making egg ner semiconductor device the following steps one successive formation of layers of upper and lower resists that have different sensitivities have on a semiconductor substrate; of an exposure and developing multiple areas of the upper resist, which exposes several parts of the lower resist the; an exposure and developing a second release part of the lower resist except at least one the first exposed portion of the lower resist, thereby a second part of the semiconductor substrate is exposed; etching the second part of the semiconductor substrate un ter using the lower resist as a mask, whereby a first depression is formed in the semiconductor substrate becomes; exposing and developing the first part of the bottom resist using the top resist as a mask, which makes the second part of the semiconductor substrate that is exposed is enlarged, and that Semiconductor substrate is exposed in a first part; etching the semiconductor substrate using the lower resists as a mask, creating a graded Indentation in the semiconductor substrate on the second part is formed and a simple depression on the two th part of the semiconductor substrate is formed; and egg Forming a metal electrode that has a deep bottom surface and a side surface of the stepped depression covers, and has a former of a metal electrode, which covers a bottom surface of the simple recess.

Es ist bevorzugt, daß ein Verfahren zum Herstellen ei ner Halbleitervorrichtung die folgenden Schritte eines auf einanderfolgenden Ausbildens eines Isolationsfilms und von oberen und unteren Resists, die unterschiedliche Empfind lichkeiten aufweisen, auf einem Halbleitersubstrat; eines Belichtens und Entwickelns eines Teils des oberen Resists, wodurch ein Teil des unteren Resists freigelegt wird; eines Belichtens und Entwickelns des Teils des unteren Resists, der freigelegt ist, wodurch ein Teil des Isolationsfilms freigelegt wird; eines Ätzens des Teils des Isolations films, der freigelegt ist, unter Verwendung des unteren Re sists als eine Maske, wodurch ein Teil des Halbleiter substrats freigelegt wird; eines Ätzens des Teils des Halb leitersubstrats, der freigelegt ist, wodurch eine erste Vertiefung in dem Halbleitersubstrat ausgebildet wird; ei nes Ätzens des Isolationsfilms unter Verwendung des unteren Resists als eine Maske, wodurch das untere Resist durch Ät zen einer Seitenfläche des Isolationsfilms unterschnitten wird; eines Belichtens und Entwickelns des Teils des unte ren Resists, der freigelegt ist, unter Verwendung des obe ren Resists als eine Maske; eines Ätzens des Halbleiter substrats, das die erste Vertiefung beinhaltet, unter Ver wendung des Isolationsfilms als eine Maske, was den Isola tionsfilm unterschneidet und eine abgestufte Vertiefung in dem Halbleitersubstrat ausbildet; und eines Ausbildens ei ner Metallelektrode aufweist, die eine tiefe Bodenfläche und eine Seitenfläche der abgestuften Vertiefung bedeckt.It is preferred that a method of making egg ner semiconductor device the following steps one successively forming an insulation film and upper and lower resists that have different sensations have on a semiconductor substrate; one Exposing and developing part of the top resist, thereby exposing part of the lower resist; one Exposing and developing the part of the lower resist, which is exposed, causing part of the insulation film is exposed; etching the part of the insulation films exposed using the bottom right sists as a mask, creating part of the semiconductor substrate is exposed; etching the part of the half conductor substrate, which is exposed, creating a first Depression is formed in the semiconductor substrate; egg etching the insulation film using the lower one Resists as a mask, making the bottom resist by etching zen undercut a side surface of the insulation film becomes; exposing and developing the part of the bottom ren resists exposed using the above ren resists as a mask; etching the semiconductor substrate containing the first recess under Ver application of the insulation film as a mask, what the isola undercut film and a graduated recess in forms the semiconductor substrate; and training ner metal electrode that has a deep bottom surface and covers a side surface of the stepped depression.

Die vorliegende Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.The present invention is hereinafter described with reference to the Description of exemplary embodiments with reference to FIG the accompanying drawing explained.

Es zeigen:Show it:

Fig. 1A bis 1F Schnittansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung; FIGS. 1A to 1F are sectional views of a method of manufacturing a semiconductor device according to a first embodiment of the present invention;

Fig. 2A bis 2H Schnittansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung; Figs. 2A to 2H are sectional views of a method of manufacturing a semiconductor device according to a second embodiment of the present invention;

Fig. 3A bis 3G Schnittansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung; Figs. 3A to 3G are sectional views of a method of manufacturing a semiconductor device according to a third embodiment of the present invention;

Fig. 4 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Er findung; Fig. 4 is a sectional view showing a structure of a semiconductor device according to a fourth embodiment of the present invention;

Fig. 5A bis 5F Schnittansichten eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung; Fig. 5A to 5F are sectional views showing a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention;

Fig. 6 eine Schnittansicht einer Struktur einer Halbleitervorrichtung gemäß einem fünften Ausführungsbeispiel der vorliegenden Er findung; Fig. 6 is a sectional view showing a structure of a semiconductor device according to a fifth embodiment of the present invention;

Fig. 7A bis 7F Schnittansichten eines Verfahrens zum Herstellen eines FET im Stand der Tech nik; und FIGS. 7A to 7F are sectional views of fabricating a FET in the prior Tech nik of a method; and

Fig. 8 eine Schnittansicht einer Gateelektrode eines im Stand der Technik hergestellten FET. Fig. 8 is a sectional view of a gate electrode of a FET produced in the prior art.

Nachstehend erfolgt die Beschreibung eines ersten Aus führungsbeispiels der vorliegenden Erfindung.A first off is described below management example of the present invention.

Das erste Ausführungsbeispiel der vorliegenden Erfin dung betrifft ein Verfahren zum Herstellen eines FET bzw. Feldeffekttransistors. Die Fig. 1A bis 1F zeigen Schnittansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellen.The first embodiment of the present inven tion relates to a method for producing an FET or field effect transistor. FIGS. 1A to 1F are sectional views illustrating a method of manufacturing a semiconductor device according to the first embodiment of the present invention.

Wie es in Fig. 1A gezeigt ist, beinhaltet ein Halblei tersubstrat 10 einen halbisolierenden GaAs-Substratkörper 1, auf welchen durch MBE bzw. Molekularstrahlepitaxie oder MOCVD bzw. metallorganische chemische Dampfabscheidung epi taktisch eine GaAs-Kanalschicht 2 eines n-Typs aufgewachsen ist. Source- und Drainelektroden 11 und 12 aus zum Beispiel einer AuGe-Legierung/Ni/Au werden an erwünschten Stellen des Halbleitersubstrats 10 unter Verwendung einer herkömm lichen Bedampfungs- und Abhebetechnologie, Sintertechnolo gie, usw. ausgebildet.As shown in FIG. 1A, a semiconductor substrate 10 includes a semi-insulating GaAs substrate body 1 , on which a GaAs channel layer 2 of an n-type has been epitaxially grown by MBE or molecular beam epitaxy or MOCVD or metal organic chemical vapor deposition. Source and drain electrodes 11 and 12 made of, for example, an AuGe alloy / Ni / Au are formed at desired locations on the semiconductor substrate 10 using a conventional vapor deposition and lift-off technology, sintering technology, etc.

Ein unteres Resist 13, wie zum Beispiel PMGI bzw. Poly dimethylglutarimid, das bezüglich tiefem UV- bzw. Ultravio lettlicht oder bezüglich einem Elektronenstrahl bzw. EB empfindlich ist, wird auf das Halbleitersubstrat 10 aufge tragen. Ein oberes Resist 14, wie zum Beispiel AZ5206E, das bezüglich UV-Licht (zum Beispiel i-Linie) empfindlich ist, wird auf das untere Resist 13 aufgetragen.A lower resist 13 , such as PMGI or poly dimethylglutarimide, which is sensitive to deep UV or ultraviolet light or sensitive to an electron beam or EB, is applied to the semiconductor substrate 10 . An upper resist 14 , such as AZ5206E, which is sensitive to UV light (for example i-line), is applied to the lower resist 13 .

Nach einem Belichten in einem i-Linien-Stepper, wird ein Bildumkehrverfahren an dem oberen Resist 14 angewendet, wird eine umgekehrt konische Öffnung 14a, das heißt, mit Seitenwänden, die in der Richtung des Substrats 10 ausein andergehen, in der Resistschicht 14 ausgebildet und wird ein Bereich 13a des unteren Resists 13 freigelegt. Das Bildumkehrverfahren wird verwendet, um die umgekehrt koni sche Öffnung 14a zum einfachen Abheben bei einem späteren Gateelektrodenherstellungsschritt auszubilden.After exposure in an i-line stepper, an image reversal process is applied to the upper resist 14 , an inverted conical opening 14 a, that is, with side walls that diverge in the direction of the substrate 10 , is formed in the resist layer 14 and an area 13 a of the lower resist 13 is exposed. The image reversal process is used to inversely koni specific opening 14 a for easy lifting off during a later manufacturing step to form gate electrodes.

Wie es in Fig. 1B gezeigt ist, wird nach einem Belich ten in einem Excimerstepper oder mit einem EB der belich tete Bereich 13a des unteren Resists 13 entwickelt, wodurch ein Bereich 10a des Halbleitersubstrats 10 freigelegt wird. Da das Halbleitersubstrat 10 auf diese Weise ohne Ver aschung in Sauerstoffplasma freigelegt wird, wird ein Aus bilden eines Oxidfilms auf dem freigelegten Bereich 10a des Halbleitersubstrats 10 verhindert. Als Ergebnis wird, wenn die Vertiefung 20a in dem Halbleitersubstrat 10 durch Ätzen des freigelegten Halbleitersubstrats 10 ausgebildet wird, eine Vertiefung 20a mit einer hervorragenden Wiederholbar keit und einer symmetrischen Form ausgebildet. Weiterhin wird, da kein anderer Schritt eines Entfernens eines Re sists als ein Abhebeschritt erforderlich ist, wenn die Ga teelektrode ausgebildet wird, die Anzahl von Herstellungs schritten verringert.As shown in FIG. 1B, after exposure in an excimer stepper or with an EB, the exposed area 13 a of the lower resist 13 is developed, whereby an area 10 a of the semiconductor substrate 10 is exposed. Since the semiconductor substrate 10 is exposed in this way without ashing in oxygen plasma, formation of an oxide film on the exposed area 10 a of the semiconductor substrate 10 is prevented. As a result, when the recess 20 a is formed in the semiconductor substrate 10 by etching the exposed semiconductor substrate 10 , a recess 20 a with an excellent repeatability and a symmetrical shape is formed. Furthermore, since no step of removing a resist other than a lift-off step is required when the gate electrode is formed, the number of manufacturing steps is reduced.

Unter Verwendung des unteren Resists 13 als eine Maske und unter Verwendung eines Gemischs aus zum Beispiel Wein säure und Wasserstoffperoxid wird das Halbleitersubstrat 10 auf eine erwünschte Tiefe geätzt, was die Vertiefung 20a an der Oberfläche von und in dem Halbleitersubstrat 10 ausbil det, wie es in Fig. 1C gezeigt ist.Using the lower resist 13 as a mask and using a mixture of, for example, tartaric acid and hydrogen peroxide, the semiconductor substrate 10 is etched to a desired depth, which forms the depression 20 a on the surface of and in the semiconductor substrate 10 as it is is shown in Fig. 1C.

Wie es in Fig. 1D gezeigt ist, wird die gesamte Ober fläche des Halbleitersubstrats 10 mit tiefem UV-Licht be lichtet und entwickelt. Das obere Resist 14 dient als eine Maske und der belichtete Teil des unteren Resists 13 wird in einer Entwicklerlösung aufgelöst, so daß der freigelegte Bereich 10a des Halbleitersubstrats 10 in der Fläche ver größert wird.As shown in Fig. 1D, the entire upper surface of the semiconductor substrate 10 is exposed and developed with deep UV light. The upper resist 14 serves as a mask and the exposed part of the lower resist 13 is dissolved in a developer solution, so that the exposed area 10 a of the semiconductor substrate 10 is enlarged in the area ver.

Wie es in Fig. 1E gezeigt ist, wird unter Verwendung des unteren Resists 13 als eine Maske das Halbleiter substrat 10 mit dem vergrößerten freigelegten Bereich 10a geätzt, was eine Vertiefung 20b in dem Halbleitersubstrat 10 ausbildet. Da ein Abschnitt der Vertiefung 20b, der der Vertiefung 20a entspricht, tiefer als der restliche Teil des Substrats 10 geätzt wird, weist die Vertiefung 20b Stu fen auf.As shown in FIG. 1E, the semiconductor substrate 10 with the enlarged exposed area 10 a is etched using the lower resist 13 as a mask, which forms a recess 20 b in the semiconductor substrate 10 . Since a portion of the depression 20 b, which corresponds to the depression 20 a, is etched deeper than the remaining part of the substrate 10 , the depression 20 b has steps.

Ein Metallfilm aus zum Beispiel Ti/Al wird auf der ge samten Oberfläche des Halbleitersubstrats 10 abgeschieden. Wie es in Fig. 1F gezeigt ist, werden nach einem Ausbilden einer Gateelektrode 15 in der Vertiefung 20b des Halblei tersubstrats 10 die Resists 13 und 14 abgehoben und wird der Metallfilm auf den Resists 13 und 14 entfernt. Die Ga teelektrode 15, die auf diese Weise ausgebildet ist, be deckt nicht nur vollständig eine tiefe Bodenfläche 20c und eine Seitenfläche 20d der Vertiefung 20b sondern dehnt sich ebenso auf einer Bodenfläche 20e des flacheren Teils der Vertiefung 20b aus, so daß der Einfluß von Oberflächenfang pegeln eingeschränkt wird.A metal film made of, for example, Ti / Al is deposited on the entire surface of the semiconductor substrate 10 . As shown in FIG. 1F, after forming a gate electrode 15 in the recess 20 b of the semiconductor substrate 10, the resists 13 and 14 are lifted off and the metal film on the resists 13 and 14 is removed. The Ga teelektrode 15 , which is formed in this way, not only completely covers a deep bottom surface 20 c and a side surface 20 d of the recess 20 b, but also extends on a bottom surface 20 e of the flatter part of the recess 20 b, so that the influence of surface capture levels is limited.

Wie es zuvor beschrieben worden ist, weist das Verfah ren zum Herstellen einer Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung die folgenden Schritte eines aufeinanderfolgenden Ausbildens von Schichten von oberen und unteren Resists 13 und 14, die unterschiedliche Empfindlichkeiten aufweisen, auf einem Halbleitersubstrat 10; eines Belichtens und Entwickelns ei nes Teils des oberen Resists 14, wodurch ein Teil des unte ren Resists 13 freigelegt wird; und eines Belichtens und Entwickelns des Teils des unteren Resists 13 auf, wodurch ein freigelegter Bereich 10a der Oberfläche des Halbleiter substrats 10 freigelegt wird, während ein Ausbilden eines Oxidfilms auf dem freigelegten Bereich 10a verhindert wird. Als Ergebnis weist die Vertiefung 20a, die durch Ätzen des freigelegten Halbleitersubstrats 10 unter Verwendung des unteren Resists 13 als eine Maske ausgebildet wird, eine hervorragende Wiederholbarkeit und eine symmetrische Form auf. Wenn die Vertiefung 20a ausgebildet wird, ist kein an derer Schritt eines Entfernens eines Resists als ein Abhe beschritt erforderlich, wenn die Gateelektrode 15 ausgebil det wird, so daß die Anzahl von Herstellungsschritten ver ringert ist.As described above, the method of manufacturing a semiconductor device according to the first embodiment of the present invention includes the following steps of sequentially forming layers of upper and lower resists 13 and 14 having different sensitivities on a semiconductor substrate 10 ; exposing and developing a portion of the upper resist 14 , thereby exposing a portion of the lower resist 13 ; and an exposure and development of the part of the lower resist 13 , whereby an exposed area 10 a of the surface of the semiconductor substrate 10 is exposed while preventing formation of an oxide film on the exposed area 10 a. As a result, the recess 20 a, which is formed by etching the exposed semiconductor substrate 10 using the lower resist 13 as a mask, has an excellent repeatability and a symmetrical shape. If the recess 20 a is formed, no other step of removing a resist is required as a removal step when the gate electrode 15 is formed, so that the number of manufacturing steps is reduced.

Nachstehend erfolgt die Beschreibung eines zweiten Aus führungsbeispiels der vorliegenden Erfindung.A second off is described below management example of the present invention.

Ein Verfahren zum Herstellen einer Halbleitervorrich tung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung wird unter Bezugnahme auf die Fig. 2A bis 2F beschrieben. Wie es in Fig. 2A gezeigt ist, beinhaltet ein Halbleitersubstrat 10 einen halbisolierenden GaAs-Körper 1, auf welchen durch MBE oder MOCVD epitaktisch eine GaAs-Ka nalschicht 2 des n-Typs aufgewachsen ist. Source- und Drai nelektroden 11 bzw. 12, die geschichtete Filme aus zum Bei spiel einer AuGe-Legierung/Ni/Au aufweisen, werden an er wünschten Stellen auf dem Halbleitersubstrat 10 unter Ver wendung einer herkömmlichen Bedampfungs- und Abhebetechno logie, Sintertechnologie, usw. ausgebildet.A method of manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. 2A to 2F. As shown in FIG. 2A, a semiconductor substrate 10 includes a semi-insulating GaAs body 1 , on which a GaAs channel layer 2 of the n-type is epitaxially grown by MBE or MOCVD. Source and Drai nelektroden 11 and 12 , the layered films made of, for example, an AuGe alloy / Ni / Au, are at desired locations on the semiconductor substrate 10 using a conventional evaporation and lifting technology, sintering technology, etc . educated.

Ein Film 16 aus zum Beispiel Siliziumoxid wird auf dem Halbleitersubstrat 10 ausgebildet und ein unteres Resist 13, wie zum Beispiel PMGI, das bezüglich tiefem UV-Licht oder einem EB empfindlich ist, wird auf das Halbleiter substrat 10 aufgetragen. Ein oberes Resist 14, wie zum Bei spiel AZ5206E, das bezüglich UV-Licht (zum Beispiel i-Li nie) empfindlich ist, wird auf das untere Resist 13 aufge tragen.A film 16 of, for example, silicon oxide is formed on the semiconductor substrate 10 and a lower resist 13 , such as PMGI, which is sensitive to deep UV light or an EB, is applied to the semiconductor substrate 10 . An upper resist 14 , such as for example AZ5206E, which is never sensitive to UV light (for example i-Li), is applied to the lower resist 13 .

Nach einem Belichten in einem i-Linien-Stepper wird ein Bildumkehrverfahren an dem oberen Resist 14 angewendet, wird eine umgekehrt konische Öffnung 14a ausgebildet und wird ein Bereich 13a des unteren Resists 13 freigelegt. Das Bildumkehrverfahren wird verwendet, um die umgekehrt koni sche Öffnung 14a zum einfachen Abheben bei einem späteren Gateelektrodenherstellungsschritt auszubilden.After an exposure in an i-line stepper, an image reversal process is applied to the upper resist 14, a reverse tapered opening 14 a is formed and a region 13 a of the lower resist 13 exposed. The image reversal process is used to inversely koni specific opening 14 a for easy lifting off during a later manufacturing step to form gate electrodes.

Nach einem Belichten in einem Excimerstepper oder mit einem EB wird der belichtete Bereich 13a des unteren Re sists 13 entwickelt, wodurch ein Teil des Isolationsfilms 16 freigelegt wird, wie es in Fig. 2B gezeigt ist.After exposure in an excimer stepper or with an EB, the exposed area 13 a of the lower resist 13 is developed, whereby a part of the insulation film 16 is exposed, as shown in FIG. 2B.

Wie es in Fig. 2C gezeigt ist, wird unter Verwendung des unteren Resists 13 als eine Maske der Isolationsfilm 16 geätzt, wodurch ein Bereich 10a des Halbleitersubstrats 10 freigelegt wird. Da das Halbleitersubstrat 10 ohne Vera schung in Sauerstoffplasma freigelegt wird, wird ein Aus bilden eines Oxidfilms auf dem freigelegten Bereich 10a des Halbleitersubstrats 10 verhindert. Als Ergebnis wird, wenn die Vertiefung 20a durch Ätzen der freigelegten Oberfläche des Halbleitersubstrats 10 ausgebildet wird, eine Vertie fung 20a mit einer hervorragenden Wiederholbarkeit und ei ner symmetrischen Form in dem Halbleitersubstrat 10 ausge bildet. Wenn die Vertiefung 20a ausgebildet wird, ist kein anderer Schritt eines Entfernens eines Resists als ein Ab hebeschritt erforderlich, wenn die Gateelektrode ausgebil det wird, so daß die Anzahl von Herstellungsschritten ver ringert ist.As shown in FIG. 2C, the insulating film 16 is etched using the lower resist 13 as a mask, thereby exposing an area 10 a of the semiconductor substrate 10 . Since the semiconductor substrate 10 is exposed without oxygen in plasma, formation of an oxide film on the exposed region 10 a of the semiconductor substrate 10 is prevented. As a result, when the recess 20 a is formed by etching the exposed surface of the semiconductor substrate 10 , a recess 20 a with an excellent repeatability and a symmetrical shape in the semiconductor substrate 10 is formed. When the recess 20 a is formed, no other step of removing a resist as is a raising step Ab needed when the gate electrode is det ausgebil, so that the number of manufacturing steps is Ringert ver.

Wie es in Fig. 2D gezeigt ist, wird das Halbleiter substrat 10 unter Verwendung des unteren Resists 13 als eine Maske und unter Verwendung eines Gemischs aus zum Bei spiel Weinsäure und Wasserstoffperoxid auf eine erwünschte Tiefe geätzt, was die Vertiefung 20a an der Oberfläche von und in dem Halbleitersubstrat 10 ausbildet.As shown in Fig. 2D, the semiconductor substrate 10 is etched to a desired depth using the lower resist 13 as a mask and using a mixture of, for example, tartaric acid and hydrogen peroxide, which the recess 20 a on the surface of and forms in the semiconductor substrate 10 .

Der Isolationsfilm 16 wird unter Verwendung des unteren Resists 13 als eine Maske seitlich geätzt, wie es in Fig. 2E gezeigt ist. Die sich ergebenden Seitenflächen 16a des Isolationsfilms werden unter dem Bereich 13a des unteren Resists 13 ausgetieft und die Fläche der Öffnung in dem Isolationsfilm 16 wird vergrößert.The insulation film 16 is laterally etched using the lower resist 13 as a mask, as shown in Fig. 2E. The resulting side surfaces 16 a of the insulation film are recessed under the area 13 a of the lower resist 13 and the area of the opening in the insulation film 16 is enlarged.

Wie es in Fig. 2F gezeigt ist, wird die gesamte Ober fläche des Halbleitersubstrats 10 mit tiefen UV-Licht be lichtet und entwickelt. Das obere Resist 14 dient als eine Maske und der belichtete Teil des unteren Resists 13 wird in einer Entwicklerlösung aufgelöst.As shown in FIG. 2F, the entire surface of the semiconductor substrate 10 is exposed and developed with deep UV light. The upper resist 14 serves as a mask and the exposed portion of the lower resist 13 is dissolved in a developer solution.

Unter Verwendung des Isolationsfilms 16 als eine Maske wird das Halbleitersubstrat 10 geätzt, um eine Vertiefung 20b in dem Halbleitersubstrat 10 auszubilden, wie es in Fig. 2G gezeigt ist. Da ein Abschnitt, der der Vertiefung 20a entspricht, tiefer als der restliche Teil des Substrats 10 geätzt wird, weist die Vertiefung 20b Stufen auf.Using the insulation film 16 as a mask, the semiconductor substrate 10 is etched to form a recess 20 b in the semiconductor substrate 10 , as shown in FIG. 2G. Since a section which corresponds to the depression 20 a is etched deeper than the remaining part of the substrate 10 , the depression 20 b has steps.

Ein Metallfilm, der zum Beispiel aus Ti/Al besteht, wird auf der gesamten Oberfläche des Halbleitersubstrats 10 abgeschieden und, wie es in Fig. 2H gezeigt ist, werden nach einem Ausbilden einer T-förmigen Gateelektrode 17 in der Vertiefung 20b des Halbleitersubstrats 10 die Resists 13 und 14 abgehoben, was den Metallfilm auf den Resists 13 und 14 entfernt. Die Gateelektrode 17 bedeckt nicht nur vollständig eine tiefe Bodenfläche 20c und eine Seitenflä che 20d der Vertiefung 20b sondern dehnt sich ebenso auf einer flachen Bodenfläche 20e der Vertiefung 20b aus, so daß der Einfluß von Oberflächenfangpegeln eingeschränkt wird. Die Gateelektrode 7 ist ebenso auf der Oberfläche 16b des Isolationsfilms 16 vorhanden. Verglichen mit der Gate elektrode 15 gemäß dem ersten Ausführungsbeispiel der vor liegenden Erfindung weist die T-förmige Gateelektrode 17 gemäß diesem zweiten Ausführungsbeispiel der vorliegenden Erfindung aufgrund der erhöhten Querschnittsfläche ein ver ringertes Gate auf.A metal film composed of, for example, Ti / Al is deposited on the entire surface of the semiconductor substrate 10 and, as shown in FIG. 2H, after forming a T-shaped gate electrode 17 in the recess 20 b of the semiconductor substrate 10 the resists 13 and 14 are lifted, which removes the metal film on the resists 13 and 14 . The gate electrode 17 not only completely covers a deep bottom surface 20 c and a side surface 20 d of the depression 20 b, but also expands on a flat bottom surface 20 e of the depression 20 b, so that the influence of surface trapping levels is restricted. The gate electrode 7 is also present on the surface 16 b of the insulation film 16 . Compared to the gate electrode 15 according to the first embodiment of the present invention, the T-shaped gate electrode 17 according to this second embodiment of the present invention has a reduced gate due to the increased cross-sectional area.

Wie es zuvor beschrieben worden ist, weist das Verfah ren zum Herstellen einer Halbleitervorrichtung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung die folgenden Schritte eines aufeinanderfolgenden Ausbildens eines Isolationsfilms 16 und von oberen und unteren Resists 13 und 14, die unterschiedliche Empfindlichkeiten aufwei sen, auf einem Halbleitersubstrat 10; eines Belichtens und Entwickelns eines Teils des oberen Resists 14, wodurch ein Teil des unteren Resists 13 freigelegt wird; und eines Be lichtens und Entwickelns eines freigelegten Bereichs 13a des unteren Resists 13 auf, wodurch ein Bereich 10a des Halbleitersubstrats freigelegt wird, während ein Ausbilden eines Oxidfilms auf dem freigelegten Bereich 10a verhindert wird. Als Ergebnis wird durch ein Ätzen des freigelegten Teils 10a des Halbleitersubstrats 10 unter Verwendung des unteren Resists 13 als eine Maske eine Vertiefung 20a mit einer hervorragenden Wiederholbarkeit und einer symmetri schen Form ausgebildet. Wenn die Vertiefung 20a ausgebildet wird, ist kein anderer Schritt eines Entfernens eines Re sists als ein Abhebeschritt erforderlich, wenn die Gate elektrode 17 ausgebildet wird, so daß die Anzahl von Her stellungsschritten verringert ist. As described above, the method of manufacturing a semiconductor device according to the second embodiment of the present invention has the following steps of sequentially forming an insulation film 16 and upper and lower resists 13 and 14 having different sensitivities on a semiconductor substrate 10 ; exposing and developing a portion of the upper resist 14 , thereby exposing a portion of the lower resist 13 ; and a Be lichtens and developing an exposed portion 13 a of the lower resist 13, thereby forming a region 10 exposed a of the semiconductor substrate while forming prevents an oxide film on the exposed region 10 a. As a result, by etching the exposed part 10 a of the semiconductor substrate 10 using the lower resist 13 as a mask, a recess 20 a is formed with an excellent repeatability and a symmetrical shape. If the recess 20 a is formed, no other step of removing a resist than a lift-off step is required when the gate electrode 17 is formed, so that the number of manufacturing steps is reduced.

Nachstehend erfolgt die Beschreibung eines dritten Aus führungsbeispiels der vorliegenden Erfindung.A third off is described below management example of the present invention.

Ein Verfahren zum Herstellen einer Halbleitervorrich tung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung betrifft einen HEMT bzw. einen Transistor mit ho her Elektronenbeweglichkeit. Die Fig. 3A bis 3G zeigen Schnittansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellen.A method for producing a semiconductor device according to the third exemplary embodiment of the present invention relates to a HEMT or a transistor with high electron mobility. FIGS. 3A to 3G are sectional views illustrating a method of manufacturing a semiconductor device according to the third embodiment of the present invention.

Wie es in Fig. 3A gezeigt ist, ist ein Halbleiter substrat 10 durch aufeinanderfolgendes Aufwachsen einer nichtdotierten AlGaAs-Pufferschicht 3, einer unteren AlGaAs-Elektronenzufuhrschicht 4 des n-Typs, einer nichtdo tierten InGaAs-Kanalschicht 5, einer oberen AlGaAs-Elektro nenzufuhrschicht 6 des n-Typs, einer GaAs-Schicht 7 des n-Typs einer niedrigen Dotierstoffkonzentration (hier im wei teren Verlauf als n bezeichnet), einer AlGaAs-Ätzstopp schicht 8 des n-Typs und einer GaAs-Kontaktschicht 9 des n⁺-Typs unter Verwendung eines epitaktischen Wachstumsver fahrens, wie zum Beispiel MBE oder MOCVD, auf einem halb isolierenden GaAs-Substratkörper 1 ausgebildet. Source- und Drainelektroden 11 bzw. 12, die zum Beispiel aus einer AuGe-Legierung/Ni/Au bestehen, werden an erwünschten Stel len des Halbleitersubstrats 10 unter Verwendung einer her kömmlichen Bedampfungs- und Abhebetechnologie, Sintertech nologie, usw. ausgebildet.As shown in FIG. 3A, a semiconductor substrate 10 is grown by sequentially growing an undoped AlGaAs buffer layer 3 , an n-type lower AlGaAs electron supply layer 4 , an undoped InGaAs channel layer 5 , and an upper AlGaAs electron supply layer 6 of the n-type, a GaAs layer 7 of the n-type with a low dopant concentration (hereinafter referred to as n), an AlGaAs etch stop layer 8 of the n-type and a GaAs contact layer 9 of the n⁺-type Using an epitaxial growth method, such as MBE or MOCVD, formed on a semi-insulating GaAs substrate body 1 . Source and drain electrodes 11 and 12 , for example, made of an AuGe alloy / Ni / Au, are formed at desired locations of the semiconductor substrate 10 using conventional vapor deposition and lift-off technology, sintering technology, etc.

Ein unteres Resist 13, wie zum Beispiel PMGI, das be züglich tiefem UV-Licht oder bezüglich einem EB empfindlich ist, wird auf das Halbleitersubstrat 10 aufgetragen. Ein oberes Resist 14, wie zum Beispiel AZ5206E, das bezüglich UV-Licht (zum Beispiel i-Linie) empfindlich ist, wird auf das untere Resist 13 aufgetragen. A lower resist 13 , such as PMGI, which is sensitive to deep UV light or to an EB, is applied to the semiconductor substrate 10 . An upper resist 14 , such as AZ5206E, which is sensitive to UV light (for example i-line), is applied to the lower resist 13 .

Nach einem Belichten in einem i-Linien-Stepper wird ein Bildumkehrverfahren an dem oberen Resist 14 angewendet, wird eine umgekehrt konische Öffnung 14a ausgebildet und wird ein Bereich 13a des unteren Resists 13 freigelegt. Das Bildumkehrverfahren wird angewendet, um die umgekehrt koni sche Öffnung 14a zum einfachen Abheben bei einem späteren Gateelektrodenherstellungsschritt auszubilden.After an exposure in an i-line stepper, an image reversal process is applied to the upper resist 14, a reverse tapered opening 14 a is formed and a region 13 a of the lower resist 13 exposed. The image inversion method is used to form the inverted conical opening 14 a for easy lifting off in a later gate electrode production step.

Wie es in Fig. 3B gezeigt ist, wird nach einem Belich ten in einem Excimerstepper oder mit einem EB und einem Entwickeln des belichteten Bereichs 13a ein Teil 10a des Halbleitersubstrats 10 freigelegt. Da das Halbleiter substrat 10 ohne Veraschung in Sauerstoffplasma freigelegt wird, wird ein Ausbilden eines Oxidfilms auf der freigeleg ten Oberfläche 10a des Halbleitersubstrats 10 verhindert. Als Ergebnis wird, wenn eine Vertiefung in dem Halbleiter substrat 10 durch Ätzen des freigelegten Halbleiter substrats 10 ausgebildet wird, eine Vertiefung 20a mit ei ner hervorragenden Wiederholbarkeit und einer symmetrischen Form ausgebildet.As shown in FIG. 3B, a part 10 a of the semiconductor substrate 10 is exposed after exposure in an excimer stepper or with an EB and developing the exposed area 13 a. Since the semiconductor substrate 10 is exposed without ashing in oxygen plasma, formation of an oxide film on the exposed surface 10 a of the semiconductor substrate 10 is prevented. As a result, is formed by etching the exposed semiconductor substrate 10, if a depression 10 in the semiconductor substrate, 20 a formed a recess having ei ner excellent repeatability and a symmetrical shape.

Beim Ausbilden der Vertiefung 20a ist kein anderer Schritt eines Entfernens eines Resists als ein Abhebe schritt erforderlich, wenn die Gateelektrode 15 ausgebildet wird, so daß die Anzahl von Herstellungsschritten verrin gert ist.In forming the recess 20 a, no other step of removing a resist than a lift-off step is required when the gate electrode 15 is formed, so that the number of manufacturing steps is reduced.

Wie es in Fig. 3C gezeigt ist, wird unter Verwendung des unteren Resists 13 als eine Maske und unter Verwendung eines Gemischs aus zum Beispiel Zitronensäure und Wasser stoffperoxid die Kontaktschicht 9 geätzt. Da AlGaAs in der Lösung aus Zitronensäure und Wasserstoffperoxid sehr langsam geätzt wird, wird das Ätzen im wesentlich gestoppt, wenn die Ätzstoppschicht 8 freigelegt ist.As shown in FIG. 3C, the contact layer 9 is etched using the lower resist 13 as a mask and using a mixture of, for example, citric acid and hydrogen peroxide. Since AlGaAs is etched very slowly in the solution of citric acid and hydrogen peroxide, the etching is essentially stopped when the etching stop layer 8 is exposed.

Unter Verwendung eines Gemischs aus zum Beispiel Phos phorsäure und Wasserstoffperoxid wird die Ätzstoppschicht 8 geätzt, so daß die GaAs-Schicht 7 des n⁻-Typs freigelegt wird und eine Vertiefung 20a ausgebildet wird, wie es in Fig. 3D gezeigt ist. Durch Vorsehen der Ätzstoppschicht 8 wird die Vertiefung 20a steuerbar ausgebildet.Using phoric acid, for example a mixture of hydrogen peroxide and Phos is etched the etching stop layer 8, so that the GaAs layer 7 of the n⁻-type is exposed, and a recess 20 is formed a, as shown in Fig. 3D. By providing the etching stop layer 8 , the depression 20 a is designed to be controllable.

Wie es in Fig. 3E gezeigt ist, wird die gesamte Ober fläche des Halbleitersubstrats 10 mit tiefen UV-Licht be lichtet und entwickelt. Das obere Resist 14 dient als eine Maske und der belichtete Bereich 13a des unteren Resists 13 wird in einer Entwicklerlösung aufgelöst, so daß der be lichtete Bereich 10a des Halbleitersubstrats 10 in der Flä che vergrößert wird.As shown in FIG. 3E, the entire surface of the semiconductor substrate 10 is exposed and developed with deep UV light. The upper resist 14 serves as a mask and the exposed area 13 a of the lower resist 13 is dissolved in a developer solution, so that the exposed area 10 a of the semiconductor substrate 10 is enlarged in the area.

Unter Verwendung des unteren Resists 13 als eine Maske wird das Halbleitersubstrat 10 an dem vergrößerten freige legten Bereich 10a unter Verwendung des Gemischs aus zum Beispiel Zitronensäure und Wasserstoffperoxid geätzt und wird eine Vertiefung 20b ausgebildet, wie es in Fig. 3F ge zeigt ist. Als Ergebnis weist die Vertiefung 20b Stufen auf.Using the lower resist 13 as a mask, the semiconductor substrate 10 is etched on the enlarged exposed region 10 a using the mixture of, for example, citric acid and hydrogen peroxide, and a recess 20 b is formed as shown in FIG. 3F. As a result, the recess has 20 b steps.

Ein Metallfilm, der zum Beispiel aus Ti/Al besteht, wird auf der gesamten Oberfläche des Halbleitersubstrats 10 abgeschieden und, wie es in Fig. 3G gezeigt ist, werden nach einem Ausbilden einer Gateelektrode 15 auf der Vertie fung 20b die Resists 13 und 14 abgehoben und wird der Me tallfilm auf den Resists 13 und 14 entfernt.A metal film composed of, for example, Ti / Al is deposited on the entire surface of the semiconductor substrate 10 and, as shown in FIG. 3G, the resists 13 and 14 are formed after forming a gate electrode 15 on the recess 20 b lifted and the metal film on the resists 13 and 14 is removed.

Die Gateelektrode 15 bedeckt vollständig eine tiefe Bo denfläche 20c (das heißt, die Oberfläche der oberen Elek tronenzufuhrschicht 6) und eine Seitenfläche 20d (das heißt, die Seite der Ätzstoppschicht 8 und der GaAs-Schicht 7 des n⁻-Typs) der Vertiefung 20b und dehnt sich auf einer flachen Bodenfläche 20e (das heißt, der Oberfläche der Ätz stoppschicht 8) der Vertiefung 20b aus, so daß der Einfluß von Oberflächenfangpegeln eingeschränkt wird. The gate electrode 15 completely covers a deep bottom surface 20 c (that is, the surface of the upper electron supply layer 6 ) and a side surface 20 d (that is, the side of the etch stop layer 8 and the GaAs layer 7 of the n⁻ type) Recess 20 b and expands on a flat bottom surface 20 e (that is, the surface of the etching stop layer 8 ) of the depression 20 b, so that the influence of surface trapping levels is restricted.

Wie es zuvor beschrieben worden ist, weist das Verfah ren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung die folgenden Schritte eines aufeinanderfolgenden Ausbildens von oberen und unteren Resists 13 und 14, die unterschied liche Empfindlichkeiten aufweisen, auf einem Halbleiter substrat 10; eines Belichtens und Entwickelns des oberen Resists 14, wodurch ein Bereich 13a des unteren Resists 13 freigelegt wird; und eines Belichtens und Entwickelns des freigelegten Bereichs 13a des unteren Resists 13 auf, wo durch ein Bereich 10a des Halbleitersubstrats 10 freigelegt wird, während ein Ausbilden eines Oxidfilms verhindert wird. Als Ergebnis wird eine Vertiefung 20a mit einer her vorragenden Wiederholbarkeit und symmetrischen Form aus ge bildet. Wenn die Vertiefung 20a ausgebildet wird, ist kein anderer Schritt eines Entfernens eines Resists als ein Ab hebeschritt erforderlich, wenn die Gateelektrode 15 aus ge bildet wird, so daß die Anzahl von Herstellungsschritten verringert ist. Weiterhin wird durch Vorsehen der Ätzstopp schicht 8 die Vertiefung 20a steuerbar ausgebildet. Als Er gebnis kann eine Halbleitervorrichtung mit einer hochge nauen Gateelektrode 15 erzielt werden.As described above, the method of manufacturing a semiconductor device according to the third embodiment of the present invention has the following steps of sequentially forming upper and lower resists 13 and 14 having different sensitivities on a semiconductor substrate 10 ; an exposure and development of the upper resist 14 , whereby an area 13 a of the lower resist 13 is exposed; and exposing and developing the exposed area 13 a of the lower resist 13 , where is exposed through an area 10 a of the semiconductor substrate 10 while preventing formation of an oxide film. As a result, a recess 20 a is formed with an outstanding repeatability and symmetrical shape. When the recess 20 a is formed, no other step of removing a resist as is a raising step Ab needed when the gate electrode 15 of Ge is formed so that the number of manufacturing steps reduced. Furthermore, by providing the etch stop layer 8, the depression 20 a is formed in a controllable manner. As a result, a semiconductor device having a highly accurate gate electrode 15 can be obtained.

Nachstehend erfolgt die Beschreibung eines vierten Aus führungsbeispiels der vorliegenden Erfindung.A fourth off is described below management example of the present invention.

Ein Verfahren zum Herstellen einer Halbleitervorrich tung gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung betrifft ein Herstellen einer Halbleitervorrich tung, die mit einem E-FET bzw. Anreicherungs-FET und einem D-FET bzw. Verarmungs-FET auf einem einzigen Substrat ver sehen ist. Fig. 4 zeigt eine Schnittansicht, die die Struk tur einer Halbleitervorrichtung gemäß dem vierten Ausfüh rungsbeispiel der vorliegenden Erfindung darstellt, und die Fig. 5A bis 5F zeigen Schnittansichten, die ein Verfah ren zum Herstellen der Halbleitervorrichtung gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung dar stellen.A method of manufacturing a semiconductor device according to the fourth embodiment of the present invention relates to manufacturing a semiconductor device provided with an E-FET or enhancement FET and a D-FET or depletion FET on a single substrate. Fig. 4 shows a sectional view, the structure the structural a semiconductor device according to the fourth exporting approximately example to the present invention, and FIGS. 5A to 5F are sectional views showing a procedural ren for manufacturing the semiconductor device according to the fourth embodiment of the present invention provide .

Es wird auf Fig. 4 verwiesen. Der E-FET und der D-FET sind auf einem einzigen gemeinsamen Substrat 10 ausgebildet und in dem E-FET 27, bei welchem der Einfluß von Oberflä chenfangpegeln groß ist, bedeckt eine Gateelektrode 18 vollständig die tiefe Bodenfläche 20c und die Seitenfläche 20d der Vertiefung 20b und dehnt sich auf der flachen Bo denfläche 20e aus. Deshalb schränkt die Struktur die Ober flächenfangpegel ein. Der E-FET wird leicht von den Ober flächenfangpegeln beeinflußt, wenn die Trägerkonzentratio nen des E-FET und des D-FET gleich sind, da es notwendig ist, daß der E-FET einen kürzeren Abstand von der Gateelek trode zu der Kanalschicht als bei dem D-FET aufweist.Reference is made to FIG. 4. The E-FET and the D-FET are formed on a single common substrate 10 and in the E-FET 27 , in which the influence of surface catch levels is large, a gate electrode 18 completely covers the deep bottom surface 20 c and the side surface 20 d the recess 20 b and expands on the flat bottom surface 20 e. The structure therefore limits the surface catch levels. The E-FET is easily affected by the surface catch levels when the carrier concentrations of the E-FET and the D-FET are the same, since it is necessary that the E-FET is a shorter distance from the gate electrode to the channel layer than at the D-FET.

In Fig. 4 bezeichnet das Bezugszeichen 10 ein Halblei tersubstrat, das aus einem halbisolierenden GaAs-Substrat körper 1 besteht, auf welchem eine nichtdotierte GaAs-Puf ferschicht 22, eine nichtdotierte InGaAs-Kanalschicht 23, eine erste InGaP-Elektronenzufuhrschicht 24 des n-Typs, eine zweite AlGaAs-Elektronenzufuhrschicht 25 des n-Typs und eine GaAs-Kontaktschicht 26 des n-Typs aufeinanderfol gend angeordnet sind.In Fig. 4, reference numeral 10 denotes a semiconductor substrate, which consists of a semi-insulating GaAs substrate body 1 on which an undoped GaAs buffer layer 22 , an undoped InGaAs channel layer 23 , a first InGaP electron supply layer 24 of the n-type , a second AlGaAs electron supply layer 25 of the n type and a GaAs contact layer 26 of the n type are arranged in succession.

Die Bezugszeichen 27a und 28a bezeichnen Elementausbil dungsbereiche auf einer Hauptoberfläche des Substrats und der E-FET 27 und der D-FET 28 werden jeweils in diesen Be reichen angeordnet. Es ist anzumerken, daß diese Ele mentausbildungsbereiche 27a und 28a durch einen Ele menttrennbereich 21 elektrisch getrennt sind, in welchen Wasserstoffionen implantiert sind.The reference numerals 27 a and 28 a denote element training areas on a main surface of the substrate, and the E-FET 27 and the D-FET 28 are each arranged in these areas. It should be noted that these element training areas 27 a and 28 a are electrically separated by an element separating area 21 in which hydrogen ions are implanted.

Das Bezugszeichen 20b bezeichnet eine abgestufte Ver tiefung in dem Elementausbildungsbereich 27a des Halblei tersubstrats 10 und die Gateelektrode 18 befindet sich auf der Oberfläche 20e des Halbleitersubstrats 10 und bedeckt die tiefe Bodenfläche 20c und die Seitenfläche 20d der ab gestuften Vertiefung. Die Bezugszeichen 11a und 12a be zeichnen Source- bzw. Drainbereiche des E-FET in dem Ele mentausbildungsbereich 27a, wobei sich die Vertiefung 20b zwischen ihnen befindet.The reference numeral 20 b denotes a stepped depression in the element formation region 27 a of the semiconductor substrate 10 and the gate electrode 18 is located on the surface 20 e of the semiconductor substrate 10 and covers the deep bottom surface 20 c and the side surface 20 d of the stepped depression. The reference numerals 11 a and 12 a be the source and drain regions of the E-FET in the element formation region 27 a, the recess 20 b being between them.

Das Bezugszeichen 30b bezeichnet eine Vertiefung in dem Elementausbildungsbereich 28a des Halbleitersubstrats 10. Eine Gateelektrode 19 des D-FET befindet sich auf der Bo denfläche 20g der Vertiefung 30b. Die Bezugszeichen 11b und 12b bezeichnen Source- bzw. Drainbereiche des D-FET in dem Elementausbildungsbereich 28a, wobei sich die Vertiefung 30b zwischen ihnen befindet. Die Gateelektroden 18 und 19 bilden Schottkyübergänge mit dem Halbleitersubstrat 10 aus, während die Source- und Drainbereiche 11a, 11b, 12a und 12b ohmsche Übergänge mit dem Halbleitersubstrat 10 ausbilden.The reference numeral 30 b denotes a depression in the element formation region 28 a of the semiconductor substrate 10 . A gate electrode 19 of the D-FET is located on the bottom surface 20 g of the recess 30 b. The reference numerals 11 b and 12 b denote source and drain regions of the D-FET in the element formation region 28 a, the depression 30 b being located between them. The gate electrodes 18 and 19 form Schottky junctions with the semiconductor substrate 10, while the source and drain regions 11 a, b 11, 12 a and 12 b form ohmic junctions with the semiconductor substrate 10th

Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß dem vierten Ausführungsbeispiel der vorliegenden Er findung wird unter Bezugnahme auf die Fig. 5A bis 5H be schrieben. Wie es in Fig. 5A gezeigt ist, ist das Halblei tersubstrat 10 durch aufeinanderfolgendes epitaktisches Aufwachsen der nichtdotierten AlGaAs-Pufferschicht 22, der nichtdotierten InGaAs-Kanalschicht 23, der ersten TnGaP-Elektro nenzufuhrschicht 24 des n-Typs, der zweiten AlGaAs-Elektronen zufuhrschicht 25 des n-Typs und der GaAs-Kontakt schicht 26 des n-Typs in dieser Reihenfolge unter Verwen dung von MBE oder NOCVD auf dem halbisolierenden GaAs-Substrat körper 1 ausgebildet. Der Elementtrennbereich 21 ist zwischen den Elementausbildungsbereichen 27a und 28a durch zum Beispiel Implantieren von Wasserstoffionen ausge bildet.A method of manufacturing the semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS . 5A to 5H. As shown in FIG. 5A, the semiconductor substrate 10 is by successively epitaxially growing the undoped AlGaAs buffer layer 22 , the undoped InGaAs channel layer 23 , the first n-type TnGaP electron supply layer 24 , the second AlGaAs electron supply layer 25 of the n-type and the GaAs contact layer 26 of the n-type are formed on the semi-insulating GaAs substrate body 1 in this order using MBE or NOCVD. The element separation region 21 is formed between the element formation regions 27 a and 28 a by, for example, implanting hydrogen ions.

Wie es in Fig. 5B gezeigt ist, wird ein unteres Resist 13, wie zum Beispiel PMGI, das bezüglich tiefem UV-Licht oder bezüglich einem EB empfindlich ist, auf das Halblei tersubstrat 10 aufgetragen. Ein oberes Resist 14, wie zum Beispiel AZ5206E, das bezüglich UV-Licht (zum Beispiel i-Linie) empfindlich ist, wird auf das untere Resist 13 auf getragen.As shown in FIG. 5B, a lower resist 13 , such as PMGI, which is sensitive to deep UV light or to an EB, is applied to the semiconductor substrate 10 . An upper resist 14 , such as AZ5206E, which is sensitive to UV light (for example i-line), is applied to the lower resist 13 .

Nach einem Belichten in einem i-Linien-Stepper wird ein Bildumkehrverfahren an dem oberen Resist 14 angewendet und wird eine umgekehrt konische Öffnung 14a in dem Resist 14 ausgebildet, was einen Bereich 13a des unteren Resists 13 freilegt. Das Bildumkehrverfahren wird angewendet, um die umgekehrt konische Öffnung 14a zum einfachen Abheben bei einem späteren Gateelektrodenherstellungsschritt auszubil den.After exposure in an i-line stepper, an image inversion process is applied to the upper resist 14 and an inverted conical opening 14 a is formed in the resist 14 , which exposes an area 13 a of the lower resist 13 . The image inversion process is used to train the inverted conical opening 14 a for easy lifting in a later gate electrode manufacturing step.

Wie es in Fig. 5C gezeigt ist, werden ein Belichten in einem Excimerstepper oder mit einem EB und ein Entwickeln an dem freigelegten Bereich 13a des unteren Resists 13 in dem Elementausbildungsbereich 27a auf der E-FET-Ausbil dungsseite angewendet und wird ein Bereich 10a des Halblei tersubstrats 10 freigelegt. Da das Halbleitersubstrat 10 ohne Veraschung in Sauerstoffplasma freigelegt wird, wird ein Ausbilden eines Oxidfilms auf dem freigelegten Bereich 10a des Halbleitersubstrats 10 verhindert. Als Ergebnis wird zu dem Zeitpunkt eines Ausbildens einer Vertiefung 20a in dem Halbleitersubstrat 10 durch Ätzen des freigelegten Halbleitersubstrats 10 eine Vertiefung 20a mit einer her vorragenden Wiederholbarkeit und einer symmetrischen Form ausgebildet.As shown in Fig. 5C, exposing in an excimer or an EB and a development of the exposed region 13 a of the lower resist 13 in the element formation region 27 a on the E-FET Ausbil dung page are applied and a region 10 a of the semiconductor substrate 10 exposed. Since the semiconductor substrate 10 is exposed in oxygen plasma without ashing, formation of an oxide film on the exposed area 10 a of the semiconductor substrate 10 is prevented. As a result of forming a recess 20 a in the semiconductor substrate 10 by etching the exposed semiconductor substrate 10, a recess 20 a formed with a projecting forth repeatability and a symmetrical shape at the time.

Wenn die Vertiefung 20a ausgebildet wird, ist kein an derer Schritt eines Entfernens eines Resists als ein Abhe beschritt erforderlich, wenn die Gateelektrode 18 ausgebil det wird, so daß die Anzahl von Herstellungsschritten ver ringert ist.If the recess 20 a is formed, no other step of removing a resist is required as a removal step when the gate electrode 18 is formed, so that the number of manufacturing steps is reduced.

Unter Verwendung des unteren Resists 13 als eine Maske und unter Verwendung eines Gemischs aus zum Beispiel Zitro nensäure und Wasserstoffperoxid wird die Kontaktschicht 26 geätzt. AlGaAs wird sehr langsam in der Lösung aus Zitro nensäure und Wasserstoffperoxid geätzt, so daß das Ätzen im wesentlichen gestoppt wird, wenn die zweite Elektronenzu fuhrschicht 25 freigelegt worden ist. Nachfolgend wird un ter Verwendung eines Gemischs aus zum Beispiel Weinsäure und Wasserstoffperoxid die zweite Elektronenzufuhrschicht 25 geätzt, so daß ein Teil der ersten Elektronenzufuhr schicht 24 freigelegt wird und eine Vertiefung 20a ausge bildet wird. InGaP wird sehr langsam in der Lösung aus Weinsäure und Wasserstoffperoxid geätzt, so daß das Ätzen im wesentlichen gestoppt wird, wenn die erste Elektronenzu fuhrschicht 24 freigelegt worden ist, wie es in Fig. 5D ge zeigt ist. Da die erste Elektronenzufuhrschicht 24 und die zweite Elektronenzufuhrschicht 25 unterschiedliche Ätzwi derstände aufweisen, wird die Vertiefung 20a mit ausrei chender Steuerbarkeit ausgebildet.Using the lower resist 13 as a mask and using a mixture of, for example, citric acid and hydrogen peroxide, the contact layer 26 is etched. AlGaAs is etched very slowly in the solution of citric acid and hydrogen peroxide so that the etching is essentially stopped when the second electron supply layer 25 has been exposed. Subsequently, a mixture of tartaric acid and hydrogen peroxide, for example, the second electron supply layer 25 is etched using un ter, so that a portion of the first electron supply layer 24 is exposed, and a recess 20 a is formed out. InGaP is etched very slowly in the tartaric acid and hydrogen peroxide solution, so that the etching is essentially stopped when the first electron supply layer 24 has been exposed, as shown in FIG. 5D. Since the first electron supply layer 24 and the second electron supply layer 25 have different resistances Ätzwi, the recess 20 a with suffi chender controllability is formed.

Wie es in Fig. 5E gezeigt ist, wird die gesamte Ober fläche des Halbleitersubstrats 10 mit tiefem UV-Licht be lichtet und entwickelt. Das obere Resist 14 dient als eine Maske und der belichtete Teil des unteren Resists 13 wird in einer Entwicklerlösung aufgelöst, was die Abmessung des freigelegten Bereichs 10a des Halbleitersubstrats 10 ver größert, und ebenso wird ein Bereich 30a des Halbleiter substrats 10 in dem Elementausbildungsbereich 28a freige legt.As shown in FIG. 5E, the entire upper surface of the semiconductor substrate 10 is exposed to and developed with deep UV light. The upper resist 14 serves as a mask and the exposed portion of the lower resist 13 is dissolved in a developing solution was ver enlarges the dimension of the exposed portion 10 a of the semiconductor substrate 10, and also, a region 30 a of the semiconductor substrate 10 in the element formation region 28 a freige lays.

Da das Halbleitersubstrat 10 ohne Veraschung in Sauer stoffplasma freigelegt wird, wird ein Ausbilden eines Oxid films auf der Oberfläche des Halbleitersubstrats 10 verhin dert. Als Ergebnis wird, wenn eine Vertiefung 30a in dem Halbleitersubstrat 10 durch Ätzen des freigelegten Halblei tersubstrats 10 ausgebildet wird, eine Vertiefung 30a mit einer hervorragenden Wiederholbarkeit und einer symmetri schen Form ausgebildet. Zu dem Zeitpunkt eines Ausbildens der Vertiefung 30a ist kein anderer Schritt eines Entfer nens eines Resists als ein Abhebeschritt erforderlich, wenn eine Gateelektrode 19 ausgebildet wird, so daß die Anzahl von Herstellungsschritten verringert werden kann.Since the semiconductor substrate 10 is exposed without ashing in oxygen plasma, formation of an oxide film on the surface of the semiconductor substrate 10 is prevented. As a result, when a recess 30 a is formed in the semiconductor substrate 10 by etching the exposed semiconductor substrate 10 , a recess 30 a is formed with an excellent repeatability and a symmetrical shape. At the time of forming the recess 30 a no other step of Entfer when a gate electrode 19 is formed is nens a resist as a lift-off step is required, so that the number can be reduced by manufacturing steps.

Wie es in Fig. 5F gezeigt ist, werden unter Verwendung des unteren Resists 13 als eine Maske die zwei Elementaus bildungsbereiche 27a und 28a des Halbleitersubstrats 10 un ter Verwendung des Gemischs aus zum Beispiel Zitronensäure und Wasserstoffperoxid geätzt. Durch selektives Entfernen des GaAs wird ein abgestufte Vertiefung 20b in dem Ele mentausbildungsbereich 27a ausgebildet, während eine einfa che Vertiefung 30b in dem Elementausbildungsbereich 28a ausgebildet wird. AlGaAs und InGaAs werden sehr langsam durch die Lösung aus Zitronensäure und Wasserstoffperoxid geätzt, wobei die GaAs-Kontaktschicht 26 selektiv geätzt wird.As shown in FIG. 5F, using the lower resist 13 as a mask, the two element formation regions 27 a and 28 a of the semiconductor substrate 10 are etched using the mixture of, for example, citric acid and hydrogen peroxide. By selectively removing the GaAs, a stepped recess 20 b is formed in the element formation region 27 a, while a simple recess 30 b is formed in the element formation region 28 a. AlGaAs and InGaAs are etched very slowly through the solution of citric acid and hydrogen peroxide, with the GaAs contact layer 26 being selectively etched.

Ein Metallfilm, der zum Beispiel aus Ti/Al besteht, wird auf die gesamte Oberfläche des Halbleitersubstrats 10 abgeschieden und, wie es in Fig. 5G gezeigt ist, werden nach einem Ausbilden der Gateelektrode 18 eines E-FET in der Vertiefung 20b des Elementausbildungsbereichs 27a und einem Ausbilden der Gateelektrode 19 eines D-FET auf der Vertiefung 30b des Elementausbildungsbereichs 28a die Re sists 13 und 14 abgehoben und wird der Metallfilm auf den Resists 13 und 14 entfernt.A metal film composed of, for example, Ti / Al is deposited on the entire surface of the semiconductor substrate 10 and, as shown in FIG. 5G, after forming the gate electrode 18 of an E-FET in the recess 20 b of the element formation region 27 a and a formation of the gate electrode 19 of a D-FET on the recess 30 b of the element formation region 28 a, the resists 13 and 14 are lifted off and the metal film on the resists 13 and 14 is removed.

Die Gateelektrode 18 bedeckt nicht nur vollständig eine tiefe Bodenfläche 20c (das heißt, die Oberfläche der ersten Elektronenzufuhrschicht 24) und die Seitenfläche 20e (das heißt, die Seite der zweiten Elektronenzufuhrschicht 25) der Vertiefung 20b sondern dehnt sich ebenso auf einer fla chen Bodenfläche 20e (das heißt, der Oberfläche der zweiten Elektronenzufuhrschicht 25) der Vertiefung 20b aus, so daß der Einfluß aufgrund von Oberflächenfangpegeln einge schränkt ist. Durch Vorsehen der ersten Elektronenzufuhr schicht 24 und der zweiten Elektronenzufuhrschicht 25, die unterschiedliche Ätzwiderstände aufweisen, werden die Ver tiefungen 20b und 30b mit einer ausreichenden Steuerbarkeit ausgebildet.The gate electrode 18 not only completely covers a deep bottom surface 20 c (that is, the surface of the first electron supply layer 24 ) and the side surface 20 e (that is, the side of the second electron supply layer 25 ) of the recess 20 b, but also stretches on a fla Chen bottom surface 20 e (that is, the surface of the second electron supply layer 25 ) of the recess 20 b, so that the influence is limited due to surface trapping levels. By providing the first electron supply layer 24 and the second electron supply layer 25 , which have different etching resistances, the recesses 20 b and 30 b are formed with sufficient controllability.

Danach werden Source- und Drainelektroden 11a bzw. 12a oder 11b bzw. 12b, die zum Beispiel aus einem geschichteten Film aus einer AuGe-Legierung/Ni/Au bestehen, an gegenüber liegenden Stellen auf dem Halbleitersubstrat 10 mit der Gateelektrode 18 oder 19 zwischen ihnen unter Verwendung ei ner herkömmlichen Bedampfungs- und Abhebetechnologie, Sin tertechnologie, usw. ausgebildet. Das Ausbilden der Source- und Drainelektroden 11a bzw. 12a oder 11b bzw. 12b kann ebenso vor dem Ausbilden der Gateelektrode 18 oder 19 nach dem Ausbilden des Halbleitersubstrats 10 vervollständigt sein.Thereafter, source and drain electrodes 11 a and 12 a or 11 b and 12 b, which consist, for example, of a layered film made of an AuGe alloy / Ni / Au, are at opposite locations on the semiconductor substrate 10 with the gate electrode 18 or 19 formed between them using conventional vapor deposition and lift-off technology, sintering technology, etc. The formation of the source and drain electrodes 11 a or 12 a or 11 b or 12 b can also be completed before the formation of the gate electrode 18 or 19 after the formation of the semiconductor substrate 10 .

Das Verfahren zum Herstellen der Halbleitervorrichtung mit einem E-FET und einem D-FET auf einem einzigen gemein samen Substrat gemäß dem vierten Ausbildungsbeispiel der vorliegenden Erfindung weist die folgenden Schritte eines aufeinanderfolgenden Ausbildens von Schichten von oberen und unteren Resists 13 und 14, die unterschiedliche Emp findlichkeiten aufweisen, auf einem Halbleitersubstrat 10; eines Belichtens und Entwickelns mehrerer Bereiche des obe ren Resists 14, wodurch die mehreren Bereiche 13a des unte ren Resists 13 freigelegt werden; und eines Belichtens und Entwickelns einiger der freigelegten Bereiche 13a des unte ren Resists 13 ausgenommen mindestens eines freigelegten Bereichs, was einen Teil des Halbleitersubstrats 10 frei legt, ohne das Ausbilden eines Oxidfilms auf. Als Ergebnis wird zu dem Zeitpunkt eines Ausbildens der Vertiefung 20a in dem Halbleitersubstrat 10 durch Ätzen des freigelegten Bereichs 10a des Halbleitersubstrats 10 unter Verwendung des unteren Resists 13 als eine Maske eine Vertiefung 20a mit einer hervorragenden Wiederholbarkeit und symmetrischen Form ausgebildet.The method of manufacturing the semiconductor device having an E-FET and a D-FET on a single common substrate according to the fourth embodiment of the present invention includes the following steps of sequentially forming layers of upper and lower resists 13 and 14 that have different emp have sensitivities on a semiconductor substrate 10 ; exposing and developing a plurality of areas of the upper resist 14 , thereby exposing the plurality of areas 13 a of the lower resist 13 ; and an exposing and developing some of the exposed portions 13a of the resist unte ren 13 except at least one exposed portion which exposes a portion of the semiconductor substrate 10 freely without forming an oxide film on. As a result, at the time of forming the recess 20 a in the semiconductor substrate 10 by etching the exposed area 10 a of the semiconductor substrate 10 using the lower resist 13 as a mask, a recess 20 a with an excellent repeatability and symmetrical shape is formed.

Wenn die Vertiefung 20a ausgebildet wird, ist kein anderer Schritt eines Entfernens eines Resists als ein Abhebe schritt erforderlich, wenn eine Gateelektrode 15 ausge bildet wird, so daß die Anzahl von Herstellungsschritten verringert ist.When the recess 20 a is formed, no other step of removing is a resist as a liftoff step required when a gate electrode 15 forms out, so that the number of manufacturing steps reduced.

Da der restliche Bereich des unteren Resists 13 unter Verwendung des oberen Resists 14 als eine Maske belichtet und entwickelt wird, wird ein Ausbilden eines Oxidfilms auf dem freigelegten Bereich 30a des Halbleitersubstrats 10 verhindert. Als Ergebnis wird, wenn die Vertiefung 30a durch Ätzen des freigelegten Halbleitersubstrats 10 unter Verwendung des unteren Resists 13 als eine Maske ausgebil det wird, eine Vertiefung 30a mit einer hervorragenden Wie derholbarkeit und symmetrischen Form ausgebildet. Wenn die Vertiefung 30a ausgebildet wird, ist kein anderer Schritt eines Entfernens eines Resists als ein Abhebeschritt erfor derlich, wenn eine Gateelektrode 19 ausgebildet wird, so daß die Anzahl von Herstellungsschritten verringert ist.Since the remaining area of the lower resist 13 is exposed and developed using the upper resist 14 as a mask, formation of an oxide film on the exposed area 30 a of the semiconductor substrate 10 is prevented. As a result, when the recess 30 a is formed by etching the exposed semiconductor substrate 10 using the lower resist 13 as a mask, a recess 30 a with an excellent repeatability and symmetrical shape is formed. When the recess 30 a is formed, no other step of removing a resist as a lift-off step is erfor ed if a gate electrode 19 is formed so that the number of manufacturing steps reduced.

Da das Halbleitersubstrat 10 Halbleiterschichten 24, 25 und 26 beinhaltet, die unterschiedliche Ätzwiderstände auf weisen, wird ein Ätzen selektiv durchgeführt und werden die Vertiefungen 20a, 20b und 30b mit einer ausreichenden Steu erbarkeit ausgebildet. Als Ergebnis wird eine Halbleiter vorrichtung erzielt, die mit den Gateelektroden 18 und 19 versehen ist, die mit einer hohen Genauigkeit ausgebildet sind.Since the semiconductor substrate 10 contains semiconductor layers 24 , 25 and 26 , which have different etching resistances, etching is carried out selectively and the depressions 20 a, 20 b and 30 b are formed with sufficient controllability. As a result, a semiconductor device is obtained which is provided with the gate electrodes 18 and 19 which are formed with high accuracy.

Nachstehend erfolgt die Beschreibung eines fünften Aus bildungsbeispiels der vorliegenden Erfindung.A fifth off is described below educational example of the present invention.

Ein Verfahren zum Herstellen einer Halbleitervorrich tung gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung wird beschrieben. Dieses fünfte Ausführungsbei spiel betrifft ein Verfahren zum Herstellen eines E-FET, der eine doppelte Gateelektrode aufweist. Fig. 6 zeigt eine Schnittansicht, die eine Struktur einer Halbleitervorrich tung gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung darstellt.A method of manufacturing a semiconductor device according to the fifth embodiment of the present invention will be described. This fifth exemplary embodiment relates to a method for producing an E-FET which has a double gate electrode. Fig. 6 is a sectional view showing a structure of a Halbleitervorrich processing according to the fifth embodiment of the present invention.

In Fig. 6 bezeichnet das Bezugszeichen 10 ein Halblei tersubstrat, das einen halbisolierenden GaAs-Substratkörper 1 aufweist, auf welchen aufeinanderfolgend eine nichtdo tierte GaAs-Pufferschicht 22, eine nichtdotierte InGaAs-Ka nalschicht 23, eine erste InGap-Elektronenzufuhrschicht 24 des n-Typs, eine zweite AlGaAs-Elektronenzufuhrschicht 25 des n-Typs und eine GaAs-Kontaktschicht 26 des n-Typs ange ordnet sind.In Fig. 6, reference numeral 10 denotes a semiconductor substrate having a semi-insulating GaAs substrate body 1 on which an undoped GaAs buffer layer 22 , an undoped InGaAs channel layer 23 , a first n-type InGap electron supply layer 24 are consecutively arranged , a second AlGaAs electron supply layer 25 of the n type and a GaAs contact layer 26 of the n type are arranged.

Das Halbleitersubstrat 10 beinhaltet eine abgestufte Vertiefung 20b an der Hauptoberfläche des Halbleiter substrats 10. Die erste Gateelektrode 18 bedeckt die tiefe Bodenfläche 20c und die Seitenfläche 20d der Vertiefung und dehnt sich auf der flachen Oberfläche 20e des Halbleiter substrats 10 aus. Eine einzige Vertiefung 30b ist an der Hauptoberfläche des Halbleitersubstrats 10 ausgebildet. Die zweite Gateelektrode 19 befindet sich auf der Bodenfläche der Vertiefung 30b. Die ersten und zweiten Gateelektroden 18 und 19 verlaufen parallel.The semiconductor substrate 10 includes a stepped recess 20 b on the main surface of the semiconductor substrate 10 . The first gate electrode 18 covers the deep bottom surface 20 c and the side surface 20 d of the depression and expands on the flat surface 20 e of the semiconductor substrate 10 . A single recess 30 b is formed on the main surface of the semiconductor substrate 10 . The second gate electrode 19 is located on the bottom surface of the depression 30 b. The first and second gate electrodes 18 and 19 run in parallel.

Die Gateelektroden 18 und 19 bilden Schottkyübergänge mit dem Halbleitersubstrat 10 aus, während die Source- und Drainbereiche 11 und 12 ohmsche Übergänge mit dem Halblei tersubstrat 10 ausbilden. Source- und Drainbereiche 11 und 12 befinden sich auf der Hauptoberfläche des Halbleiter substrats 10, wobei sich die Vertiefung 20b zwischen ihnen befindet.The gate electrodes 18 and 19 form Schottky junctions with the semiconductor substrate 10 , while the source and drain regions 11 and 12 form ohmic junctions with the semiconductor substrate 10 . Source and drain regions 11 and 12 are located on the main surface of the semiconductor substrate 10 , the recess 20 b being between them.

Das Verfahren zum Herstellen einer Halbleitervorrich tung gemäß diesem fünften Ausführungsbeispiel der vorlie genden Erfindung unterscheidet sich von dem gemäß dem vier ten Ausführungsbeispiel der vorliegenden Erfindung, das in den Fig. 5A bis 5G gezeigt ist, lediglich darin, daß der Schritt eines Ausbildens des Elementrennbereichs 21 wegge lassen ist. The method of manufacturing a semiconductor device according to this fifth embodiment of the present invention differs from that according to the fourth embodiment of the present invention shown in FIGS. 5A to 5G only in that the step of forming the element separation region 21 is omitted.

Daher weist das Verfahren zum Herstellen einer Halblei tervorrichtung mit einem FET mit einem doppelten Gate gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung die folgenden Schritte eines aufeinanderfolgenden Ausbil dens von Schichten von oberen und unteren Resists 13 und 14, die unterschiedliche Empfindlichkeiten aufweisen, auf einem Halbleitersubstrat 10; eines Belichtens und Entwic kelns des oberen Resists 14 und eines Freilegens eines Be reichs 13a des unteren Resists 13; und eines Belichtens und Entwickelns eines Teils des unteren Resists 13 auf, was ei nen Teil 10a des Halbleitersubstrats 10 freilegt, während das Ausbilden eines Oxidfilms verhindert wird. Als Ergebnis wird, wenn die Vertiefung 20a durch Ätzen des freigelegten Halbleitersubstrats 10 unter Verwendung des unteren Resists 13 als eine Maske ausgebildet wird, eine Vertiefung 20a mit einer hervorragenden Wiederholbarkeit und symmetrischen Form ausgebildet.Therefore, the method of manufacturing a semiconductor device having a double gate FET according to the fifth embodiment of the present invention has the following steps of successively forming layers of upper and lower resists 13 and 14 having different sensitivities on a semiconductor substrate 10 ; an exposing and developi kelns of the upper resist 14 and an exposing a Be Reich 13 a of the lower resist 13; and exposing and developing a part of the lower resist 13 , which exposes a part 10 a of the semiconductor substrate 10 while preventing the formation of an oxide film. As a result, when the recess 20 a is formed by etching the exposed semiconductor substrate 10 using the lower resist 13 as a mask, a recess 20 a with an excellent repeatability and symmetrical shape is formed.

Wenn die Vertiefung 20a ausgebildet wird, ist kein an derer Schritt eines Entfernens eines Resists als ein Abhe beschritt erforderlich, wenn die Gateelektrode 15 ausgebil det wird, so daß die Anzahl von Herstellungsschritten ver ringert ist.If the recess 20 a is formed, no other step of removing a resist is required as a removal step when the gate electrode 15 is formed, so that the number of manufacturing steps is reduced.

Weiterhin ist, wenn die Vertiefung 20a ausgebildet wird, kein anderer Schritt eines Entfernens des zuerst aus gebildeten Resists vor einem Ausbilden des zweiten Resists als ein Abhebeschritt erforderlich, wenn die Gateelektrode ausgebildet wird, so daß die Anzahl von Herstellungsschrit ten verringert ist.Further, when the recess 20 is formed a, no other step of removing the so that the number of Herstellungsschrit th is first necessary for the formed resist before forming the second resist as a lift-off when the gate electrode is formed is reduced.

Da ein Teil des restlichen Bereichs des unteren Resists 13 unter Verwendung des oberen Resists 14 als eine Maske belichtet und entwickelt wird, wird ein Ausbilden eines Oxidfilms auf dem freigelegten Bereich 30a des Halbleiter substrats 10 verhindert. Als Ergebnis wird, wenn die Ver tiefung 30a durch Ätzen des freigelegten Halbleiter substrats unter Verwendung des unteren Resists 13 als eine Maske ausgebildet wird, eine Vertiefung 30a mit einer her vorragenden Wiederholbarkeit und symmetrischen Form ausge bildet.Since part of the remaining area of the lower resist 13 is exposed and developed using the upper resist 14 as a mask, formation of an oxide film on the exposed area 30 a of the semiconductor substrate 10 is prevented. As a result, when the recess 30 a is formed by etching the exposed semiconductor substrate using the lower resist 13 as a mask, a recess 30 a with an excellent repeatability and symmetrical shape is formed.

Wenn die Vertiefung 30a ausgebildet wird, ist kein an derer Schritt eines Entfernens eines Resists als ein Abhe beschritt zu dem Zeitpunkt eines Ausbildens der Gateelek trode 19 erforderlich, so daß die Anzahl von Herstellungs schritten verringert ist.When the recess 30 a is formed, no step of removing at which is a resist as a trod ABHE at the time of forming the Gateelek trode 19 required, so that the number of manufacturing steps reduced.

Da das Halbleitersubstrat 10 Halbleiterschichten 24, 25 und 26 beinhaltet, die unterschiedliche Ätzwiderstände auf weisen, wird ein Ätzen selektiv durchgeführt und werden die Vertiefungen 20a, 20b und 30b mit einer ausreichenden Steu erbarkeit ausgebildet. Als Ergebnis wird eine Halbleiter vorrichtung erzielt, die die ersten und zweiten Gateelek troden 18 und 19 beinhaltet, die mit einer hohen Genauig keit ausgebildet sind.Since the semiconductor substrate 10 contains semiconductor layers 24 , 25 and 26 , which have different etching resistances, etching is carried out selectively and the depressions 20 a, 20 b and 30 b are formed with sufficient controllability. As a result, a semiconductor device is obtained which includes the first and second gate electrodes 18 and 19 which are formed with high accuracy.

Weiterhin kann der FET mit einem doppelten Gate gemäß diesem fünften Ausbildungsbeispiel der vorliegenden Erfin dung durch Vorspannen der ersten Gateelektrode 18 auf eine erwünschte Spannung, um als ein Verstärker zu arbeiten, und Ändern der Vorspannung, die an die zweite Gateelektrode 19 angelegt ist, als ein Verstärker mit veränderbarem Verstär kungsfaktor verwendet werden.Furthermore, the double-gate FET according to this fifth embodiment of the present invention can be biased by biasing the first gate electrode 18 to a desired voltage to operate as an amplifier and changing the bias voltage applied to the second gate electrode 19 as one Amplifiers with a variable gain factor can be used.

Gemäß der vorhergehenden Beschreibung wird ein Verfah ren zum Herstellen einer Halbleitervorrichtung geschaffen, das die folgenden Schritte eines aufeinanderfolgenden Aus bildens von Schichten von oberen und unteren Resists, die unterschiedliche Empfindlichkeiten aufweisen, auf einem Halbleitersubstrat; eines Belichtens und Entwickelns des oberen Resists, um einen Teil des unteren Resists freizule gen; und eines Belichtens und Entwickelns des freigelegten Teils des unteren Resists aufweist, um einen Teil des Halb leitersubstrats freizulegen. Das Verfahren beinhaltet ebenso die folgenden Schritte eines Ätzens des freigelegten Teils des Halbleitersubstrats unter Verwendung des unteren Resists als eine Maske, um eine Vertiefung auszubilden; und eines Belichtens und Entwickelns des unteren Resists unter Verwendung des oberen Resists als eine Maske, um den frei gelegten Bereich des Halbleitersubstrats zu vergrößern. Das Verfahren beinhaltet weiterhin die folgenden Schritte eines Ätzens des Halbleitersubstrats unter Verwendung des unteren Resists als eine Maske, um eine abgestufte Vertiefung in dem Halbleitersubstrat auszubilden; und eines Ausbildens einer Gateelektrode, die eine flache Bodenfläche, eine tiefe Bodenfläche und eine Seitenfläche der abgestuften Vertiefung bedeckt.According to the foregoing description, a procedure is described created for manufacturing a semiconductor device, this is the following steps of a successive exit forming layers of upper and lower resists that have different sensitivities on one Semiconductor substrate; of exposing and developing the top resists to clear part of the bottom resist gene; and exposing and developing the exposed Has part of the lower resist to part of the half to expose the conductor substrate. The process includes likewise the following steps of etching the exposed one Part of the semiconductor substrate using the lower one Resists as a mask to form a recess; and exposing and developing the lower resist under Use the top resist as a mask to free the to enlarge the area of the semiconductor substrate. The The process also includes the following steps Etch the semiconductor substrate using the lower one Resists as a mask to create a graduated recess in form the semiconductor substrate; and training a gate electrode that has a flat bottom surface, a deep bottom surface and a side surface of the graded Depression covered.

Claims

1. A method of manufacturing a semiconductor device, comprising the following steps:
sequentially forming layers of upper and lower resists having different sensitivities on a semiconductor substrate;
Exposing and developing a portion of the upper resist, thereby exposing a portion of the lower resist;
Exposing and developing the portion of the lower resist that is exposed, thereby exposing a portion of the semiconductor substrate;
Forming a recess in the semiconductor substrate by etching the part of the semiconductor substrate that is exposed using the lower resist as a mask;
Exposing and developing the lower resist using the upper resist as a mask, thereby enlarging the part of the semiconductor substrate which is exposed;
Etching the portion of the semiconductor substrate that is exposed using the lower resist as a mask, thereby forming a stepped recess in the semiconductor substrate; and
Form a metal electrode that covers a deep bottom surface and a side surface of the stepped recess.

2. Method of manufacturing a semiconductor device according to claim 1, characterized in that the half conductor substrate a plurality of semiconductor layers has the respective different etching characteristics stik.

3. Method of manufacturing a semiconductor device according to claim 2, characterized in that the half conductor substrate an etch stop layer for selective At zen of the semiconductor substrate when forming the recess fung has.

4. Method of manufacturing a semiconductor device according to claim 1, characterized in that it the Step of applying an image inversion method the upper resist before exposing part of the un other resists.

5. A method of manufacturing a semiconductor device, comprising the following steps:
sequentially forming layers of upper and lower resists having different sensitivities on a semiconductor substrate;
Exposing and developing multiple areas of the upper resist, exposing multiple portions of the lower resist;
Exposing and developing a second exposed portion of the lower resist except at least a first exposed portion, thereby exposing a second portion of the semiconductor substrate;
Etching the second part of the semiconductor substrate using the lower resist as a mask, thereby forming a first recess in the semiconductor substrate;
Exposing and developing the first part of the lower resist using the upper resist as a mask, thereby enlarging the second part of the semiconductor substrate that is exposed and exposing the semiconductor substrate in a first part;
Etching the semiconductor substrate using the lower resist as a mask, thereby forming a stepped recess in the semiconductor substrate on the second part and forming a simple recess on the second part of the semiconductor substrate; and
Forming a metal electrode covering a deep bottom surface and a side surface of the stepped recess, and forming a metal electrode covering a bottom surface of the simple recess.

6. A method of manufacturing a semiconductor device according to claim 5, characterized in that the half conductor substrate a plurality of semiconductor layers has the respective different etching characteristics stik.

7. A method of manufacturing a semiconductor device according to claim 5, characterized in that the half an etch stop layer for selective etching zen during formation of the recess.

8. A method of manufacturing a semiconductor device according to claim 5, characterized in that it the Step of applying an image inversion method the upper resist before exposing part of the un other resists.

9. A method of manufacturing a semiconductor device according to claim 5, characterized in that it the Step of forming an element separation area between the first and second parts of the semiconductor includes substrate.

10. A method of manufacturing a semiconductor device, comprising the following steps:
sequentially forming an insulation film and upper and lower resists having different sensitivities on a semiconductor substrate;
Exposing and developing a portion of the upper resist, thereby exposing a portion of the lower resist;
Exposing and developing the portion of the lower resist that is exposed, thereby exposing a portion of the insulation film;
Etching the portion of the insulation film that is exposed using the lower resist as a mask, thereby exposing a portion of the semiconductor substrate;
Etching the portion of the semiconductor substrate that is exposed, thereby forming a first recess in the semiconductor substrate;
Etching the insulation film using the lower resist as a mask, whereby the lower resist is cut by etching a side surface of the insulation film;
Exposing and developing the portion of the lower resist that is exposed using the upper resist as a mask;
Etching the semiconductor substrate including the first recess using the insulation film as a mask, undercutting the insulation film and forming a stepped recess in the semiconductor substrate; and
Form a metal electrode that covers a deep bottom surface and a side surface of the stepped recess.

11. A method of manufacturing a semiconductor device according to claim 10, characterized in that the half conductor substrate a plurality of semiconductor layers has the respective different etching characteristics stik.

12. A method of manufacturing a semiconductor device according to claim 11, characterized in that the half an etch stop layer for selective etching zen of the semiconductor substrate when forming the recess fung has.

13. A method of manufacturing a semiconductor device according to claim 10, characterized in that it the Step of applying an image inversion method the upper resist before exposing part of the un other resists.