DE19807026C2 - Frequenzsynthese-Vorrichtung und -Verfahren - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf Synthesizer va­ riabler Frequenz und insbesondere auf ein Verfahren und eine Vorrichtung zum Erzeugen von Signalen mit rationalen Fre­ quenzvielfachen eines angelegten Frequenzreferenzsignals.

Frequenzsynthesizer werden üblicherweise in Kommunikations­ systemen und elektronischen Geräten verwendet. Bruchzahl-N- Frequenzsynthesizer verwenden eine nicht-ganzzahlige, oder gebrochene, Division in dem Rückkopplungsweg einer Phasenre­ gelschleife (PLL; PLL = Phase-Lock-Loop), um Ausgangssignale bei rationalen Frequenzvielfachen des Frequenzreferenzsi­ gnals zu erzeugen. Typischerweise ist die nicht-ganzzahlige Division in dem Bruchzahl-N-Synthesizer durch einen Ganz­ zahl-Frequenzdividierer und eine zugeordnete Steuerung im­ plementiert, die das Divisionsverhältnis des Dividierers dynamisch ändert, um ein mittleres Divisionsverhältnis zu erzeugen, das sich einem gewünschten nicht-ganzzahligen Di­ visionsverhältnis annähert. Obwohl Bruchzahl-N-Synthesizer in der Lage sind, Ausgangssignale mit einem geringen Phasen­ rauschen zu erzeugen, weisen diese Synthesizer mehrere Ver­ haltensnachteile auf. Beispielsweise erzeugt das dynamische Ändern des Frequenzdivisionsverhältnisses Rauschen, während die Bruchzahldivision Störsignale erzeugt, die das Verhalten des Geräts oder Systems, in dem der Bruchzahl-N-Synthesizer verwendet ist, verschlechtern.

Die Aufgabe der vorliegenden Erfindung besteht darin, Syn­ thesizer mit variabler Frequenz mit einem geringen Rauschen und einem exzellenten Verhalten zu schaffen.

Diese Aufgabe wird durch Synthesizer mit variabler Frequenz gemäß den Ansprüchen 1 und 5 gelöst.

Gemäß den bevorzugten Ausführungsbeispielen der vorliegenden Erfindung verwendet ein Synthesizer mit variabler Frequenz eine ganzzahlige Division in dem Rückkopplungsweg einer Pha­ senregelschleife (PLL), um ein Ausgangssignal bei einem ra­ tionalen Frequenzvielfachen eines angelegten Frequenzrefe­ renzsignals zu liefern. Durch die Verwendung einer ganzzah­ ligen Division und den Einschluß einer Phasenvorhersageein­ richtung in der PLL werden ein geringes Rauschen und geringe Störsignalpegel am Ausgang des Synthesizers erhalten. Das Ausgangssignal, das durch einen Oszillator mit variabler Frequenz geliefert wird, wird frequenzmäßig durch einen ganzzahligen Divisor dividiert und phasenmäßig mit dem Refe­ renzsignal verglichen. Der Phasenvergleich erzeugt ein zeit­ lich veränderliches Phasendifferenzsignal mit einer Fehler­ komponente und einer vorhersagbaren Phasenkomponente auf­ grund der bekannten Frequenzdifferenz zwischen dem frequenz­ mäßig dividierten Ausgangssignal und dem Referenzsignal. Die Phasenvorhersageeinrichtung erzeugt ein Vorhersagesignal, das mit dem Phasendifferenzsignal verglichen wird, und be­ seitigt die vorhersagbare Phasenkomponente. Der Vergleich isoliert die Fehlerkomponente, die verarbeitet und nachfol­ gend verwendet wird, um die Frequenz des Oszillators derart zu steuern, daß die Frequenz des Ausgangssignals exakt gleich dem gewählten rationalen Frequenzvielfachen des Refe­ renzsignals ist. Gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist der Synthesizer mit variabler Frequenz unter Verwendung eines analogen Schaltungsaufbaus implementiert. Gemäß dem zweiten bevorzugten Ausführungsbei­ spiel der vorliegenden Erfindung ist der variable Frequenz­ synthesizer unter Verwendung eines digitalen Schaltungsauf­ baus implementiert.

Bevorzugte Ausführungsbeispiele der vorliegenden Anmeldung werden nachfolgend bezugnehmend auf die beiliegenden Zeich­ nungen näher erläutert. Es zeigen:

Fig. 1 einen bekannten Bruchzahl-N-Synthesizer;

Fig. 2 eine analoge Implementierung des Frequenzsynthe­ sizers, der gemäß einem ersten bevorzugten Ausfüh­ rungsbeispiel der vorliegenden Erfindung aufgebaut ist;

Fig. 3 eine digitale Implementierung des Frequenzsynthe­ sizers, der gemäß einem zweiten bevorzugten Aus­ führungsbeispiel der vorliegenden Erfindung aufge­ baut ist;

Fig. 4 einen Zittergenerator, der in dem Frequenzsynthe­ sizer von Fig. 3 enthalten ist; und

Fig. 5 einen Unterfluß-Kompensator, der in dem Frequenz­ synthesizer von Fig. 4 enthalten ist.

Fig. 1 zeigt einen bekannten Bruchzahl-N-Frequenzsynthesizer 100. Der Synthesizer 100 umfaßt eine Phasenregelschleife (PLL), die ein Schleifen/Integrator-Filter 102, einen Pha­ sendetektor 104, einen spannungsgesteuerten Oszillator (VCO) 106 und einen Frequenzdividierer 108 in dem Rückkopplungsweg der PLL, die eine gebrochene, oder nicht-ganzzahlige, Fre­ quenzdivision ergibt, aufweist. Die nicht-ganzzahlige Divi­ sion ist unter Verwendung des Frequenzdividierers 108 und einer zugeordneten Steuerung 110 implementiert, die dyna­ misch das Divisionsverhältnis zu jeder Periode des Fre­ quenzreferenzsignals 101 bestimmt, derart, daß das durch­ schnittliche Divisionsverhältnis sich dem nicht-ganzzahligen Divisionsverhältnis mit einer gewünschten Genauigkeit nä­ hert. Dieser Typ eines Bruchzahl-N-Synthesizers 100 ist in der US 5,038,117 beschrieben. Das dynamisch bestimmte Divi­ sionsverhältnis kann erzeugt werden, um das resultierende Phasenrauschspektrum derart zu formen, daß dasselbe auf Ko­ sten einer erhöhten Hochfrequenzspektralenergie eine redu­ zierte Niederfrequenzspektralenergie aufweist. Die Hochfre­ quenzspektralenergie wird nachfolgend durch das Integra­ tor/Filter 102 in der PLL gefiltert.

Während die spektrale Formgebung des Rauschens in dem Bruch­ zahl-N-Frequenzsynthesizer 100 ein Ausgangssignal 103 mit einem geringen Phasenrauschen liefert, weist der Synthesizer 100 eine Anzahl von Verhaltensbegrenzungen auf. Eine erste Begrenzung besteht darin, daß hohe Störsignalpegel auf dem Ausgangssignal 103 des Synthesizers 100 vorliegen können. Da die Ausgangsfrequenz des Dividierers nicht ganzzahlig ist, ist ein Teilvielfaches der VCO-Ausgangsfrequenz F_OUT, die N-te Harmonische des Ausgangssignals 105 des Dividierers frequenzmäßig von der Ausgangsfrequenz F_OUT des VCOs etwas versetzt. VCOs sind für diese harmonischen Signale sehr an­ fällig und erzeugen ungewollte Störsignale auf dem Ausgangs­ signal 103 des Synthesizers 100.

Fig. 2 zeigt das Funktionsdiagramm einer analogen Implemen­ tierung eines Synthesizers 10 mit variabler Frequenz, der gemäß dem ersten bevorzugten Ausführungsbeispiel der vorlie­ genden Erfindung aufgebaut ist. Der Frequenzsynthesizer 10 umfaßt eine Phasenregelschleife (PLL) mit einem Oszillator 12 und variabler Frequenz, einem Ganzzahldividierer 14, ei­ nem Phasenkomparator 16, einem Summierer 18, einer Phasen­ vorhersageeinrichtung 20 und einem Schleifen-Integrator/Fil­ ter 22. Der Oszillator 12 mit variabler Frequenz, der bei diesem Beispiel ein spannungsgesteuerter Oszillator (VCO) ist, wird durch ein Steuersignal 7 an einem Eingangsanschluß gesteuert, um ein gewünschtes Ausgangssignal 5 bei einer Frequenz F_OUT an einem Ausgangsanschluß 25 zu liefern. Unter Phasenregelbedingungen der PLL stellt das Steuersignal 7 die Ausgangsfrequenz F_OUT gleich einem rationalen Frequenzviel­ fachen eines angelegten Frequenzsignals 3, das die Frequenz F_REF aufweist, ein. Der rationale Frequenzmultiplikator ist gleich (N + ,f), wobei N eine ganze Zahl und ,f eine Bruch­ zahl ist.

Das Ausgangssignal 5, das an dem Ausgangsanschluß 25 des Frequenzsynthesizers 10 vorliegt, wird zu dem Ganzzahldi­ vidierer 14 gekoppelt. Der Dividierer 14 dividiert die Aus­ gangsfrequenz F_OUT (gleich (N + ,f) . F_REF) durch eine ganze Zahl N_DIV, um ein dividiertes Signal 9 zu erzeugen, das eine Frequenz F_DIV aufweist, die gleich (N + ,f) . F_REF/N_DIV ist, wenn die PLL verriegelt ist. Für eine gegebene Ausgangsfre­ quenz F_OUT bleibt dieses ganzzahlige Divisionsverhältnis N_DIV statisch, wodurch ein Phasen-Jitter, der erzeugt werden würde, wenn das Divisionsverhältnis von Zyklus zu Zyklus des Referenzsignals 3 dynamisch variiert werden würde, beseitigt wird. Das dividierte Signal 9 wird zu einem ersten Eingang D des Phasenkomparators 16 gekoppelt und phasenmäßig mit dem Referenzsignal 3 verglichen, das einen zweiten Eingang E des Phasenkomparators 16 angelegt ist. Da sich das dividierte Signal 9 und das Referenzsignal 3 frequenzmäßig unterschei­ den, ist ein zeitlich veränderliches Signal, das die Phasen­ differenz Θ(t) zwischen dem Referenzsignal 3 und dem divi­ dierten Signal 9 darstellt, an dem Ausgang des Phasenkompa­ rators 16 die Folge. Die Phasendifferenz Θ(t) umfaßt eine vorhersagbare Phasenkomponente Θp(t) und eine Fehlerkompo­ nente Θ_Fehler. Die vorhersagebare Phasenkomponente Θp(t) ist gleich Θ_REF(t) . (1 - (N + ,f)/N_DIV), wobei Θ_REF(t) = F_REF . t die zeitlich veränderliche Phase des angelegten Referenz­ signals 3 ist. Der Phasenfehler Θ_Fehler stellt die Phasenab­ weichung des Ausgangssignals 5 des VCOs von der vorhersagba­ ren Phase Θp(t) dar. Die Phasendifferenz Θ(t) wird an einen negativen Eingang A des Summierers 18 angelegt.

Eine Phasenvorhersageeinrichtung 20 erzeugt ein Vorhersage­ signal Θs(t) basierend auf der Phasenkomponente Θ_REF(t) des angelegten Referenzsignals 3, des Divisionsverhältnisses N_DIV, der ganzen Zahl N und des Bruchteils ,f. Das Vorhersa­ gesignal Θs(t) ahmt die vorhersagbare Phasenkomponente Θp(t) nach und wird an den positiven Eingang B des Summierers 18 angelegt. Eine Subtraktion der Phasendifferenz Θ(t) von dem Vorhersagesignal Θs(t) an dem Summierer 18 isoliert den Pha­ senfehler Θ_Fehler an dem Ausgang C des Summierers 18. Der Phasenfehler Θ_Fehler wird dann durch das Schleifen-Integra­ tor/Filter 22 verarbeitet, um das Steuersignal 7 zu erzeu­ gen, das verwendet wird, um die Frequenz des VCO 12 zu steuern. Die Wirkung der PLL minimiert den Phasenfehler Q_Fehler, um ein Ausgangssignal 5 zu liefern, das auf das an­ gelegte Referenzsignal 3 phasenmäßig verriegelt ist, und das eine Frequenz F_OUT gleich (N + ,f) . F_REF aufweist. Die Ausgangsfrequenz F_OUT wird durch das Einstellen der Werte des ganzzahligen Multiplikators N und des gebrochenen Multi­ plikators ,f und das Divisionsverhältnis N_DIV variiert. Eine Steuerung 15 liefert das Divisionsverhältnis N_DIV, die ganze Zahl N und den gebrochenen Teil ,f zu der Phasenvorhersage­ einrichtung 20 und lädt das Divisionsverhältnis N_DIV in den Dividierer 14.

Die funktionellen Elemente des Frequenzsynthesizers 10 kön­ nen unter Verwendung einer Vielzahl bekannter Schaltungsele­ mente implementiert sein. Beispielsweise wird bei einer ana­ logen Implementierung des Frequenzsynthesizers 10 das Aus­ gangssignal 5 von dem VCO 12 zu einem programmierbaren Fre­ quenzteiler 14 geliefert. Außer wenn die Frequenz F_OUT ein­ gestellt wird, bleibt das Divisionsverhältnis N_DIV des Divi­ dierers statisch. Der Phasenkomparator 16 ist unter Verwen­ dung eines Mischers mit einem Tiefpaßfilter (nicht gezeigt) implementiert, um Mischprodukte hoher Ordnung zu beseitigen. Durch die Auswahl des Divisionsverhältnisses N_DIV, um sich von dem ganzzahligen Teil N des rationalen Frequenzmultipli­ kators (N + ,f) zu unterscheiden, unterscheidet sich das di­ vidierte Signal 9 frequenzmäßig von der Referenzsignalfre­ quenz F_REF um zumindest (F_REF/N+1)Hz. Da dieser minimale Frequenzunterschied gleich F_REF . (1 - N/N_DIV) ist, kann N_DIV gewählt sein, um die Mischprodukte höherer Ordnung, die durch den Phasenkomparator 16 erzeugt werden, außerhalb der Bandbreite der PLL zu plazieren. Dies ermöglicht, daß die Mischprodukte durch das Integrator/Filter 22 gefiltert wer­ den, wodurch Störsignalpegel an dem Ausgang 25 des Frequenz­ synthesizers 10 reduziert werden. Alternativ kann der Pha­ senkomparator 16 unter Verwendung eines Exklusiv-ODER-Gat­ ters oder eines anderen bekannten Typs eines Phasenkompara­ tors 16 implementiert sein.

Ein Vorabstimmsignal 31 von einer Spannungsquelle 32 stimmt die Ausgangsfrequenz F_OUT des VCO 12 mit einer ausreichenden Genauigkeit grob ab, um sicherzustellen, daß die Frequenz F_DIV des dividierten Signals 9 entweder oberhalb oder unter­ halb der Frequenz F_REF des Referenzsignals 3 positioniert ist, wie es erforderlich ist, um die Polarität der Neigung des Vorhersagesignals Θs(t), das durch die Phasenvorhersage­ einrichtung 20 erzeugt wird, anzupassen. Die Phasenvorher­ sageeinrichtung 20 ist mittels eines Funktionsgenerators im­ plementiert, der durch die zeitlich veränderliche Phase Θ_REF(t) des Referenzsignals 3 synchronisiert ist, um das Vorhersagesignal Θs(t) zu liefern. Typischerweise sind der Summierer 18 und das Schleifen-Integrator/Filter 22 unter Verwendung von Operationsverstärkern implementiert.

Fig. 3 zeigt eine digitale Implementierung des Frequenzsyn­ thesizers, der gemäß einem zweiten bevorzugten Ausführungs­ beispiel der vorliegenden Erfindung aufgebaut ist. Mit Aus­ nahme des VCO 12, der ein analoges Vorabstimmsignal 31 emp­ fängt, und dem Steuersignal 7, um ein analoges Ausgangssi­ gnal 5 zu erzeugen, ist der Frequenzsynthesizer 30 digital implementiert. Das Vorabstimmsignal 31 von einem DAW (DAW = Digital/Analogwandler) oder einer anderen Spannungsquelle 32 stimmt die Frequenz F_OUT des VCO 12 grob ab, während das Steuersignal 7 die Frequenz des VCO fein abstimmt. Eine di­ gitale Abschätzung Θ_EST(m . T_REF) der sich zeitlich verändern­ den Phase Θ_OUT(t) des Ausgangssignals 5 wird unter Verwen­ dung eines Torgenerators 34 und eines Zählers 36 erzeugt. Der Torgenerator 34 bestimmt ein Zeitintervall td, während dem Zyklen des Ausgangssignals 5 gezählt werden. Das VCO- Ausgangssignal 5 wird an den Eingang des Zählers 36 und fer­ ner an den Dividierer 14 angelegt. Das dividierte Signal 9, oder der Anschlußzählwert 9, an dem Anschlußzählwertausgang des Dividierers 14 wird einem ersten Eingang 34a des Torge­ nerators 34 zugeführt, während das Referenzsignal 3 an den zweiten Eingang 34b des Torgenerators 34 angelegt wird. Ein Freigabesignal 37 wird von der Ankunftszeitdifferenz td zwi­ schen entsprechenden Amplitudenübergängen (beispielsweise den ansteigenden Flanken oder abfallenden Flanken) des An­ schlußzählwerts und dem Referenzsignal 3 an den Eingängen 34a, 34b des Torgenerators 34 erzeugt. Das Freigabesignal 37, das durch den Torgenerator 34 geliefert wird, wird dann an den Freigabeeingang des Zählers 36 angelegt, um ein Tor­ intervall td zu definieren, während dem Zyklen des VCO-Aus­ gangssignals 5 gezählt werden. Da das Referenzsignal 3 und der Anschlußzählwert 9 ungleiche Frequenzen besitzen, ist das Torintervall zeitlich veränderlich. Der Zähler 36 setzt sich selbst zurück, nachdem sein Inhalt durch ein Latch-Si­ gnal Dclk zwischengespeichert ist. In der US-4,519,091, die hiermit durch Bezugnahme aufgenommen ist, ist ein Verfahren zum Zwischenspeichern des augenblicklichen Inhalts eines Hochgeschwindigkeitszählers 36, ohne den Zählprozeß zu un­ terbrechen, beschrieben.

Wenn das Ausgangssignal 5 die programmierte Frequenz F_OUT aufweist (gleich N + ,f) . F_REF), beträgt die Anzahl von Zyklen des Ausgangssignals 5, die während jedes Torinter­ valls zu dem Zähler durchgeschaltet wird, (N + ,f) . F_REF . td. (N + ,f) ist der rationale Multiplikator der Frequenz F_REF des Referenzsignals 3 und umfaßt einen ganzzahligen Multiplikator N und einen gebrochenen Multiplikator ,f. Da die Phase Θ_REF(t) des Referenzsignals 3 innerhalb des Tor­ intervalls td um F_REF . td Zyklen fortschreitet, beträgt die Anzahl von Phasenzyklen, um die das Referenzsignal 3 in dem Intervall td fortschreitet:

ΔΘ_REF(m . T_REF) = Θ_REF(m . T_REF + td) - Θ_REF(m . T_REF)

wobei T_REF = 1/F_REF und m eine ganze Zahl ist, die die Zyk­ luszahl des Referenzsignals 3 mit einem Index versieht. Die Anzahl von Zyklen des Ausgangssignals 5, die laut Vorhersage während des Torintervalls td aufzutreten, beträgt:

ΔΘ_REF(m . T_REF) . (N + ,f).

Die gezählte Anzahl von Zyklen des Ausgangssignals 5 an dem Ausgang des Zählers 36 ist vorhersagbar, da sowohl Δ_REF(m . T_REF) als auch (N + ,f) bekannt sind. Diese Anzahl wird als ein vorhersagbarer Phasenterm Θp(m . T_REF) darge­ stellt. Dieser vorhersagbare Phasenterm

wobei die Abschneiden-Auf- Ganze-Zahl-Funktion anzeigen.

Die Abschneiden-Auf-Ganze-Zahl-Funktion, die durch den Zäh­ ler 36 durchgeführt wird, bewirkt, daß die tatsächliche An­ zahl von Zyklen des Ausgangssignals 5, die nicht ganzzahlig sein kann, auf einen ganzzahligen Zählwert abgerundet wird, der die Anzahl der abgeschlossenen Zyklen des Ausgangssi­ gnals darstellt. Dieses Abrunden durch den Zähler 36 erzeugt ein Quantisierungsrauschen qE an dem Ausgang des Zählers 36. Ein Phasenfehler Θ_Fehler(m . T_REF) aufgrund des Rauschens und weiterer Phasenabweichungen bezüglich der vorhergesagten Phase des Ausgangssignals 5 des VCO 12 liegt ebenfalls an dem Ausgang des Zählers 36 vor. Unter Berücksichtigung des Quantisierungsrauschens qE und des Phasenfehlers Θ_Fehler (m . T_REF) Stellt sich die digitale Abschätzung Θ_EST(m . T_REF) der Phase Θ_OUT(t) des Ausgangssignals 5 des VCOs an dem Aus­ gang des Zählers 36 wie folgt dar:

Der Quantisierungsfehler qE, der durch den Zähler 36 bei der digitalen Abschätzung Θ_EST(m . T_REF) eingeführt wird, wird durch das Erzeugen eines korrelierten Quantisierungsrauschen in einem erzeugten Vorhersagesignal Θs(m . T_REF), um den Ab­ rundungsfehler des Zählers zu beseitigen, wesentlich redu­ ziert. Ein korreliertes Quantisierungsrauschen qE wird in der Phasenvorhersageeinrichtung 39 durch das Abschneiden des Ausgangswerts derselben, des Vorhersagesignals Θs(m . T_REF), auf eine ganze Zahl erzeugt. Dieses Abschneiden in der Pha­ senvorhersageeinrichtung 39 ahmt das Abrunden nach, das in dem Zähler 36 stattfindet. Als ein Ergebnis des Abschneidens lautet das Vorhersagesignal Θs(m . T_REF) = Θp(m . T_REF). Durch Subtrahieren des Terms Θ_EST(m . T_REF) von Θs(m . T_REF) in den Summierer, der in diesem Fall ein bipolarer digitaler Addie­ rer 40 ist, werden der vorhersagbare Phasenterm Θp(m . T_REF) und der Quantisierungsfehlerterm qE beseitigt, was den Pha­ senfehlerterm Θ_Fehler(m . T_REF) an dem Ausgang 40C des Addie­ rers 40 beläßt.

Um sicherzustellen, daß das Quantisierungsrauschen qE bei allen Ausgangssignalfrequenzen F_OUT beseitigt wird, ein­ schließlich derjenigen Frequenzen, bei denen die Bruchzahl ,f Null ist, wird das ganzzahlige Divisionsverhältnis N_DIV ausgewählt, um sich von der ganzen Zahl N um einen vorbe­ stimmten ganzzahligen Wert zu unterscheiden. Beispielsweise wird das Divisionsverhältnis N_DIV auf N - 1 eingestellt. Somit ist sichergestellt, daß das Referenzsignal 3 und das divi­ dierte Signal 9 an den Eingängen 34a, 34b des Torgenerators 34 asynchron sind, selbst bei Ausgangssignalfrequenzen F_OUT, bei denen die Bruchzahl ,f Null ist, wodurch die Beseitigung des Quantisierungsrauschens beibehalten wird. Die Auswahl des Divisionsverhältnisses N_DIV auf diese Weise reduziert ferner Störsignale auf dem Ausgangssignal, die beim Fehlen der Verschiebung die Folge wären. Sogar für geringe Werte der Bruchzahl ,f ist die Frequenzdifferenz zwischen dem Re­ ferenzsignal 3 und dem Anschlußzählwert 9 größer als F_REF/(N - 1), wobei dieser Wert deutlich außerhalb der Band­ breite der PLL positioniert sein kann. Störsignale, die aus dieser Frequenzdifferenz erzeugt werden, werden ohne weite­ res durch das digitale Filter 42 der PLL gefiltert. Wenn beispielsweise F_REF = 10 MHz und die Ausgangsfrequenz F_OUT zwischen 500 MHz und 1000 MHz liegt, tritt das Störsignal mit der geringsten Frequenz bei 10 MHz/(50 - 1) ≈ 50,251 kHz auf. Eine PLL-Schleifenbandbreite von näherungsweise 5 kHz filtert die Störsignale an dem Ausgang 25 des Frequenzsyn­ thesizers 30 ausreichend.

Die digitale Abschätzung Θ_EST(m . T_REF) der zeitlich veränder­ lichen Phase Θ_OUT(t) des Ausgangssignals 5, das durch den Dividierer 14, den Torgenerator 34 und den Zähler 36 erhal­ ten wird, ist das Ergebnis einer Analog/Digital-Umwandlung und ist Nicht-Linearitäten, die bei Analog/Digital-Umwand­ lungsprozessen inhärent sind, unterworfen. Eine Linearisie­ rung wird unter Verwendung eines Zittergenerators 50 durch­ geführt, der zwischen dem Taktgenerator 38 und dem Latch- Eingang des Zählers 36 positioniert ist, um eine zufällige Zeitabweichung zu dem Latch-Signal Dclk des Zählers 36 hin­ zuzufügen. Die zufällige Zeitabweichung, die durch den Zit­ terblock 50 in dem Latch-Signal Dclk eingeführt wird, lie­ fert eine entsprechende zufällige Abweichung des zwischen­ gespeicherten (latched) Werts Θ_EST(m . T_REF) des Zählers 36, die ausreicht, um die Beziehung zwischen der analogen zeit­ lich veränderlichen Phase Θ_OUT(t) des VCO 12 und der digi­ talen Abschätzung Θ_EST(m . T_REF) zu linearisieren.

Fig. 4 zeigt eine Implementierung des Zittergenerators 50. Eine PRN-Sequenz, die durch einen PRN-Generator 49 erzeugt wird, wird an einen Codierer 52 angelegt. Der Codierer bil­ det jedes ganzzahlige Eingangssignal von dem PRN-Sequenz­ generator 49 auf einen entsprechenden logischen Wert ab, der äquivalent zu dem ganzzahligen Eingangssignal eine Anzahl von auf einen hohen Pegel gesetzten Bits aufweist. Die logi­ schen Werte von dem Codierer 52 werden einem Verzögerungslo­ gikblock 54 zugeführt, was durch den Verzögerungslogikblock Ausbreitungsverzögerungen entsprechend den logischen Werten von dem Codierer 52 einführt. Die zufällige Beschaffenheit der Logikwerte führt die zufälligen Zeitabweichungen in dem Referenzsignal 3 ein, um das einer Zitterbehandlung unter­ worfene Latch-Signal Dclk zu erzeugen. Die zufälligen Zeit­ abweichungen in dem einer Zitterbehandlung unterworfenen Latch-Signal Dclk führen Abweichungen in dem zwischengespei­ cherten Wert Θ_EST(m . T_REF) des Zählers 36, die äquivalent zu mehreren Zyklen des Ausgangssignals 5 sind, ein.

Alternativ ist der Zittergenerator 50 seriell (nicht ge­ zeigt) mit dem zweiten Eingang 34b des Torgenerators 34 ge­ koppelt und empfängt das Referenzsignal 3. Die serielle Ver­ bindung des Zittergenerators 50 addiert zufällige Zeitab­ weichungen, oder einen Jitter, zu dem Referenzsignal 3, das dann an den zweiten Eingang 34b angelegt wird. Dieser Jitter erzeugt eine zufällige Zeitabweichung für das Torintervall td, was eine entsprechende zufällige Abweichung des zwi­ schengespeicherten Werts Θ_EST(m . T_REF) des Zählers 36 ein­ führt, die ausreicht, um die Beziehung zwischen der analogen zeitlich veränderlichen Phase Θ_OUT(t) der digitalen Abschät­ zung Θ_EST(m . T_REF) für den VCO 12 zu linearisieren. Typi­ scherweise führen die zufälligen Zeitabweichungen des Torin­ tervalls td Abweichungen in dem zwischengespeicherten Wert Θ_EST(m . T_REF) des Zählers 36 ein, die äquivalent zu mehreren Zyklen des Ausgangssignals 5 sind.

Die Phasenvorhersageeinrichtung 39 umfaßt einen b-Bit-Akku­ mulator 27, dem ein Block 23 mit fester Verstärkung nachge­ schaltet ist. Der Akkumulator 27 wird mit der Referenzfre­ quenz F_REF oder mit einem ganzzahligen Teilvielfachen der­ selben getaktet. Das Ausgangssignal des Akkumulators 27 stellt mit einer Auflösung von 2^-b, wobei b die Kapazität des Akkumulators 27 in Bits ist, die Anzahl von Zyklen, ein­ schließlich von Bruchteilen der Zyklen, dar, um die laut Vorhersage die Phase des VCO 12, wenn derselbe bei der Ziel­ ausgangsfrequenz von (N + ,f) . F_REF betrieben wird, während des Torintervalls td fortschreitet. Das b-Bit-Wort an dem Ausgang des Akkumulators 27 wird zu dem Verstärkungsblock 23 geleitet. Der Verstärkungsblock 23 skaliert das b-Bit-Wort durch den rationalen Frequenzmultiplikator (N + ,f). Das (p + b)-Bit-Wort an dem Ausgang des Verstärkungsblock 23 wird auf eine ganze Zahl abgeschnitten, indem nur die p höchst­ wertigen Bits (MSB; MSB = Most Significant Bit) zu dem Ad­ dierer 40 geleitet werden. Die Anzahl von höchstwertigen Bits p ist größer oder gleich LOG₂(N_DIV), der Kapazität des Dividierers 14 in Bit. Das resultierende Vorhersagesignal Θs(m . T_REF) an dem Ausgang des Verstärkungsblocks 23 stellt die Anzahl von ganzzahligen Zyklen dar, um die laut Vorher­ sage die Phase des VCO 12, wenn derselbe bei der Zielfre­ quenz betrieben wird, während des Torintervalls td fort­ schreitet. Wenn F_OUT/N_DIV < F_REF, nimmt das Torintervall td linear von seinem maximalen Wert T_REF in N/(N - N_DIV + ,f) Zyklen des Referenzsignals 3 ab, wobei an diesem Punkt das Torintervall td auf seinen maximalen Zeitwert T_REF zurückge­ setzt wird. Dieser Zyklus wiederholt sich dann. Wenn bei t = 0 das Torintervall beispielsweise td = 0 ist, wird das m-te Torintervall td als

td(m . T_REF) = -(N + ,f - N_DIV)/N . m . T_REF) mod T_REF

Sekunden dargestellt, wobei mod die Modulusfunktion dar­ stellt. Wenn der Phasenfehler Θ_Fehler(m . T_REF) während eines Torintervalls td(m . T_REF) nicht enthalten ist, wird vorherge­ sagt, daß die Phase des Ausgangssignals 5 um td(m . T_REF) . F_REF . (N + ,f) Zyklen oder

((-(N + ,f - N_DIV)/N . m . T_REF) mod T_REF) . F_REF(N + ,f) = = ((-(N + ,f - N_DIV)/N . m) mod 1) . (N + ,f)

Zyklen fortschreitet. Dieses vorhergesagte Phasenfortschrei­ ten td(m . T_REF) . F_REF . (N + ,f) wird unter Verwendung eines uni-polaren Akkumulators 27 erzeugt, der (N - N_DIV + ,f)/N bei jeder Taktperiode T_REF von seinem vorherigen Ausgangssignal subtrahiert und dessen Skalenendwert 1 ist. Die b-Bits ha­ ben, sobald dieselben zu dem Verstärkungsblock 23 geleitet wurden und durch (N + ,f) skaliert sind, (p + b)-Bits zur Fol­ ge, die auf p Bits abgeschnitten werden, wodurch die Ab­ schneiden-Auf-Ganze-Zahl-Funktion, die durch den Zähler 36, der nur eine ganzzahlige Anzahl von vollständigen Ausgangs­ signalzyklen zählen kann, durchgeführt wird, nachgeahmt wird. Das resultierende p-Bit-Wort liefert das Vorhersage­ signal Θs(m . T_REF) gleich

was dem Addierer 40 zugeführt wird und mit der ganzzahligen Anzahl von Zyklen Θ_OUT(m . T_REF) des Ausgangssignals 5, die während des Torintervalls td(m . T_REF) durch den Zähler 36 ge­ zählt wird, verglichen wird.

Außer wenn ein Akkumulator-Unterlaufereignis (Bereichsunter­ schreitungsereignis) und ein Torintervall-Rücksetzereignis nicht während der gleichen Taktperiode T_REF auftreten, ent­ spricht das Ausgangssignal des Addierers 40, das die Diffe­ renz zwischen dem Vorhersagesignal es(m . T_REF) und den ge­ zählten Zyklen Θ_EST(m . T_REF) am Ende des Torintervalls td(m . T_REF) ist, dem Phasenfehler Θ_Fehler(m . T_REF), sofern ei­ ne Unterlaufkompensation für den Akkumulator 27 vorgesehen ist. Wenn ein Akkumulator-Unterlaufereignis und ein Torin­ tervall-Rücksetzereignis während der gleichen Taktperiode T_REF nicht auftreten, entspricht der Phasenfehler Θ_Feh­ _ler(m . T_REF) nicht der Phasenabweichung des Ausgangssignals 5 von der vorhersagbaren Phasenkomponente Θp(m . T_REF). Wenn beispielsweise angenommen sei, daß die Phase des Ausgangs­ signals 5 dem vorhergesagten Wert, der auf dem Akkumulator 27 für einen Zyklus gehalten wird, nacheilt, wird der Akku­ mulator 27 während einer bestimmten Taktperiode T_REF unter­ laufen und für diesen Abtastwert einen Skalenendwert ausge­ ben. Das Vorhersagesignal Θs(m . T_REF) weist an dem Ausgang der Phasenvorhersageeinrichtung 39 den Wert N für diesen Ab­ tastwert auf. Aufgrund der nacheilenden Phase des Ausgangs­ signals 5 wird das Torintervall td(m . T_REF) für diesen Ab­ tastwert in der Nähe seines minimalen Werts sein, wobei der Zähler 36 einen Ausgangssignalzyklus zählen wird. Folglich wird der Phasenfehler Θ_Fehler(m . T_REF) anzeigen, daß die Pha­ se Θ_OUT(t) des Ausgangssignals 5 den Vorhersagesignal Θs(m . T_REF) um N - 1 Zyklen voraus ist. Wenn die Phase des Aus­ gangssignals 5 der vorhergesagten Phase um einen VCO-Zyklus vorauseilt, ergibt in gleicher Weise die Taktperiode, wäh­ rend der das Torintervall td(m . T_REF) auf seinen maximalen Wert T_REF zurücksetzt, einen Phasenfehler Θ_Fehler(m . T_REF), der anzeigt, daß die Phase Θ_OUT(t) des Ausgangssignals 5 dem Vorhersagesignal Θs(m . T_REF) um N - 1 Zyklen nacheilt.

Ein Unterlaufkompensator 29 kompensiert den Phasenfehler Θ_Fehler(m . T_REF) für nicht zusammenfallende Unterlauf- und Torintervallrücksetz-Ereignisse. Eine Implementierung des Unterlaufkompensators 29 ist in Fig. 5 gezeigt. Der Unter­ laufkompensator 29 empfängt den Fehlerterm Θ_Fehler(m . T_REF) von dem Ausgang des Addierers 40. Der Fehlerterm wird dann an einem Komparator 45 mit einem Grenzwert LIM einer Begren­ zungseinrichtung 43 verglichen. Das 2-Bit-Ausgangssignal ei­ nes Signum-Funktionsblockes (SGN) 41 ist 1, wenn Θ_Feh­ _ler(m . T_REF) < LIM, ist -1, wenn Θ_Fehler(m . T_REF) ≦ LIM, und ist 0, wenn -LIM ≦ Θ_Fehler(m . T_REF) ≦ LIM. Das Ausgangssignal des Signum-Funktionsblock 41 wird an einen Multiplizierer 47 mit N multipliziert, um einen Unterlaufkorrekturterm Θ_CORR zu bilden. Der Unterlaufkorrekturterm Θ_CORR wird von dem Phasenfehler Θ_Fehler(m . T_REF) subtrahiert, um einen kompen­ sierten Phasenfehler Θ'_Fehler zu bilden, der zu einem Digi­ talfilter 42 geleitet wird. Der Wert von LIM ist ausgewählt, um zu sein, um einen maximalen Bereich für den kompen­ sierten Phasenfehler Θ'_Fehler zu liefern, wobei die Ab­ schneiden-Auf-Ganze-Zahl-Funktion anzeigt.

Der resultierende kompensierte Phasenfehler Θ'_Fehler stellt Phasenabweichungen zwischen dem VCO-Ausgangssignal 5 und dem Referenzsignal 3 dar. Dieser kompensierte Phasenfehler Θ'_Fehler wird dem Digitalfilter 42 zugeführt, das die Schleifendynamik des Frequenzsynthesizers 30 steuert. Die Bandbreite des Digitalfilters 42 kann durch die Steuerung 15 eingestellt werden. Um beispielsweise die Erfassungs- und Ausregel-Zeiten des Frequenzsynthesizers 30 zu verringern, wird die Bandbreite temporär erhöht. Sobald die PLL verrie­ gelt ist, kann die Bandbreite verringert werden, um das Rauschverhalten und die Störsignalfilterung zu optimieren. Das Ausgangssignal des Digitalfilters 42 liefert ein digi­ tales Eingangssignal 33 zu einem Digital/Analog-Wandler (DAW) 44, der das digitale Eingangssignal 33 in das analoge Steuersignal 7, das verwendet wird, um die Frequenz F_OUT des VCO 12 zu steuern, umwandelt. Das Digitalfilter kann eine optionale Zitterquelle aufweisen, um die niederwertigen Bits des DAW 44 einer Zufallsbehandlung zu unterziehen, um einen Quantisierungsfehler in dem Steuersignal 7, der durch den DAW bewirkt wird, zu beseitigen. Die Phasenregelschleife mi­ nimiert den Phasenfehler durch das Steuern der Frequenz F_OUT des Ausgangssignals 5, um gleich F_REF(N + ,f), dem rationalen Frequenzvielfachen des Referenzsignals 3, zu sein.

Alternativ erzeugt ein Frequenzsyntheseverfahren ein Aus­ gangssignal 5 mit einer Frequenz, die gleich einem rationa­ len Frequenzvielfachen (N +,f) des zugeführten Referenzsi­ gnals 3 ist. Das Frequenzsyntheseverfahren ist nicht auf Im­ plementierungen unter Verwendung der Frequenzsynthesevor­ richtung von Fig. 1 oder Fig. 3 begrenzt, und umfaßt eine Reihe von Schritten. Zuerst wird das Ausgangssignal fre­ quenzmäßig durch einen ganzzahligen Divisor dividiert. Da­ nach werden die Zyklen des Ausgangssignals während des Zeit­ intervalls td gezählt, das aus der Zeitdifferenz zwischen entsprechenden Amplitudenübergängen des frequenzmäßig divi­ dierten Ausgangssignals und des Referenzsignals bestimmt wird, um einen Fehlerterm und einen vorhersagbaren Term auf­ grund der bekannten Frequenzdifferenz zwischen dem Ausgangs­ signal und dem Referenzsignal zu erzeugen. Nachfolgend wird ein Vorhersagesignal erzeugt und mit der gezählten Anzahl von Zyklen verglichen, um den Fehlerterm zu isolieren. Der Fehlerterm wird nachfolgend gefiltert und verwendet, um die Frequenz des Ausgangssignals einzustellen, derart, daß sich die Frequenz des Ausgangssignals dem rationalen Frequenz­ vielfachen des Referenzsignals annähert, während der Fehler­ term minimiert wird. Das Frequenzsyntheseverfahren kann fer­ ner den Schritt des Linearisierens der Beziehung zwischen der gezählten Anzahl von Zyklen und dem Zeitintervall td zwischen entsprechenden Amplitudenübergängen des geteilten Ausgangssignals und des Referenzsignals 3 umfassen. Eine Implementierung des Schritts des Linearisierens umfaßt den Schritt des Addierens einer zufälligen Zeitabweichung zu dem Zeitintervall, während dem Zyklen des Ausgangssignals ge­ zählt werden.

Aus dem vorhergehenden ist es offensichtlich, daß die Fre­ quenzsynthese-Vorrichtung und das -Verfahren, die durch die vorliegende Erfindung geliefert werden, ein Ausgangssignal bei einem rationalen Frequenzvielfachen eines zugeführten Referenzsignals erzeugen, unter Verwendung ganzzahliger Fre­ quenzdivisoren, wodurch das Vorliegen von Störsignalen auf dem Ausgangssignal reduziert wird.

Claims (9)

1. Synthesizer (10) mit variabler Frequenz zum Erzeugen eines Ausgangssignals (5), dessen Frequenz durch einen rationalen Frequenzmultiplikator (N + ,f) auf ein ange­ legtes Referenzsignal bezogen ist, mit folgenden Merk­ malen:
einem Oszillator (12) mit variabler Frequenz mit einen Eingang, der ein Steuersignal (7) empfängt, und einem Ausgang, der das Ausgangssignal (5) liefert, das eine von dem Steuersignal (7) abhängige Frequenz aufweist;
einem Frequenzdividierer (14), der mit dem Ausgang des Oszillators (12) mit variabler Frequenz gekoppelt ist, der das Ausgangssignal (5) empfängt und die Frequenz des Ausgangssignals durch einen ganzzahligen Divisor (N_Div) dividiert, um ein dividiertes Signal (9) zu er­ zeugen;
einem Phasenkomparator (16), der mit dem Frequenzdivi­ dierer (14) gekoppelt ist, der das dividierte Signal (9) an einem ersten Eingang (D) empfängt und das Refe­ renzsignal (F_REF) an einem zweiten Eingang (E) empfängt und ein Phasendifferenzsignal (Θ(t)) mit einer vorher­ sagbaren Komponente (Θp(t)) und einer Fehlerkomponente (Θ_Fehler) erzeugt;
einem Signalgenerator (20), der das Referenzsignal (F_REF) empfängt und entsprechend dem Referenzsignal (F_REF), dem ganzzahligen Divisor (N_DIV) und dem ratio­ nalen Frequenzmultiplikator (N + ,f) ein die vorher­ sagbaren Komponente (Θp(t)) darstellendes Signal erzeugt;
einem Summierer (18) mit einem ersten Eingang (A), der mit dem Phasenkomparator gekoppelt ist und das Phasen­ differenzsignal empfängt, mit einem zweiten Eingang (B), der mit dem Signalgenerator gekoppelt ist und das die vorhersagbaren Komponente (Θp(t)) darstellende Si­ gnal empfängt, der die Differenz des die vorhersagbaren Komponente (Θp(t)) darstellenden Signals und der vor­ hersagbaren Komponente verwendet, um die Fehlerkom­ ponente (Θ_Fehler) an einem Ausgang zu liefern; und
einem Filter (22), das zwischen den Ausgang (C) des Summierers (18) und den Eingang des Oszillators (12) mit variabler Frequenz gekoppelt ist, das die Fehler­ komponente (Θ_Fehler) empfängt und die Fehlerkomponente (Θ_Fehler) verarbeitet, um das Steuersignal (7) zu er­ zeugen, wobei das Steuersignal (7) die Frequenz des Ausgangssignals (5) einstellt, um die Fehlerkomponente (Fehler) zu reduzieren.

2. Synthesizer (10) mit variabler Frequenz gemäß Anspruch 1, der ferner eine Steuerung (15) aufweist, die mit dem Frequenzdividierer (14) gekoppelt ist, die den ganzzah­ ligen Divisor (N_DIV) auswählt und mit dem Signalgenera­ tor (20) gekoppelt ist, und die den ganzzahligen Multi­ plikator (N + ,f) und den ganzzahligen Divisor (N_DIV) zu dem Signalgenerator (20) liefert.

3. Synthesizer (10) mit variabler Frequenz gemäß Anspruch 2, bei dem die Frequenz (F_OUT) des Ausgangssignals (5) durch das Einstellen des rationalen Frequenzmultiplika­ tors (N + ,f) und des ganzzahligen Divisors (N_DIV) aus­ gewählt wird.

4. Synthesizer (10) mit variabler Frequenz gemäß Anspruch 3, bei dem das Referenzsignal (F_REF) eine zeitlich ver­ änderliche Phase aufweist, und bei dem die vorhersagba­ re Komponente gleich der zeitlich veränderlichen Phase multipliziert mit 1 minus dem rationalen Frequenzmulti­ plikator geteilt durch den ganzzahligen Divisor (N_DIV) ist.

5. Synthesizer (30) mit variabler Frequenz zum Erzeugen eines Ausgangssignals (5), dessen Frequenz durch einen rationalen Frequenzmultiplikator (N + ,f) auf ein ange­ legtes Referenzsignal (3) bezogen ist, mit folgenden Merkmalen:
einem Oszillator (12) mit variabler Frequenz mit einem Eingang, der ein Steuersignal (7) empfängt, und einem Ausgang, der das Ausgangssignal (5) liefert, das eine von dem Steuersignal (7) abhängige Frequenz aufweist;
einem Frequenzdividierer (14), der mit dem Ausgang des Oszillators (12) mit variabler Frequenz gekoppelt ist, der das Ausgangssignal empfängt und die Frequenz des Ausgangssignals durch einen ganzzahligen Divisor (N_DIV) dividiert, um ein dividiertes Signal (9) zu erzeugen;
einem Torgenerator (34), der mit dem Ausgang des Fre­ quenzdividierers (14) gekoppelt ist, der das dividierte Signal (9) an einem ersten Eingang (34a) empfängt und der das Referenzsignal an einem zweiten Eingang (34b) empfängt, wobei der Torgenerator (34) auf die Zeitdif­ ferenz zwischen entsprechenden Amplitudenübergängen des dividierten Signals (9) und des Referenzsignals (3) an dem ersten und dem zweiten Eingang anspricht, um einen Puls an einem Ausgang des Torgenerators (34) entspre­ chend der Zeitdifferenz zu erzeugen;
einem Zähler (36), der mit dem Ausgang des Oszillators (12) mit variabler Frequenz gekoppelt ist, der das Aus­ gangssignal (5) empfängt, mit dem Ausgang des Torgene­ rators (34) gekoppelt ist und den Puls empfängt, wobei der Zähler (36) die Anzahl von Zyklen des Ausgangssi­ gnals (5) innerhalb der Dauer des Pulses zählt, um ei­ nen Zählwert an dem Ausgang des Zählers (36) zu lie­ fern, wobei der Zählwert eine vorhergesagte Anzahl von Zyklen des Ausgangssignals (5) und einen Fehlerterm be­ inhaltet;
einer Phasenvorhersageeinrichtung (39), die das Refe­ renzsignal (5), den rationalen Frequenzmultiplikator (N + ,f) und den ganzzahligen Divisor (N_DIV) empfängt und an ihrem Ausgang einen Ausgangswert erzeugt, der gleich der vorhergesagten Anzahl von Zyklen des Ausgangssi­ gnals (5) ist;
einem Addierer (40), der mit dem Ausgang des Zählers (36) und der Phasenvorhersageeinrichtung (39) gekoppelt ist, der den Zählwert und den Ausgangswert subtrahiert, um an dem Ausgang des Addierers (40) den Fehlerterm zu liefern;
einer Verarbeitungseinrichtung (29, 42), die mit dem Ausgang des Addierers (40) gekoppelt ist, die den Feh­ lerterm filtert; und
einem Digital/Analogwandler (44), der mit der Verarbei­ tungseinrichtung (29, 42) gekoppelt ist, der den digi­ tal verarbeiteten Fehlerterm empfängt und das Steuersi­ gnal (7) erzeugt, wobei das Steuersignal die Frequenz (F_OUT) des Ausgangssignals (5) einstellt, um den Feh­ lerterm zu minimieren.

6. Synthesizer (30) mit variabler Frequenz gemäß Anspruch 5, bei dem der rationale Multiplikator (N + ,f) die Summe eines ganzzahligen Werts (N) und eines gebroche­ nen Werts (,f) aufweist,
bei dem die Phasenvorhersageeinrichtung (39) einen Ak­ kumulator (27) und einen Verstärkungsblock (23) auf­ weist, wobei der Akkumulator (27) die Differenz zwi­ schen dem rationalen Multiplikator (N + ,f) und dem ganzzahligen Divisor (N_DIV), dividiert durch den ganz­ zahligen Wert, getaktet entsprechend dem Referenzsignal (3) bildet, wobei der Verstärkungsblock (23), der mit dem Akkumulator (27) und der Verarbeitungseinrichtung (29, 42) gekoppelt ist, den akkumulierten Wert durch den rationalen Multiplikator skaliert, und
bei der die Verarbeitungseinrichtung einen Unterlauf­ kompensator (29) für den Akkumulator und ein Filter (42) aufweist, wobei der Unterlaufkompensator (29) mit dem Ausgang des Addierers (40) und dem Filter (42) ge­ koppelt ist.

7. Frequenzsynthesizer (30) mit variabler Frequenz gemäß Anspruch 6, bei dem die Auflösung des Akkumulators (27) größer ist als die Auflösung des Zählers (36), und bei dem der Verstärkungsblock (23) den akkumulierten Wert auf die Auflösung des Zählers (36) abschneidet.

8. Synthesizer (30) mit variabler Frequenz gemäß Anspruch 5, der ferner einen Taktgenerator (38) und einen Zit­ tergenerator (50) aufweist, wobei der Taktgenerator (38) das Referenzsignal (3) empfängt und ein Taktsignal (CLOCK) aus dem Referenzsignal (3) erzeugt, wobei der Zittergenerator (50), der mit dem Taktgenerator (38) gekoppelt ist, das Taktsignal (CLOCK) empfängt und eine zufällige Zeitunsicherheit zu dem Taktsignal addiert, um ein Latch-Signal (Dclk) für den Zähler (36) zu er­ zeugen.

9. Synthesizer (30) mit variabler Frequenz gemäß Anspruch 5, der ferner einen Zittergenerator (50) aufweist, der mit dem zweiten Eingang (34b) des Torgenerators (34) gekoppelt ist und das Referenzsignal (3) empfängt, wo­ bei der Zittergenerator eine zufällige Zeitunsicherheit zu dem Referenzsignal (3) addiert, um eine entsprechen­ de zufällige Zeitunsicherheit zu der Dauer des Pulses, der an dem Ausgang des Torgenerators (34) erzeugt wird, zu liefern.