DE19745582A1

DE19745582A1 - Halbleitereinrichtung und zugehöriges Herstellungsverfahren

Info

Publication number: DE19745582A1
Application number: DE19745582A
Authority: DE
Inventors: Kaoru Motonami
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-05-08
Filing date: 1997-10-15
Publication date: 1998-11-12
Anticipated expiration: 2017-10-16
Also published as: DE19745582C2; TW353191B; US6162674A; JPH10308497A; KR19980086418A; KR100259688B1; US5962907A

Description

Die vorliegende Erfindung bezieht sich allgemein auf Halblei tereinrichtungen und besonders auf eine Halbleitereinrichtung, die eine Speichereinrichtung und eine Logikeinrichtung auf weist, welche zusammen auf einem einzelnen Chip gebildet sind. Die vorliegende Erfindung bezieht sich auch auf ein Herstel lungsverfahren einer derartigen Halbleitereinrichtung.

Es wird auf die Fig. 26 Bezug genommen; eine Logikeinrichtung und eine Speichereinrichtung werden herkömmlicherweise auf ge trennten Chips gebildet, die dann auf eine einzelne Platine ge setzt werden. Daher macht es das Bilden einer Speichereinrich tung und einer Logikeinrichtung auf getrennten Chips schwierig, Hochgeschwindigkeits-Charakteristika einzuhalten. Demgemäß wur de ein sogenanntes eRAM (embedded Random Access Memory, einge betteter Speicher mit wahlfreiem Zugriff), eine Einrichtung, die eine Speichereinrichtung und eine Logikeinrichtung auf weist, welche beide auf einem Chip gebildet sind, vorgeschla gen.

In einer derartigen eRAM-Einrichtung, ist das wesentliche Thema die Steigerung der Treiberfähigkeit eines Transistors für eine Logikeinrichtung. Die Treiberfähigkeit eines Transistors kann am effektivsten durch das Dünner-machen einer Gateoxidschicht eines Transistors gesteigert werden. Andererseits verursacht in einer Speichereinrichtung und im Besonderen in einer DRAM-Ein richtung eine dünnere Gateoxidschicht ein Problem, das spe zifisch für ein DRAM ist (d. h., sie arbeitet nicht, bis das Ni veau der Anstiegsspannung gesteigert wird, aufgrund der Hochleistungs-Versorgungsspannung). Daher gibt es eine Grenze im gleichzeitigen Dünner-machen der Gateoxidschicht beider Transistoren.

Dann können entsprechende Gateoxidschichten für eine Spei chereinrichtung und eine Logikeinrichtung getrennt gebildet werden. Ein mögliches herkömmliches Herstellungsverfahren des separaten Bildens von Gateoxidschichten wird nun beschrieben unter Bezugnahme auf die Zeichnungen.

Es wird auf die Fig. 28 Bezug genommen; ein Siliziumsubstrat 1 ist vorbereitet.

Im Falle einer Einrichtung, die eine DRAM-Einrichtung und eine Logikeinrichtung aufweist, die beide auf einem Chip gebildet werden, gibt es fünf Typen von Transistoren, die in Abschnitten A, B, C, D und E gebildet werden. Ein NMOS-Transistor eines Lo giktyps wird in A, ein PMOS-Transistor eines Logiktyps wird in B, ein DRAM-Zellen-Transistor wird in C, ein NMOS-Transistor eines DRAM-Feld-Typs wird in D und ein NMOS-Transistor eines DRAM-Feld-Typs wird in E gebildet. In Fig. 28 stellt Z einen Grenzabschnitt in einer eRAM-Einrichtung dar, d. h. einen Grenz abschnitt zwischen einer Speichereinrichtung und einer Logik einrichtung.

Es wird auf die Fig. 29 Bezug genommen; eine Isolieroxidschicht 2 wird in der Hauptoberfläche eines Siliziumsubstrats 1 unter Verwendung von LOCOS (Local Oxidation of Silicon, Lokale Oxida tion von Silizium) gebildet. Als nächstes wird eine Gateoxid schicht 3 nach dem Bilden einer Wanne (nicht gezeigt), wie be nötigt, gebildet.

Es wird auf die Fig. 30 Bezug genommen; ein Resistmuster 4 wird auf dem anderen Abschnitt als derjenige Abschnitt gebildet, der eine dünnere Gateoxidschicht bekommen soll (in anderen Worten, einem Abschnitt, der den Transistoren A und B des Logiktyps entspricht, die Treiberfähigkeit erfordern).

Es wird auf die Fig. 30 und 31 Bezug genommen; eine Gateoxid schicht 3 in den Abschnitten A und B wird unter Verwenden des Resistmusters 4 als eine Maske entfernt zum Freilegen der Ober fläche 11 eines Siliziumsubstrats. Das Resistmuster 4 wird dann entfernt.

Es wird auf die Fig. 32 Bezug genommen; die Oberfläche des Si liziumsubstrats 1 wird oxidiert und eine übliche Gateoxid schicht wird wieder gebildet. Zu diesem Zeitpunkt ist die Dicke der Gateoxidschicht 31 größer als diejenige der Gateoxidschicht 32. D.h., die Dicke der Gateoxidschicht 32 in Abschnitten für die Transistoren A und B ist von derjenigen der Gateoxidschicht 31 für die Transistoren C, D und E verschieden. Denn die Ga teoxidschicht 32 in Abschnitten für die Transistoren A und B, die Treiberfähigkeit erfordern, ist dünner als die Gateoxid schicht 31 für die Transistoren C, D und E.

Es wird auf die Fig. 33 Bezug genommen; eine Gateelektroden schicht 5 eines Transistors wird auf der gesamten Oberfläche des Siliziumsubstrats 1 gebildet.

Es wird auf die Fig. 34 Bezug genommen; eine Oxidschicht 6 wird auf der Gateelektrodenschicht 5 gebildet.

Es wird auf die Fig. 35 Bezug genommen; Resistmuster 131 und 132 werden in den Abschnitten gebildet, die Gateelektroden bil den sollen.

Es wird auf die Fig. 35 und 36 Bezug genommen; die Oxidschicht 6 wird unter Verwenden der Resistmuster 131 und 132 als Maske geätzt. Anschließend werden die Resistmuster 131 und 132 ent fernt.

Es wird auf die Fig. 36 Bezug genommen; die Gateelektrode 5 wird selektiv geätzt zum Bilden der Gateelektroden 511 und 811 unter Verwenden der resultierenden Muster 611 und 911 als Mas ke, die aus den Oxidschichten gebildet sind.

Es wird auf die Fig. 37 Bezug genommen; eine Zwischenschicht-Iso lierschicht 14 wird auf der gesamten Oberfläche des Silizi umsubstrats 1 gebildet. Das Bilden von Kontaktlöchern und Ver bindungsschichten 15 in der Zwischenschicht-Isolierschicht 14 vervollständigt ein eRAM.

Das Vorangegangene ist ein mögliches Verfahren zum getrennten Bilden von Gateoxidschichten. Dieses Verfahren hat jedoch einen folgenden Nachteil.

Es wird auf die Fig. 30 Bezug genommen; das Resistmuster 4 wird direkt auf der Gateoxidschicht 31 gebildet, und daher steht die Gateoxidschicht 31 mit verschiedenen Arten von Verunreinigungen (insbesondere Metall-Verunreinigungen) in Kontakt, die im Re sistmuster 4 enthalten sind. Als Folge können die Verunreini gungen in die Gateoxidschicht 31 eingebaut werden, wobei die Zuverlässigkeit der Gateoxidschicht 31 nachteilig beeinflußt wird.

Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung, die mindestens zwei Arten von MOS-Strukturen auf einem Halbleitersubstrat aufweist, und ein Her stellungsverfahren einer derartigen Halbleitereinrichtung anzu geben.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach Anspruch 1 bzw. ein Herstellungsverfahren nach Anspruch 10.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Es wird eine eRAM-Einrichtung angegeben, die eine Speicherein richtung und eine Logikeinrichtung aufweist, die beide auf ei nem einzelnen Chip gebildet sind.

Es wird eine eRAM-Einrichtung angegeben, in der die Treiberfä higkeit eines Transistors für eine Logikeinrichtung verbessert ist.

Es wird eine eRAM-Einrichtung angegeben mit einer erhöhten Zu verlässigkeit für eine Gateoxidschicht.

Gemäß eines ersten Aspektes der Erfindung wird eine Halblei tereinrichtung angegeben mit einem Halbleitersubstrat, auf dem erste und zweite Elementbereiche räumlich entfernt voneinander gebildet sind. Ein Isolierbereich zum Trennen der ersten und zweiten Elementbereiche ist auf dem Halbleitersubstrat vorgese hen. Eine erste MOS-Struktur, die eine erste Gateelektrode und eine erste Gateisolierschicht aufweist, ist auf dem ersten Ele mentbereich vorgesehen. Eine zweite MOS-Struktur, die eine zweite Gateelektrode und eine zweite Gateisolierschicht auf weist, ist auf dem zweiten Elementbereich vorgesehen. Eine lei tende Schicht ist auf dem Isolierbereich vorgesehen.

In einer Halbleitereinrichtung gemäß eines zweiten Aspekts der Erfindung ist die Dicke der ersten Gateisolierschicht verschie den von derjenigen der zweiten Gateisolierschicht.

In einer Halbleitereinrichtung gemäß eines dritten Aspektes der Erfindung weist der erste Elementbereich einen Speichereinrich tungsbereich auf und der zweite Elementbereich weist einen Lo gikeinrichtungsbereich auf.

In einer Halbleitereinrichtung gemäß eines vierten Aspekts der Erfindung ist die leitende Schicht zum Umgeben des Speicherein richtungsbereiches vorgesehen.

In einer Halbleitereinrichtung gemäß eines fünften Aspekts der Erfindung weist die leitende Schicht eine erste leitende Schicht, die aus derselben Komponente wie die erste Gateelek trode gebildet ist, und eine zweite leitende Schicht, die aus derselben Komponente wie die zweite Gateelektrode gebildet ist, auf, und die zweite leitende Schicht überlappt teilweise die erste leitende Schicht.

In einer Halbleitereinrichtung gemäß eines sechsten Aspektes der Erfindung ist der Isolierbereich aus einer SiO₂-Schicht ge bildet.

In einer Halbleitereinrichtung gemäß eines siebten Aspektes der Erfindung weist die erste leitende Schicht eine erste Isolier schicht auf, die auf der ersten leitenden Schicht vorgesehen ist und dieselbe Breite hat wie die erste leitende Schicht, und die zweite leitende Schicht weist eine zweite Isolierschicht auf, die auf der zweiten Isolierschicht gebildet ist und die selbe Breite wie die zweite leitende Schicht hat.

In einer Halbleitereinrichtung gemäß eines achten Aspektes der Erfindung überlappt der Abschnitt der zweiten leitenden Schicht die erste leitende Schicht mit einer Antioxidationsschicht da zwischen eingefügt.

In einer Halbleitereinrichtung gemäß eines neunten Aspektes der Erfindung ist ein Seitenwandabstandshalter auf der Seitenwand der zweiten leitenden Schicht vorgesehen.

In einem Herstellungsverfahren einer Halbleitereinrichtung ge mäß eines zehnten Aspektes der Erfindung wird zuerst ein Iso lierbereich zum Trennen der ersten und zweiten Elementbereiche auf einem Halbleitersubstrat gebildet (erster Schritt). Eine erste Gateisolierschicht wird auf den ersten und zweiten Ele mentbereichen gebildet (zweiter Schritt). Eine leitende Schicht wird auf der gesamten Oberfläche des Halbleitersubstrats gebil det und eine Antioxidationsschicht wird auf der leitenden Schicht gebildet (dritter Schritt). Die leitende Schicht und die Antioxidationsschicht werden selektiv geätzt zum Bemustern, wobei auf dem ersten Elementbereich eine erste Vorläuferschicht (welche später eine erste Gateelektrode auf einer ersten MOS-Struktur werden soll) gebildet wird, die eine erste leitende Schicht und eine Antioxidationsschicht aufweist und deren Ende auf dem Isolierbereich aufliegt, und gleichzeitig eine Oberflä che des zweiten Elementbereiches freigelegt wird (vierter Schritt). Eine zweite Gateisolierschicht wird durch Oxidation der freigelegten Oberfläche des zweiten Elementbereiches gebil det (fünfter Schritt). Eine zweite Vorläuferschicht, die später eine zweite Gateelektrode einer zweiten MOS-Struktur sein wird, wird auf dem zweiten Elementbereich derart gebildet, daß ihr Ende auf dem Ende der ersten Vorläuferschicht, die auf der trennenden Isolierschicht gebildet ist, aufliegt (sechster Schritt). Die ersten und zweiten Vorläuferschichten werden der art bemustert, daß die erste Gateelektrode der ersten MOS-Struktur auf dem ersten Elementbereich belassen wird, die zwei te Gateelektrode der zweiten MOS-Struktur auf dem zweiten Ele mentbereich und die leitende Schicht der überlappenden Enden der ersten und zweiten Vorläuferschichten auf dem Isolierbe reich (siebter Schritt).

In einem Herstellungsverfahren einer Halbleitereinrichtung ge mäß eines elften Aspektes der Erfindung wird eine erste Iso lierschicht auf der leitenden Schicht vor dem Bilden der Anti oxidationsschicht auf der leitenden Schicht gebildet.

In einem Herstellungsverfahren einer Halbleitereinrichtung ge mäß eines zwölften Aspektes der Erfindung weist die zweite Vor läuferschicht die zweite leitende Schicht und eine zweite Iso lierschicht auf, die auf der zweiten leitenden Schicht vorgese hen ist.

In einem Herstellungsverfahren einer Halbleitereinrichtung ge mäß eines dreizehnten Aspektes der Erfindung wird nach dem sechsten Schritt ein Seitenwandabstandshalter auf der Seiten wand des Endes der zweiten Vorläuferschicht vor dem siebten Schritt gebildet.

In einem Herstellungsverfahren einer Halbleitereinrichtung ge mäß eines vierzehnten Aspektes der Erfindung weisen die ersten und die zweiten Elementbereiche einen Speichereinrichtungsbe reich bzw. einen Logikeinrichtungsbereich auf, und die leitende Schicht ist zum Umgeben des Speichereinrichtungsbereiches gebil det.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen der Erfin dung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Querschnittsansicht, die ein eRAM gemäß einer Ausführungsform 1 zeigt;

Fig. 2 eine Draufsicht des in Fig. 1 gezeigten eRAM;

Fig. 3 eine allgemeine Ansicht eines Chips mit dem eRAM gemäß der Ausführungsform 1;

Fig. 4-14 Querschnittsansichten, die den ersten bis elften Schritt eines Verfahrens zum Herstellung einer Halbleitereinrichtung gemäß der Ausführungsform 1 zeigen;

Fig. 15-19 Draufsichten einer in den Fig. 8 bis 12 gezeigten Halbleitereinrichtung;

Fig. 20-22 Querschnittsansichten des ersten bis dritten Schritts zum zusätzlichen Zeigen des Effekts der vorliegenden Erfindung;

Fig. 23-25 Querschnittsansichten, die den ersten bis dritten Schritt eines Herstellungsverfahrens einer Halbleitereinrichtung gemäß einer Ausführungsform 2 zeigen;

Fig. 26 eine graphische Veranschaulichung einer eRAM-Einrichtung;

Fig. 27 eine graphische Veranschaulichung einer eRAM-Einrichtung;

Fig. 28-37 Querschnittsansichten, die den ersten bis zehnten Schritt eines Herstellungsverfahrens einer eRAM-Einrichtung zeigen, das mit einer herkömmlichen Technik möglich ist.

Ausführungsform 1

Fig. 1 ist eine Querschnittsansicht einer Halbleitereinrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung. Fig. 2 ist eine Draufsicht einer Halbleitereinrichtung gemäß der Aus führungsform 1 (Fig. 1 ist eine Querschnittsansicht entlang der Linie I-I in Fig. 2). Fig. 3 ist eine Draufsicht eines Chips mit einer Halbleitereinrichtung gemäß der Ausführungsform 1 (Fig. 2 ist eine Draufsicht des P-Bereiches in Fig. 3).

Es wird auf die Fig. 1 bis 3 Bezug genommen; eine eRAM-Ein richtung gemäß der Ausführungsform 1 weist einen NMOS-Tran sistor A eines Logik-Typs, einen PMOS-Transistor B eines Logik-Typs, einen DRAM-Zellen-Transistor C, einen NMOS-Tran sistor D eines DRAM-Feldtyps und einen PMOS-Transistor E eines DRAM-Feldtyps auf, die auf einem Siliziumsubstrat 1 ge bildet sind. Ein Grenzabschnitt Z in der eRAM-Einrichtung, d. h. ein Grenzabschnitt zwischen einer Speichereinrichtung und einer Logikeinrichtung ist auf dem Siliziumsubstrat 1 vorgesehen. Ei ne schwebende (nicht auf festes Potential gelegte) leitende Schicht 50 ist auf einer Isolieroxidschicht 51 vorgesehen, wel che auf dem Grenzabschnitt Z vorgesehen ist. Die schwebende leitende Schicht 50 ist vorgesehen, um Speichereinrichtungs bereiche (C, D und E) zu umgeben. Die schwebende leitende Schicht 50 weist eine erste leitende Schicht 115, die aus der selben Komponente wie eine Gateelektrode 511 gebildet ist, und eine zweite leitende Schicht 118 auf, die aus derselben Kompo nente gebildet ist, wie eine Gateelektrode 811. Die zweite lei tende Schicht 118 ist so vorgesehen, daß sie die erste leitende Schicht 115 teilweise überlappt. Eine erste Isolierschicht 116, die dieselbe Breite wie die erste leitende Schicht 115 besitzt, ist auf der ersten leitenden Schicht 115 gebildet. Eine zweite Isolierschicht 119, die dieselbe Breite wie die zweite leitende Schicht 118 besitzt, ist auf der zweiten leitenden Schicht 118 vorgesehen. Eine Antioxidationsschicht 711 ist zwischen dem Ab schnitt der zweiten leitenden Schicht 118 und der ersten Iso lierschicht 116 eingefügt.

Ein Herstellungsverfahren eines in Fig. 1 gezeigten eRAM wird nun beschrieben.

Es wird auf die Fig. 4 Bezug genommen; das Siliziumsubstrat 1 ist vorbereitet. Es wird auf die Fig. 5 Bezug genommen; eine Isolieroxidschicht 2 wird in der Hauptoberfläche vom Silizium substrat 1 mittels eines LOCOS-Verfahrens gebildet. Dann wird eine Wanne (nicht gezeigt), wie benötigt, gebildet.

Es wird auf die Fig. 6 Bezug genommen; eine Gateoxidschicht 3 wird auf dem Siliziumsubstrat 1 gebildet. Eine Gateoxidschicht 5 aus polykristallinem Silizium oder dergleichen für Transisto ren wird auf der Gateoxidschicht 3 gebildet. Eine Oxidschicht 6 wird auf der Gateelektrodenschicht 5 mittels eines Niedrig-Druck-CVD (Chemical Vapor Deposition, Chemische Dampfphasenab scheidung) gebildet. Eine Antioxidationsschicht 7, wie z. B. eine Nitridschicht und eine Nitridoxidschicht, wird auf der Oxidschicht 6 gebildet. Der Zweck des Bildens der Antioxida tionsschicht 7 wird später beschrieben werden.

Als nächstes wird ein Resistmuster 4 auf einem anderen Ab schnitt als dem Abschnitt, der eine dünnere Gateoxidschicht ha ben soll (d. h. nicht auf dem Abschnitt gebildet, der den Tran sistoren A und B, die Treiberfähigkeiten erfordern, entspricht) gebildet.

Es wird auf die Fig. 6 und 7 Bezug genommen; die Gateelektro denschicht 5, die Oxidschicht 6 und die Antioxidationsschicht 7 werden unter Verwenden des Resistmusters 4 als Maske bemustert. Als eine Folge werden die Gateoxidschicht 31, die Gateelektro denschicht 51, die Oxidschicht 61 und die Antioxidationsschicht 71 gebildet, und die Oberfläche 11 des Siliziumsubstrats 1 wird freigelegt. Zu diesem Zeitpunkt wird die Endoberfläche 41 der Gateelektrodenschicht 51, die Oxidschicht 61 und die Antioxida tionsschicht 71 gebildet. Es wird auf die Fig. 7, 8 und 15 Be zug genommen; das Resistmuster 4 wird entfernt.

Es wird auf die Fig. 9 und 16 Bezug genommen; eine übliche Ga teoxidschicht 32 wird wieder durch thermische Oxidation gebil det. Die Gateoxidschichten 31 und 51 werden durch diese thermi sche Oxidation nicht berührt, da sie durch die Antioxidations schicht 71 und die Oxidschicht 61 geschützt sind. Danach folgt das Bilden einer Gateelektrodenschicht 8 und einer Oxidschicht 9 für Transistoren, die in den Abschnitten A und B gebildet werden, auf der gesamten Oberfläche des Siliziumsubstrats 1. Es wird darauf hingewiesen, daß die oben erwähnte Gateoxidschicht 32 dünner gemacht ist als die Gateoxidschicht 31. Die Qualität und die Dicke der Gateelektrodenschicht 8 und der Oxidschicht 9 kann verschieden sein von derjenigen der Gateelektrodenschicht 50 und der Oxidschicht 61.

Es wird auf die Fig. 10 und 17 Bezug genommen; ein Resistmuster 10 mit einer Öffnung, die Abschnitte der Gateelektrodenschicht 8 und der Oxidschicht 9 freilegt, welche im Abschnitt für eine Speichereinrichtung gebildet sind, wird gebildet.

Es wird auf die Fig. 10, 11 und 18 Bezug genommen; die Ga teelektrodenschicht 8 und die Oxidschicht 9 werden selektiv un ter Verwenden des Resistmusters 10 als Maske entfernt. Dies er möglicht es, eine Gateelektrodenschicht 81 und eine Oxidschicht 91 zu bilden. Die Enden der Gateelektrode 81 und der Oxid schicht 91 liegen auf der Gateelektrodenschicht 51 und der Oxidschicht 61 auf, wobei ein Aufliegeabschnitt 11 resultiert. Des weiteren werden die Endoberfläche 101 der Gateelektroden schicht 81 und der Oxidschicht 91 freigelegt. Zusätzlich wird ein Abschnitt 711 der Antioxidationsschicht belassen.

Es wird darauf hingewiesen, daß die Antioxidationsschicht 71 von der Oxidschicht 61 entfernt oder auf ihr belassen werden kann, abhängig von der oben beschriebenen Ätzbedingung. Die Fig. 11 zeigt eine Ansicht, in der die Antioxidationsschicht 71 vollständig von der Oberfläche der Oxidschicht 61 entfernt ist.

Es wird auf die Fig. 12 und 19 Bezug genommen; Resistmuster 131 und 132 werden in den Abschnitten gebildet, in denen die Ga teelektroden gebildet werden sollen. Zur gleichen Zeit wird ein Resistmuster 12 mit Endoberflächen 121 und 122 über dem Auflie geabschnitt 11 gebildet.

Es wird auf die Fig. 12, 13 und 19 Bezug genommen; die Oxid schichten 61 und 91 werden selektiv durch anisotropes Ätzen un ter Verwenden der Resistmuster 12, 131 und 132 als Masken ent fernt. Anschließend werden die Resistmuster 12, 131 und 132 entfernt. Als nächstes werden die Gateelektroden 511 und 811 durch selektives Ätzen der Gateelektrodenschichten 81 und 51 unter Verwenden der resultierenden Muster der Oxidschichten als Maske gebildet. Zu diesem Zeitpunkt wird ein Aufliegeabschnitt 111, der eine obere Oxidschicht 119, eine obere Elektrode 118, eine untere Oxidschicht 116, eine obere Elektrode 115 und eine Antioxidationsschicht 711 aufweist, gleichzeitig gebildet.

Es wird darauf hingewiesen, daß die Oxidschichten 61 und 91 und auch die Gateelektrodenschichten 51 und 81 nicht gleichzeitig unter Verwenden der Resistmuster 131 und 132 aus folgendem Grund geätzt werden. D.h., die Dicke der Gateoxidschicht 31 ist von derjenigen der Gateoxidschicht 32 verschieden, und daher führt der Ätzprozeß unter Verwenden der Oxidschicht als eine Maske zu einem größeren Prozeß-Spielraum, wenn das Selektivi tätsverhältnis der Gateelektrodenschichten 51 und 81 zu den Ga teoxidschichten 31 und 32 berücksichtigt wird.

Anschließend wird der Bildungsprozeß für ein herkömmliches Source/Drain ausgeführt.

Es wird auf die Fig. 14 Bezug genommen; das Bilden einer Zwi schenschicht-Isolierschicht 14 auf dem Siliziumsubstrat 1 und dann von Kontaktlöchern und Verbindungsschichten 15 führt zu einem eRAM.

Der Grund für das Bilden des Aufliegeabschnittes 11, wie in Fig. 11 gezeigt, wird nun beschrieben.

Die Fig. 10 wird mit Fig. 20 verglichen; das Bilden des Re sistmusters 20 unter Verhindern des Bildens eines Aufliegeab schnittes ermöglicht es, daß ein Oxidschichtrest 911 und ein Gateelektrodenrest 811 als Reste gebildet werden, wie in Fig. 21 gezeigt. Es wird auf die Fig. 21 und 22 Bezug genommen; ein Oxidschichtrest 912 und ein Gateelektrodenrest 812 bleiben so gar nach dem Bilden der Gateelektroden 511 und 811. Dann werden diese Reste zu Teilchen oder dergleichen, die die Arbeitsweise einer Halbleitereinrichtung nachteilig beeinflussen. Daher muß der Aufliegeabschnitt 11, wie in Fig. 11 gezeigt, vorgesehen werden, um das Bilden derartiger Reste 812 und 912 zu verhin dern.

Ausführungsform 2

Es wird auf die Fig. 13 Bezug genommen; in der Ausführungsform 1 haben die obere Oxidschicht 119 und die untere Elektrode 118 ihre entsprechenden Endoberflächen 101 und 102 im Aufliegeab schnitt 111. Da sie durch anisotropes Ätzen gebildet sind, ha ben diese Endoberflächen 101 und 102 Oberflächen senkrecht zur Halbleiteroberfläche, was Stufen verursacht. Die Stufen verur sachen Ätzreste in einem nachfolgenden Schritt des Bildens ei ner Datenleitung für eine Speichereinrichtung, insbesondere für eine DRAM-Einrichtung. Die Ausführungsform 2 stellt ein Verfah ren zum Vermeiden dieses Problems zur Verfügung. Nachdem die Vorgänge, die in der Fig. 1 gezeigt sind, in der Ausführungsform 1 vervollständigt sind, wird, wie in der Fig. 23 gezeigt, eine Oxidschicht 16 auf der gesamten Oberfläche des Silizium substrats 1 gebildet.

Es wird auf die Fig. 23 und 24 Bezug genommen; die Oxidschicht 16 wird zurückgeätzt zum Bilden der Rahmen 161 und 162. Danach führt ein Vorgang, wie in Fig. 12 gezeigt, zu einer in der Fig. 25 gezeigten Halbleitereinrichtung. Anschließend vervollstän digt ein Vorgang, wie in der Fig. 14 gezeigt, ein eRAM. Gemäß der vorliegenden Ausführungsform, verringern die Rahmen 161 und 162 Stufen, so daß kein Ätzrest erzeugt wird.

Ausführungsform 3

Es wird auf die Fig. 13 Bezug genommen; in der Ausführungsform 1 sind die Oxidschichten 611 und 911 auf den Gateelektroden 511 und 811 gebildet. Jedoch können die Schritte voranschreiten oh ne das Bilden der Oxidschichten 611 und 911. In diesem Fall wird der Schritt des Bildens der Oxidschicht 6, wie in Fig. 6 gezeigt, weggelassen. Danach führt das Ausführen derselben Vor gänge wie diejenigen für die Ausführungsform 1 zu einem eRAM ohne die Oxidschichten 611 und 911.

Ausführungsform 4

Es wird auf die Fig. 13 Bezug genommen; in der Ausführungsform 1 sind die Gateelektroden 511 und 811 aus polykristallinem Si lizium gebildet. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt und es kann eine Polyzid- oder Salizid- (engl. Salicide, Self-Aligned Silicide; Selbst-ausrichtendes Silizid) Struktur vorliegen.

Ausführungsform 5

Es wird auf die Fig. 23 Bezug genommen; in der Ausführungsform 2 ist die Oxidschicht 16 auf der gesamten Oberfläche des Sili ziumsubstrats 1 gebildet. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt und andere Schichten mit Isoliereigen schaften wie eine Nitridschicht und eine Nitridoxidschicht kön nen gebildet werden.

In einer Halbleitereinrichtung gemäß des ersten Aspektes der Erfindung wird eine leitende Schicht auf einem Isolierbereich vorgesehen. Eine derartige Halbleitereinrichtung kann effektiv hergestellt werden mit einem Verfahren zum Bereitstellen erhöh ter Zuverlässigkeit für eine Gateoxidschicht.

In einer Halbleitereinrichtung gemäß des zweiten Aspekts der Erfindung ist die Dicke einer ersten Gateisolierschicht ver schieden von derjenigen einer zweiten Gateisolierschicht und daher kann eine Gateoxidschicht im Abschnitt für einen Transi stor eines Logiktyps, der Treiber-Fähigkeiten erfordert, dünner gebildet werden und eine Gateoxidschicht für einen Transistor eines Typs für eine Speichereinrichtung dicker.

In einer Halbleitereinrichtung gemäß des dritten Aspekts der Erfindung weisen erste und zweite Elementbereiche einen Spei chereinrichtungsbereich bzw. einen Logikeinrichtungsbereich auf, wodurch eine Einrichtung resultiert, die eine Speicherein richtung und eine Logikeinrichtung hat, die zusammen auf einen einzelnen Chip gebildet sind.

In einer Halbleitereinrichtung gemäß des vierten Aspekts der Erfindung ist eine schwebende leitende Schicht vorgesehen zum Umgeben des Speichereinrichtungsbereiches. Eine derartige Halb leitereinrichtung kann hergestellt werden unter Verwenden eines Verfahrens, das fähig ist, die Zuverlässigkeit einer Gateoxid schicht zu erhöhen.

In einer Halbleitereinrichtung gemäß eines fünften Aspekts der Erfindung ist eine zweite leitende Schicht derart vorgesehen, daß ein Abschnitt der zweiten leitenden Schicht eine erste lei tende Schicht überlappt, wobei das Bilden von Teilchen vermie den wird, die eine Verunreinigung für eine Halbleitereinrich tung in den nachfolgenden Schritten der Herstellung verursa chen.

In einer Halbleitereinrichtung gemäß des sechsten Aspekts der Erfindung kann ein allgemeines LOCOS-Verfahren genutzt werden beim Bilden eines Isolierbereiches aus einer SiO₂-Schicht.

In einer Halbleitereinrichtung gemäß des siebten Aspekts der Erfindung weisen die ersten und zweiten leitenden Schichten entsprechend erste und zweite Isolierschichten auf und daher kann eine derartige Halbleitereinrichtung gebildet werden unter Verwenden eines Verfahrens, das den Prozeß-Spielraum erhöht.

In einer Halbleitereinrichtung gemäß des achten Aspektes der Erfindung überlappt ein Abschnitt der zweiten leitenden Schicht die erste leitende Schicht mit einer dazwischen eingefügten An tioxidationsschicht, und daher kann eine derartige Halblei tereinrichtung gebildet werden unter Verwenden eines Verfahrens zum Bereitstellen eines Transistors eines Speichertyps mit er höhter Zuverlässigkeit.

In einer Halbleitereinrichtung gemäß des neunten Aspektes der Erfindung ist eine Seitenwand der zweiten leitenden Schicht mit einem Seitenwand-Abstandshalter versehen, so daß ein Problem im Zusammenhang mit Ätzresten vermieden werden kann, was zu einer Halbleitereinrichtung führt mit erhöhter Zuverlässigkeit.

In einem Herstellungsverfahren einer Halbleitereinrichtung ge mäß des zehnten Aspekts der Erfindung wird ein Resistmuster nicht direkt auf einer Gateoxidschicht für einen Speichertran sistor gebildet, und daher wird eine erhöhte Zuverlässigkeit für die Gateoxidschicht erreicht.

In einem Herstellungsverfahren einer Halbleitereinrichtung ge mäß des elften Aspekts der vorliegenden Erfindung wird eine er ste Isolierschicht auf einer leitenden Schicht vor dem Bilden einer Antioxidationsschicht auf der leitenden Schicht gebildet, so daß eine Gateelektrodenschicht geätzt werden kann unter Ver wenden der ersten Isolierschicht als eine Maske. Als Folge wird der Prozeß-Spielraum erhöht.

In einem Herstellungsverfahren einer Halbleitereinrichtung ge mäß des zwölften Aspektes der Erfindung, kann die Gateelektro denschicht geätzt werden unter Verwenden einer zweiten Isolier schicht als eine Maske und daher wird der Prozeß-Spielraum er höht.

In einem Herstellungsverfahren einer Halbleitereinrichtung ge mäß des dreizehnten Aspekts der Erfindung wird ein Seiten wandabstandshalter auf einer Seitenwand des Endes einer Vorläu fer-Schicht für eine zweite MOS-Struktur gebildet, wobei Stufen und ein Problem vermieden werden, das mit Ätzresten verbunden ist.

In einem Herstellungsverfahren einer Halbleitereinrichtung ge mäß des vierzehnten Aspektes der Erfindung weisen erste und zweite Elementbereiche entsprechend Speichereinrichtungs- und Logikeinrichtungs-Bereiche auf, und eine schwebende leitende Schicht wird gebildet zum Umgeben des Speichereinrichtungsbe reiches, wobei ein eRAM resultiert mit erhöhter Zuverlässig keit, das eine Speichereinrichtung und eine Logikeinrichtung, die zusammen gebildet sind, besitzt.

Obwohl die vorliegende Erfindung im Detail beschrieben und illustriert wurde, ist es selbstverständlich, daß dasselbe nur zum Zwecke der Illustration und des Beispiels dient und keine Limitierung darstellt.

Claims

1. Halbleitereinrichtung mit
einem Halbleitersubstrat (1);
einem ersten Elementbereich (C, D, E) und einem zweiten Elementbereich (A, B), die auf dem Halbleitersubstrat räumlich entfernt voneinander gebildet sind;
einem Isolierbereich (Z), der auf dem Halbleitersubstrat (1) vorgesehen ist und den ersten Elementbereich (C, D, E) von dem zweiten Elementbereich (A, B) trennt;
einer ersten MOS-Struktur, die auf dem ersten Elementbe reich vorgesehen ist und eine erste Gateelektrode (511) und ei ne erste Gateisolierschicht (31) aufweist;
einer zweiten MOS-Struktur, die auf dem zweiten Elementbe reich vorgesehen ist und eine zweite Gateelektrode (811) und eine zweite Gateisolierschicht (32) aufweist; und einer leitenden Schicht (50), die auf dem Isolierbereich (Z) vorgesehen ist.

2. Halbleitereinrichtung nach Anspruch 1, in der die Dicke der ersten Gateisolierschicht (31) von derjenigen der zweiten Gateisolierschicht (32) verschieden ist.

3. Halbleitereinrichtung nach Anspruch 1 oder 2, in der der erste Elementbereich (C, D, E) einen Speichereinrich tungsbereich und der zweite Elementbereich (A, B) einen Logik einrichtungsbereich aufweist.

4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, in der die leitende Schicht (50) zum Umgeben des Spei chereinrichtungsbereiches vorgesehen ist.

5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, in der
die leitende Schicht (50) eine erste leitende Schicht (115), die aus derselben Komponente wie die erste Gateelektrode (511) gebildet ist, und eine zweite leitende Schicht (118), die aus derselben Komponente wie die zweite Gateelektrode (811) ge bildet ist, aufweist, und
die zweite leitende Schicht (118) derart vorgesehen ist, daß ein Abschnitt die erste leitende Schicht (115) überlappt.

6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, in der der Isolierbereich (Z) aus einer SiO₂-Schicht (2) ge bildet ist.

7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 6, in der
die erste leitende Schicht (115) eine erste Isolierschicht (116) aufweist, die auf der ersten leitenden Schicht (115) vor gesehen ist und dieselbe Breite hat wie die erste leitende Schicht (115), und
die zweite leitende Schicht (118) eine zweite Isolier schicht (119) aufweist, die auf der zweiten leitenden Schicht (118) vorgesehen ist und dieselbe Breite hat wie die zweite leitende Schicht (118).

8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, in der der Abschnitt der zweiten leitenden Schicht (118) die erste leitende Schicht (115) mit einer dazwischen eingefügten Antioxidationsschicht (711) überlappt.

9. Halbleitereinrichtung nach einem der Ansprüche 1 bis 8, in der ein Seitenwandabstandshalter (161, 162) auf einer Seitenwand der zweiten leitenden Schicht (118) vorgesehen ist.

10. Herstellungsverfahren einer Halbleitereinrichtung mit
einem ersten Schritt des Bildens eines Isolierbereiches (2), der einen ersten Elementbereich (C, D, E) von einem zwei ten Elementbereich (A, B) auf einem Halbleitersubstrat (1) trennt;
einem zweiten Schritt des Bildens einer ersten Gateiso lierschicht (3) auf dem ersten Elementbereich (C, D, E) und dem zweiten Elementbereich (A, B);
einem dritten Schritt des Bildens einer leitenden Schicht (5) auf der gesamten Oberfläche des Halbleitersubstrats (1), und auch des Bildens einer Antioxidationsschicht (7) auf der leitenden Schicht (5);
einem vierten Schritt des selektiven Ätzens der leitenden Schicht (5) und der Antioxidationsschicht (7), die bemustert werden sollen, wobei eine erste Vorläuferschicht (51, 61), die später eine erste Gateelektrode einer ersten MOS-Struktur wer den soll, die eine erste leitende Schicht (51) hat, und eine Antioxidationsschicht (71) gebildet werden und mit ihren Enden auf dem Isolierbereich (2) auf dem ersten Elementbereich (C, D, E) aufliegen, und des gleichzeitigen Freilegens einer Oberflä che (11) des zweiten Elementbereiches (A, B);
einem fünften Schritt des Oxidierens der freigelegten Oberfläche (11) des zweiten Elementbereiches zum Bilden der zweiten Gateisolierschicht (32);
einem sechsten Schritt des Bildens einer zweiten Vorläu ferschicht (8, 9), die später eine zweite Gateelektrode einer zweiten MOS-Struktur werden soll, derart, daß das Ende der zweiten Vorläuferschicht (8, 9) auf dem Ende der ersten Vorläu ferschicht (51, 61) aufliegt, welche auf der Isolierschicht (2) auf dem zweiten Elementbereich (A, B) gebildet ist; und
einem siebten Schritt des Bemusterns der ersten Vorläufer schicht (51, 61) und der zweiten Vorläuferschicht (8, 9) der art, daß die erste Gateelektrode (511) der ersten MOS-Struktur auf dem ersten Elementbereich (C, D, E) belassen wird, die zweite Gateelektrode (811) der zweiten MOS-Struktur auf dem zweiten Elementbereich (A, B) belassen wird und eine leitende Schicht (111), die aus einem Abschnitt gebildet ist, in dem das Ende (118, 119) der zweiten Vorläuferschicht (8, 9) das Ende (115, 116) der ersten Vorläuferschicht (51, 61) überlappt, auf dem Isolierbereich (2) belassen wird.

11. Herstellungsverfahren einer Halbleitereinrichtung nach Anspruch 10, das ferner den Schritt des Bildens einer er sten Isolierschicht (6) auf der leitenden Schicht (5) vor dem Bilden der Antioxidationsschicht (7) auf der leitenden Schicht (5) aufweist.

12. Herstellungsverfahren einer Halbleitereinrichtung nach Anspruch 10 oder 11, in dem die zweite Vorläuferschicht (8, 9) eine zweite leitende Schicht (8) und eine zweite Iso lierschicht (9) aufweist, die auf der zweiten leitenden Schicht vorgesehen ist.

13. Herstellungsverfahren einer Halbleitereinrichtung nach einem der Ansprüche 10 bis 12, ferner mit dem Schritt des Bildens eines Seitenwandabstandshalters (161, 162) auf einer Seitenwand des Endes der zweiten Vorläuferschicht (8, 9) vor dem siebten Schritt nach dem sechsten Schritt.

14. Herstellungsverfahren einer Halbleitereinrichtung nach einem der Ansprüche 10 bis 13, in dem
der erste Elementbereich (C, D, E) einen Speichereinrich tungsbereich aufweist;
der zweite Elementbereich (A, B) einen Logikeinrichtungs bereich aufweist, und
die leitende Schicht zum Umgeben des Speichereinrichtungs bereiches gebildet ist.