DE19741174A1

DE19741174A1 - Speichertestgerät

Info

Publication number: DE19741174A1
Application number: DE19741174A
Authority: DE
Inventors: Kenichi Fujisaki
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1996-09-18
Filing date: 1997-09-18
Publication date: 1998-03-26
Also published as: GB9719689D0; KR19980024686A; TW353721B; CN1093641C; JP3608694B2; US5831989A; JPH1092195A; MY113861A; GB2317472A; KR100271431B1; GB2317472B; CN1188896A; SG63749A1

Description

Die vorliegende Erfindung bezieht sich auf ein Speichertestgerät zum Testen eines Speicherele ments, das in der Form einer integrierten Halbleiterschaltung, das heißt in Form eines integrierten Halbleiterschaltungs-Speicherelements, das im folgenden auch als IC-Speicher bezeichnet wird vorliegt. Insbesondere bezieht sich die Erfindung auf eine Verbesserung in einem Speichertestge rät, das mit einem Fehlerfreigabeanalysator versehen ist, der die Anzahl von fehlerhaften Speicherzellen in einem getesteten IC-Speicher zählt und ermittelt, ob der IC-Speicher freigege ben, das heißt funktionsfähig gemacht werden kann oder nicht.

Die Speicherkapazität eines IC-Speichers nimmt immer mehr zu und es wird daher eine ver größerte IC-Chipfläche benötigt. Weiterhin ist die Ausbildung von Mustern mit hoher Dichte erforderlich. Dies führt zu dem Ergebnis, daß eine vergrößerte Wahrscheinlichkeit vorliegt, daß die Ausbeuterate an IC-Speichern aufgrund von sehr feinen Fehlern verringert wird. Damit eine solche Verringerung der Ausbeuterate an IC-Speichern verhindert werden kann, werden IC-Speicher hergestellt, bei denen jeweils zum Beispiel eine oder mehrere fehlerhafte Speicherzellen elektrisch durch eine ersatzweise vorgesehene oder alternative Speicherzelle ersetzt wird. Diese ersatzweise vorgesehenen Speicherzellen werden auch als Reservezeile, Freigabe- bzw. Fehler beseitigungszeile oder Redundanzschaltung bezeichnet. Ein IC-Speicher mit einer solchen Ausgestaltung wird auf diesem technischen Gebiet auch als Speicher mit redundantem Aufbau bezeichnet, was im weiteren Text noch näher erläutert wird. Die Entscheidung, ob ein solcher, mit redundantem Aufbau versehener Speicher freigegeben, das heißt funktionsfähig gemacht werden kann oder nicht, wird durch einen Fehlerbeurteilungs- oder Fehlerbehebungs-Analysator getroffen.

In Fig. 5 ist ein Blockschaltbild eines allgemeinen Aufbaus eines Beispiels eines herkömmlichen Speichertestgeräts dargestellt, das einen herkömmlichen Fehlerbeurteilungs- bzw. Fehlerbeseiti gungsanalysator aufweist. Ein solches Speichertestgerät weist in bekannter Weise einen Zeitsteuerungsgenerator bzw. Taktgenerator 1, einen Mustergenerator 2, eine Wellenformerein richtung 3, einen logischen Vergleicher 4, einen Fehleranalysespeicher 5 und einen Fehlerbeurtei lungs- bzw. Fehlerbehebungsanalysator 6 auf.

Der Taktgenerator 1 erzeugt einen Referenztakt REF CLK. Wenn der Referenztakt an den Mustergenerator 2 angelegt wird, arbeitet der Mustergenerator 2 derart, daß er ein Adreßsignal, ein Datensignal und ein Steuersignal erzeugt, die an einen zu testenden oder im Test befindlichen IC-Speicher MUT angelegt werden. Der IC-Speicher wird im folgenden auch vereinfacht als Speicher bezeichnet. Der Mustergenerator 2 erzeugt weiterhin ein Erwartungswert-Datensignal, das an den logischen Vergleicher 4 angelegt wird. Das Adreßsignal, das Datensignal und das Steuersignal werden in die Wellenformereinrichtung 3 eingespeist, in der diese Signale derart umgeformt werden, daß sie die für den Test eines zu testenden Speichers MUT erforderlichen Wellenformen aufweisen, und werden anschließend an den im Test befindlichen Speicher MUT als ein vorbestimmtes Testmustersignal angelegt.

Das Datensignal, das in den in dem Test befindlichen Speicher MUT eingeschrieben wird, wird zeitweilig in diesem gespeichert und zu einem späteren Zeitpunkt aus diesem ausgelesen. Das ausgelesene Datensignal wird an den logischen Vergleicher 4 angelegt, an den auch das von dem Mustergenerator 2 zugeführte Erwartungswert-Datensignal angelegt ist. Der logische Vergleicher 4 vergleicht das Datensignal, das an ihn von dem im Test befindlichen Speicher MUT angelegt wird, logisch mit dem Erwartungswert-Datensignal und ermittelt somit, ob eine fehlerhafte Übereinstimmung oder Fehlanpassung zwischen diesen beiden Signalen vorliegt.

Falls das Datensignal nicht mit dem Erwartungswert-Datensignal übereinstimmt, gibt der logische Vergleicher 4 ein Fehlersignal (Fehlerdaten) ab, das in den Fehleranalysespeicher 5 unter einer Adresse desselben, die durch das Adreßsignal, das von dem Mustergenerator 2 erzeugt wird, spezifiziert ist, eingeschrieben und in diesem gespeichert wird. Wenn das Datensignal mit dem Erwartungswert-Datensignal übereinstimmt, erzeugt der logische Vergleicher 4 üblicherweise ein "Bestanden"- bzw. "Akzeptiert"-Signal, das nicht in dem Fehleranalysespeicher 5 gespeichert wird.

Auf diese Weise wird die Information hinsichtlich der fehlerhaften Speicherzellen eines im Test befindlichen Speichers MUT, die während einer Reihe von Tests erzeugt wird, in dem Fehlerana lysespeicher 5 gespeichert. Nach dem Abschluß des Tests wird die Fehleranalyse hinsichtlich des im Test befindlichen Speichers MUT unter Bezugnahme auf die Fehlerdaten, die in dem Fehler analysespeicher 5 gespeichert sind, ausgeführt.

Der Fehleranalysespeicher 5 weist die gleiche Betriebsrate oder Betriebsgeschwindigkeit und die gleiche Speicherkapazität wie der im Test befindliche Speicher MUT auf, und es wird das gleiche Adreßsignal wie dasjenige, das an den im Test befindlichen Speicher MUT angelegt wird, an den Fehleranalysespeicher 5 angelegt. Darüber hinaus wird der Fehleranalysespeicher 5 vor dem Beginn eines Tests initialisiert, das heißt auf Anfangswerte gesetzt. Wenn der Fehleranalysespei cher 5 initialisiert, das heißt auf Anfangswerte gesetzt worden ist, enthält er als Beispiel Daten, die logischen "Nullen" entsprechen, in allen seinen Adressen bzw. Speicherplätzen. Jedesmal dann, wenn Fehlerdaten, die eine fehlerhafte Übereinstimmung anzeigen, von dem logischen Vergleicher 4 während des Tests eines im Test befindlichen Speichers MUT erzeugt werden, werden Fehlerdaten, die zum Beispiel einer logischen "1" entsprechen und einen Fehler einer Speicherzelle anzeigen, unter der gleichen Adresse des Fehleranalysespeichers 5 wie die Adresse der Speicherzelle, die die fehlerhafte Übereinstimmung erzeugt hat, eingeschrieben.

Der Fehlerbehebungsanalysator 6 zählt die gesamte Anzahl von fehlerhaften Zellen, die in dem Fehleranalysespeicher 5 gespeichert sind, sowie die Anzahl von fehlerhaften Zellen in jeder Adreßzeile (Adreßzeilen für Zeilen und Adreßzeilen für Spalten), die in dem Fehleranalysespeicher 5 gespeichert sind, separat und gleichzeitig und führt eine Analyse durch, um zu ermitteln, ob eine Korrektur des getesteten Speichers unter Verwendung von Entlastungszeilen, das heißt von Reserve-Speicherzellen (Ersatzzeilen oder redundante Schaltungen), die in dem getesteten Speicher MUT vorhanden sind, möglich ist oder nicht. Ein Speicher, der solche Fehlerbeseiti gungs- bzw. Korrekturzeilen aufweist, wird, wie vorstehend erwähnt, in dem vorliegenden technischen Gebiet als mit redundantem Aufbau versehener Speicher bezeichnet.

Im folgenden wird der mit redundantem Aufbau versehene Speicher kurz erläutert. Fig. 6 zeigt in schematischer Darstellung die Ausgestaltung eines Beispiels von solchen, mit redundantem Aufbau versehenen Speichern. Ein zu testender Speicher MUT weist zusätzlich zu einer Spei cherzellenanordnung (Hauptspeicherabschnitt) MCA, in der die Speicherzellen in Zeilen (in seitlicher Richtung verlaufende Reihen) und in Spalten (in Längsrichtung verlaufende Reihen) angeordnet sind, Korrektur- bzw. Reservezeilen SR für Zeilenadressen und Korrektur- bzw. Reservezeilen SC für Spaltenadressen auf, die an der Peripherie der Speicherzellenanordnung MCA angeordnet sind. Die Speicherzellenanordnung MCA, die Ersatzzeilen SR für die Zeilen adressen und die Ersatzzeilen SC für die Spaltenadressen sind in dem gleichen Halbleiterchip ausgebildet. Bei diesem Beispiel ist ein Fall gezeigt bei dem entlang einer Seite der in Zeilen adreßrichtung verlaufenden Richtung der Speicherzellenanordnung MCA zwei Ersatzzeilen SR für Zeilenadressen vorgesehen sind und entlang einer Seite der in Spaltenadreßrichtung verlaufenden Richtung der Speicherzellenanordnung MCA zwei Ersatzzeilen SC für die Spaltenadressen angeordnet sind. Selbstverständlich ist die Anzahl von Ersatzzeilen und die Positionen, an denen diese Ersatzzeilen angeordnet sind, nicht auf das dargestellte Beispiel beschränkt.

Wenn zum Beispiel als Ergebnis der Durchführung des Tests eines im Test befindlichen Speichers MUT der Fall eingetreten ist, daß zum Beispiel drei fehlerhafte Speicherzellen X₁, X₂ und X₃ in der i-ten Zeilenadreßzeile Ri (i bezeichnet eine ganze Zahl) erfaßt worden sind und weiterhin drei fehlerhafte Speicherzellen Y₁, Y₂ und Y₃ zum Beispiel in der i-ten Spaltenadreßzeile Ci detektiert worden sind, kann die Zeilenadreßzeile Ri, in der sich die fehlerhaften Zellen befinden, freigege ben bzw. deaktiviert werden, wenn sie durch irgendeine der Ersatzzeilen SR für die Zeilenadres sen hinsichtlich ihrer elektrischen Verschaltung ersetzt wird. In gleichartiger Weise kann auch die Spaltenadreßzeile Ci, in der sich die fehlerhaften Zellen befinden, freigegeben bzw. deaktiviert werden, wenn sie durch irgendeine der Ersatzzeilen SC für die Spaltenadressen im Hinblick auf ihre elektrische Verschaltung ersetzt wird.

Auf diese Weise läßt sich ein mit redundantem Aufbau versehener Speicher derart ausgestalten, daß fehlerhafte Speicherzellen in seiner Speicherzellenanordnung MCA durch seine Ersatzzeilen für die Zeilenadressen und Spaltenadressen ersetzt werden können. Durch Zählen der Anzahl von fehlerhaften Speicherzellen in jeder Zeilenadreßzeile und der Anzahl von fehlerhaften Speicherzel len in jeder Spaltenadreßzeile sowie durch Vergleichen der Anzahl der Zeilenadreßzeilen und der Spaltenadreßzeilen, die jeweilige fehlerhafte Zellen enthalten, mit der Anzahl von Ersatzzeilen läßt sich somit die Entscheidung treffen, ob eine Fehlerkorrektur bezüglich der Speicherzellenan ordnung MCA durchführbar ist oder nicht.

Aus diesem Grund werden bei dem herkömmlichen Fehlerbehebungsanalysator 6, wie in Fig. 7 gezeigt ist, die Anzahl von fehlerhaften Speicherzellen in jeder Zeilenadreßzeile in der Speicher zellenanordnung MCA durch einen Zähler RFC für fehlerhafte Zeilenadressen gezählt, und es wird die Anzahl von fehlerhaften Speicherzellen in jeder Spaltenadreßzeile in der Speicherzellenanord nung MCA durch einen Fehlerzähler CFC für Spaltenadressen gezählt. Darüber hinaus wird die gesamte Anzahl von fehlerhaften Speicherzellen durch einen Fehlerzähler TFC für die Gesamtan zahl gezählt. Im Anschluß hieran wird die Möglichkeit einer Reparatur der Speicherzellenanord nung MCA auf der Grundlage dieser gezählten Werte ermittelt.

In Fig. 8 ist ein Blockschaltbild einer Ausgestaltung eines Beispiels eines herkömmlichen Fehleranalysespeichers 5 sowie ein Blockschaltbild einer Ausgestaltung eines Beispiels des herkömmlichen Fehlerbehebungsanalysators 6 gezeigt. Der Fehleranalysespeicher 5 weist eine Adreßformatierungseinrichtung bzw. einen Adreßformatierer FOM₁, die bzw. der dazu dient, eine Adresse einer fehlerhaften Speicherzelle in einem im Test befindlichen Speicher MUT mit einer Adresse des Fehleranalysespeicher 5, unter der das die fehlerhafte Speicherzelle anzeigende Fehlersignal gespeichert wird, in Übereinstimmung zu bringen, und einen Speicherabschnitt AFM auf, der zum Speichern eines Fehlersignals, das von dem in Fig. 5 gezeigten logischen Verglei cher 4 abgegeben wird, unter einer Adresse dient, die durch ein Adreßsignal bezeichnet wird, das durch die Adreßformatierungseinrichtung FOM₁ formatiert worden ist. Die Adreßformatie rungseinrichtung FOM₁ formatiert ein Adreßsignal für den Zugriff zu dem Speicherabschnitt AFM zum Beispiel auf der Grundlage eines Zeilenadreßsignals Xi (i bezeichnet eine ganze Zahl) und eines Spaltenadreßsignals Yi (i bezeichnet auch hier eine ganze Zahl), wie es in Fig. 9 gezeigt ist. Bei dem dargestellten Beispiel weist jedes Adreßsignal 11 Bits von null bis 10 auf. Die Adreßsig nale werden von dem Mustergenerator 2 (siehe Fig. 5) zugeführt. Die Formatierung dient dazu, auf die gleiche Adresse des Speicherabschnitts AFM des Fehleranalysespeichers 5 wie diejenige Adresse des im Test befindlichen Speichers MUT zuzugreifen, auf die durch die Zeilen- und Spaltenadreßsignale zugegriffen wird. Aufgrund dieser Ausgestaltung kann ein entsprechendes Fehlersignal, das eine fehlerhafte Speicherzelle anzeigt, unter der gleichen Adresse in dem Speicherabschnitt AFM wie die Adresse des im Test befindlichen Speichers MUT, unter der eine fehlerhafte Speicherzelle aufgetreten ist, abgespeichert werden.

Ein Fehlersignal wird an einen Eingangsanschluß eines logischen Glieds bzw. Gatters G1 des Fehleranalysespeichers 5 von dem in Fig. 5 gezeigten logischen Vergleicher 4 angelegt. Ein Schreibzeitsteuerungssignal WRITE wird an den anderen Eingangsanschluß des logischen Glieds G1 angelegt. Das Fehlersignal wird an einen Schreibtakt-Eingangsanschluß WE des Speicherab schnitts AFM lediglich dann angelegt wenn das Schreibzeitsteuerungssignal WRITE an das logische Glied G1 (mit der Zeitgabe des Schreibzeitsteuerungssignals) angelegt wird.

Während der Zeitdauer, während der das Datensignal, das zeitweilig in dem im Test befindlichen Speicher MUT gespeichert ist, aus diesem ausgelesen wird, wird das Schreibzeitsteuerungssignal WRITE an das logische Glied G1 angelegt, und es wird stets ein einer logischen "1" entspre chendes Signal an einen Dateneingangsanschluß D1 des Fehlerabschnitts AFM des Fehleranaly sespeichers 5 angelegt. Da somit auf den Speicherabschnitt AFM jedesmal dann, wenn ein einer logischen "1" entsprechendes Fehlersignal von dem logischen Vergleicher 4 abgegeben wird, mittels eines Adreßsignals zugegriffen wird, das das gleiche ist wie das Adreßsignal, das an den im Test befindlichen Speicher MUT zu diesem Zeitpunkt angelegt wird, werden die einer logischen "1" entsprechenden Fehlerdaten unter der gleichen Adresse des Speicherabschnitts AFM wie die Adresse des im Test befindlichen Speichers MUT eingeschrieben. Wenn der Test abgeschlossen ist, sind somit die Fehlerdaten, die jeweils einer logischen "1" entsprechen, unter den gleichen Adressen des Speicherabschnitts AFM wie diejenigen Adressen aller Speicherzellen, bei denen Fehler aufgetreten sind, eingeschrieben.

Der Fehlerbehebungsanalysator 6 weist einen Zeilenadreßgenerator RAP, einen Spaltenadreßge nerator CAP, einen Übertragdetektor CS1 für die Erfassung des Sachverhalts, daß der Zeilen adreßgenerator RAP alle Adressen in einer Zeile erzeugt hat, und zur Ausgabe eines Übertragsig nals, einen Fehlerzähler RFC für Zeilenadressen, der zum Zählen der Anzahl von fehlerhaften Speicherzellen in jeder Zeilenadreßzeile ausgelegt ist, einen Fehlerzähler CFC für Spaltenadres sen, der zum Zählen der Anzahl von fehlerhaften Speicherzellen in jeder Spaltenadreßzeile ausgelegt ist, einen Gesamtfehlerzähler TFC zum Zählen der gesamten Anzahl von fehlerhaften Zellen, und ein Gatter bzw. logisches Glied G2 zum Steuern des Einschreibens der Fehlerdaten auf.

Der Zeilenadreßgenerator RAP und der Spaltenadreßgenerator CAP erzeugen Zeilenadreßsignale R₀ bis R₁₀ (entsprechend den Zeilenadreßsignalen Xi, die in Fig. 9 gezeigt sind) bzw. Spalten adreßsignale C₀ bis C₁₀ (diese entsprechen den Spaltenadreßsignalen Yi, die in Fig. 9 gezeigt sind) jeweils synchron mit einem Takt CLK. Diese Zeilenadreßsignale R₀ bis R₁₀ und die Spal tenadreßsignale C₀ bis C₁₀ werden an den Fehlerzähler RFC für die Zeilenadressen bzw. an den Fehlerzähler CFC für die Spaltenadressen angelegt.

Der Fehlerzähler RFC für die Zeilenadressen weist einen Speicher M_RFC, auf den durch ein Zeilenadreßsignal zugegriffen wird und der Fehlerdaten unter seiner zugegriffenen Adresse speichert, und einen Addierer ADD₁ zum Addieren des Werts Eins (1) zu der Anzahl von Fehlerdaten (Anzahl von aufgetretenen Fehlern), die aus dem Speicher M_RFC ausgelesen worden sind, auf.

Der Fehlerzähler CFC für die Spaltenadressen weist einen Speicher M_CFC, auf den mittels eines Spaltenadreßsignals zugegriffen wird und der Fehlerdaten unter seiner jeweils angesprochenen Adresse speichert, und einen Addierer ADD₂ zum Addieren einer Eins (1) zu der Anzahl von Fehlerdaten (Anzahl von aufgetretenen Fehlern), die aus dem Speicher M_CFC ausgelesen wird, auf.

Weiterhin weist der Gesamtfehlerzähler TFC einen Speicher M_TFC zum Speichern lediglich der gesamten Anzahl von fehlerhaften Speicherzellen an der gleichen Adresse sowie einen Addierer ADD₃ zum Addieren einer Eins (1) auf.

Der Übertragdetektor CS1 gibt ein Übertragsignal jedesmal dann ab, wenn alle Bits des Zeilen adreßsignals, das von dem Zeilenadreßgenerator RAP abgegeben wird, den Wert einer logischen "1" aufweisen, und gibt das Übertragsignal an den Spaltenadreßgenerator CAP ab. Der Spalten adreßgenerator CAP erhöht oder inkrementiert die Spaltenadresse jedesmal dann, wenn ein Übertragsignal empfangen wird, um eine Eins (+1).

Jedesmal dann, wenn ein Zeilenadreßsignal und ein Spaltenadreßsignal in die jeweiligen Speicher M_RFC und M_CFC zur Bezeichnung der Zeilenadresse bzw. der Spaltenadresse dieser Speicher eingespeist wird, wird die jeweilige Anzahl von fehlerhaften Speicherzellen, die jeweils in der angegebenen Zeilenadresse und der angegebenen Spaltenadresse gespeichert sind, aus diesen Speichern M_RFC bzw. M_CFC ausgelesen und jeweils zu den entsprechenden Addierern ADD₁ und ADD₂ gespeist. Jeder dieser Addierer ADD₁ und ADD₂ addiert eine Eins (1) zu dem Wert, der aus dem entsprechenden Speicher M_RFC oder M_CFC ausgelesen worden ist, hinzu und leitet den resultierenden Summenwert zu dem Eingangsanschluß Di des entsprechenden Speichers M_RFC oder M_CFC weiter.

Wenn aus dem Fehleranalysespeicher 5 Fehlerdaten in einem solchen Zustand, bei dem die durch die Addierer ADD₁ und ADD₂ erzielten, aufsummierten Ergebnisse zu den Eingangsanschlüssen Di der jeweiligen Speicher M_RFC bzw. M_CFC gespeist werden, ausgelesen werden, werden die Fehlerdaten an einen Eingangsanschluß des logischen Glieds G2 angelegt. Die Fehlerdaten werden jeweils an die Schreibtakt-Eingangsanschlüsse WE der Speicher M_RFC und M_CFC mit der Zeitsteuerung bzw. Taktung des Schreibzeitsteuerungssignals WRITE, das an den anderen Eingangsanschluß des logischen Glieds G2 angelegt wird, abgegeben und in diese eingelesen. Die jeweiligen, summierten Ergebnisse werden somit unter den Adressen der Speicher M_RFC bzw. M_CFC eingeschrieben, auf die mittels des Zeilenadreßsignals bzw. des Spaltenadreßsignals zugegriffen wird.

Dies bedeutet, daß die durch die Addierer ADD₁ und ADD₂ gebildeten, summierten Werte (jeder Wert wird dadurch erhalten, daß eine Eins (1) zu dem Wert hinzu addiert wird, der aus dem jeweils entsprechenden Speicher M_RFC und M_CFC ausgelesen wird) in die entsprechenden Speicher M_RFC und M_CFC lediglich dann eingeschrieben werden, wenn Fehlerdaten aus dem Fehleranalyse speicher 5 ausgelesen werden. Falls aus dem Fehleranalysespeicher 5 keine Fehlerdaten ausgelesen werden, werden diese summierten Ergebnisse nicht in die jeweiligen Speicher M_RFC und M_CFC eingeschrieben. Die Anzahl von fehlerhaften Speicherzellen wird somit Zeile für Zeile bzw. Spalte für Spalte aufsummiert und in den jeweiligen Zählern RFC bzw. CFC für jede der Zeilenadressen bzw. für jede der Spaltenadressen gespeichert.

Der Gesamtfehlerzähler TFC ist hierbei derart ausgelegt, daß jedesmal dann, wenn Fehlerdaten aus dem Fehleranalysespeicher 5 ausgelesen werden, die Anzahl der Fehlerdaten aufsummiert wird und der aufsummierte Wert unter der gleichen Adresse gespeichert wird.

Wie vorstehend erwähnt, wird somit auf den gesamten Speicherbereich des Speicherabschnitts AFM, der eine Komponente des Fehleranalysespeichers 5 darstellt, zum Auslesen der Fehlerda ten, die in dem Speicherabschnitt AFM gespeichert sind, zugegriffen, wenn die Anzahl von fehlerhaften Speicherzellen in dem Fehlerbehebungsanalysator 6 separat für jede Zeilenadresse und für jede Spaltenadresse bei dem herkömmlichen Fehlerbehebungsanalysator gezählt wird. Dies bedeutet, daß bei dem herkömmlichen Fehlerbehebungsanalysator der Speicherbereich insgesamt von der ersten Adresse bis zu der letzten Adresse jeweils aller Zeilen und jeweils aller Spalten des Speicherabschnitts AFM vollständig gelesen wird. Bei der in den letzten Jahren zu verzeichnenden Zunahme der Speicherkapazität von zu testenden Speichern stellt sich daher das Problem, daß eine sehr lange Zeitdauer zum Lesen der Fehlerdaten erforderlich ist und folglich eine sehr lange Zeitdauer für die Fehlerbeseitigung benötigt wird.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Speichertestgerät zu schaffen, das einen Fehlerbeurteilungsanalysator bzw. Fehlerbehebungsanalysator aufweist, der die klassifizierte Gesamtzahl der Anzahl von fehlerhaften Speicherzellen in einem im Test befindlichen Speicher innerhalb eines kurzen Zeitintervalls selbst dann berechnen kann, wenn die Speicherkapazität des im Test befindlichen Speichers groß ist.

Diese Aufgabe wird mit den im Patentanspruch 1 genannten Merkmalen gelöst.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

In Übereinstimmung mit der vorliegenden Erfindung ist ein Adreßbereich eines Fehleranalysespei chers in eine Mehrzahl von Speicherblöcken unterteilt, und es wird eine Kennung, die angibt, ob ein oder mehrere Fehlerdaten in jeden bzw. einen jeweiligen der unterteilten Speicherblöcke während des Tests eingeschrieben worden sind, in einem Kennungsspeicher gespeichert. Jede Adresse des Kennungsspeichers entspricht jeweils einem Speicherblock, der einen der unterteil ten Speicherblöcke des Fehleranalysespeichers darstellt. Als Ergebnis läßt sich das Vorhanden sein oder Fehlen einer Fehlerinformation in jedem Speicherblock in Abhängigkeit von dem Zustand der Kennung, die unter der jeweiligen Adresse des Kennungsspeicher gespeichert ist, in Erfahrung bringen. Demzufolge ist es zum Zeitpunkt der Analyse zur Fehlerbehebung nicht notwendig, den Adreßbereich innerhalb eines Speicherblocks des Fehleranalysespeichers, der einer Adresse entspricht, unter der keine Kennung gespeichert ist, zu lesen. Durch Erfassung der Adressen, unter denen jeweils eine Kennung gespeichert ist (zum Beispiel eine logische "1" gespeichert ist), lassen sich somit einfach nur die Adreßbereiche derjenigen Speicherblöcke auslesen, die diesen Adressen des Kennungsspeichers entsprechen. Der Bereich des Fehleranaly sespeichers, aus dem die Fehlerdaten ausgelesen werden müssen, läßt sich somit in erheblichem Umfang verringern und es läßt sich damit die zur Fehlerbehebung erforderliche Verarbeitungszeit deutlich reduzieren.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben.

Fig. 1 zeigt ein Blockschaltbild, in dem der Aufbau eines wesentlichen Abschnitts eines Ausführungsbeispiels eines in Übereinstimmung mit der vorliegenden Erfindung stehenden Speichertestgeräts dargestellt ist,

Fig. 2 zeigt ein allgemeines Diagramm zur Erläuterung der Arbeitsweise des in Fig. 1 dargestellten Speichertestgeräts,

Fig. 3 zeigt ein allgemeines Diagramm zur Erläuterung des Aufbaus eines wesentlichen Abschnitts des Speichertestgeräts, das in Fig. 1 dargestellt ist,

Fig. 4 zeigt ein allgemeines Diagramm zur Erläuterung der Arbeitsweise des Speichertestge räts, das in Fig. 2 gezeigt ist,

Fig. 5 zeigt ein Blockschaltbild, in dem der Aufbau einer Ausführungsform eines herkömmli chen Speichertestgeräts dargestellt ist, das mit einem Fehlerbehebungsanalysator versehen ist,

Fig. 6 zeigt eine allgemeine Darstellung zur Erläuterung eines Beispiels einer Methode zur Fehlerbeseitigung bei einem im Test befindlichen Speicher,

Fig. 7 zeigt eine Darstellung zur Erläuterung eines Beispiels einer herkömmlichen Methode zur Berechnung der klassifizierten Gesamtzahl von Daten, die zur Behebung von Fehlern in einem im Test befindlichen Speicher erforderlich sind,

Fig. 8 zeigt ein Blockschaltbild zur Erläuterung des Aufbaus und der Arbeitsweise eines herkömmlichen Fehlerbehebungsanalysators, und

Fig. 9 zeigt eine allgemeine Darstellung zur Erläuterung der Arbeitsweise des Fehlerbehe bungsanalysators, der in Fig. 8 gezeigt ist.

Fig. 1 zeigt ein Blockschaltbild, das den Aufbau eines Fehleranalysespeichers und eines Fehler beurteilungs- bzw. Fehlerbehebungsanalysators zeigt die wesentliche Abschnitte eines Ausfüh rungsbeispiels eines in Übereinstimmung mit der vorliegenden Erfindung stehenden Speichertest geräts, das mit einem Fehlerbehebungsanalysator ausgestattet ist, darstellen. Damit die Erläute rung vereinfacht und verkürzt werden kann, sind diejenigen Abschnitte, die den in Fig. 8 gezeigten, bereits beschriebenen Abschnitten entsprechen, mit den gleichen Bezugszeichen versehen und werden nicht nochmals erläutert, es sei denn, daß dies aus bestimmten Gründen erforderlich ist.

Bei diesem Ausführungsbeispiel enthält der Fehleranalysespeicher 5 auch einen Adreßformatierer FOM₁, der dazu dient, eine Adresse einer fehlerhaften Speicherzelle eines im Test befindlichen Speichers MUT mit einer Adresse des Fehleranalysespeichers 5, unter der ein Fehlersignal für die fehlerhafte Speicherzelle gespeichert wird, in Übereinstimmung zu bringen, und weist weiterhin einen Speicherabschnitt AFM auf, der dazu dient, ein Fehlersignal, das von dem in Fig. 5 gezeigten logischen Vergleicher zugeführt wird, unter einer Adresse zu speichern, die durch ein Adreßsignal vorgegeben wird, das mittels des Adreßformatierers FOM₁ formatiert worden ist.

Darüber hinaus ist der Fehleranalysespeicher 5 derart aufgebaut, daß ein erster Multiplexer MUX-A zwischen den Adreßformatierer FOM₁ und den Speicherabschnitt AFM eingefügt ist, so daß ein von dem Adreßformatierer FOM₁ abgegebenes Ausgangssignal und ein von einem Adreßfor matierer FOM₃ abgegebenes Ausgangssignal für die Zuführung zu dem Speicherabschnitt AFM selektiv umgeschaltet werden. Der Adreßformatierer FOM₃ wird im weiteren Text noch näher erläutert.

Der Adreßformatierer FOM₁ formatiert ein Adreßsignal für den Zugriff zu dem Speicherabschnitt AFM auf der Grundlage eines Zeilenadreßsignal Xi (i bezeichnet eine ganze Zahl) und eines Spaltenadreßsignals Yi (i bezeichnet auch hier eine ganze Zahl) und gibt das Adreßsignal an den Speicherabschnitt AFM des Fehleranalysespeichers 5 über den ersten Multiplexer MUX-A ab, so daß auf eine Adresse des Speicherabschnitt AFM zugegriffen wird, die die gleiche Adresse ist, wie diejenige, auf die bei dem im Test befindlichen Speicher zugegriffen wird. Aufgrund dieser Betriebsweise kann ein entsprechendes Fehlersignal in derjenigen Adresse des Speicherab schnitts AFM gespeichert werden, die der gleichen Adresse wie die Adresse des im Test befindlichen Speichers MUT entspricht, unter der eine fehlerhafte Zelle erfaßt worden ist.

Bei der vorliegenden Erfindung ist der Speicherabschnitt AFM des Fehleranalysespeichers 5, dessen Speicherkapazität gleich groß ist wie die Speicherkapazität des im Test befindlichen Speichers, in eine Mehrzahl von Speicherblöcken unterteilt. Darüber hinaus sind in dem Fehler behebungsanalysator 6 ein Kennungsspeicher FLM zum Speichern von Kennungen, die den jeweiligen unterteilten Speicherblöcken entsprechen, und ein zweiter Adreßformatierer FOM₂ vorgesehen, der dazu dient, ein Adreßsignal für den Zugriff zu dem Kennungsspeicher FLM zu formatieren. Ferner ist der Fehlerbehebungsanalysator 6 derart aufgebaut, daß ein zweiter Multiplexer MUX-B zwischen den zweiten Adreßformatierer FOM₂ und den Kennungsspeicher FLM eingefügt ist. Ein von dem Adreßformatierer FOM₂ abgegebenes Ausgangssignal und ein von einem Kennungsadreßgenerator FLM-AP abgegebenes Ausgangssignal werden selektiv durch den zweiten Multiplexer MUX-B für die Zuführung zu dem Kennungsspeicher FLM geschaltet. Der Kennungsadreßgenerator FLM-AB wird im weiteren Text noch näher erläutert.

Die Anzahl von unterteilten Speicherblöcken des Speicherabschnitts AFM des Fehleranalysespei chers 5 ist gleich groß wie die Anzahl von Kennungen, die in dem Kennungsspeicher FLM des Fehlerbehebungsanalysators 6 gespeichert werden können. Der Fehlerbehebungsanalysator 6 enthält weiterhin den Kennungsadreßgenerator FLM-AP, der zum Erzeugen eines Adreßsignals für den Zugriff zu dem Kennungsspeichers FLM dient, den dritten Adreßformatierer FOM₃, der dazu dient, auf der Grundlage von Ausgangssignalen, die von dem Kennungsadreßgenerator FLM-AP, dem Zeilenadreßgenerator RAP und dem Spaltenadreßgenerator CAP abgegeben werden, eine Adresse für den Zugriff zu dem Speicherabschnitt AFM, die zum Zeitpunkt des Vorgangs der Fehlerbehebung bzw. der Beurteilung der Möglichkeit der Fehlerbehebung erforder lich ist, zu formatieren, einen vierten Adreßformatierer FOM₄, der dazu dient, auf der Grundlage von Ausgangssignalen, die von dem Kennungsadreßgenerator FLM-AP und dem Zeilenadreßgene rator RAP abgegeben werden, eine Adresse für den Zugriff zu dem Fehlerzähler RFC für die Zeilenadressen zu formatieren, und einen fünften Adreßformatierer FOM₅, der dazu dient, auf der Grundlage von Ausgangssignalen, die von dem Kennungsadreßgenerator FLM-AP und dem Zeilenadreßgenerator CAP abgegeben werden, eine Adresse für den Zugriff zu dem Fehlerzähler CFC für die Spaltenadressen zu formatieren.

Ein Fehlersignal wird von dem in Fig. 5 gezeigten logischen Vergleicher 4 an einen Eingangsan schluß des Glieds G1 des Fehleranalysespeichers 5 angelegt. Ein Schreibzeitsteuerungssignal bzw. Schreibtaktsignal WRITE wie an den anderen Eingangsanschluß des Glieds G1 angelegt, und es wird mit der Zeitgabe des Schreibzeitsteuerungssignals WRITE das Fehlersignal an einen Schreibtakteingangsanschluß WE des Speicherabschnitts AFM und an einen Schreibtaktein gangsanschluß WE des Kennungsspeichers FLM des Fehlerbehebungsanalysators 6 angelegt.

Nachfolgend wird ein Beispiel für die Beziehung zwischen der Anzahl von unterteilten Speicher blöcken des Speicherabschnitts AFM und der Anzahl von Kennungen, die in dem Kennungsspei cher FLM gespeichert sind, unter Bezugnahme auf Fig. 2 beschrieben.

Fig. 2A zeigt ein Zeilenadreßsignal Xi (i bezeichnet eine ganze Zahl) und ein Spaltenadreßsignal Yi (i bezeichnet ebenfalls eine ganze Zahl, die an den ersten Adreßformatierer FOM₁ des Fehleranalysespeichers 5 von dem in Fig. 5 gezeigten Mustergenerator 2 anzulegen sind. Bei diesem Beispiel weist der im Test befindliche Speicher eine Speicherkapazität von 4 MBit auf, wobei davon ausgegangen wird, daß die Anzahl von Adressen in der Zeilenrichtung gleich 2¹¹ (2048) ist und die Anzahl der Adressen in der Spaltenrichtung ebenfalls gleich 2¹¹ (2048) ist. Die Gesamtzahl von Adressen ist daher gleich 2¹¹ × 2¹¹ = 4194304. Der Speicherabschnitt AFM des Fehleranalysespeichers 5 weist somit ebenfalls einen Adreßbereich von 2¹¹ in der Zeilenrichtung und von 2¹¹ in der Spaltenrichtung auf, so daß die Gesamtzahl von Adressen gleich 4194304 ist. (Genauer gesagt₁ weisen somit sowohl der im Test befindliche Speicher als auch der Fehlerana lysespeicher 5 jeweils eine Speicherkapazität von 4,194304 Megabit auf.)
Bei diesem Ausführungsbeispiel ist der Speicherabschnitt AFM des Fehleranalysespeichers 5 in der Zeilenrichtung in 2⁶ Speicherblöcke sowie in der Spaltenrichtung ebenfalls in 2⁶ Speicher blöcke unterteilt, so daß sich eine Gesamtzahl von 4096 (2⁶ × 2⁶) ergibt. Aus der nachstehend angeführten Gleichung ergibt sich somit, daß jeder Speicherblock 4194304 (Bits), geteilt durch 4096, das heißt 1024 Bits aufweist und somit 1024 Adressen enthält (dies entspricht einer Speicherkapazität von 1024 Bits).

Fig. 2B zeigt ein Beispiel für ein Adreßsignal, das an den Kennungsspeicher FLM anzulegen ist und im folgenden als ein Kennungsadreßsignal bezeichnet wird. Das 11 Bit umfassende Zeilen adreßsignal mit den Bits X₀ bis X₁₀ und das 11 Bit umfassende Spaltenadreßsignal mit den Bits Y₀ bis Y₁₀, die an den ersten Adreßformatierer FOM₁ angelegt werden, werden weiterhin an den zweiten Adreßformatierer FOM₂ in dem Fehlerbehebungsanalysator 6 geleitet. Bei diesem Beispiel wählt der zweite Adreßformatierer FOM₂ die sechs Bits höchster Wertigkeit aus jeweils dem Zeilenadreßsignal mit den Bits X₀ bis X₁₀ und dem Spaltenadreßsignal mit den Bits Y₀ bis Y₁₀ aus und formatiert dann ein Adreßsignal für den Zugriff zu dem Kennungsspeicher FLM auf der Grundlage der sechs Bits X₅ bis X₁₀ des Zeilenadreßsignals und der sechs Bits Y₅ bis Y₁₀ des Spaltenadreßsignals. Dieses Adreßsignal wird dann an den Kennungsspeicher FLM über den zweiten Multiplexer MUX-B als ein Kennungsadreßsignal geleitet.

Da der Speicherabschnitt AFM des Fehleranalysespeichers 5 bei diesem Beispiel in 4096 Speicherblöcke unterteilt ist, ist somit für den Kennungsspeicher FLM ebenfalls eine Adreßkapa zität von 4096 Adressen erforderlich, damit dieser die Kennungen für die zugehörigen Speicher blöcke speichern kann. Wie vorstehend erwähnt, formatiert somit der zweite Adreßformatierer FOM₂ die 4096 Adreßsignale für den Zugriff zu dem Kennungsspeicher FLM auf der Grundlage der sechs Bits X₅ bis X₁₀ des Zeilenadreßsignals und der sechs Bits Y₅ bis Y₁₀ des Spaltenadreß signals.

Wie vorstehend erläutert, kann somit die Fehlerinformation bezüglich eines im Test befindlichen Speichers MUT, der eine Speicherkapazität von 4 Megabit (4194304 Bits) aufweist, auf 4096 Kennungen komprimiert und in dem Kennungsspeicher gespeichert werden, da die Speicherka pazität eines Speicherblocks des Speicherabschnitts AFM gleich 1024 Adressen (2⁵ × 2⁶) ist.

Nachfolgend werden die vorstehend angesprochenen Betriebsabläufe unter Bezugnahme auf Fig. 3 näher erläutert. In Fig. 3A ist der interne Aufbau des Kennungsspeichers FLM dargestellt. Wie vorstehend erläutert, weist der Kennungsspeicher FLM 2⁶ (64) Adressen in der Zeilenrichtung und 2⁶ (64) Adressen in der Spaltenrichtung auf und verfügt somit über eine Gesamtzahl von 4096 Adressen. In Fig. 3A bezeichnet jeweils einer der Abschnitte FG₁, FG₂, . . . FG₄₀₉₆ jeweils ein Bit des Kennungsspeichers, wobei diese Speicherzellen FG₁ bis FG₄₀₉₆ des Kennungsspei chers jeweils in Übereinstimmung mit den jeweiligen 4096 Adreßpositionen vorgesehen sind.

In Fig. 3B ist der interne Aufbau des Speicherabschnitts AFM dargestellt. Wie vorstehend erläutert, ist der Speicherabschnitt AFM in der Zeilenrichtung in 2⁶ (64) Speicherblöcke und in der Spaltenrichtung ebenfalls in 2⁶ (64) Speicherblöcke unterteilt, so daß er eine Gesamtzahl von 4096 Speicherblöcken B₁ bis B₄₀₉₆ aufweist. Jeder der Speicherblöcke B₁, B₂, B₃, . . . B₄₀₉₈ weist eine Speicherkapazität von 1024 Adressen auf. In Fig. 3B bezeichnet jeder der Speicherblöcke der durch schräge Linien schraffiert ist, einen Speicherblock, in dem eine Fehlerinformation eingeschrieben ist. Wie in Fig. 3A gezeigt ist, ist daher eine Kennung mit dem Wert einer logischen "1" unter einer Kennungsadresse eingeschrieben, die einem durch die schrägen Linien schraffierten Speicherblock entspricht.

Da somit zum Zeitpunkt der Durchführung des Speichertests der erste Multiplexer MUX-A und der zweite Multiplexer MUX-B, die in Fig. 1 gezeigt sind, das von dem ersten Adreßformatierer FOM₁ abgegebene Ausgangssignal bzw. das von dem zweiten Adreßformatierer FOM₂ abgege bene Ausgangssignal auswählen, werden ein Zeilenadreßsignal mit 11 Bits und ein Spalten adreßsignal mit 11 Bits, die von dem in Fig. 5 gezeigten Mustergenerator 2 abgegeben werden, in unberührtem bzw. unverändertem Zustand zu dem Speicherabschnitt AFM des Fehleranalyse speichers 5 geleitet, und es werden ein Zeilenadreßsignal, das die sechs Bits höchster Wertigkeit aus dem 11 Bit umfassenden Zeilenadreßsignal enthält, und ein Spaltenadreßsignal, das die sechs Bits höchster Wertigkeit des 11 Bits umfassenden Spaltenadreßsignals enthält, an den Kennungsspeicher FLM des Fehlerbehebungsanalysators 6 angelegt.

Falls während der Durchführung des Speichertests ein Fehler auftritt, wird das entsprechende Fehlersignal unter einer Adresse des Speicherabschnitts AFM eingeschrieben, die der gleichen Adresse wie die Adresse des im Test befindlichen Speichers MUT entspricht. Im Hinblick auf den Kennungsspeicher FLM wird jedoch eine Kennung mit dem Wert einer logischen "1" unter einer Kennungsadresse eingeschrieben, die durch ein Zeilenadreßsignal und ein Spaltenadreßsignal bestimmt ist, die jeweils die sechs Bits höchster Wertigkeit der Adresse des im Test befindlichen Speichers MUT, bei der der Fehler aufgetreten ist, enthalten.

Zum Zeitpunkt der Analyse für die Fehlerbehebung wählt der erste Multiplexer MUX-A das Adreßsignal, das durch den dritten Adreßformatierer FOM₃ formatiert worden ist, aus, um dieses an den Speicherabschnitt AFM anzulegen, und es wählt der zweite Multiplexer MUX-B das 12 Bits umfassende Kennungsadreßsignal aus, das von dem Kennungsadreßgenerator FLM-AP erzeugt wird, um dieses an den Kennungsspeicher FLM anzulegen.

Der Kennungsadreßgenerator FLM-AP gibt die 12 Bits umfassenden Kennungsadreßsignale mit den Bits A₀ bis A₁₁, die in Fig. 4B gezeigt sind, in geordneter Reihenfolge aus, wobei er bei der ersten Adresse 1 beginnt und bis zu der letzten Adresse 4096 synchron mit der Zuführung eines Takts CLK fortschreitet. Mittels dieser Kennungsadreßsignale wird auf den Kennungsspeicher FLM über den zweiten Multiplexer MUX-B zugegriffen. Da das von dem Kennungsspeicher FLM ausgegebene Ausgangssignal an einen Aktivierungsanschluß EN des Kennungsadreßgenerators FLM-AP über einen Invertierer INV und ein logisches Glied angelegt wird, wird, wenn der Datenwert, der aus dem Kennungsspeicher FLM ausgelesen wird, einer logischen "0" entspricht, ein Vorgang zur Inkrementierung der Kennungsadresse um 1 wiederholt durchgeführt.

Wenn aber auf der anderen Seite aus dem Kennungsspeicher FLM Daten ausgelesen werden, die einer logischen "1" entsprechen, werden diese der logischen "l" entsprechenden Daten, das heißt ein Kennungssignal, an den Aktivierungsanschluß EN des Kennungsadreßgenerators FLM-AP über den Invertierer INV und das logische Glied angelegt. Als Ergebnis dessen beendet der Kennungsadreßgenerator FLM-AP seinen Betrieb und es wird der Kennungsspeicher FLM in einem Zustand gehalten, bei dem er ein Kennungssignal abgibt, das einer logischen "1" ent spricht.

Der Ausgangsanschluß des Kennungsspeichers FLM ist weiterhin mit einem nicht invertierenden Eingangsanschluß eines Glieds G3 gekoppelt. Ein Ausgangsanschluß eines Glieds G4 ist mit einem invertierenden Eingangsanschluß des Glieds G3 verbunden. Das logische Glied G4 gibt ein einer logischen "1" entsprechendes Ausgangssignal an den invertierenden Eingangsanschluß des Glieds G3 lediglich dann ab, wenn Übertragsignale sowohl von dem ersten Übertragdetektor CS1 als auch von dem zweiten Übertragdetektor CS2 abgegeben werden. Andernfalls gibt das Glied G4 ein einer logischen "O" entsprechendes Ausgangssignal an den invertierenden Eingangsan schluß des Glieds G3 ab. Wenn somit keine Übertragsignale von dem ersten Übertragdetektor CS1 und dem zweiten Übertragdetektor CS2 ausgegeben werden, liegt der invertierte Eingang des Glieds G3 auf dem Pegel einer logischen "1". Wenn ein Kennungssignal mit dem Wert einer logischen "1" aus dem Kennungsspeicher FLM in diesem Zustand ausgelesen wird, wird das Ausgangssignal des Glieds G3 zu einer logischen "1" invertiert.

Das einer logischen "1" entsprechende Ausgangssignal, das von dem Glied G3 abgegeben wird, wird an Aktivierungsanschlüsse EN des Zeilenadreßgenerators RAP und des Spaltenadreßgenera tors CAP angelegt. Als Reaktion hierauf beginnen der Zeilenadreßgenerator RAP und der Spaltenadreßgenerator CAP mit ihren Arbeitsvorgängen.

In ähnlicher Weise wie bei dem eingangs erläuterten, zum Stand der Technik rechnenden Beispiel erzeugt der Zeilenadreßgenerator RAP unter Synchronisation mit einem Takt CLK eine Zeilen adresse, die 11 Bits R₀ bis R₁₀ enthält, wie es in Fig. 4C gezeigt ist. Dieses Zeilenadreßsignal wird an den vierten Adreßformatierer FOM₄ angelegt. Der vierte Adreßformatierer FOM₄ greift die fünf Bits R₀ bis R₄ geringster Wertigkeit aus einem Zeilenadreßsignal und auch die sechs Bits A₀ bis A₅ geringster Wertigkeit ads einem 12 Bits umfassenden Kennungsadreßsignal mit den Bits A₀ bis A₁₁, das von dem Kennungsadreßgenerator FLM-AP zugeführt wird, heraus und formatiert hieraus ein Adreßsignal mit 11 Bits A₅ bis A₀-R₄ bis R₀, wie es in Fig. 4G gezeigt ist. Der vierte Adreßformatierer FOM₄ gibt dann dieses Adreßsignal an den Fehlerzähler RFC für die Zeilen adressen ab.

Der erste Übertragdetektor CS1 wird, wie in Fig. 4E gezeigt ist, auf "00000011111" gesetzt. Jedesmal dann, wenn jedes Bit der fünf Bits geringster Wertigkeit eines Zeilenadreßsignals, das von dem Zeilenadreßgenerator RAP ausgegeben wird, gleich einer logischen "1" wird, wird ein Übertragsignal an den Spaltenadreßgenerator CAP abgegeben, so daß die Adresse eines Spaltenadreßsignals, das von dem Spaltenadreßgenerator CAP abgegeben wird, um 1 hochge stuft wird. Weiterhin wird auch der zweite Übertragdetektor CS2, wie in Fig. 4F gezeigt ist, auf "00000011111" gesetzt.

Der Spaltenadreßgenerator CAP gibt, wie in Fig. 4D gezeigt ist, ein Spaltenadreßsignal mit 11 Bit C₀ bis C₁₀ ab. Ein fünfter Adreßformatierer FOM₅ greift die fünf Bits C₀ bis C₄ geringster Wertigkeit aus diesem Spaltenadreßsignal sowie die sechs Bits A₆ bis A₁₁ höchster Wertigkeit aus einem zwölf Bits umfassenden Kennungsadreßsignal mit den Bits A₀ bis A₁₁ heraus, das von dem Kennungsadreßgenerator FLM-AP zugeführt wird und formatiert hieraus ein 11 Bits umfassendes Adreßsignal mit A₁₁ bis A₆ - C₄ bis C₀. Der fünfte Formatierer FOM₅ gibt dann dieses Adreßsignal an den Fehlerzähler CFC für die Spaltenadressen ab.

Weiterhin greift der dritte Adreßformatierer FOM₃ die fünf Bits R₀ bis R₄ geringster Wertigkeit aus einem Zeilenadreßsignal mit 11 Bits R₀ bis R₁₀ heraus, das in Fig. 4C gezeigt ist, und greift weiterhin die sechs Bits A₀ bis A₅ geringster Wertigkeit aus einem 12 Bits umfassenden Kennungsadreßsignal mit den Bits A₀ bis A₁₁, das von dem Kennungsadreßgenerator FLM-AP zugeführt wird und in Fig. 4B gezeigt ist, sowie die fünf Bits C₀ bis C₄ geringster Wertigkeit aus einem 11 Bits umfassenden Spaltenadreßsignal mit den Bits C₀ bis C₁₀, das von dem Spalten adreßgenerator CAP abgegeben wird und in Fig. 4D gezeigt ist, und die sechs Bits A₈ bis A₁₁ höchster Wertigkeit aus dem 12 Bits umfassenden Kennungsadreßsignal mit den Bits A₀ bis A₁₁ heraus, um hieraus ein 22 Bits umfassendes Adreßsignal mit den Bits A₁₁-A₆-C₄-C₀-A₅-A₀-R₄-R₀ zu formatieren und zu erzeugen, wie es in Fig. 4A dargestellt ist. Dieses Adreßsignal wird an den Speicherabschnitt AFM über den ersten Multiplexer MUX-A für den Zugriff zu dem Speicherab schnitt AFM angelegt.

Im folgenden werden die Vorgänge zur Fehlerbehebung bei dem Speichertestgerät im einzelnen beschrieben, das den in vorstehend erläuterter Weise aufgebauten Fehleranalysespeicher 5 und den Fehlerbehebungsanalysator 6 aufweist.

Wenn ein Adreßsignal, das von dem zweiten Adreßformatierer FOM₂ abgegeben wird, um 1 hochgestuft wird, wird eine Adresse für den Zugriff zu dem Kennungsspeicher FLM um 1 inkrementiert. Jedesmal dann, wenn ein Kennungssignal mit dem Wert einer logischen "1" aus dem Kennungsspeicher FLM während des Vorgangs der Adresseninkrementierung ausgelesen wird, werden die Inhalte (Adreßbereich) eines Speicherblocks des Speicherabschnitts AFM, der der Kennungsadresse, unter der das Kennungssignal ausgelesen wurde, entspricht, ausgelesen.

Zu diesem Zeitpunkt ist ein Zeilenadreßsignal, daß an den Fehlerzähler RFC für die Zeilenadres sen von dem vierten Adreßformatierer FOM₄ angelegt wird, gleich der Zeilenadresse des im Test befindlichen Speichers MUT, bei der der Fehler aufgetreten ist. Daher wird ein Schreibbefehl an den Speicher M_RFC durch Zufuhr der Fehlerdaten zu dem Schreibtakt-Eingangsanschluß WE des Speichers M_RFC angelegt, um hierdurch die Anzahl von aufgetretenen Fehlern unter der Adresse, auf die zugegriffen worden ist, zu speichern.

Da die Spaltenadresse des im Test befindlichen Speichers MUT, bei der der Fehler aufgetreten ist, in gleichartiger Weise zu dem Fehlerzähler CFC für die Spaltenadressen von dem fünften Adreßformatierer FOM₅ geleitet wird, wird die Anzahl von aufgetretenen Fehlern in dem Fehlerzähler CFC für die Spaltenadressen gespeichert. In ähnlicher Weise wie bei dem zum Stand der Technik rechnenden, eingangs beschriebenen Beispiel wird die gesamte Anzahl von aufgetre tenen Fehlern in dem Gesamtfehlerzähler TFC gespeichert.

Wenn die Daten in der letzten Adresse in jedem der Speicherblöcke, die in dem Speicherab schnitt AFM vorgesehen sind, ausgelesen werden, gibt sowohl der erste Übertragdetektor CS1 als auch der zweite Übertragdetektor CS2 jeweils ein einer logischen "1" entsprechendes Signal ab. Als Ergebnis hiervon erzeugt das Glied G4 ausgangsseitig ein einer logischen "1" entspre chendes Signal. Dieses einer logischen "1" entsprechende Ausgangssignal wird an entsprechen de Lastanschlüsse LD des Zeilenadreßgenerators RAP und des Spaltenadreßgenerator CAP sowie an den invertierenden Anschluß des Glieds G3 angelegt. Dieses der logischen "1" entsprechende Ausgangssignal wird ferner zu dem Aktivierungsanschluß EN des Kennungsadreßgenerators FLM-AP über das logische Glied (ODER-Glied) geleitet.

Aufgrund des Anlegens des einer logischen "1" entsprechenden Ausgangssignals an die jeweiligen Lastanschlüsse LD des Zeilenadreßgenerators RAP und des Spaltenadreßgenerators CAP werden diese auf ihre anfänglichen Zustände zurückgesetzt. Ferner wird ein einer logischen "0" entsprechendes Ausgangssignal zu den jeweiligen Aktivierungsanschlüssen EN des Zeilen adreßgenerators RAP und des Spaltenadreßgenerators CAP über das Glied G3 geleitet. Als Ergebnis dessen beenden der Zeilenadreßgenerator RAP und der Spaltenadreßgenerator CAP ihre Arbeitsschritte zur Erzeugung ihrer jeweiligen Adreßsignale. Demzufolge werden die Schritte zur Inkrementierung der jeweiligen Adressen des Speichers M_RFC und des Speichers M_CFC um jeweils eine Stufe beendet. Da das einer logischen "1" entsprechende Ausgangssignal an den Aktivie rungsanschluß EN des Kennungsadreßgenerators FLM-AP angelegt wird, beginnt auf der anderen Seite der Kennungsadreßgenerator FLM-AP erneut seinen Betrieb und startet erneut den Vorgang der Erhöhung oder Inkrementierung der Kennungsadresse um jeweils 1.

Wie vorstehend erläutert, ist das Speichertestgerät in Übereinstimmung mit der vorliegenden Erfindung so aufgebaut, daß ein Fehleranalysespeicher, der die gleiche Speicherkapazität wie die Speicherkapazität eines im Test befindlichen Speichers aufweist, hinsichtlich seiner Speicherflä che in eine Mehrzahl von Speicherblöcken unterteilt ist und es ist ein Kennungsspeicher vorgesehen, der eine Adreßkapazität aufweist, die der Anzahl von Speicherblöcken entspricht. Jedesmal dann, wenn eine Fehlerinformation in einen Speicherblock des Fehleranalysespeichers eingeschrieben wird, wird eine einer logischen "1" entsprechende Kennung unter einer Adresse des Kennungsspeichers eingeschrieben, die der Adresse des Speicherblocks entspricht, in den die Fehlerinformation eingeschrieben wird. Selbst wenn ein im Test befindlicher Speicher eine große Speicherkapazität aufweisen sollte, ist es somit zum Zeitpunkt der Analyse im Hinblick auf eine Fehlerbehebung ausreichend, lediglich die Inhalte des oder der Speicherblöcke auszulesen, die einer Kennungsadresse entsprechen, bei der eine einer logischen "1" entsprechende Kennung eingeschrieben ist.

Bei dem vorstehend beschriebenen Ausführungsbeispiel ist die Adreßkapazität des Kennungs speichers FLM für einen Fall, bei dem die Speicherkapazität sowohl des im Test befindlichen Speichers als auch des Fehleranalysespeichers gleich 4 Megabits ist, auf 4096 festgelegt. Als Ergebnis kann die Adreßkapazität jedes Speicherblocks auf 1024 (2⁵ × 2⁵) Adressen begrenzt werden. Falls die Anzahl von Speicherblöcken, in denen eine Fehlerinformation eingeschrieben ist, kleiner ist, kann somit der Vorgang der Berechnung der in Gruppen klassifizierten Gesamtheit der Fehlerdaten für die Fehlerbehebung in einer kürzeren Zeitdauer abgeschlossen werden.

Falls zum Beispiel überhaupt kein Fehler aufgetreten ist, muß lediglich der Inhalt des Kennungs speichers ausgelesen werden, und es muß von überhaupt keinem der Speicherblöcke in dem Fehleranalysespeicher 5 der Inhalt ausgelesen werden. Demzufolge kann der Vorgang der Fehlererkennung in einer extrem kurzen Zeitdauer abgeschlossen werden. In einem Fall, bei dem eine einer logischen "1" entsprechende Kennung lediglich in einer Adresse des Kennungsspei chers FLM eingeschrieben ist, muß dann lediglich der Inhalt eines einzigen Speicherblocks ausgelesen werden. Es muß daher in diesem Fall der Inhalt lediglich eines Adreßbereichs, der 1024 Adressen umfaßt, ausgelesen werden. Da somit die 4M (4194304) Adressen auf 1024 Adressen komprimiert werden können, kann die Zählung der Fehlerdaten mit einer 4096 Einheiten umfassenden Stufung bzw. mit 4096-fach erhöhter Rate (4194304/1024) durchge führt werden.

Auch wenn sich die Anzahl von aufgetretenen Fehlern beim Testen der Speicher von Speicher zu Speicher unterscheiden wird, ergibt sich der Vorteil, daß erfindungsgemäß eine deutlich höhere Arbeitsgeschwindigkeit erzielt wird. Wenn zum Beispiel angenommen wird, daß im Durchschnitt Kennungen, die jeweils den einer logischen "1" entsprechenden Wert aufweisen, in 1/10 (10%) der Fläche des Kennungsspeichers FLM eingeschrieben werden, wird erfindungsgemäß eine auf das zehnfache erhöhte Arbeitsgeschwindigkeit erzielt.

Die Speicherkapazität des im Test befindlichen Speichers und des Fehleranalysespeichers sowie die Anzahl von unterteilten Speicherblöcken oder die Speicherkapazität des Kennungsspeichers usw. sind selbstverständlich nicht auf die vorstehend bei dem beschriebenen Ausführungsbei spiel angegebenen Werte beschränkt. Wenn zum Beispiel die Speicherkapazität (die Anzahl von Adressen) des Kennungsspeichers vergrößert wird, erhöht sich auch die Anzahl von unterteilten Speicherblöcken entsprechend. Demzufolge verringert sich die Speicherkapazität (die Anzahl von Adressen) eines Speicherblocks, so daß die Effizienz des Berechnungsvorgangs um so höher wird. Eine größere Speicherkapazität des Kennungsspeichers ist daher bevorzugt, wobei es aber ausreichend und angemessen ist, wenn der Kennungsspeicher eine Speicherkapazität (Anzahl von Adressen) aufweist, die, bezogen auf die Speicherkapazität des Fehleranalysespeichers, eine Größe besitzt, die zwischen einem Bruchteil eines Zehntels der Speicherkapazität des Fehlerana lysespeichers (1/(n × 10), wobei n eine ganze Zahl gleich oder vorzugsweise größer als 1 bezeichnet) und einem Bruchteil eines Tausendstel (1/(n × 1000)) der Speicherkapazität des Fehleranalysespeichers liegt.

Claims

1. Speichertestgerät mit
einem Fehleranalysespeicher (5), der die gleiche Speicherkapazität wie ein im Test befindlicher Speicher (MUT) aufweist und auf den mittels des gleichen Adreßsignals wie das an den im Test befindlichen Speicher (MUT) angelegte Adreßsignal zugegriffen wird, wobei in dem Fehleranalysespeicher (5) jedesmal dann, wenn eine fehlerhafte Speicherzelle in dem im Test befindlichen Speicher (MUT) ermittelt wird), eine Information bezüglich der fehlerhaften Spei cherzelle unter der gleichen Adresse des Fehleranalysespeichers (5) wie diejenige des im Test befindlichen Speichers (MUT), an der die fehlerhafte Speicherzelle liegt, eingeschrieben wird,
einem Fehlerbeurteilungsanalysator (6) für den Zugriff zu allen Adressen des Fehlerana lysespeichers (5) für das Auslesen der gespeicherten Information bezüglich fehlerhafter Speicher zellen aus diesem nach dem Abschluß des Tests, zum Berechnen von Positionsinformationen bezüglich der Position der fehlerhaften Speicherzelle oder Speicherzellen, und zum Berechnen der gesamten Anzahl von fehlerhaften Speicherzellen, um hierdurch auf der Grundlage der Positions informationen und der gesamten Anzahl von fehlerhaften Speicherzellen zu ermitteln, ob eine Fehlerbehebung bezüglich des getesteten Speichers (MUT) möglich ist oder nicht, gekennzeich net durch
eine Einrichtung zum Unterteilen des Fehleranalysespeichers (5) in eine Mehrzahl von Speicherblöcken,
einen Kennungsspeicher (FLM), dessen Adressen jeweils den unterteilten Speicher blöcken entsprechen und der zum Speichern einer Kennung, die angibt, daß eine Information bezüglich einer fehlerhaften Speicherzelle in einen Speicherblock eingeschrieben worden ist, an einer Adresse, die diesem Speicherblock entspricht, ausgelegt ist,
eine Adreßformatierungseinrichtung (FOM2) zum Herausgreifen von mehreren Bits aus dem an den Fehleranalysespeicher (5) angelegten Adreßsignal, um hierdurch ein Adreßsignal für den Zugriff zu allen Adressen des Kennungsspeichers (FLM) zu erzeugen, wenn der im Test befindliche Speicher (MUT) getestet wird, und
eine Berechnungseinrichtung (RAP, CAP, FLM-AP, FOM3, FOM4, FOM5, RFC, CFC) für den Zugriff zu allen Adressen des Kennungsspeichers (FLM) zum Auslesen der gespeicherten Kennung oder Kennungen aus diesem nach dem Abschluß des Tests, und zum Auslesen des Speicherinhalts lediglich von demjenigen oder denjenigen Speicherblöcken des Fehleranalysespei chers (5), die der Adresse oder den Adressen der ausgelesenen Kennung oder Kennungen entspricht, sowie zur Berechnung der Positionsinformationen bezüglich der fehlerhaften Spei cherzelle oder Speicherzellen.

2. Speichertestgerät nach Anspruch 1, dadurch gekennzeichnet, daß die Berechnungs einrichtung aufweist:
einen Zeilenadreßgenerator (RAP) zum Erzeugen des gleichen Zeilenadreßsignals wie das Zeilenadreßsignal eines Adreßsignals, das an den Fehleranalysespeicher (5) angelegt wird,
einen Spaltenadreßgenerator (CAP) zum Erzeugen des gleichen Spaltenadreßsignals wie das Spaltenadreßsignal des Adreßsignals, das an den Fehleranalysespeicher (5) angelegt wird,
einen Kennungsadreßgenerator (FLM-AP) zum Erzeugen eines Kennungsadreßsignals für den Zugriff zu allen Adressen des Kennungsspeichers (FLM) nach dem Abschluß des Tests,
eine zweite Adreßformatierungseinrichtung (FOM3) zum Erzeugen eines Adreßsignals für den Zugriff zu allen Adressen eines oder mehrerer Speicherblöcke, die der oder den Adressen der aus dem Kennungsspeicher ausgelesenen Kennung oder Kennungen entsprechen, wobei die Erzeugung des Adreßsignals- auf der Basis der Ausgangssignale des Kennungsadreßgenerators, des Zeilenadreßgenerators und des Spaltenadreßgenerators erfolgt,
eine Zeilen-Fehlerzellen-Speichereinrichtung (RFC) zum Speichern von Informationen, die sich auf die Zeilenadressen der Informationen bezüglich fehlerhafter Speicherzellen beziehen, die nach dem Abschluß des Tests aus einem oder mehreren Speicherblöcken, in die Informatio nen bezüglich fehlerhafter Speicherzellen eingeschrieben worden sind, ausgelesen werden
eine Spalten-Fehlerzellen-Speichereinrichtung (CFC) zum Speichern der Informationen bezüglich fehlerhafter Speicherzellen, die sich auf Spaltenadressen der Informationen bezüglich dieser fehlerhaften Speicherzellen beziehen, die nach dem Abschluß des Tests aus einem oder mehreren Speicherblöcken, in die Informationen bezüglich fehlerhafter Speicherzellen einge schrieben worden sind, ausgelesen werden,
eine dritte Adreßformatierungseinrichtung (FOM4) zum Erzeugen eines Adreßsignals für den Zugriff zu allen Adressen der Zeilen-Fehlerzellen-Speichereinrichtung (RFC) auf der Grundlage der Ausgangssignale, die von dem Kennungsadreßgenerator (FLM-AP) und von dem Zeilenadreß generator (RAP) abgegeben werden, und
eine vierte Adreßformatierungseinrichtung (FOM5) zu Erzeugen eines Adreßsignals für den Zugriff zu allen Adressen der Spalten-Fehlerzellen-Speichereinrichtung (CFC) auf der Grundlage der Ausgangssignale, die von dem Kennungsadreßgenerator (FLM-AP) und dem Spaltenadreßgenerator (CAP) erzeugt werden.

3. Speichertestgerät nach Anspruch 1 oder 2, gekennzeichnet durch eine Einrichtung (TFC) zum Speichern der gesamten Anzahl von fehlerhaften Speicherzellen, die aus einem oder mehreren Speicherblöcken, in die Informationen bezüglich fehlerhafter Speicherzellen einge schrieben worden sind, ausgelesen werden.

4. Speichertestgerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeich net, daß der Kennungsspeicher (FLM) derart ausgelegt ist, daß auf ihn zum Zeitpunkt des Tests eines im Test befindlichen Speichers (MUT) mittels eines Adreßsignals zugegriffen wird, das durch die Adreßformatierungseinrichtung (FOM2) erzeugt wird, wobei ein logischer Wert, der eine Kennung repräsentiert, unter einer Adresse des Kennungsspeichers (FLM), auf die durch das Adreßsignal zugegriffen wird, jedesmal dann eingeschrieben wird, wenn Informationen bezüglich fehlerhafter Zellen in den Fehleranalysespeicher (5) eingeschrieben werden.

5. Speichertestgerat nach einem der vorhergehenden Ansprüche, dadurch gekennzeich net, daß die Speicherkapazität des Kennungsspeichers (FLM) so ausgewählt ist, daß sie zwischen 1/(n × 10) und 1/(n × 1000) der Speicherkapazität des Fehleranalysespeichers (5) liegt, wobei n eine ganze Zahl gleich oder größer als 2 bezeichnet.

6. Speichertestgerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeich net, daß die Adreßformatierungseinrichtung (FOM2) mehrere Bits höchster Wertigkeit aus einem Zeilenadreßsignal und mehrere Bits höchster Wertigkeit aus einem Spaltenadreßsignal eines an den Fehleranalysespeicher (5) angelegten Adreßsignals herausgreift, um hierdurch ein Adreßsig nal für den Zugriff zu allen Adressen des Kennungsspeichers (FLM) zu erzeugen.