DE19740329B4

DE19740329B4 - Halbleiterspeicherbauelement mit Mehrfachbank

Info

Publication number: DE19740329B4
Application number: DE19740329A
Authority: DE
Inventors: Moon-Hae Son
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-03-08
Filing date: 1997-09-13
Publication date: 2010-01-21
Anticipated expiration: 2017-09-14
Also published as: JPH10255466A; TW344820B; KR19980072847A; DE19740329A1; KR100230412B1; GB2322951A; GB2322951B; US6026045A; JP3948580B2; GB9718927D0

Abstract

Halbleiterspeicherbauelement mit
– einem derart in eine Mehrzahl von Bänken (A, B) aufgeteilten Mehrfachbank-Speicherzellenfeld (31), daß die Bänke alternierend angeordnet sind und jeweils eine Mehrzahl von Einheitsspeicherzellenfeldern (32) beinhalten,
– einem mit Ausgangsanschlüssen alternierend an Spaltenauswahlleitungen (CSL0(A) ..., CSLn(A), CSL0(B), ..., CSLn(B)) jeder Bank angeschlossenen Spaltendecoder (35) zum Freigeben der Spaltenauswahlleitungen einer jeweils aus der Mehrzahl von Bänken ausgewählten Bank in Reaktion auf Adressendecodiersignale und Bankauswahlsignale,
– einem Spaltenadresspuffer (47) zum Puffern einer extern zugeführten Spaltenadresse,
– einem Bankauswahlbitpuffer (49) zum Puffern extern zugeführter Bankauswahlbits,
– einem ersten Spaltenvordecoder (43) zum Decodieren einiger der Ausgangssignale des Spaltenadresspuffers und zum Erzeugen der Adressendecodiersignale,
– einem zweiten Spaltenvordecoder (45) zum Decodieren der übrigen Ausgangssignale des Spaltenadresspuffers in Reaktion auf Ausgangssignale des Bankauswahlbitpuffers und eines verzögerten internen Taktsignals und zum Erzeugen der Bankauswahlsignale,
– einem Taktpuffer (55) zum Puffern eines extern zugeführten Taktsignals und zum Erzeugen...

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einer Mehrfachbank, d. h. einer Mehrzahl von Bänken, in die ein einziges großes Speicherzellenfeld unterteilt ist.
In einem System, das eine übliche Halbleiterspeicherbauelement-Hierarchie verwendet, ist die Bandbreite der Halbleiterspeicherbauelemente, speziell von DRAMs, gering. Daher wird üblicherweise eine Bankverschachtelung verwendet, um viele Daten innerhalb einer vorgegebenen Zeit zu übertragen. Bei der Bankverschachtelung ist jedes von mehreren Speicherbauelementen in eine Mehrzahl von Bänken unterteilt, und eine Speichersteuereinheit erhält sukzessive Daten von jeder Bank. Vor kurzem wurde die Verschachtelungsfunktion mit einem einzelnen Halbleiterspeicherbauelement durchgeführt, indem eine Mehrzahl von Bänken für das Halbleiterbauelement vorgesehen wurde.
1 zeigt ein schematisches Blockschaltbild eines herkömmlichen Halbleiterspeicherbauelementes mit einer Mehrfachbank. Hierbei sind eine Bank und Teile, die sich auf Spaltendecodierung beziehen, gezeigt. In dem herkömmlichen Halbleiterspeicherbauelement mit einer Mehrfachbank gemäß 1 beinhaltet eine Bank, z. B. eine Bank A, ein einzelnes unabhängiges großes Speicherzellenfeld 1, einen Spaltendecoder 5 und einen Zeilendecoder 7. Das große Speicherzellenfeld 1 weist eine Mehrzahl von Einheitsspeicherzellenfeldern 2 auf und ist in 1 dergestalt gezeigt, daß es sechzehn Einheitspeicherzellenfelder 2 enthält. Die Ausgangsanschlüsse des Spaltendecoders 5 sind an eine Mehrzahl von Spaltenauswahlleitungen CLS0(A) bis CSLn(A) angeschlossen. Der Spaltendecoder 5 gibt die Spaltenauswahlleitungen CLS0(A) bis CLSn(A) in Paaren in Reaktion auf eine Mehrzahl erster Vordecodiersignale PDCA23, PDCA45 und PDCA67, eines zweiten Vordecodiersignals DCA01 und eines Rücksetzimpulses CSLRSP frei. Dies bedeutet, daß die Spaltenauswahlleitungen CSL0(A) bis CLSn(A) durch dieselbe Spaltenadresse in Paaren freigegeben werden und eine zur Bank A gehörige Spalte auswählen. Außerdem ist jede der Spaltenauswahlleitungen CLS0(A) bis CLSn(A) mit vier Schalttransistoren 3 auf beiden Seiten der Einheitsspeicherzellenfelder 2 verbunden. Die Verbindung zwischen den Spaltenauswahlleitungen und den Schalttransistoren wird im Detail unter Bezugnahme auf 2 beschrieben werden.
Das herkömmliche Halbleiterspeicherbauelement mit einer Mehrfachbank beinhaltet außerdem einen ersten und einen zweiten Spaltenvordecoder 13 und 15, einen Bankauswahlbitpuffer 17, einen Spaltenadresspuffer 19, eine erste und eine zweite Verzögerungseinheit 21 und 23 sowie einen Taktpuffer 25. Der Spaltenadresspuffer 19 puffert extern zugeführte Spaltenadressbits A0 bis A7, und der Bankauswahlbitpuffer 17 puffert extern zugeführte Bankauswahlbits BS0 und BS1. Der erste Spaltenvordecoder 13 decodiert Ausgangssignale PBS0 und PBS1 des Bankauswahlbitpuffers 17 sowie CA2 bis CA7, die einige der Ausgangssignale des Spaltenadresspuffers 19 darstellen, und generiert die mehreren der ersten Vordecodiersignale PDCA23, PDCA45 und PDCA67. Der zweite Spaltenvordecoder 15 decodiert CA0 und CA1, die weitere von den Ausgangssignalen des Spaltenadresspuffers 19 darstellen, in Reaktion auf ein intern verzögertes Taktsignal PCLKD und generiert das zweite Vordecodiersignal DCA01. Der Taktpuffer 25 puffert ein extern zugeführtes Taktsignal CLK und gibt ein internes Taktsignal PCLK ab. Die erste und die zweite Verzögerungseinheit 21 und 23 verzögern jeweils das interne Taktsignal PCLK und erzeugen das verzögerte Taktsignal PKCLD und den Rücksetzimpuls CSLRSP.
2 zeigt ein Schaltbild, das die Verbindungen zwischen den Spaltenauswahlleitungen und den Schalttransistoren in dem herkömmlichen Halbleiterspeicherbauelement mit einer Mehrfachbank illustriert. Gemäß 2 ist eine der beiden gleichen Spaltenauswahlleitungen CLSi(A), die durch dieselbe Spaltenadresse freigegeben werden, mit jeder der Gate-Elektroden von vier Schalttransistoren S1, S2, S3 und S4 verbunden, die vier Eingabe- und Ausgabeleitungen I/O mit zwei Paaren von Bitleitungen und komplementären Bitleitungen BLi, BLi, BLi + 1 und BLi + 1 in dem herkömmlichen Halbleiterspeicherbauelement mit einer Mehrfachbank verbinden. Die andere Spaltenauswahlleitung ist mit den Gate-Elektroden von vier Schalttransistoren S5, S6, S7 und S8 verbunden, welche weitere vier Eingabe- und Ausgabeleitungen I/O mit zwei Paaren von Bitleitungen und komplementären Bitleitungen BLi + 2, BLi + 2, BLi + 3 und BLi + 3 verbinden. Zwischen die Bitleitungen und die komplementären Bitleitungen, die in Paaren vorliegen, sind Leseverstärker SA1, SA2, SA3 und SA4 eingeschleift.
Zwischen die Bitleitungen und die komplementären Bitleitungen von Einheitsspeicherzellenfeldern auf der linken Seite, einschließlich Speicherzellen ML und den Leseverstärkern SA1, S2, SA3 und SA4, sind Trenngatter T_i1 bis T_i8 eingeschleift. Zwischen die Bitleitungen und die komplementären Bitleitungen der Einheitsspeicherzellenfelder auf der rechten Seite, einschließlich Speicherzellen MR und den Leseverstärkern SA1, SA2, SA3 und SA4, sind Trenngatter T_j1 bis T_j8 eingeschleift.
Wenn das große Speicherzellenfeld 1 in dem herkömmlichen Halbleiterspeicherbauelement mit einer Mehrfachbank, wie oben beschrieben, in eine Mehrzahl von Bänken, z. B. in zwei Bänke, unterteilt ist, werden die Spaltenauswahlleitungen CSL0(A) bis CSLn(A) zusammen in beiden Bänken verwendet. Wenn daher die Zeilen beider Bänke durch den Zeilendecoder 7 aktiviert und Daten einer Speicherzelle durch Auswählen der Spalte einer jeweiligen Bank gelesen werden, wird in dem herkömmlichen Halbleiterspeicherbauelement dieselbe Spaltenauswahlleitung in der anderen, nicht ausgewählten Bank benutzt. Daher fließt über nicht gezeigte Lasttransistoren der Eingabe- und Ausgabeleitungen I/O ein Strom von einer Speisespannung VCC zu einer Massespannung VSS, wobei die Schalttransistoren die Eingabe- und Ausgabeleitungen I/O mit den Bitleitungen und komplementären Bitleitungen und den Leseverstärkern vom N-Typ verbinden. Dementsprechend erhöht sich für den Fall, daß das große Speicherzellenfeld 1 in dem herkömmlichen Halbleiterspeicherbauelement mit einer Mehrfachbank in zwei Bänke aufgeteilt wird, der Stromverbrauch, wenn die Daten einer Speicherzelle gelesen werden. Wenn daher ein großes Speicherzellenfeld in eine Mehrzahl von Bänken aufgeteilt wird, sollte jede Bank einen Spaltendecoder besitzen, um einen solchen Stromverbrauch zu verhindern. Dies vergrößert jedoch in diesem Fall die Abmessungen des Chips.
In der Patentschrift US 5.587.961 ist ein Halbleiterspeicherbauelement mit zwei Speicherbänken offenbart, die über je einen Schaltungsblock mit Abtastverstärkerfunktion und Eingabe/Ausgabe-Torsteuerfunktion parallel an einen gemeinsamen Spaltendecoder angekoppelt sind.
In dem Zeitschriftenaufsatz T. Sunaga et al., An Eight-Bit Prefetch Circuit for High-Bandwidth DRAM’s, IEEE Journal of Solid-State Circuits, Vol. 32, No. 1, Januar 1997, Seiten 105–110 ist ein Halbleiterspeicherbauelement mit einem Mehrfachbank-Speicherzellenfeld offenbart, das aus zwei Bänken mit je vier Oktanden aufgebaut ist, wobei sich je zwei nebeneinander liegende Oktanden einer Bank mit zwei nebeneinander liegenden Oktanden der anderen Bank abwechseln.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes mit einer Mehr fachbank zugrunde, bei dem ein einzelnes großes Speicherzellenfeld in eine Mehrzahl von Bänken aufgeteilt ist, ohne daß der Stromverbrauch anwächst oder sich die Chipabmessungen erhöhen.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs 1 oder 2. Dieses Halbleiterspeicherbauelement ist so aufgebaut, daß ein Spaltendecoder für alle Bänke vorgesehen ist, dessen Ausgangsanschlüsse alternierend an die Spaltenauswahlleitungen jeder Bank angeschlossen sind, so daß nicht für jede Bank ein zusätzlicher Spaltendecoderbereich erforderlich ist, um die Spaltenauswahlleitungen der jeweiligen Bank alternierend zu aktivieren. Daher kann ein einzelnes großes Speicherzellenfeld in eine Mehrzahl von Bänken unterteilt sein, ohne daß dies die Chipabmessungen oder den Stromverbrauch erhöht.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsbeispiele der Erfindung sowie das zu deren besserem Verständnis oben beschriebene, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein schematisches Blockschaltbild eines herkömmlichen Halbleiterspeicherbauelementes mit einer Mehrfachbank,
2 ein Schaltbild, das die Verbindungen zwischen Spaltenauswahlleitungen und Schalttransistoren in dem herkömmlichen Halbleiterspeicherbauelement mit Mehrfachbank von 1 veranschaulicht,
3 ein schematisches Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbauelementes mit einer Mehrfachbank,
4 ein Schaltbild, das die Verbindungen zwischen Spaltenauswahlleitungen und Schalttransistoren in dem Halbleiterspeicherbauelement mit Mehrfachbank von 3 veranschaulicht,
5 ein Schaltbild eines Spaltendecoders des Halbleiterspeicherbauelements von 3,
6 ein Schaltbild eines zweiten Spaltenvordecoders des Halbleiterspeicherbauelementes mit Mehrfachbank von 3,
7 ein Schaltbild einer ersten Verzögerungseinheit des Halbleiterspeicherbauelementes mit Mehrfachbank von 3,
8 ein Schaltbild einer zweiten Verzögerungseinheit des Halbleiterspeicherbauelementes von 3,
9 ein Betriebsablaufdiagramm des erfindungsgemäßen Halbleiterspeicherbauelementes mit Mehrfachbank von 3 und
10 ein Blockschaltbild eines erfindungsgemäßen 4-Bank-DRAMs.
3 zeigt ein schematisches Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbauelementes mit einer Mehrfachbank. Hierbei sind ein einzelnes großes, in eine Mehrzahl von Bänken unterteiltes Speicherzellenfeld und Teile, die sich auf Spaltendecodierung beziehen, dargestellt.
Das erfindungsgemäße Halbleiterspeicherbauelement mit Mehrfachbank gemäß 3 beinhaltet ein einzelnes großes Speicherzellenfeld 31, einen Spaltendecoder 35 und einen Zeilendecoder 37. Das große Speicherzellenfeld 31 weist eine Mehrzahl von Einheitsspeicherzellenfeldern 32 auf, wobei es in 3 dergestalt gezeigt ist, daß es sechzehn Einheitsspeicherzellenfelder 32 besitzt. Außerdem ist jede Bank alternierend mit den anderen Bänken angeordnet und enthält Gruppen von vier Einheitsspeicherzellenfeldern. Der Spaltendecoder 35 besitzt Ausgangsanschlüsse, die alternierend an Spaltenauswahlleitungen CSL0(A), CLS1(A), ..., CLSn(A) einer Bank A und Spaltenauswahlleitungen CSL0(B), CSL1(B), ..., CSLn(B) einer Bank B angeschlossen sind, und gibt die Spaltenauswahlleitungen einer aus den Bänken A und B ausgewählten Bank in Reaktion auf Adressendecodiersignale, d. h. eine Mehrzahl von ersten Vordecodiersignalen PDCA23, PDCA45 und PDCA67, auf Bankauswahlsignale, d. h. eine Mehrzahl von zweiten Vordecodiersigna len PADCA01 und PBDCA01, sowie auf einen Rücksetzimpuls CSLRSP frei. Außerdem ist jede der Spaltenauswahlleitungen CSL0(A), CSL1(A), ..., CSLn(A) der Bank A und der Spaltenauswahlleitungen CSL0(B), CSL1(B), ..., CSLn(B) der Bank B mit acht Schalttransistoren 33 auf beiden Seiten der Einheitsspeicherzellenfelder 32 verbunden. Folglich werden die zwei Spaltenauswahlleitungen, die in dem herkömmlichen Halbleiterspeicherbauelement mit Mehrfachbank gemäß 1 zur Auswahl einer Spalte erforderlich sind, zum Auswählen jeweiliger Spalten der Bänke A und B verwendet. Dies bedeutet, daß die Spaltenauswahlleitungen CSL0(A), CSL1(A), ..., CSLn(A) der Bank A mit Schaltleitungen verbunden sind, welche Eingabe- und Ausgabeleitungen I/O mit nicht gezeigten Bitleitungen der Bank A verbinden, und daß die Spaltenauswahlleitungen CSL0(B), CSL1(B), ..., CSLn(B) der Bank B mit Schaltleitungen verbunden sind, welche Eingabe- und Ausgabeleitungen I/O mit nicht gezeigten Bitleitungen der Bank B verbinden. Die Verbindung zwischen den Spaltenauswahlleitungen und den Schaltleitungen wird unten unter Bezugnahme auf 4 im Detail erläutert.
Um insbesondere einen Spaltendecoder für jede Bank in dem einzigen Spaltendecoder 35 alternierend anzuordnen und die Spaltenauswahlleitung jeder Bank alternierend auszugeben, werden die mehreren zweiten Vordecodiersignale PADCA01 und PBDCA01, die Bankinformationen enthalten, als Eingangssignale für den Spaltendecoder 35 benutzt. Das erfindungsgemäße Halbleiterspeicherbauelement mit Mehrfachbank ist daher mit einem ersten bzw. einem zweiten Spaltenvordecoder 43, 45, einem Spaltenadreßpuffer 47, einem Bankauswahlbitpuffer 49, einer ersten bzw. einer zweiten Verzögerungseinheit 51, 53 und einem Taktpuffer 55 versehen, um den Spaltendecoder 35 zu aktivieren. Der Spaltenadresspuffer 47 puffert extern zugeführte Spaltenadressbits A0 bis A7, und der Bankauswahlbitpuffer 49 puffert extern zugeführte Bankauswahlbits BS0 und BS1. Der erste Spaltenvordecoder 43 decodiert CA2 bis CA7, welche einige der Ausgangssignale des Spaltenadresspuffers 47 darstel len, und erzeugt eine Mehrzahl von ersten Vordecodiersignalen PDCA23, PDCA45 und PDCA67. Der zweite Spaltenvordecoder 45 decodiert CA0 und CA1, welche andere der Ausgangssignale des Spaltenadreßpuffers 47 darstellen, in Reaktion auf Ausgangssignale PBS0 und PBS1 sowie ein verzögertes internes Taktsignal PCLKD. Der Taktpuffer 55 puffert ein extern zugeführtes Taktsignal CLK und erzeugt ein internes Taktsignal PCLK. Die erste und die zweite Verzögerungseinheit 51, 53 verzögern jeweils das interne Taktsignal PCLK und erzeugen das verzögerte Taktsignal PCLKD bzw. den Rücksetzimpuls CSLRSP.
Wie oben beschrieben, kann in dem erfindungsgemäßen Halbleiterspeicherbauelement mit Mehrfachbank ein einzelnes großes Speicherzellenfeld in eine Mehrzahl von Bänken ohne Anwachsen der Chipabmessungen oder des Stromverbrauchs unterteilt werden, da der Spaltendecoder jeder Bank alternierend in dem einzelnen Spaltendecoder 35 angeordnet ist, ohne ein zusätzliches Spaltendecodergebiet für jede Bank hinzuzufügen, um die Spaltenauswahlleitungen jeder Bank alternierend auszugeben.
4 zeigt ein Schaltbild, das die Verbindungen zwischen den Spaltenauswahlleitungen und den Schalttransistoren in dem Halbleiterspeicherbauelement mit Mehrfachbank von 3 veranschaulicht. Gemäß 4 ist eine Spaltenauswahlleitung CSLi(A) oder CSLi(B) mit jeder Gate-Elektrode von acht Schalttransistoren S1, S2, S3, S4, S5, S6, S7 und S8 verbunden, welche acht Eingabe- und Ausgabeleitungen I/O mit vier Paaren von Bitleitungen und komplementären Bitleitungen BLi, BLi, BLi + 1, BLi + 1, BLi + 2, BLi + 2, BLi + 3, BLi + 3 verbinden.
Außerdem sind zwischen die Bitleitungen und die komplementären Bitleitungen, die in Paaren vorliegen, Leseverstärker SA1, SA2, SA3 und SA4 eingeschleift. Trenngatter T_i1 bis T_i8 sind zwischen die Bitleitungen und die komplementären Bitleitungen eines Einheitspeicherzellenfeldes auf der linken Seite, einschließlich Speicherzellen ML und den Leseverstärkern SA1, SA2, SA3 und SA4, eingeschleift. Zwischen die Bitleitungen und die komplementären Bitleitungen eines Einheitspeicherzellenfeldes auf der rechten Seite, einschließlich Speicherzellen MR und den Leseverstärkern SA1, SA2, SA3 und SA4, sind Trenngatter T_j1 bis T_j8 eingeschleift.
5 zeigt ein Schaltbild eines Spaltendecoders in dem Halbleiterspeicherbauelement mit Mehrfachbank gemäß 3. Der Spaltendecoder von 5 enthält einen Bankspaltendecoder 57 zum Freigeben der Spaltenauswahlleitungen CSLi(A) (i = 0, 1, ..., n) der Bank A und einen Bankspaltendecoder 59 zum Freigeben der Spaltenauswahlleitungen CSLi(B) (i = 0, 1, ..., n) der Bank B. Der Bankspaltendecoder 57 gibt die Spaltenauswahlleitungen CSLi(A) der Bank A in Reaktion auf die ersten Vordecodiersignale PDCA23, PDCA45 und PDCA67, des zweiten Vordecodiersignals PADCA01 und des Rücksetzimpulses CSLRSP frei. Der Bankspaltendecoder 59 gibt die Spaltenauswahlleitungen CSLi(B) der Bank B in Reaktion auf die ersten Vordecodiersignale PDCA23, PDCA45 und PDCA67, des anderen zweiten Vordecodiersignals PBDCA01 und des Rücksetzimpulses CSLRSP frei.
Der Bankspaltendecoder 57 besitzt Logikmittel 57a zur UND-Verknüpfung des Inversen des zweiten Vordecodiersignals PADCA01 mit dem Ergebnis einer UND-Verknüpfung der ersten Vordecodiersignale PDCA23, PDCA45 und PDCA67, Invertermittel 57b zum Invertieren eines Ausgangssignals der Logikmittel 57a in Reaktion auf ein durch Invertieren des Rücksetzimpulses CSLRSP in einem Inverter I1 erhaltenen Signals und Zwischenspeichermittel 57c zur Zwischenspeicherung eines Ausgangssignals der Invertermittel 57b und zum Abgeben des zwischengespeicherten Signals an die Spaltenauswahlleitungen CSLi(A) der Bank A. Hierbei beinhalten die Logikmittel 57a ein NAND-Gatter ND1 zur NAND-Verknüpfung der empfangenen ersten Vordecodiersignale PDCA23, PDCA45 und PDCA67 sowie ein NOR-Gatter NR1 zur NOR-Verknüpfung des empfangenen zweiten Vordecodiersignals PADCA01 mit dem Ausgangssignal des NAND-Gatters ND1.
Die Invertermittel 57b enthalten einen ersten PMOS-Transistor P1 mit einer Source-Elektrode, an die eine Speisespannung VCC angelegt wird, und einer Gate-Elektrode, an die das Ausgangssignal der Logikmittel 57a angelegt wird, einen zweiten PMOS-Transistor P2 mit einer Source-Elektrode, die mit einer Drain-Elektrode des ersten PMOS-Transistors P1 verbunden ist, einer Gate-Elektrode, an welche das invertierte Signal des Rücksetzimpulses CSLRSP angelegt wird, und einer mit einem Ausgangsknoten A verbundene Drain-Elektrode sowie einen NMOS-Transistor N1 mit einer mit dem Ausgangsknoten A verbundenen Drain-Elektrode, einer Gate-Elektrode, an welche das Ausgangssignal der Logikmittel 57a angelegt wird, und einer Source-Elektrode, an die eine Massespannung VSS angelegt wird. Die Zwischenspeichermittel 57c enthalten einen ersten Inverter I2 mit einem mit dem Ausgangsknoten A der Invertermittel 57b verbundenen Eingangsknoten und einem mit den Spaltenauswahlleitungen CSLi(A) der Bank A verbundenen Ausgangsknoten sowie einen zweiten Inverter I3 mit einem mit dem Ausgangsknoten des ersten Inverters I2 verbundenen Eingangsknoten und einem mit dem Eingangsknoten des ersten Inverters I2 verbundenen Ausgangsknoten.
Der Bankspaltendecoder 59 besitzt den gleichen Aufbau wie der Bankspaltendecoder 57 und enthält Logikmittel 59a zur UND-Verknüpfung des Inversen des zweiten Vordecodiersignals PBDCA01 mit dem Ergebnis einer UND-Verknüpfung der ersten Vordecodiersignale PDCA23, PDCA45 und PDCA67, Invertermittel 59b zum Invertieren eines Ausgangssignals der Logikmittel 59a in Reaktion auf ein durch Invertieren des Rücksetzimpulses CSLRSP in dem Inverter I1 erhaltenen Signals sowie Zwischenspeichermittel 59c zum Zwischenspeichern eines Ausgangssignals der Invertermittel 59b und zum Abgeben des zwischengespeicherten Signals an die Spaltenauswahlleitungen CSLi(B) der Bank B. Hierbei beinhalten die Logikmittel 59a ein NOR-Gatter NR2 zur NOR-Verknüpfung des empfangenen Ausgangssignals des NAND-Gatters ND1 mit dem zweiten Vordecodiersignal PBDCA01. Die Invertermittel 59b beinhalten einen ersten PMOS-Transistor P3 mit einer Source-Elektrode, an welche die Speisespannung VCC angelegt wird, und einer Gate-Elektrode, an welche das Ausgangssignal der Logikmittel 59a angelegt wird, einen zweiten PMOS-Transistor P4 mit einer Source-Elektrode, die mit einer Drain-Elektrode des ersten PMOS-Transistors P3 verbunden ist, einer Gate-Elektrode, an die das invertierte Signal des Rücksetzimpulses CSLRSP angelegt wird, und einer mit einem Ausgangsknoten B verbundenen Drain-Elektrode sowie einen NMOS-Transistor N2 mit einer mit dem Ausgangsknoten B verbundenen Drain-Elektrode, einer Gate-Elektrode, an welche das Ausgangssignal der Logikmittel 59a angelegt wird, und einer Source-Elektrode, an welche die Massespannung VSS angelegt wird. Die Zwischenspeichermittel 59c beinhalten einen ersten Inverter I4 mit einem mit dem Ausgangsknoten B der Invertermittel 59b verbundenen Eingangsknoten und einem mit den Spaltenauswahlleitungen CSLi(B) der Bank B verbundenen Ausgangsknoten sowie einen zweiten Inverter I5 mit einem mit dem Ausgangsknoten des ersten Inverters I4 verbundenen Eingangsknoten und einem mit dem Eingangsknoten des ersten Inverters I4 verbundenen Ausgangsknoten. Die Logikmittel 57a und 59a, die Invertermittel 57b und 59b sowie die Zwischenspeichermittel 57c und 59c können unterschiedliche Logikgatter enthalten.
6 zeigt ein Schaltbild eines zweiten Spaltenvordecoders in dem Halbleiterspeicherbauelement mit Mehrfachbank von 3. Der zweite Spaltenvordecoder von 6 enthält einen Spaltenvordecoder 61 zum Auswählen der Bank A und einen Spaltenvordecoder 63 zum Auswählen der Bank B. Der Spaltenvordecoder 61 decodiert CA0 und CA1 und ihre Inversen CA0B bzw. CA1B, welche einige der Ausgangssignale des in 3 gezeigten Spaltenadresspuffers 47 darstellen, in Reaktion auf die invertierten Signale PBS0B bzw. PBS1B der Ausgangssignale PBS0 bzw. PBS1 des in 3 gezeigten Bankauswahlbitpuffers 49 und erzeugt vier zweite Vordecodiersignale PADCAOB1B, PADCA01B, PADCAOB1 und PADCA01 zum Auswählen der Bank A. Der Spaltenvordecoder 63 decodiert CA0, CA1, CA0B und CA1B in Re aktion auf PBS0 und PBS1B und das verzögerte interne Taktsignal PCLKD und erzeugt vier zweite Vordecodiersignale PBDCA0B1B, PBDCA01B, PBDCA0B1 und PBDCA01 zum Auswählen der Bank B. Die zweiten Vordecodiersignale werden als Eingabe für den Spaltendecoder 35 von 3 verwendet.
Der Spaltenvordecoder 61 besitzt hierbei ein NAND-Gatter ND2 zur NAND-Verknüpfung der empfangenen PBS0B und PBS1B, NAND-Gatter ND3, ND4, ND5 und ND6 zur NAND-Verknüpfung der empfangenen Signale CA0, CA1, eines invertierten Signals CA0B von CA0 und eines invertierten Signals CA1B von CA1, NOR-Gatter NR3, NR4, NR5 und NR6 zur NOR-Verknüpfung empfangener Ausgangssignale der NAND-Gatter ND3, ND4, ND5 bzw. ND6 mit dem Ausgangssignal des NAND-Gatters ND2 sowie NAND-Gatter ND7, ND8, ND9 und ND10 zur NAND-Verknüpfung empfangener Ausgangssignale der NOR-Gatter NR3, NR4, NR5 bzw. NR6 mit dem verzögerten internen Taktsignal PCLKD. Der Spaltenvordecoder 63 besitzt denselben Aufbau wie der Spaltenvordecoder 61 und enthält ein NAND-Gatter ND11 zur NAND-Verknüpfung der empfangenen PBS0 und PBS1B, NAND-Gatter ND12, ND13, ND14 und ND15 zur NAND-Verknüpfung der empfangenen Signale CA0, CA1, des invertierten Signals CA0B von CA0 und des invertierten Signals CA1B von CA1, NOR-Gatter NR7, NR8, NR9 und NR10 zur NOR-Verknüpfung empfangener Ausgangssignal der NAND-Gatter ND12, ND13, ND14 bzw. ND15 mit dem Ausgangssignal des NAND-Gatters ND11, sowie NAND-Gatter ND16, ND17, ND18 und ND19 zur NAND-Verknüpfung empfangener Ausgangssignale der NOR-Gatter NR7, NR8, NR9 bzw. NR10 mit dem verzögerten internen Taktsignal PLCKD. Die Spaltenvordecoder 61 und 63 können, falls erforderlich, unterschiedliche Logikgatter enthalten.
7 zeigt ein Schaltbild einer ersten Verzögerungseinheit in dem Halbleiterspeicherbauelement mit Mehrfachbank von 3. Die erste Verzögerungseinheit von 7 besteht aus einer Kette von sechs seriell verbundenen Invertern I6 bis I11 und verzögert das empfangene interne Taktsignal PCLK für eine vorgegebene Zeitdauer und gibt das verzögerte interne Taktsi gnal PCLKD ab. Die Anzahl von Invertern kann variiert werden, wenn notwendig, und die erste Verzögerungseinheit kann auch andere Logikgatter enthalten.
8 zeigt ein Schaltbild einer zweiten Verzögerungseinheit in dem Halbleiterspeicherbauelement mit Mehrfachbank von 3. Die zweite Verzögerungseinheit von 8 besteht aus einer Kette von vier Invertern I12 bis I15 und verzögert das empfangene interne Taktsignal PCLK für eine vorgegebene Zeitdauer und gibt den Rücksetzimpuls CSLRSP ab. Die Anzahl von Invertern kann erforderlichenfalls variiert werden, und die zweite Verzögerungseinheit kann andere Logikgatter enthalten.
9 stellt ein Betriebsablaufdiagramm des Halbleiterspeicherbauelements mit Mehrfachbank von 3 dar. Wenn dem Halbleiterspeicherbauelement von 3, wie zum gezeigten Zeitpunkt T1 der Fall, das Taktsignal CLK, ein Spaltenadresshinweissignal CASB und Adressenbits A0 bis A7 zugeführt werden und die Bankauswahlbits BS0 und BS1 sämtlich extern auf einem niedrigen Pegel zugeführt werden, startet ein Lesevorgang für die Bank A. Der Taktpuffer 55 verzögert folglich das Taktsignal CLK und erzeugt das interne Taktsignal PCLK, und die erste und die zweite Verzögerungseinheit 51, 53 verzögern das interne Taktsignal PCLK und erzeugen das verzögerte interne Taktsignal PLCKD bzw. den Rücksetzimpuls CSLRSP. Hierbei decodiert der erste Spaltenvordecoder 43 Signale CA2 bis CA7, die von den Adressenbits A2 bis A7 erhalten werden, welche in den Spaltenadresspuffer 47 eingegeben werden. Außerdem nehmen hierbei die Ausgangssignale PBS0 und PBS1 des Bankauswahlbitpuffers 49 einen niedrigen Logikpegel ein, da die Bankauswahlsignale BS0 und BS1 sämtlich auf niedrigem Logikpegel liegen. Daher geht ein Spaltenvordecoder zum Auswählen der Bank A im zweiten Spaltenvordecoder 45 in Betrieb. Dies bedeutet unter Bezugnahme auf das Schaltbild des in 6 gezeigten Spaltenvordecoders 45, daß die vier zweiten Vordecodiersignale PBDCA0B1B, PBDCA01B, PBDCA0B1 und PBDCA01, welche die Ausgangssignale des Spaltenvordecoders 63 zum Auswäh len der Bank B darstellen, alle auf einem hohen Logikpegel gesperrt werden, da sowohl PES0 als auch PBS1 auf niedrigem Logikpegel liegen und ihre invertierten Signale PBS0B und PBS1B auf hohem Logikpegel liegen. Zudem wird eines der vier zweiten Vordecodiersignale PADCA0B1B, PADCA01B, PADCA0B1 und PADCA01, welche die Ausgangssignale des Spaltenvordecoders 61 zum Auswählen der Bank A darstellen, auf einen niedrigen Logikpegel freigegeben, während die anderen auf einem hohen Logikpegel gesperrt werden, jeweils in Reaktion auf die Signale CA0 und CA1, die von den Adressenbits A0 und A1 erhalten werden, welche in den Spaltenadresspuffer 47 eingegeben werden. Beispielsweise wird das zweite, in den Spaltendecoder 35 des Halbleiterspeicherbauelementes von 3 eingegebene Vordecodiersignal PADCA01 auf einen niedrigen Pegel an einer ansteigenden Flanke des verzögerten internen Taktsignals PCLKD freigegeben und auf einem hohen Pegel an einer fallenden Flanke desselben gesperrt, wenn sowohl CA0 als auch CA1 auf hohem Logikpegel liegen. Die Spaltenauswahlleitung CSLA0 der Bank A wird folglich auf hohem Logikpegel freigegeben, wenn das zweite Vordecodiersignal PADCA01 auf niedrigem Logikpegel freigegeben wird, während es auf niedrigem Logikpegel an einer ansteigenden Flanke des Rücksetzimpulses CSLRSP gesperrt wird.
Wenn die Bankauswahlsignale BS0 und BS1 mit hohem bzw. niedrigem Logikpegel eingegeben werden, wie dies am Zeitpunkt T2 von 9 der Fall ist, startet ein Lesevorgang für die Bank B. Hierbei decodiert der erste Spaltenvordecoder 43 die Signale CA2 bis CA7, die von den Adressenbits A2 bis A7 erhalten werden, welche in den Spaltenadresspuffer 47 eingegeben werden, und erzeugt ein erstes Vordecodiersignal PDCAij. Zudem gelangen hierbei die Ausgangssignale PBS0 und PBS1 des Bankauswahlbitpuffers 49 auf hohen bzw. niedrigen Logikpegel, da die Bankauswahlbits BS0 und BS1 auf hohem bzw. niedrigem Logikpegel liegen. Daher geht der Spaltendecoder zum Auswählen der Bank B in dem zweiten Spaltenvordecoder 45 in Betrieb. Dies bedeutet unter Bezugnahme auf das Schaltbild des zweiten Spaltenvordecoders 45 von 6, daß, da PBS0 und PBS1 auf hohem bzw. niedrigem Logikpegel liegen, ihre invertierten Signale PBS0B und PBS1B auf niedrigem bzw. hohem Logikpegel liegen. Daher werden die vier zweiten Vordecodiersignale PADCA0B1B, PADCA01B, PADCA0B1 und PADCA01, welche die Ausgangssignale des Spaltenvordecoders 61 zum Auswählen der Bank A darstellen, alle auf hohem Logikpegel gesperrt. Einer der vier zweiten Vordecodiersignale PBDCA0B1B, PBDCA01B, PBDCA0B1 und PBDCA01, welche die Ausgangssignale des Spaltenvordecoders 61 zum Auswählen der Bank B darstellen, wird auf niedrigem Logikpegel in Reaktion auf CA0 und CA1 freigegeben, während die übrigen auf hohem Logikpegel gesperrt werden. Der obige Vorgang wird immer dann wiederholt, wenn sich CA0 und CA1 ändern. Die zweiten Vordecodiersignale PBDCA0B1B, PBDCA01B, PBDCA0B1 und PBDCA01 werden an einer ansteigenden Flanke des verzögerten internen Taktsignals PCLKD auf niedrigen Pegel freigegeben bzw. an einer fallenden Flanke desselben auf hohem Pegel gesperrt. Beispielhaft sind in dem Betriebsablaufdiagramm von 9 lediglich PBDCA0B1 und PBDCA01 wiedergegeben. Die Spaltenauswahlleitungen CSLB0 und CSLB1 der Bank B werden somit auf hohen Logikpegel freigegeben, wenn die zweiten Vordecodiersignale PBDCA01 bzw. PBDCA0B1 auf niedrigen Logikpegel freigegeben werden, und sie werden an einer ansteigenden Flanke des Rücksetzimpulses CSLRSP gesperrt.
10 zeigt ein Blockschaltbild eines exemplarischen synchronen 4-Bank-DRAMs, bei dem die vorliegende Erfindung angewendet ist.
Das erfindungsgemäße Halbleiterspeicherbauelement mit Mehrfachbank ist folglich dergestalt aufgebaut, daß der Spaltendecoder für jede Bank alternierend in einem einzigen Spaltendecoder angeordnet ist, ohne zusätzliches Spaltendecodergebiet für jede Bank hinzuzufügen, um alternierend die Spaltenauswahlsignale an die Bank abzugeben. Damit kann ein einzelnes großes Speicherzellenfeld in eine Mehrzahl von Bänken aufgeteilt werden, ohne die Chipabmessungen oder den Stromverbrauch zu erhöhen. Wenngleich die Erfindung oben anhand eines in den Zeichnungen illustrierten Beispiels erläutert wurde, betrifft dies nur einen möglichen, exemplarischen Anwendungsfall. Es versteht sich, daß die in den beigefügten Patentansprüchen charakterisierte Erfindung zahlreiche Variationen und Modifikationen hiervon umfaßt, wie sie vom Fachmann realisierbar sind.

Claims

Halbleiterspeicherbauelement mit – einem derart in eine Mehrzahl von Bänken (A, B) aufgeteilten Mehrfachbank-Speicherzellenfeld (31), daß die Bänke alternierend angeordnet sind und jeweils eine Mehrzahl von Einheitsspeicherzellenfeldern (32) beinhalten, – einem mit Ausgangsanschlüssen alternierend an Spaltenauswahlleitungen (CSL0(A) ..., CSLn(A), CSL0(B), ..., CSLn(B)) jeder Bank angeschlossenen Spaltendecoder (35) zum Freigeben der Spaltenauswahlleitungen einer jeweils aus der Mehrzahl von Bänken ausgewählten Bank in Reaktion auf Adressendecodiersignale und Bankauswahlsignale, – einem Spaltenadresspuffer (47) zum Puffern einer extern zugeführten Spaltenadresse, – einem Bankauswahlbitpuffer (49) zum Puffern extern zugeführter Bankauswahlbits, – einem ersten Spaltenvordecoder (43) zum Decodieren einiger der Ausgangssignale des Spaltenadresspuffers und zum Erzeugen der Adressendecodiersignale, – einem zweiten Spaltenvordecoder (45) zum Decodieren der übrigen Ausgangssignale des Spaltenadresspuffers in Reaktion auf Ausgangssignale des Bankauswahlbitpuffers und eines verzögerten internen Taktsignals und zum Erzeugen der Bankauswahlsignale, – einem Taktpuffer (55) zum Puffern eines extern zugeführten Taktsignals und zum Erzeugen eines internen Taktsignals und – einer ersten und einer zweiten Verzögerungseinheit (51, 53) zum Verzögern des internen Taktsignals und zum Erzeugen des verzögerten Taktsignals bzw. eines Rücksetzimpulses.
Halbleiterspeicherbauelement, insbesondere nach Anspruch 1, mit – einem derart in eine Mehrzahl von Bänken (A, B) aufgeteilten Mehrfachbank-Speicherzellenfeld (31), daß die Bänke alternierend angeordnet sind und jeweils eine Mehrzahl von Einheitsspeicherzellenfeldern (32) beinhalten, und – einem mit Ausgangsanschlüssen alternierend an Spaltenauswahlleitungen (CSL0(A) ..., CSLn(A), CSL0(B), ..., CSLn(B)) jeder Bank angeschlossenen Spaltendecoder (35) zum Freigeben der Spaltenauswahlleitungen einer jeweils aus der Mehrzahl von Bänken ausgewählten Bank in Reaktion auf Adressendecodiersignale und Bankauswahlsignale, – wobei der Spaltendecoder (35) eine Mehrzahl von Bankspaltendecodern (57, 59) zum Freigeben der Spaltenauswahlleitungen einer jeweiligen Bank beinhaltet, wobei jeder Bankspaltendecoder die Spaltenauswahlleitungen der Bank in Reaktion auf die Adressendecodiersignale und eines der Bankauswahlsignale freigibt.
Halbleiterspeicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, daß der jeweilige Bankspaltendecoder (57, 59) folgende Elemente enthält: – Logikmittel (57a) zur UND-Verknüpfung der Adressendecodiersignale mit dem Inversen eines der Bankauswahlsignale, – Mittel (57b) zum Invertieren eines Ausgangssignals der Logikmittel (57a) in Reaktion auf ein invertiertes Signal des Rücksetzimpulses (CSLRSP) und – Zwischenspeichermittel (57c) zum Zwischenspeichern eines Ausgangssignals der Invertermittel (57b) und zum Abgeben des zwischengespeicherten Signals an die Spaltenauswahlleitung.
Halbleiterspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, daß die Logikmittel (57a) folgende Elemente enthalten: – ein NAND-Gatter (ND1) zum Empfangen der Adressendecodiersignale und zum NAND-Verknüpfen der empfangenen Signale und – ein NOR-Gatter (NR1) zum Empfangen eines der Bankauswahlsignale und des Ausgangssignals des NAND-Gatters und zum NOR-Verknüpfen der empfangenen Signale.
Halbleiterspeicherbauelement nach Anspruch 3 oder 4, weiter dadurch gekennzeichnet, daß die Invertermittel (57b) folgende Elemente enthalten: – einen ersten PMOS-Transistor (P1) mit einer Source-Elektrode, an die eine Speisespannung angelegt wird, und einer Gate-Elektrode, an welche das Ausgangssignal der Logikmittel (57a) angelegt wird, – einen zweiten PMOS-Transistor (P2) mit einer Source-Elektrode, die mit einer Drain-Elektrode des ersten PMOS-Transistors (P1) verbunden ist, einer Gate-Elektrode, an welche das invertierte Signal des Rücksetzimpulses (CSLRSP) angelegt wird, und einer Drain-Elektrode, die mit einem Ausgangsknoten zum Abgeben des Ausgangssignals verbunden ist, und – einen NMOS-Transistor (N1) mit einer mit dem Ausgangsknoten verbundenen Drain-Elektrode, einer Gate-Elektrode, an welche das Ausgangssignal der Logikmittel (57a) angelegt wird, und einer Source-Elektrode, an welche eine Massespannung angelegt wird.
Halbleiterspeicherbauelement nach einem der Ansprüche 3 bis 5, weiter dadurch gekennzeichnet, daß die Zwischenspeichermittel (57c) folgende Elemente enthalten: – einen ersten Inverter (I2) mit einem mit dem Ausgangsknoten der Invertermittel (57b) verbundenen Eingangsknoten und einem mit der Spaltenauswahlleitung verbundenen Ausgangsknoten und – einen zweiten Inverter (I3) mit einem mit dem Ausgangsknoten des ersten Inverters verbundenen Eingangsknoten und einem mit dem Eingangsknoten des ersten Inverters verbundenen Ausgangsknoten.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, daß die Spaltenauswahlleitungen jeder der Bänke (A, B) mit Schalttransistoren (33) verbunden sind, welche Eingabe- und Ausgabeleitungen (I/O) mit Bitleitungen der jeweiligen Bank verbinden.