DE19735424A1

DE19735424A1 - MOS transistor

Info

Publication number: DE19735424A1
Application number: DE19735424A
Authority: DE
Inventors: Marvin Lu
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1996-11-26
Filing date: 1997-08-15
Publication date: 1998-05-28
Also published as: KR19980041852A

Abstract

the MOS transistor (100) is formed in a substrate (116) of a first conductivity type and has separate source (112) and drain (114) regions of a second conductivity type in the substrate with a channel region (122) between them. A gate oxide layer (118) is arranged on the substrate above the channel region with a polysilicon gate (120) formed on it. A contact region (124) of a first conductivity type is formed in the substrate. A first blocking layer (126) of the first conductivity type near the drain region has a doping agent conc. higher than that in the substrate.

Description

Die Erfindung betrifft einen MOS-Transistor nach dem Oberbe griff des Anspruchs 1.The invention relates to a MOS transistor according to the Oberbe handle of claim 1.

Um zu verhindern, daß ein hohes Gate-Potential die Gateoxid schicht eines MOS-Transistors durchbricht, verwenden konventionelle CMOS-Schaltkreise einen Transistor mit an Masse liegendem Gate, um einen elektrischen Pfad nach Masse bereitzustellen, wenn die Spannung am Gate des MOS-Transistors einen vorbestimmten Wert übersteigt.To prevent the gate oxide from having a high gate potential layer of a MOS transistor breaks through, use conventional CMOS circuits a transistor with grounded gate to one provide electrical path to ground when the voltage at the gate of the MOS transistor exceeds a predetermined value.

Fig. 5 zeigt ein Querschnittdiagramm, das einen konventio nellen n-Kanal-Transistor 10 mit an Masse liegendem Gate illustriert. Wie dargestellt, umfaßt der Transistor 10 im Abstand angeordnete n+-Source- und -Drainregionen 12 bzw. 14 in einem p-Substrat 16, eine Schicht von Gateoxid 18, das über dem Substrat 16 ausgebildet ist, und ein Polisilicium-Gate 20, das auf der Gateoxidschicht 18 über einer Ka nalregion 22 ausgebildet ist, die zwischen Sourceregion 12 und Drain region 14 definiert ist. Fig. 5 shows a cross-sectional diagram illustrating a conventional n-channel transistor 10 with a grounded gate. As illustrated, transistor 10 includes spaced n + source and drain regions 12 and 14, respectively, in ap substrate 16 , a layer of gate oxide 18 formed over substrate 16 , and a polysilicon gate 20 which is formed on the gate oxide layer 18 over a channel region 22 , which is defined between the source region 12 and the drain region 14 .

Der Transistor 10 umfaßt ferner hochdotierte p+-Kontaktregio nen 24, die im Substrat 16 ausgebildet sind, und Feldoxidregionen FOX, die im Substrat 16 ausgebildet sind, um die p+-Kontaktregionen 24 von den n+-Source- und Drainregionen 12 bzw. 14 zu isolieren.Transistor 10 further includes highly doped p + contact regions 24 formed in substrate 16 and field oxide regions FOX formed in substrate 16 to isolate p + contact regions 24 from n + source and drain regions 12 and 14, respectively .

Wie weiter in Fig. 5 gezeigt, ist der Transistor 10 so konfi guriert, daß Source 12, Substrat 16, Gate 20 und p+-Kontaktregionen 24 mit Masse verbunden sind, während Drain 14 mit einem Eingangsknoten N₁ verbunden ist, der seinerseits mit internen Schaltkreisen verbunden ist, d. h. dem Gate eines MOS-Transistors.As further shown in Fig. 5, transistor 10 is configured such that source 12 , substrate 16 , gate 20 and p + contact regions 24 are connected to ground, while drain 14 is connected to an input node N ₁ , which in turn is connected to internal ones Circuits is connected, ie the gate of a MOS transistor.

Da das Gate 20 des Transistors 10 mit Masse verbunden ist, ist der Transistor 10, welcher als ein Anreicherungstransistor ausgebildet ist, normalerweise gesperrt, d. h. es fließt kein Strom von der Drain region 14 zur Sourceregion 12.Since the gate 20 of the transistor 10 is connected to ground, the transistor 10 , which is designed as an enrichment transistor, is normally blocked, ie no current flows from the drain region 14 to the source region 12 .

Bei einer elektrostatischen Entladung jedoch gelangt eine hohe positive Spannung an den Eingangsknoten N₁, die ihrerseits an die Drain region 14 gelangt. Die hohe positive Spannung, wirksam an der Drainregi on 14, durchbricht die in Sperrichtung vorgespannte Drainsubstrat-Sperr schicht mittels Lawineneffekt, wodurch bewirkt wird, daß deutlich mehr Elektronen in die Drainregion 14 und Löcher in das Substrat 16 fließen, wo die Löcher an den p+-Kontaktregionen 24 gesammelt werden.In the case of an electrostatic discharge, however, a high positive voltage reaches the input node N ₁ , which in turn reaches the drain region 14 . The high positive voltage, effective at the drain region 14 , breaks through the reverse biased drain substrate barrier layer by avalanche effect, causing significantly more electrons to flow into the drain region 14 and holes into the substrate 16 , where the holes at the p + -Contact regions 24 are collected.

Die erhöhte Anzahl von in das Substrat 16 fließenden Löchern hebt das Potential an der Oberfläche des Substrats 16 derart, daß die p-n-Sperrschicht zwischen Sourceregion 12 und Substrat 16 in Durchlaß richtung vorgespannt wird. An diesem Punkt sammelt die Sourceregion 12 einen Teil der Löcher und injiziert Elektronen in das Substrat 16, wo durch der parasitäre npn-Transistor durchgeschaltet wird, der durch die n-Sourceregion 12, das p-Substrat 16 und die n-Drainregion 14 gebildet ist.The increased number of holes flowing into the substrate 16 raises the potential on the surface of the substrate 16 such that the pn barrier layer between the source region 12 and the substrate 16 is biased in the forward direction. At this point, source region 12 collects a portion of the holes and injects electrons into substrate 16 , where it is turned on by the parasitic npn transistor formed by n source region 12 , p substrate 16, and n drain region 14 .

Wenn demgemäß eine elektrostatische Entladung erfolgt, schal tet der Transistor 10 durch und bildet einen Strompfad niedrigen Wider standes vom Eingangsknoten N₁ zum Drain 14, und über das Substrat 16 zur Source 12 und zur Masse. Die Minimaldrainspannung, die erforderlich ist, um den Transistor 10 durchzuschalten, ist als Durchbruchsspannung V_BR des Transistors bekannt.Accordingly, when an electrostatic discharge occurs, the transistor 10 switches through and forms a current path of low resistance from the input node N ₁ to the drain 14 , and via the substrate 16 to the source 12 and to ground. The minimum drain voltage required to turn transistor 10 on is known as the breakdown voltage V _{BR of} the transistor.

Fig. 6 zeigt eine graphische Widergabe, die die Betriebsbe reiche illustriert, in die der Transistor 10 gelangen kann, wenn eine elektrostatische Entladung erfolgt. Wie dargestellt, fällt die Spannung am Eingangsknoten N₁ ab, und der Strom steigt an, wenn die Durchbruchs spannung V_BR erreicht wird. Man sagt, daß an diesem Punkt der Transistor 10 in den "Rückfallbereich" seines Betriebes eintritt. Fig. 6 shows a graphical representation illustrating the operational areas into which the transistor 10 can enter when an electrostatic discharge occurs. As shown, the voltage at the input node N ₁ drops and the current increases when the breakdown voltage V _{BR is} reached. At this point, transistor 10 is said to enter the "fallback range" of its operation.

Nach Eintritt in den Rückfallbereich führt der Transistor 10 zunehmende Stromhöhen ab, wenn die Spannung am Eingangsknoten N₁ weiter ansteigt, bis der Transistor 10 ein zweites Mal durchbricht, wo der er höhte Strom den Transistor 10 zerstört. Der Schutz vor elektrostatischer Entladung wird in dem Rückfallbereich vorgesehen, bevor die zweite Durchbruchsspannung erreicht ist.After entering the fallback region, the transistor 10 dissipates increasing current levels when the voltage at the input node N ₁ continues to rise until the transistor 10 breaks down a second time, where the increased current destroys the transistor 10 . Protection against electrostatic discharge is provided in the fallback area before the second breakdown voltage is reached.

Ein Problem bei dieser Anordnung besteht darin, daß es schwie rig ist, die Durchbruchsspannung eines mit seinem Gate an Masse liegen den Transistors abzusenken, ohne den Herstellungsprozeß komplizierter zu machen, der für die Bildung der Schaltung eingesetzt wird, welche durch diesen mit seinem Gate an Masse liegenden Transistor geschützt werden soll.A problem with this arrangement is that it sweats rig is the breakdown voltage one with its gate connected to ground lowering the transistor without complicating the manufacturing process make, which is used for the formation of the circuit, which by these are protected with their gate to ground transistor should.

Aufgabe der Erfindung ist es, einen MOS-Transistor nach dem Oberbegriff des Anspruchs 1 zu schaffen, der eine verringerte Durch bruchsspannung aufweist, und der ohne weiteres in Standardherstellungs prozesse eingegliedert werden kann.The object of the invention is a MOS transistor according to the Preamble of claim 1 to create a reduced through has breaking voltage, and easily in standard manufacturing processes can be integrated.

Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst. Hierdurch wird die Durchbruchsspannung eines mit seinem Gate an Masse liegenden MOS-Transistors verringert, indem die p-Dotierkonzentration des Substrats an der Drainsubstratsperrschicht vergrößert wird.This task is performed according to the characteristic part of the Claim 1 solved. This makes the breakdown voltage one with reduced its gate to ground MOS transistor by the p-doping concentration of the substrate at the drain substrate junction is enlarged.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.Further refinements of the invention are as follows Description and the dependent claims.

Die Erfindung wird nachstehend anhand von in den beigefügten Abbildungen dargestellten Ausführungsbeispielen näher erläutert. The invention is described below with reference to the accompanying figures Illustrated embodiments illustrated in more detail.

Fig. 1 zeigt ein Querschnittsdiagramm eines n-Kanaltran sistors, der mit seinem Gate an Masse liegt. Fig. 1 shows a cross-sectional diagram of an n-channel transistor, which is connected to ground with its gate.

Fig. 2A-2D zeigen Querschnittsdiagramme zur Erläuterung der Herstellung des Transistors von Fig. 1 als Teil eines CMOS-Fabrikations verfahrens. FIGS. 2A-2D show cross-sectional diagrams illustrating the fabrication of the transistor of Fig. 1 as part of a CMOS fabrication process.

Fig. 3 zeigt ein Querschnittsdiagramm einer SCR-Komponente. Fig. 3 is a cross-sectional diagram showing an SCR component.

Fig. 4 zeigt ein Diagramm zur Erläuterung der Arbeitsbereiche der Komponente von Fig. 3. FIG. 4 shows a diagram for explaining the working areas of the component of FIG. 3.

Fig. 5 zeigt im Querschnitt einen mit seinem Gate an Masse liegenden, bekannten n-Kanaltransistor. Fig. 5 shows a lying with its gate connected to ground, known n-channel transistor in the cross-section.

Fig. 6 zeigt ein Diagramm bezüglich der Betriebsbereiche, in die der Transistor von Fig. 5 gelangen kann, wenn er einer elektrosta tischen Entladung ausgesetzt ist. Fig. 6 shows a diagram with respect to the operating ranges in which the transistor of Fig. 5 can enter when it is subjected to an electrostatic discharge.

Der Transistor 100 umfaßt eine n+-Sourceregion 112 und davon beabstandet eine n+-Drainregion 114 in einem p-Substrat 116, eine Gate oxidschicht 118, die über dem Substrat 116 ausgebildet ist, und ein Gate 120 aus Polysilicium, das auf der Gateoxidschicht 118 über einer Kanal region 122 ausgebildet ist, die zwischen Sourceregion 112 und Drain region 114 begrenzt ist.The transistor 100 includes an n + source region 112 and spaced therefrom an n + drain region 114 in a p-type substrate 116 , a gate oxide layer 118 formed over the substrate 116 , and a gate 120 made of polysilicon over the gate oxide layer 118 a channel region 122 is formed, which is delimited between the source region 112 and the drain region 114 .

Der Transistor 100 umfaßt ferner hochdotierte p+-Kontaktre gionen 124, die im Substrat 116 ausgebildet sind, sowie Feldoxidregionen FOX, die im Substrat 116 ausgebildet sind, um die p+-Kontaktregionen 124 von n+-Sourceregionen 112 und n+-Drainregion 114 zu isolieren.Transistor 100 further includes highly doped p + contact regions 124 formed in substrate 116 and field oxide regions FOX formed in substrate 116 to isolate p + contact regions 124 from n + source regions 112 and n + drain region 114 .

Der Transistor 100 umfaßt zusätzlich Sperrschichtregionen 126 vom p-Typ, die im Substrat 116 nahe der Sourceregion 112 bzw. Drain region 114 und Kanalregion 122 ausgebildet sind. Alternativ kann der Transistor 100 auch mit nur einer p-Sperrschichtregion 126 nahe der Drainregion 114 und Kanalregion 122 ausgebildet sein.Transistor 100 additionally includes p-type junction regions 126 formed in substrate 116 near source region 112 or drain region 114 and channel region 122 . Alternatively, transistor 100 may also be formed with only one p-junction region 126 near drain region 114 and channel region 122 .

Die p-Sperrschichtregionen 126 werden vorzugsweise so ausge bildet, daß sie eine Dotierungsmittelkonzentration aufweisen, die durch die Dotierungskonzentration definiert ist, welche in einem gegebenen Verfahrensschritt zur Bildung von leicht p-dotierten Drainregionen (PLDD) angewandt wird. Alternativ können auch andere Dotierungsmittel konzentrationen verwendet werden, die höher liegen als die Dotierungs konzentration des Substrats 116, jedoch niedriger sind als die Dotie rungskonzentration der Drainregion 114.The p-junction regions 126 are preferably formed to have a dopant concentration that is defined by the dopant concentration used in a given process step to form lightly p-doped drain regions (PLDD). Alternatively, other dopant concentrations can be used that are higher than the doping concentration of the substrate 116 , but are lower than the doping concentration of the drain region 114 .

Wie weiter in Fig. 1 gezeigt, ist der Transistor 100 so konfi guriert, daß Sourceregion 112, Substrat 116, Gate 120 und p+-Kontakt regionen 124 mit Masse verbunden sind, während die Drainregion 114 mit einem Eingangsknoten N₁ verbunden ist, welcher seinerseits mit internen Schaltkreisen verbunden ist, d. h. mit dem Gate eines MOS-Transistors.As further shown in Fig. 1, transistor 100 is configured such that source region 112 , substrate 116 , gate 120 and p + contact regions 124 are connected to ground, while drain region 114 is connected to an input node N ₁ , which in turn is connected is connected to internal circuits, ie to the gate of a MOS transistor.

Der Transistor 100 arbeitet in der gleichen Weise wie der Transistor 10 der Fig. 5 mit der Ausnahme, daß der Transistor 100 bei niedrigerer Drainspannung als der Transistor 10 durchbricht und in den Rückfallbereich gelangt.The transistor 100 operates in the same way as the transistor 10 of FIG. 5, except that the transistor 100 breaks down at a lower drain voltage than the transistor 10 and enters the fallback region.

Die Durchbruchsspannung des Transistors 100 ist deshalb klei ner als die Durchbruchsspannung des Transistors 10, weil das elektrische Spitzenfeld in der Übergangsregion, das von einer gegebenen Drainspan nung herrührt, sich umgekehrt mit der Quadratwurzel der Dotierung auf der leichter dotierten Seite ändert.The breakdown voltage of transistor 100 is smaller than the breakdown voltage of transistor 10 because the peak electrical field in the transition region resulting from a given drain voltage changes inversely with the square root of the doping on the more lightly doped side.

Im Ergebnis wird durch Erhöhen der Dotierung des Substrats 116 nahe der Drainregion 114 das elektrische Spitzenfeld von einer gegebenen Drainspannung höher. Das elektrische Feld, das erforderlich ist, um den Lawineneffekt und den Durchbruch der Sperrschicht einzuleiten, kann dem gemäß bei niedrigerer Drainspannung erreicht werden. Ähnliches gilt auch für die Sourceregion 112.As a result, increasing the doping of the substrate 116 near the drain region 114 increases the peak electric field from a given drain voltage. The electrical field required to initiate the avalanche effect and the breakthrough of the barrier layer can accordingly be achieved with a lower drain voltage. The same applies to the source region 112 .

Zusätzlich zu dem Vorsehen einer niedrigeren Durchbruchs spannung besteht ein weiterer Vorteil des Transistors 100 darin, daß die Herstellung des Transistors 100 ohne weiteres in einen Standard-CMOS- Herstellungsprozeß eingegliedert werden kann.In addition to providing a lower breakdown voltage, another advantage of transistor 100 is that the manufacture of transistor 100 can be readily incorporated into a standard CMOS manufacturing process.

Wie in Fig. 2A gezeigt, werden konventionelle CMOS-Fabrika tionsprozesse angewandt, um den Transistor 100 aufzubauen, wobei im Ab stand angeordnete Feldoxidregionen FOX im Substrat 116 gebildet werden, eine Gateoxidschicht 150 über dem Substrat 116 zwischen den Feldoxid regionen FOX gebildet, das Gate 120 über einem Abschnitt der Gateoxid schicht 150 gebildet und eine Implantiermaske 152 über dem Gate 120 gebildet wird.As shown in FIG. 2A, conventional CMOS fabrication processes are used to build the transistor 100 , with spaced field oxide regions FOX formed in the substrate 116 , a gate oxide layer 150 formed over the substrate 116 between the field oxide regions FOX, the gate 120 is formed over a portion of the gate oxide layer 150 and an implant mask 152 is formed over the gate 120 .

Als nächstes wird p-Material in das Substrat 116 implantiert, um p-Regionen 154 gleichzeitig mit der Bildung von p-LDD-Regionen für die p-Kanal-CMOS-Komponenten zu bilden. Demgemäß haben die p-Regionen 154 dieselbe Dotierungskonzentration wie die p-LDD-Regionen der p-Kanal komponenten.Next, p-type material is implanted into substrate 116 to form p-regions 154 concurrently with the formation of p-LDD regions for the p-channel CMOS components. Accordingly, the p-regions 154 have the same doping concentration as the p-LDD regions of the p-channel components.

Alternativ und unter Anwendung zusätzlicher Masken können die p-Regionen 154 gebildet werden, um irgendeine Dotierkonzentration auf zuweisen, die größer ist als die Konzentration des Substrats 116, jedoch geringer als Konzentration der noch zu bildenden n-Source- und Drain regionen.Alternatively, and using additional masks, the p-regions 154 can be formed to have any doping concentration that is greater than the concentration of the substrate 116 but less than the concentration of the n-source and drain regions still to be formed.

Wie in Fig. 2B gezeigt, wird nach Implantieren des p-Materials in das Substrat 116 die Maske 152 entfernt, gefolgt vom Entfernen der exponierten Regionen der Gateoxidschicht 150. Das Entfernen der expo nierten Regionen der Gateoxidschicht 150 definiert die Gateoxidschicht 118. Als nächstes wird eine Oxidschicht (nicht dargestellt) aufgebracht und dann anisotrop geätzt, um Oxiddistanzelemente 158 zu bilden.As shown in FIG. 2B, after implanting the p-type material into the substrate 116, the mask 152 is removed, followed by removing the exposed regions of the gate oxide layer 150 . Removing the exposed regions of gate oxide layer 150 defines gate oxide layer 118 . Next, an oxide layer (not shown) is applied and then anisotropically etched to form oxide spacers 158 .

Danach, und wie in Fig. 2C gezeigt, wird eine Schicht aus Opferoxid 160 über dem exponierten Substrat gebildet, gefolgt von der Bildung einer Maske 162 zum Schutz des Gates 120, und der zu bildenden p+-Kontaktregionen 124. Als nächstes wird n-Material in das Substrat 116 implantiert, um hochdotierte Source- und Drainregionen 112 bzw. 114 des Transistors 100 und die Source- und Drainregionen der n-Kanal-CMOS-Kom ponenten zu bilden. Die Bildung von Source- und Drainregionen 112 bzw. 114 definiert ihrerseits die p+-Sperrschichtregionen 126.Thereafter, and as shown in FIG. 2C, a layer of sacrificial oxide 160 is formed over the exposed substrate, followed by the formation of a mask 162 to protect the gate 120 and the p + contact regions 124 to be formed . Next, n-type material is implanted into substrate 116 to form highly doped source and drain regions 112 and 114 of transistor 100 and the source and drain regions of the n-channel CMOS components, respectively. The formation of source and drain regions 112 and 114 in turn defines the p + junction regions 126 .

Wie in Fig. 2D gezeigt, wird nach Bildung der n-Source- und Drainregionen 112, 114 die Maske 162 entfernt und eine Maske 164 gebil det, um das Gate 120 und die n+-Source- und Drainregionen 112 bzw. 114 zu schützen. Danach wird p-Material in das Substrat 116 implantiert, um die stark dotierten p-Kontaktregionen 124 des Transistors 100, wie auch die Source- und Drainregionen der p-Kanal-CMOS-Komponenten zu bilden.As shown in FIG. 2D, after formation of the n-source and drain regions 112 , 114, the mask 162 is removed and a mask 164 is formed to protect the gate 120 and the n + -source and drain regions 112 and 114, respectively. Thereafter, p-material is implanted into the substrate 116 to form the heavily doped p-contact regions 124 of the transistor 100 , as well as the source and drain regions of the p-channel CMOS components.

Nach Bildung der p-Source- und Drainregionen erfolgt die wei tere Verarbeitung entsprechend konventionellen CMOS-Prozeßschritten. Demgemäß kann der Transistor 100 als Teil eines konventionellen CMOS- Herstellungsverfahrens ohne die Anwendung irgendwelcher zusätzlicher Masken gebildet werden. After formation of the p-source and drain regions, further processing is carried out in accordance with conventional CMOS process steps. Accordingly, transistor 100 can be formed as part of a conventional CMOS fabrication process without the use of any additional masks.

Zusätzlich zu Schutzkomponenten gegen elektrostatische Entla dung ist dieses Prinzip auch auf halbleitergesteuerte Gleichrichter (semiconductor controlled rectifiers = SCR) anwendbar.In addition to protective components against electrostatic discharge This principle is also applicable to semiconductor-controlled rectifiers (semiconductor controlled rectifiers = SCR) applicable.

Der in Fig. 3 gezeigte SCR 200 umfaßt eine n-Wannenregion 210, ausgebildet in einem p-Substrat 216, eine n+-Sourceregion 212, ausge bildet im Substrat 216, und eine n+-Drainregion 214, ausgebildet sowohl in der Wannenregion 210 als auch im Substrat 216 im Abstand von der Sourceregion 212. Zusätzlich umfaßt der SCR 200 eine Gateoxidschicht 218, ausgebildet auf dem Substrat 216, und ein Gate 220 aus Polysili cium, ausgebildet auf der Gateoxidschicht 218 über einer Kanalregion 222, die zwischen Source- und Drainregionen 212 bzw. 214 begrenzt ist.The SCR 200 shown in FIG. 3 includes an n-well region 210 formed in a p-type substrate 216 , an n + source region 212 formed in the substrate 216 , and an n + drain region 214 formed in both the well region 210 and in the substrate 216 at a distance from the source region 212 . In addition, the SCR 200 includes a gate oxide layer 218 formed on the substrate 216 and a gate 220 made of polysilicon formed on the gate oxide layer 218 over a channel region 222 defined between source and drain regions 212 and 214 , respectively.

Der SCR 200 umfaßt auch eine hochdotierte p+-Kontaktregion 224, ausgebildet im Substrat 216, hochdotierte n+- bzw. p+-Kontaktre gionen 226 bzw. 228, ausgebildet in der n-Wannenregion 210, und Feld oxidregionen FOX, die im Substrat 216 und der n-Wanne 210 ausgebildet sind, um die p+-Kontaktregionen 224 von den n+-Source- bzw. Drainre gionen 212 bzw. 214 zu isolieren.The SCR 200 also includes a highly doped p + contact region 224 formed in the substrate 216 , highly doped n + and p + contact regions 226 and 228 formed in the n-well region 210 , and field oxide regions FOX that are in the substrate 216 and the n well 210 are formed to isolate the p + contact regions 224 from the n + source and drain regions 212 and 214, respectively.

Der SCR 200 umfaßt zusätzlich p-Sperrschichtregionen 230, die im Substrat 216 nahe den Source- und Drainregionen 212 bzw. 214 und der Kanalregion 222 ausgebildet sind. Alternativ kann der SCR 200 auch mit nur einer p-Sperrschichtregion 230 nahe der Drainregion 214 und Kanal region 222 hergestellt werden.SCR 200 additionally includes p-type junction regions 230 formed in substrate 216 near source and drain regions 212 and 214 and channel region 222 , respectively. Alternatively, the SCR 200 can also be manufactured with only one p-junction region 230 near the drain region 214 and channel region 222 .

Die p-Sperrschichtregionen 230 werden vorzugsweise ausgebil det, um eine Dotierungsmittelkonzentration aufzuweisen, die definiert wird durch die Dotierungskonzentration, die bei einem gegebenen Schritt bei der Bildung von PLDDs angewandt wird. Alternativ können auch Dotier konzentrationen verwendet werden, die höher als die Dotierkonzentration des Substrats 216, jedoch niedriger als die Dotierkonzentration der Drainregion 214 liegen.The p-junction regions 230 are preferably formed to have a dopant concentration that is defined by the dopant concentration used in a given step in the formation of PLDDs. Alternatively, doping concentrations can also be used which are higher than the doping concentration of the substrate 216 , but lower than the doping concentration of the drain region 214 .

Wie weiter in Fig. 3 gezeigt, ist der SCR 200 so konfiguriert, daß Sourceregion 212, Substrat 216, Gate 220 und p+-Kontaktregion 224 mit Masse verbunden sind, während n+- und p+-Kontaktregionen 226 bzw. 228 mit einem Eingangsknoten N₁ verbunden sind, der seinerseits mit einem internen Schaltkreis der CMOS-Anordnung verbunden ist. As further shown in FIG. 3, the SCR 200 is configured such that source region 212 , substrate 216 , gate 220 and p + contact region 224 are connected to ground, while n + and p + contact regions 226 and 228 are connected to an input node N ₁ are connected, which in turn is connected to an internal circuit of the CMOS arrangement.

Wie in Fig. 4 gezeigt, tritt, wenn eine positive Spannung unterhalb einer Durchbruchsspannung V_BR an dem Eingangsknoten N₁ an liegt, der SCR 200 in den durchlaßblockierenden Arbeitsbereich ein. In diesem Arbeitsbereich sind die p-n-Sperrschicht zwischen der p+-Kontakt region 228 und der n-Wannenregion 210, und die p-n-Sperrschicht zwischen Sourceregion 212 und Substrat 216 beide in Durchlaßrichtung vorgespannt. Die p-n-Sperrschicht zwischen Substrat 216 und n-Wannenregion 210 jedoch bleibt in Sperrichtung vorgespannt.As shown in FIG. 4, when a positive voltage is below a breakdown voltage V _BR at the input node N ₁ , the SCR 200 enters the pass-blocking work area. In this work area, the pn junction between p + contact region 228 and n-well region 210 , and the pn junction between source region 212 and substrate 216 are both forward biased. However, the pn junction between substrate 216 and n-well region 210 remains reverse biased.

Demgemäß erscheint die positive Spannung primär über der Sub strat-Wannen-Sperrschicht. Im Ergebnis fließt nur ein kleiner Strom, weil die verfügbaren Vorräte an Elektronen und Löchern an der Kontakt- Wannen-Sperrschicht und der Source-Substrat-Sperrschicht durch die Sperrvorspannung begrenzt ist.Accordingly, the positive voltage appears primarily across the sub strat tub barrier layer. As a result, only a small current flows, because the available supplies of electrons and holes at the contact Well barrier and the source-substrate barrier through the Reverse bias is limited.

Wenn jedoch die an dem Eingangsknoten N₁ anliegende positive Spannung die Durchbruchsspannung V_BR übersteigt, gelangt der SCR 200 in den vorwärts leitenden Betriebsbereich. In diesem bricht die Substrat- Wannen-Sperrschicht als Ergebnis des Lawineneffektes durch. Infolge dessen fällt die Spannung am Eingangsknoten N₁, während der Strom durch den SCR 200 hochspringt.However, if the positive voltage applied to the input node N ₁ exceeds the breakdown voltage V _BR , the SCR 200 enters the forward conducting operating range. In this, the substrate well barrier layer breaks through as a result of the avalanche effect. As a result, the voltage at input node N ₁ drops as the current through SCR 200 jumps up.

Durch Verwendung der p-Sperrschichtregionen 230 bricht der SCR 200 bei einer niedrigeren Spannung durch als ein ähnlicher SCR ohne die Regionen 230. Zusätzlich kann auch der SCR 200 in einem Standard-CMOS- Herstellungsverfahren ausgebildet werden, ohne daß irgend welche zusätz lichen Masken benötigt werden.By using the p-type barrier layer regions 230 of the SCR 200 breaks down at a lower voltage than a similar through SCR without the regions of the 230th In addition, the SCR 200 can also be formed in a standard CMOS manufacturing process without the need for any additional masks.

Claims

A MOS transistor ( 100 , 200 ) formed in a substrate ( 116 , 216 ) of a first conductivity type (p), comprising:

- spaced source and drain regions ( 112 , 114 ; 212 , 214 ) of a second conductivity type (s) in the substrate ( 116 , 216 ),
a channel region ( 122 , 222 ) in the substrate ( 116 , 216 ) between the source and drain region ( 112 , 114 ; 212 , 214 ),
a gate oxide layer ( 118 , 218 ) on the substrate ( 116 , 216 ) over the channel region ( 122 , 222 ),
a polysilicon gate ( 120 , 220 ) formed on the gate oxide layer ( 118 , 218 ),
a contact region ( 124 , 224 ) of the first conductivity type formed in the substrate ( 116 , 216 ),
characterized by a first barrier layer ( 126 , 230 ) of the first conductivity type formed near the drain region ( 114 , 214 ) and having a dopant concentration higher than that of the substrate ( 116 , 216 ).

2. Transistor according to claim 1, characterized by a near the source region ( 112 , 212 ) formed in the substrate second barrier layer ( 126 , 230 ) with a dopant concentration that is higher than that of the substrate ( 116 , 216 ).

3. Transistor according to claim 1 or 2, characterized in that the first conductivity type is p-type.

4. Transistor according to one of claims 1 to 3, characterized ge indicates that the dopant concentration of the first barrier layer is equal to that used to form a lightly doped drain is used.

5. Circuit component including a transistor according to one of claims 1 to 4, characterized by:

a well region ( 210 ) of the second conductivity type (n) formed in the substrate ( 216 ), in which the drain region ( 214 ) is also formed,
a second contact region ( 228 ) of the first conductivity type, formed in the well region ( 210 ),
- A third contact region ( 226 ) of the second conductivity type, formed in the well region ( 210 ).

6. A method for producing a transistor according to one of claims 1 to 4, characterized by

Implanting a first material of the first conductivity type (p) into a substrate ( 116 , 216 ) to form a barrier layer region ( 126 , 230 ) near the channel region ( 122 , 222 ),
- Subsequent formation of a gate ( 120 , 220 ) connecting the spacer elements ( 158 ) on the substrate ( 116 , 216 ), and
- Implanting a second material of the second conductivity type (s) into the substrate ( 116 , 216 ) to form a drain region ( 114 , 214 ) which adjoins the barrier layer region ( 126 , 230 ).

7. The method according to claim 6 for producing a transistor according to claims 2 to 4, characterized in that the first and two te barrier layer ( 126 , 230 ) implanted simultaneously and the source region ( 112 , 212 ) and the drain region ( 114 , 214 ) simultaneously be formed.