DE19722302A1 - Vorrichtung und Verfahren zur Taktrückgewinnung und Datenregeneration - Google Patents

Description

Stand der Technik

Die Erfindung betrifft eine Vorrichtung zur Tak­ trückgewinnung und Datenregeneration von HDB3-co­ dierten Datensignalen, mit einer Einrichtung zur Aufteilung des Datensignals auf zwei Kanäle, einer Schwellwert-Entscheidereinrichtung, der die Daten­ signale der beiden Kanäle zugeführt sind und Daten­ signale mit zwei logischen Zuständen erzeugt, einer Abtasteinrichtung zur Abtastung der Datensignale der Schwellwert-Entscheidereinrichtung mit einem Systemtakt, und mit einer Decodiereinrichtung zum Umsetzen des Datensignals in ein codiertes binäres Signal. Die Erfindung betrifft darüber hinaus ein Verfahren zur Taktrückgewinnung und Datenregenera­ tion von HDB3-codierten Datensignalen.

Insbesondere im Bereich der Kommunikationstechnik werden zur Datenübertragung Datensignale einge­ setzt, die nach dem HDB3-Verfahren codiert sind. Es handelt sich bei diesem HDB3-Code um einen ternären Code, der die Werte +1,0 -1 zuläßt und nach maximal drei aufeinanderfolgenden Nullbits einen Wert +1 oder -1 liefert. Das HDB3-Datensignal selbst be­ sitzt eine RZ(Return to Zero)-Signalform, das heißt, die logische Eins wird in zeitlicher Hin­ sicht kürzer codiert als die logische Null. Eine genaue Definition des HDB3-Codes findet sich in ITU G.703, Annex A.

Bei der aus dem Stand der Technik bekannten Vor­ richtung zur Taktrückgewinnung und Datenregenera­ tion werden aus dem ternären Datensignal zwei binäre Datensignale mit den Werten 0 und 1 erzeugt. Darüber hinaus werden die beiden binären Datensi­ gnale mit einem Systemtakt abgetastet, um eine Syn­ chronisation mit dem Systemtakt zu erreichen.

Zur Taktrückgewinnung werden die beiden binären Da­ tensignale verknüpft und auf ansteigende Signal­ flanken geprüft. Im Falle einer Detektion einer Si­ gnalflanke wird ein sogenanntes Enable-Signal gene­ riert, das als rückgewonnenes Taktsignal dient. Folgen dieser Signalflanke, das heißt der logischen 1, eine, zwei oder drei logische Nullen, kann in diesem Zeitraum keine Signalflanke detektiert wer­ den, die die Erzeugung eines Enable-Signals auslö­ sen könnte. Statt dessen wird in einem fest vorgege­ benen Zeitrahmen, ausgehend von der letzten detek­ tierten Signalflanke, ein, zwei oder drei Enable- Signale erzeugt.

Diese Enable-Signale werden bei der bekannten Vor­ richtung einer Abtastvorrichtung zugeführt, die die beiden binären Datensignale abtastet und die sich daraus ergebenden Datensignale einem nachgeordneten Decodierer zur Erzeugung des decodierten binären Datensignals zuführt.

Diese Vorrichtung hat den Nachteil, daß sie eine sehr geringe Jitterverträglichkeit aufweist. Dies liegt daran, daß das Zeitfenster innerhalb dem eine fehlerfreie Abtastung durch die Abtastvorrichtung möglich ist, insbesondere bei drei aufeinanderfol­ genden logischen Nullen schon bei geringem Jitter sehr schmal ist.

Vorteile der Erfindung

Der Vorteil der Vorrichtung zur Taktrückgewinnung und Datenregeneration mit den Merkmalen des An­ spruchs 1 und des Verfahrens mit den Merkmalen des Anspruchs 7 liegt darin, daß sich eine deutlich hö­ here Jitterverträglichkeit, die um den Faktor 2,4 höher ist, erzielen läßt.

Eine erfindungsgemäße Taktableitungseinrichtung er­ zeugt ein Enable-Signal bei einer logischen Null dann, wenn eine vorgegebene Anzahl an Takten seit der letzten detektierten Signalflanke erfaßt wurde. Dadurch, daß das Enable-Signal nicht mehr zur Abta­ stung der binären einem Decodierer direkt zugeführ­ ten Datensignale eingesetzt wird, lassen sich die Zeitfenster, das heißt die minimale und maximale Anzahl der Takte, innerhalb der ein Enable-Signal generiert wird, spürbar vergrößern und damit die Jitterverträglichkeit verbessern.

Weitere vorteilhafte Ausführungsformen ergeben sich aus den Unteransprüchen.

In einer vorteilhaften Ausführungsform weist die Taktableitungseinrichtung eine Speichereinheit auf, die zur Aufnahme von drei Taktanzahl-Werten ausge­ legt ist.

Vorzugsweise ist dieser Speichereinheit eine Aus­ wahleinheit zugeordnet, die der Reihe nach einen der drei Taktanzahl-Werte ausgibt.

In einer weiteren vorteilhaften Ausführungsform um­ faßt die Taktableitungseinrichtung eine Flankende­ tektionseinheit, der die beiden binären Datensi­ gnale zugeführt sind und die bei Detektion einer aufsteigenden Flanke ein Flankendetektionssignal er­ zeugt.

In einer weiteren vorteilhaften Ausführungsform weist die Taktableitungseinrichtung eine Zählein­ richtung auf, die abhängig von einem Systemtakt einen Zähler inkrementiert, und die einen Rück­ setzeingang umfaßt, der mit dem Ausgang des Ver­ knüpfungsglieds verbunden ist.

In einer weiteren vorteilhaften Ausführungsform um­ faßt die Taktableitungseinrichtung einen Verglei­ cher, dem das Ausgangssignal der Zählereinrichtung und das Ausgangssignal der Speichereinheit zuge­ führt ist und die bei Übereinstimmung ein Enable- Signal generiert.

Zeichnung

Die Erfindung wird nun anhand eines Ausführungsbei­ spiels mit Bezug auf die Zeichnungen näher erläu­ tert. Dabei zeigen:

Fig. 1 ein Blockschaltdiagramm einer Vorrichtung zur Taktrückgewinnung und Datenregenera­ tion,

Fig. 2 ein Blockschaltdiagramm einer Abtastein­ richtung, die Teil der in Fig. 1 gezeig­ ten Vorrichtung ist, und

Fig. 3 verschiedene zeitliche Signalverläufe, die der Erläuterung der Vorrichtung gemäß

Fig. 1 dienen, wobei ein Teildiagramm die Erzeugung eines Enable-Signals nach dem Stand der Technik betrifft.

Ausführungsbeispiel

Fig. 1 zeigt eine Vorrichtung 1 zur Taktrückgewin­ nung und Datenregeneration von HDB3-codierten Da­ tensignalen. Eine solche Vorrichtung wird bei­ spielsweise in Kommunikationssystemen eingesetzt, die beispielsweise mit Datenströmen von zwei Mega­ bit pro Sekunde arbeiten. Sie liefert einerseits das in ein binäres Signal decodierte Datensignal und andererseits ein sogenanntes Enable-Signal, bei dem es sich um den aus dem Datenstrom extrahierten Systemtakt des Senders handelt. Aufgrund von Über­ tragungsverlusten oder Störeinwirkungen verliert der Datensignalstrom seine Synchronität zu dem sendeseitigen Systemtakt, was auch als Jitter bezeichnet wird. Diese Synchronisationsstörungen erschweren die Datenregeneration, da die zeitliche Lage eines erwarteten Datensignals nicht exakt, sondern lediglich als Zeitbereich angebbar ist.

Die in Fig. 1 gezeigte Vorrichtung 1 umfaßt eine Trenneinrichtung 3, beispielsweise in Form eines Übertragers, die ein ternäres an einem Eingang 5 der Vorrichtung 1 anliegendes Datensignal DS in zwei binäre Datensignale DS1, DS2 auftrennt. Aus dem ternären Datensignal DS mit den logischen Wer­ ten -1,0 +1 wird somit das Datensignal DS1 mit den Werten 0 und 1 und das Datensignal DS2 mit den Wer­ ten 0 und -1 erzeugt. Diese beiden Signale DS1, DS2 werden einem analogen Schwellwert-Entscheider 7 zu­ geführt. Dieser setzt die beiden Signale DS1, DS2 in zwei Signale DS1' und DS2' um, die lediglich noch die Werte 1 und 0 aufweisen.

Zur Synchronisation mit einem Systemtakt ST, der an einem Eingang 9 der Vorrichtung 1 anliegt, werden die beiden Signale DS1' und DS2' mit dem Systemtakt ST mittels einer Abtasteinrichtung 11 zu Signalen DS1*, DS2* abgetastet. Zur Erzielung einer mög­ lichst hohen Jitterverträglichkeit wird der Sy­ stemtakt möglichst groß gewählt, so daß eine Si­ gnalabtastung in feinem Raster erzielbar ist. Bei einer Signalfrequenz von 2 MHz des Datensignals DS wird beispielsweise ein Systemtakt ST von 20 MHz verwendet. Der Systemtakt sollte mindestens jedoch die doppelte Frequenz des Datensignals DS besitzen.

Die beiden abgetasteten Datensignale DS1*, DS2* werden einem Enable-Signal-Generator 13 (im folgen­ den kurz ES-Generator genannt) zugeführt, der ei­ nerseits in den beiden Eingangssignalen DS1*, DS2* aufsteigende Signalflanken detektiert und ein Flankendetektionssignal FL generiert, und anderer­ seits ein Enable-Signal ES aus den beiden Eingangs­ datensignalen erzeugt, wobei zur Synchronisation ebenfalls der Systemtakt ST dem ES-Generator 13 zu­ geführt wird.

Zur Decodierung des Datensignals DS1*, DS2* weist die Vorrichtung 1 schließlich einen HDB3-BIN-Deco­ dierer 15 auf, dem neben den beiden zu decodieren­ den Signalen DS1*, DS2* das Enable-Signal ES, das Flankendetektionssignal FL und der Systemtakt ST zugeführt werden. An einem Ausgang 17 der Vorrich­ tung 1 stellt der Decodierer 15 dann das decodierte binäre Datensignal zur Verfügung, während das zur Weiterverarbeitung ebenfalls notwendige Enable-Si­ gnal ES an einem Ausgang 19 abgreifbar ist.

Der ES-Generator 13 umfaßt, wie in Fig. 2 darge­ stellt, eine Flankendetektionseinheit 21, dem die beiden Signale DS1* und DS2* zusammen mit dem Systemtakt ST zugeführt sind und die bei Detektion einer aufsteigenden Flanke in einem der beiden Signale DS1* und DS2* das Flankendetektionssignal FL generiert.

Desweiteren umfaßt der ES-Generator 13 eine Spei­ chereinrichtung 23, die zumindest drei Speicherzel­ len 25.1 bis 25.3 aufweist sowie ein Auswahlelement 27, das in der Art eines Multiplexers eine der Speicherzellen 25 mit einem Ausgang 29 der Spei­ chereinrichtung 23 verbindet. Die Speicherzellen 25.1 bis 25.3 dienen jeweils zur Speicherung eines Werts, der eine Anzahl von Takten und damit eine Zeitperiode repräsentiert. Diese Werte sind über eine angedeutete Leitung 31 von außen vorgebbar.

Das am Ausgang 29 der Speichereinrichtung 23 anlie­ gende Signal einer der Speicherzellen 25 wird einem Vergleicher 33 als Eingangssignal zugeführt, wobei ein weiterer Eingang des Vergleichers mit einem Si­ gnal beaufschlagt ist, das von einer Zähleinrich­ tung 35, die einen Zähler im Systemtakt ST inkre­ mentiert, erzeugt wird. Die Zähleinrichtung 35 wird durch eine aufsteigende Signalflanke im Signal FL der Flankendetektionseinheit 21 auf einen Wert 0 zurückgesetzt.

Der Vergleicher 33 erzeugt bei Übereinstimmung der beiden Eingangssignale, das heißt einer Überein­ stimmung des Zählerwerts und des in einem der Speicherzellen 25 abgelegten Werts, ein Signal, das von einer Schaltung 37, beispielsweise einem Flip- Flop, synchronisiert mit dem Systemtakt ST zu dem Enable-Signal ES verarbeitet wird.

Wie bereits erwähnt, dient das Auswahlelement 27 zum Auswählen einer der Speicherzellen 25, wobei das Signal zum Wechseln von einer Speicherzelle zur nächsten die Schaltung 37 in Form des Signals ES liefert. Desweiteren wird das Auswahlelement 27 durch das Signal FL auf einen bekannten Zustand zurückgesetzt, so daß beispielsweise die Speicher­ zelle 25.1 mit dem Ausgang 29 verbunden ist.

Die Funktion der Vorrichtung 1 soll nun anhand der Diagramme gemäß Fig. 3 erläutert werden. So zeigt das Diagramm gemäß Fig. 3a das Originaldatensignal OS in Form von Datenfenstern ohne Jitter, wobei im vorliegenden Ausführungsbeispiel eine Bitfolge "10001" zugrundegelegt wird.

In der Fig. 3b ist der zeitliche Verlauf der zu­ sammengefaßten Signale DS1*, DS2* erkennbar, wobei in einem mit U gekennzeichneten zeitlichen Ab­ schnitt statt der 0-Bit-Signale 1-Bit-Signale mit minimalem, maximalem und ohne Jitter eingezeichnet sind.

In Fig. 3c ist der Systemtakt ST dargestellt, der erkennbar ein Vielfaches des Takts des Datensignals aufweist.

In Fig. 3e ist dann das von dem ES-Generator 13 erzeugte Enable-Signal ES dargestellt, während zur Erläuterung und Verdeutlichung des Unterschieds zum Stand der Technik in Fig. 3d ein Enable-Signal dargestellt ist, wie es bisher erzeugt wurde.

Zur Rückgewinnung des Taktes aus den beiden binären Datensignalen DS1* DS2* wird im vorliegenden Ausführungsbeispiel die ansteigende Flanke benutzt. Sie sorgt dafür, daß ein Enable-Signal ES erzeugt wird. Dies ist in der Fig. 3e im Zeitabschnitt I als Signal ES1 dargestellt. Durch die Nutzung der aufsteigenden Signalflanke läßt sich also ein zeitlich definiertes Enable-Signal erzeugen.

Anders verhält es sich dann, wenn die eingehenden Datensignale den Wert logisch Null aufweisen. Dann nämlich ist keine zu detektierende Signalflanke vorhanden. In diesem Fall muß das Enable-Signal vielmehr geschätzt werden. Vorteilhaft bei dem ver­ wendeten HDB3-Code ist, daß maximal drei aufeinan­ derfolgende logische Nullen im Datensignal auftre­ ten können.

Der ES-Generator 13 erzeugt nun innerhalb der in Fig. 3 mit II bis IV angedeuteten Zeitbereiche ein ES-Signal wie folgt: Mit der Detektion einer auf­ steigenden Signalflanke werden zumindest der Zähler 35 sowie das Auswahlelement 27 zurückgesetzt. Damit liegen am Vergleicher 33 der in der Speicherzelle 25.1 abgelegte Wert und der Wert des Zählers 35, der zunächst 0 ist, an. Sobald die am Vergleicher 33 anliegenden beiden Werte übereinstimmen, das heißt nach Detektion der aufsteigenden Signalflanke ist eine dem Wert der Speicherzelle 25.1 entspre­ chende Anzahl an Takten ohne Detektion einer auf­ steigenden Signalflanke abgelaufen, wird durch die Schaltung 37 ein Enable-Signal ES erzeugt. Aus der Fig. 3 ergibt sich, daß zwischen dem Signal ES1 und dem ersten geschätzten Signal ES2 dreizehn Takte liegen.

Sofern keine aufsteigende Signalflanke detektiert wird, zählt der Zähler 35 weiter. Durch das Enable- Signal ES2 wird das Auswahlelement so angesteuert, daß es auf die nächste Speicherzelle 25.2 schaltet.

Erreicht der Zähler 35 den in der Speicherzelle 25.2 abgelegten höheren Wert, so wird das nächste Enable-Signal ES3 erzeugt. Im vorliegenden Ausfüh­ rungsbeispiel beträgt der in der Speicherzelle 25.2 abgelegte Wert 23.

Durch das Signal ES3 wird das Auswahlelement 27 weitergeschaltet, so daß nunmehr die Speicherzelle 25.3 mit dem Vergleicher 33 verbunden ist. Erreicht der Zähler 35 den in der Speicherzelle 25.3 gespei­ cherten Wert, im vorliegenden Fall 33, so wird ein weiteres Enable-Signal ES4 erzeugt.

Der nächste Wert des Datensignals OS muß eine lo­ gische 1 sein, da bereits drei logische O-Werte vorausgingen, so daß wiederum ein definierter Zeit­ punkt zur Erzeugung eines Enable-Signals ES5 vor­ liegt. Der Zähler 35 sowie das Auswahlelement 27 werden damit zurückgesetzt und der zuvor beschrie­ bene Ablauf beginnt von neuem.

Im vorliegenden Ausführungsbeispiel sind in den Speicherzellen 25.1 bis 25.3, also die Werte 13, 23, 33 abgespeichert. Diese Werte lassen sich wie folgt berechnen:

In dem Diagramm gemäß Fig. 3b sind in den Zeitab­ schnitten II bis IV Signale S1, S2 und S3 mit dem jeweiligen logischen Wert 1 dargestellt. Es handelt sich dabei um ideale Signale, die ohne Jitter bei einer logischen 1 im Datensignal OS vorlägen. Zu jedem dieser Signale S1 bis S3 sind jeweils zwei zeitlich versetzt liegende, gestrichelt darge­ stellte Signale eingezeichnet, von denen jeweils ein Signal zeitlich vorauseilt und das andere Si­ gnal zeitlich nacheilt. Diese Signale sind also nicht mehr synchronisiert mit den Datensignalen OS, weisen also einen Jitter auf. Anhand dieser Jitter­ signale lassen sich Zeitbereiche t_E1n-t_E3n berech­ nen, innerhalb denen ein Enable-Signal fehlerfrei erzeugt werden könnte. Jeder der Zeitbereiche t_E1n bis t_E3n erstreckt sich von dem Ende der aufstei­ genden Signalflanke des nacheilenden Signals bis zum Beginn der Signalflanke des vorauseilenden Si­ gnals des nachfolgenden Zeitbereichs. Im vorliegen­ den Ausführungsbeispiel wurde als Zeitpunkt zur Er­ zeugung eines Enable-Signals ES jeweils die Mitte der Zeitbereiche ausgewählt.

Dadurch, daß das Enable-Signal ES nicht zum Abta­ sten der Datensignale DS1*, DS2* eingesetzt wird, lassen sich die Zeitbereiche in Abschnitte ausdeh­ nen, in denen - auch bei maximalem Jitter - kein Da­ tensignal vorliegen kann, beispielsweise zwischen dem nacheilenden Signal S1 und dem vorauseilenden Signal S2 in den Zeitbereichen II und III.

Demgegenüber wird das Enable-Signal in herkömmli­ chen Systemen - wie in Fig. 3d gezeigt - üblicher­ weise so erzeugt, daß es jeweils in der Mitte des Datensignals DS1*, DS2* liegt. Auch die in den Zeitabschnitten II bis IV geschätzten Enable-Si­ gnale orientieren sich streng an der Mitte der nicht mit Jitter behafteten Signale S1 bis S3. Da das Enable-Signal gemäß Stand der Technik zur Abta­ stung der Datensignale DS1*, DS2* eingesetzt wird, wird der Zeitbereich, innerhalb dem das Enable- Signal erzeugt werden könnte, vorgegeben durch den Überlappungsbereich der beiden einem Signal S1 bis S3 zugehörigen Jittersignale. Die entsprechenden Bereiche sind mit t_E1a bis t_E3a gekennzeichnet. Deutlich zu erkennen ist, daß im Zeitabschnitt IV der Zeitbereich t_E3a gegenüber dem möglichen Zeit­ bereich t_E3n der Erfindung deutlich geringer ist, was die Jitterverträglichkeit der Vorrichtung ne­ gativ beeinflußt.

Die Zeitbereiche t_E1n bis t_E3n gemäß Fig. 3b las­ sen sich - wie bereits erwähnt - aus der maximalen Flankenbewegung des Datensignals bei vorgegebenem Jitter, zum Beispiel ITU G. 823, berechnen.

Ein weiterer Vorteil der vorliegenden Erfindung ist darin zu sehen, daß sie unempfindlich gegenüber der Pulsbreite der zu regenerierenden HDB3-codierten Daten bei maximaler Jitterverträglichkeit ist.

Claims (7)

1. Vorrichtung zur Taktrückgewinnung und Datenrege­ neration von HDB3-codierten Datensignalen, mit ei­ ner Einrichtung (3) zur Aufteilung des Datensignals (DS) auf zwei Kanäle (DS1, DS2), eine Schwellwert- Entscheidereinrichtung (7), der die Datensignale auf den beiden Kanälen zugeführt sind und Datensi­ gnale mit zwei logischen Zuständen (low/high) er­ zeugt, eine Abtasteinrichtung (11) zur Abtastung der Signale der Schwellwert-Entscheidereinrichtung (7) mit einem Systemtakt (ST) und einer Decodier­ einrichtung (15) zur Decodierung des codierten Da­ tensignals, dadurch gekennzeichnet, daß eine Taktableitungseinrichtung (13) vorgesehen ist, die ein Enable-Signal (ES) bei einer aufsteigenden Signalflanke des Datensignals erzeugt und die bei fehlender Signalflanke nach einer von drei vorgebbaren Taktzahlen ein Enable-Signal (ES) erzeugt, daß die Ausgangssignale (DS1*, DS2*) der Abtasteinrichtung (11) zugeführt sind, und daß der Decodiereinrichtung (15) ein Flankendetektions­ signal (FL) zugeführt ist.

2. Vorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Taktableitungseinrichtung (13) eine Speichereinrichtung (23) umfaßt, die zur Auf­ nahme von drei Taktanzahl-Werten ausgelegt ist.

3. Vorrichtung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Speichereinheit (23) eine Aus­ wahleinheit (27) umfaßt, die drei Taktanzahl-Werte der Reihe nach ausgibt.

4. Vorrichtung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß die Taktablei­ tungseinrichtung (13) eine Flankendetektionseinheit (21) umfaßt, das die beiden Eingangssignale (DS1*, DS*) detektiert und bei einer aufsteigenden Flanke das Flankendetektionssignal (FL) generiert.

5. Vorrichtung nach Anspruch 4, dadurch gekenn­ zeichnet, daß die Taktableitungseinrichtung (13) eine Zähleinrichtung (35) umfaßt, die einen Rück­ setzeingang aufweist, der mit dem Ausgang der Flankendetektionseinheit (21) verbunden ist.

6. Vorrichtung nach Anspruch 5, dadurch gekenn­ zeichnet, daß die Taktableitungseinrichtung (13) eine Vergleichereinrichtung (33) umfaßt, der das Ausgangssignal der Zähleinrichtung (35) und das Ausgangssignal der Speichereinheit (23) zugeführt sind.

7. Verfahren zur Taktrückgewinnung und Datenregene­ ration von HDB3-codierten Datensignalen, die zunächst in zwei binäre Datensignalkanäle aufge­ teilt und mit einem Systemtakt abgetastet werden, dadurch gekennzeichnet, daß die beiden Datensi­ gnalkanäle zur Decodierung an einen Decodierer geführt werden, daß bei Detektion einer Signal­ flanke in den Datensignalen (DS1*, DS2*) ein Enable-Signal (ES) zur Taktrückgewinnung erzeugt und ein Zähler (35) initialisiert und aktiviert wird, daß bei Erreichen eines von drei vorgebbaren Zählerständen jeweils ein Enable-Signal zur Tak­ trückgewinnung erzeugt wird, daß das Enable-Signal (ES) zur Datenregeneration dem Decodierer zugeführt wird, und daß dem Decodierer (15) ein Flankendetek­ tionssignal (FL) zugeführt wird, daß bei Detektion einer aufsteigenden Flanke in den Datensignalen er­ zeugt wird.