DE19713786A1

DE19713786A1 - Schaltungsanordnung zur Ableitung der Meßgröße aus den Signalen von Sensoren eines Durchflußmessers

Info

Publication number: DE19713786A1
Application number: DE19713786A
Authority: DE
Inventors: Henning Max Hansen; Frands Wulff Voss; Niels Per Mondrup; Karsten Westermann; Hans Joergen Moos; James D Collier; Roger F Sewell; Richard-Jan E Jansen
Original assignee: Danfoss AS
Current assignee: Danfoss AS
Priority date: 1997-04-03
Filing date: 1997-04-03
Publication date: 1998-10-08
Anticipated expiration: 2017-04-04
Also published as: EP0972172B1; EP0972172A1; WO1998045671A1; DE69837039T2; ATE353434T1; DE69837039D1; DE19713786C2; AU6820398A

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Ableitung der Meßgröße aus den Signalen wenigstens zweier Sensoren eines Durchflußmessers, der eine Fluid leitung oder mehrere parallele Fluidleitungen und Mit tel zur Anregung von Schwingungen der Fluidleitung(en) mit einer vorbestimmten Grundfrequenz aufweist, wobei die Sensoren die Schwingungen erfassen und die Sensor signale jeweils über einen A/D-Umsetzer einer digitalen Verarbeitungseinheit mit einem Rechner zugeführt wer den, in dem ihre Phasendifferenz als Maß für den Durch fluß ermittelt wird.

Aus der DE 43 19 344 C2 ist ein Verfahren zum Messen der Phasendifferenz bei einem Coriolis-Massendurchfluß messer bekannt. Dabei werden physikalische Größen des Durchflusses darstellende Sensorsignale, deren Phasen differenz als Maß für den Durchfluß ermittelt werden soll, über Verstärker, analoge Tiefpaßfilter und Ana log/Digital-Umsetzer einer Verarbeitungseinheit zuge führt, in der die Phasendifferenz berechnet wird.

Aus der US-PS 5 555 190 ist eine Schaltungsanordnung der eingangs genannten Art für einen Coriolis-Durch flußmesser bekannt, bei dem zwei Rohre zu gegenphasigen Schwingungen angeregt werden. Die Schwingungen werden von Sensoren an verschiedenen Stellen der Rohre gemes sen, wobei der Phasenunterschied zwischen den Sensorsi gnalen als Maß für den Durchfluß herangezogen wird. Hierfür enthält die Schaltungsanordnung zwei Kanäle, in denen jeweils ein Analog/Digital-Umsetzer mit einem nachgeschalteten sogenannten "Dezimierer" angeordnet ist, wobei die Signale anschließend durch ein digitales Sperrfilter geleitet werden, das alle Störsignale durchläßt, außer in einem schmalen Sperrfrequenzband um die Grundfrequenz herum. Dieses digital gefilterte Sig nal wird vom ursprünglichen Signal abgezogen, um eine genauere Darstellung der Sensorsignale zu erhalten. Das Sperrfrequenzband des Filters ist einstellbar, wobei das Filter nach einem Algorithmus so gesteuert wird, das es den Änderungen der Grundfrequenz folgt.

Dieses Verfahren ist zum Messen sehr kleiner Phasendif ferenzen geeignet, die in einem Coriolis-Durchflußmes ser auftreten. Die Grundfrequenz eines Durchflußmessers ist aber nicht konstant. Sie soll in Abhängigkeit von Änderungen der Materialeigenschaften der Rohre und der Dichte des durch den Durchflußmesser strömenden Fluids geändert werden. Wenn die Grundfrequenz geändert wird, müssen die Konstanten des Filters ebenfalls geändert werden, um das Filter auf die Grundfrequenz abzustim men. Eine Änderung der Filterkonstanten ergibt eine Än derung des Ausgangssignals des Filters. Eine plötzliche Änderung bewirkt eine Störung, die das Meßsignal ver fälscht. Erst nach Erreichen des Ruhezustands, nach der Abstimmung auf die Grundfrequenz, werden die Messungen zuverlässig. In der Zwischenzeit sind sie erheblich gestört und unbrauchbar, und der gemessene Durchfluß ist fehlerhaft. Dieses Verfahren ist daher nicht für Durchflußmesser geeignet, bei denen sich die Grundfre quenz während des Betriebs ändert.

Aus der US-PS 5 142 286 ist ein Röntgen-Szintillator bekannt, der Sigma-Delta-Umsetzer aufweist, denen ein sogenannter Hogenauer-Dezimierer nachgeschaltet ist. Die Sigma-Delta-Umsetzer setzen das analoge Eingangs signal mit einer hohen Überabtastfrequenz in ein hoch frequentes Digitalsignal um. Der nachgeschaltete Hoge nauer-Dezimierer bewirkt eine Untersetzung der Abtast frequenz seines Eingangssignals und eine Unterdrückung hochfrequenter Störsignale, die bei der Digitalisierung auftreten.

Der Erfindung liegt die Aufgabe zugrunde, eine Schal tungsanordnung der gattungsgemäßen Art anzugeben, die bei einfachem Aufbau eine genauere Ermittlung des Durchflusses unabhängig von Änderungen der Grundfre quenz ermöglicht.

Nach der Erfindung besteht die Lösung dieser Aufgabe darin, daß die Verarbeitungseinheit zwischen dem A/D-Umsetzer jedes Sensorsignals und dem Rechner eine digi tale Multiplizierschaltung und eine ihr nachgeschaltete digitale Filteranordnung aufweist, daß die digitalen Sensorsignale in der Multiplizierschaltung jeweils mit um 90° zueinander phasenverschobenen digitalen Signalen multipliziert werden, die Sinusschwingungen mit glei cher Amplitude und einer Frequenz darstellen, die um eine geringe Differenzfrequenz von der Grundfrequenz abweicht, und daß der Durchlaßbereich der Filteranord nung auf die Differenzfrequenz abgestimmt ist.

Dieser Aufbau der Schaltungsanordnung ermöglicht genaue Berechnungen des Durchflusses aus den Sensorsignalen des Durchflußmessers ohne Verfälschung des Meßergebnis ses durch eine Änderung der Grundfrequenz. Die Parame ter der Filteranordnung können auch bei einer Änderung der Grundfrequenz konstant bleiben, solange der Durch laßbereich der maximal möglichen Differenzfrequenz ent spricht. Dadurch, daß mit ungefähr der gleichen Fre quenz multipliziert wird, ist die Differenzfrequenz sehr viel niedriger als die ursprüngliche Frequenz. Dies vereinfacht den Aufbau. Die Schaltungsanordnung ist sowohl für Massendurchflußmesser als auch für elek tromagnetische Durchflußmesser und andere Durchflußmes ser geeignet, bei denen aus der Phasenlage und Amplitu de zweier sinusförmiger Signale der Meßwert abgeleitet wird.

Die Filteranordnung kann Bandpaßfilter für die sich durch die Multiplikation ergebenden Produktsignale auf weisen. Vorzugsweise weist sie jedoch Tiefpaßfilter auf, die jeweils einem Multiplizierglied der Multipli zierschaltung nachgeschaltet sind.

Vorzugsweise enthält der A/D-Umsetzer einen Sigma-Del ta-Umsetzer und einen diesem nachgeschalteten Dezimie rer. Dies ermöglicht die Umsetzung der analogen Sensor signale bei einfachem Aufbau mit sehr hoher Abtastfre quenz und geringem Digitalisierungsrauschen unter gleichzeitiger Verringerung der Folgefrequenz der sich bei der Digitalisierung ergebenden Binärwerte zur An passung an eine geringere Taktfrequenz des Rechners unter Beibehaltung der hohen Meßgenauigkeit.

Die Dezimierer können eine Hogenauer-Schaltung mit ei ner ersten Matrix aus digitalen Integratoren, gefolgt von einer entsprechenden zweiten Matrix aus digitalen Differenziergliedern, aufweisen. Diese Schaltung ermög licht eine Herabsetzung der Frequenz der Bit folge aus dem Sigma-Delta-Umsetzer. Hierbei folgt einer Mehrfachintegration der seriellen Bitfolge eine ent sprechend mehrfache Differentiation bei gleichzeitiger Frequenzuntersetzung in niederfrequentere parallele Bitfolgen.

Im einzelnen kann dafür gesorgt sein, daß die erste Matrix aus m Spalten und n Zeilen von Integratoren be steht, von denen jeder einen Addierer mit einem ersten und einem zweiten Summanden-Eingang, einen Übertrag- Eingang, einen Summen-Ausgang und einen Übertrag-Aus gang aufweist, wobei die Summen-Ausgänge jeweils mit dem ersten Summanden-Eingang eines folgenden Addierers der gleichen Zeile und die Übertrag-Ausgänge der Addie rer gleicher Spalten jeweils mit dem Übertrag-Eingang des Addierers der nächsthöheren Bitstelle verbunden sind, und wobei jeder Integrator ein Flip-Flop auf weist, das einen Daten-Eingang und mindestens einen Ausgang hat, wobei das Signal vom Daten-Eingang zum Ausgang des Flip-Flop übertragen wird, wenn ein Takt signal an einem Takt-Eingang des Flip-Flop den Wert wechselt, und wobei der Summen-Ausgang des Addierers des betreffenden Integrators mit dem Daten-Eingang und der Ausgang des Flip-Flop mit dem zweiten Summen-Ein gang des Addierers desselben Integrators verbunden ist. Hierbei kann die gesamte erste Matrix aus verhältnis mäßig wenigen, einfachen Gattern (Verknüpfungsgliedern) ausgebildet werden. Alle Gatter können auf einem ein zigen Chip als integrierte Schaltungen ausgebildet sein, da Multiplizierer und Speicherraum für Filterko effizienten nicht erforderlich sind. Dennoch kann die Integrator-Matrix mit sehr hoher Geschwindigkeit arbei ten.

Die zweite Matrix kann aus m Spalten und n Zeilen von Differenziergliedern bestehen, von denen jedes einen Addierer mit zwei Summanden-Eingängen, einem Übertrag- Eingang, einem Summen-Ausgang und einem Übertrag-Aus gang aufweist, wobei die Summen-Ausgänge jeweils mit einem ersten Summanden-Eingang eines folgenden Addie rers der gleichen Zeile und die Übertrag-Ausgänge der Addierer gleicher Spalten jeweils mit dem Übertrag-Ein gang des Addierers der nächsthöheren Bitstelle verbun den sind, und wobei jedes Differenzierglied ein Flip- Flop aufweist, das einen Daten-Eingang und mindestens einen Ausgang hat, wobei das Signal vom Daten-Eingang zum Ausgang des Flip-Flop invertiert übertragen wird, wenn ein Taktsignal an ein Takt-Eingang des Flip-Flop den Wert wechselt, wobei der Daten-Eingang des Flip- Flop mit dem ersten Summanden-Eingang des Addierers des betreffenden Differenziergliedes und der Ausgang des Flip-Flop mit dem zweiten Summanden-Eingang des Addie rers desselben Differenziergliedes verbunden ist. Durch diesen Aufbau wird erreicht, daß die Differenziermatrix aus Addierern aufgebaut werden kann, die durch Ausnut zung der inversen Ausgänge der Flip-Flops und Belegung der Übertrag-Eingänge der Addierer der niedrigsten Stelle mit einer binären 1 als Substrahierer arbeiten. Die Differenziermatrix kann daher ebenfalls aus einfa chen Gattern ohne Multiplizierer und Speicherraum für Koeffizienten aufgebaut werden. Ferner kann sie mit Vorteil auf dem gleichen Chip wie die Integratormatrix ausgebildet werden.

Vorzugsweise ist dafür gesorgt, daß in der ersten Spal te der ersten Matrix die ersten Summen-Eingänge der Addierer, bis auf den Addierer der niedrigsten Bitstel le, zu einem gemeinsamen Eingang für eine serielle Bit folge verbunden sind. Das niedrigststellige Bit ist immer 1, da die serielle Bitfolge aus dem Sigma-Delta- Umsetzer als +1 oder -1 aufgefaßt wird. Die den verbun denen Eingängen der Addierer der höheren Stellen zuge führten Bits der höheren Stellen stellen ein Vorzeichen dar. Obwohl drei in Reihe geschaltete Integratoren ei nen Übertrag erzeugen, ist dies ohne Bedeutung, wenn die Addierer für eine Subtraktion mit dem Zweierkomple ment zu 1 arbeiten und es hinreichend viele Bits gibt, um die größte vorkommende Zahl am Ausgang darzustellen.

Den Eingängen des Dezimierers können parallele Bitmu ster für +1 und -1 in Abhängigkeit vom Augenblickswert der seriellen Bitfolge zugeführt werden, wobei -1 als das Zweierkomplement zu 1 eingegeben wird. Dadurch wer den nur zwei Werte eingegeben, die den augenblicklichen logischen Ausgangswert des Sigma-Delta-Umsetzers dar stellen. Dieser Wert wird jedoch parallel eingegeben, und bei der anschließenden Integration und Differentia tion wird das Bitmuster ohne Informationsverlust ver arbeitet.

Vorzugsweise ist der erste Eingang des Addierers der niedrigsten Stelle mit einer binären 1 belegt. Dadurch können +1 und das Zweierkomplement durch eine Inversion der seriellen Bit folge und die Zuführung der invertier ten Bit folge zum ersten Eingang des Addierers der nächsthöheren Stelle einer Spalte gebildet werden. Da bei werden +1 und -1 auf sehr einfache Weise gebildet.

In der niedrigststelligen Zeile der ersten Matrix sind die Übertrag-Eingänge der Addierer mit einer binären 0 belegt.

In der niedrigststelligen Zeile der zweiten Matrix sind die Übertrag-Eingänge der Addierer mit einer binären 1 belegt. Dadurch wird erreicht, daß zum invertierten Ausgangssignal der Addierer durch Ausnutzung der inver sen Ausgänge der Flip-Flops, die das Einerkomplement darstellen, eine 1 addiert wird, so daß das Signal, das von den Flip-Flops zum zweiten Eingang der Addierer zu rückgeführt wird, das Zweierkomplement darstellt, damit die Addierer als Subtrahierer arbeiten.

Die erste Matrix kann mit einer hohen Taktfrequenz ar beiten, während die zweite Matrix mit einer niedrigeren Taktfrequenz arbeitet. Dadurch wird die serielle Hoch frequenz-Bitfolge zu einer parallelen Niederfrequenz- Bitfolge. Die anschließende Signalverarbeitung kann dann durch einen Mikroprozessor erfolgen.

Statt die Differenzierglieder der zweiten Matrix als separate Bauelemente auszubilden, ist es auch möglich, die zweite Matrix als Mikroprozessor auszubilden, der so programmiert ist, daß er die sich an die Integration anschließenden Differentiationen ausführt. Dies hat den Vorteil, daß die Signalfrequenz nach der Integration des digitalisierten Signals verringert ist, so daß ein schneller Mikroprozessor jetzt schritthalten, aber den noch einfach und preiswert ausgebildet sein kann.

Vorzugsweise sind die Parameter der Filteranordnung in Abhängigkeit von der Anwendung des Durchflußmessers änderbar sind. Dadurch können alle durch die Multipli kation gebildeten Signale mit der Summenfrequenz wegge filtert werden, so daß nur Signale mit der Differenz frequenz verbleiben.

Der Rechner kann die Phasendifferenz der Sensorsignale auf einfache Weise nach der Beziehung

ermitteln, in der a und b die Ausgangssignale der Fil teranordnung nach der Multiplikation des einen Sensor signals sowie c und d die Ausgangssignale der Filter anordnung nach der Multiplikation des anderen Sensorsi gnals sind.

Nachstehend wird die Erfindung anhand der beiliegenden Zeichnungen von Ausführungsbeispielen näher erläutert. Darin stellt dar:

Fig. 1 ein Blockschaltbild eines Ausführungsbei spiels der erfindungsgemäßen Schaltungs anordnung eines Massendurchflußmessers,

Fig. 2 und 3 zwei Ausführungsformen eines in der Schal tungsanordnung nach Fig. 1 enthaltenen Sigma-Delta-Umsetzers,

Fig. 4 ein vereinfachtes Blockschaltbild eines Dezimierers nach Hogenauer und

Fig. 5 ein ausführlicheres Blockschaltbild eines Dezimierers nach Hogenauer.

Der Massendurchflußmesser nach Fig. 1 hat zwei Meßrohre 20, 21, die durch einen Aktuator 22 zu gegenphasigen Schwingungen angeregt werden. Die Amplitudendifferenz der Schwingungen der beiden Rohre 20, 21 wird von zwei an verschiedenen Stellen zwischen den Rohren 20, 21 angeordneten Sensoren 23 und 24 gemessen. Die Sensorsi gnale werden über Meßleitungen Verstärkern 25 und 26 zugeführt, die gleichzeitig eine Hochimpedanzanpassung bewirken.

Die verstärkten Sensorsignale S₁ und S₂ werden über Si gnalleitungen 30, 31 jeweils einem Sigma/Delta-Umsetzer 32, 33 in Analog/Digital-Umsetzern 36, 37 zugeführt. Von Sigma/Delta-Umsetzern 32, 33 werden die digitali sierten Sensorsignale jeweils einem Hogenauer-Dezimie rer 34 bzw. 35 in den Analog/Digital-Umsetzern 36, 37 zugeführt. Danach werden die digitalisierten Sensorsi gnale mit ebenfalls digitalen Signalen I und R in Mul tiplizierern 38, 39, 40 und 41 einer Multiplizierschal tung M multipliziert. Die Signale I und R haben unge fähr die gleiche Frequenz wie die Sensorsignale S₁ und S₂ und sind relativ zueinander um 90° phasenverschoben. Bei jeder der Multiplikationen ergeben sich Summen- und Differenzfrequenzsignale, von denen die Summenfrequenz signale durch nachgeschaltete digitale Tiefpaßfilter 42, 43, 44, 45 einer Filteranordnung F weggefiltert werden. Die von den Tiefpaßfiltern durchgelassenen nie derfrequenten Signale a, b, c und d stellen gegenseitig phasenverschobene sinusförmige Signale in digitaler Form dar, die den ursprünglichen Sensorsignalen, jedoch mit einer sehr viel niedrigeren Frequenz, entsprechen. Aus den Signalen a bis d werden dann die tatsächlichen Durchflußwerte in einem Rechner 46 in form eines Mikro prozessors berechnet, der auch die Signale I und R in Abhängigkeit von den in den Dezimierern auftretenden digitalen Sensorsignalen erzeugt.

Nachstehend sei die mathematische Ableitung der Phasen differenz bzw. Phasenverschiebung ϕ zwischen den Sen sorsignalen S₁ und S₂ betrachtet.

Setzt man für die Sensorsignale einen sinusförmigen Verlauf an, dann lassen sich diese wie folgt darstel len.

S₁ = g.sin(ωt) [1]

S₂ = h.sin(ωt + ϕ) [2]

wobei g und h die jeweiligen Amplituden und ω die Grundfrequenz der Sensorsignale darstellen und t die laufende Zeit ist. Das Sensorsignal S₂ sei gegenüber dem Sensorsignal S₁ um die Phasendifferenz ϕ in der Phase verschoben.

Die um 90° phasenverschobenen Ausgangssignale I und R des Rechners 46 haben jeweils die gleiche Amplitude x und etwa die gleiche Frequenz ω wie die Sensorsignale, weichen jedoch gegenüber dieser Frequenz um einen ge ringfügigen Betrag Δω ab. Für die Signale I und R las sen sich daher folgende Gleichungen angeben.

I = x.sin(ωt + Δωt) [3]

R = x.cos(ωt + Δωt) [4]

Für das Ausgangssignal A des Multiplizierers 38 gelten dann nach der allgemeinen trigonometrischen Beziehung

folgende Gleichungen

Im Tiefpaßfilter 42 wird die Komponente des Signals A mit der Summenfrequenz unterdrückt, so daß für das Aus gangssignal des Tiefpaßfilters 42 gilt:

Für das Ausgangssignal B des Multiplizierers 40 gilt dann mit den Gleichungen [1] und [3]

B = S₁.I = g.sin(ωt).x.sin(ωt + Δωt) [9]

Nach der allgemein trigonometrischen Beziehung

gilt dann

Im Tiefpaßfilter 44 wird dann wieder die Komponente des Signals B mit der höheren Frequenz unterdrückt, so daß als Ausgangssignal durchgelassen wird

Für die Ausgangssignale D und C der Multiplizierer 41 und 39 und die entsprechenden Ausgangssignale d und c der Tiefpaßfilter 43 und 45 gelten dann sinngemäß die nachstehenden Beziehungen:

D = S₂.I = h.sin(ωt + ϕ).x.sin(wt + Δωt) [13]

C = S₂.R = h.sin(ωt + ϕ).x.cos(ωt + Δωt) [16]

Bildet man dann die Quotienten der Ausgangssignale a und b einerseits sowie c und d andererseits, dann er gibt sich

Bildet man die Umkehrfunktionen der Gleichungen [19] und [20], dann erhält man jeweils

und damit durch Subtraktion der Gleichungen [21] und [22]

und nach der allgemeinen trigonometrischen Beziehung

für die Phasendifferenz

Die Phasendifferenz ϕ stellt ein Maß für den Massen durchfluß dar, der nach einer entsprechenden Eichung digital auf einem Display angezeigt werden kann.

Fig. 2 stellt ein Ausführungsbeispiel des Sigma/Delta- Umsetzers 32 in Form eines Sigma-Delta-Umsetzers erster Ordnung dar. Der Sigma/Delta-Umsetzer 33 kann ebenso ausgebildet sein.

Der Sigma-Delta-Umsetzer 32 nach Fig. 2 enthält einen Integrator, der als sogenannter Miller-Integrator mit einem Operationsverstärker 50, einem ohmschen Eingangs widerstand 53, der mit dem umkehrenden Eingang des Ope rationsverstärkers 50 verbunden ist, und einem Konden sator 55 zwischen dem umkehrenden Eingang und dem Aus gang des Operationsverstärkers 50 ausgebildet ist. Der nichtumkehrende Eingang des Operationsverstärkers 50 liegt auf Massepotential. Der Ausgang des Operations verstärkers 50 ist mit dem nichtumkehrenden Eingang eines nachgeschalteten Operationsverstärkers 51 verbun den, dessen umkehrender Eingang ebenfalls auf Massepo tential liegt. Der Operationsverstärker 51 ist als Schmitt-Trigger- oder bistabiler Komparator ausgebil det, dessen Schwellwert dem Massepotential entspricht. Das binäre Ausgangssignal des Operationsverstärkers 51 wird dem Dateneingang D eines Flip-Flop 52, eines soge nannten D-Flip-Flop, zugeführt, dessen "wahrer" oder nichtumkehrender Ausgang Q zum einen mit dem umkehren den Eingang des Operationsverstärkers 50 und zum ande ren mit dem Eingang des nachgeschalteten Hogenauer-De zimierers 34 über einen Widerstand 54 verbunden ist. Jedes Bit der seriellen Bit folge am Ausgang des Kompa rators 51 wird durch einen Taktimpuls Cp1 eines nicht dargestellten Taktimpulsgebers in das Flip-Flop 52 übertragen, wobei die Taktfrequenz mit 1 MHz sehr viel höher als die maximale Frequenz des analogen Sensorsi gnals S₁ ist. Mit anderen Worten, der Sigma/Delta-Um setzer 32 bewirkt eine Überabtastung des analogen Sen sorsignals S₁. Die am Ausgang Q des Flip-Flop 52 auf tretende serielle Bitfolge wird zum umkehrenden Eingang des Operationsverstärkers 50 zurückgeführt und dort dem Sensorsignal S₁ überlagert.

Der Sigma/Delta-Umsetzer 32 nach Fig. 2 kann als ein I-Regelkreis aufgefaßt werden, der aufgrund des Kompara tors 51 eine hohe Kreisverstärkung hat, so daß auch in diesen Kreis eingekoppelte Störsignale, insbesondere ein durch die Digitalisierung auftretendes Digitalisie rungsrauschen, weitgehend ausgeregelt werden. Der Sig ma-Delta-Umsetzer erzeugt daher eine digitale Ausgangs größe, die sehr genau und weitgehend fehlerfrei dem Betrag des Sensorsignals S₁ entspricht. Dennoch ist der Aufbau sehr einfach.

Fig. 3 stellt eine weitere Ausführungsform des in Fig. 1 dargestellten Sigma/Delta-Umsetzers 32 dar, der sich von dem nach Fig. 2 lediglich dadurch unterschei det, daß ein zusätzlicher Miller-Integrator in Form eines Operationsverstärkers 56 mit einem Rückkopplungs- Kondensator 57 und einem Eingangswiderstand 58 dem Ein gangswiderstand 53 vorgeschaltet und der umkehrende Ausgang Q mit dem umkehrenden Eingang des Operations verstärkers 56 über einen ohmschen Widerstand 59 ver bunden ist. Bei dem Sigma/Delta-Umsetzer 32 nach Fig. 3 handelt es sich um einen Sigma-Delta-Umsetzer zweiter Ordnung, bei dem eine Doppelintegration erfolgt und der demzufolge eventuelle Störsignale und ein Digitalisie rungsrauschen noch besser ausgleicht. Die beiden Mil ler-Integratoren können verschiedene Integrationskon stanten aufweisen. Im übrigen hat der Sigma-Delta-Um setzer 32 nach Fig. 3 die gleiche Funktion wie der Sig ma-Delta-Umsetzer 32 nach Fig. 2.

Der Sigma/Delta-Umsetzer 33 nach Fig. 1 kann ebenso wie der Sigma/Delta-Umsetzer 32 gemäß Fig. 2 oder Fig. 3 ausgebildet sein.

Fig. 4 stellt eine einfache Ausführungsform des dem Sigma/Delta-Umsetzer 32 nachgeschalteten Dezimierers 34 nach Fig. 1 dar. Es handelt sich um einen sogenannten Hogenauer-Dezimierer. Er enthält in jeder von n Zeilen einer ersten Matrix aus m Spalten und n Zeilen, wobei hier m = 1 ist, einen digitalen Integrator 60 ₁, 60 ₂ . . . 60 _n, denen jeweils ein digitales Differenzierglied 70 ₁, 70 ₂ . . . 70 _n in einer zweiten Matrix aus m Spalten und n Zeilen nachgeschaltet ist, wobei auch hier m = 1 ist. Die Anzahl n entspricht dagegen der Anzahl der Bitstel len der am Ausgang des Dezimierers auftretenden paral lelen Bitmuster oder Bitkombinationen, die jeweils ei nem Abtastwert des Sigma/Delta-Umsetzers 32 bzw. 33 entsprechen. Dem niedrigststelligen Bit (NSB) ist in Fig. 4 die erste (unterste) Zeile und dem höchststel ligen Bit (HSB) die n-te (oberste) Zeile zugeordnet.

Jeder Integrator 60 ₁ bis 60_n enthält einen Addierer 80 mit zwei Summanden-Eingängen A und B, einem Summen-Aus gang Σ, einem Übertrag-Eingang Ci und einem Übertrag- Ausgang Co sowie ein Flip-Flop 81, hier ein D-Flip- Flop. Bei jedem Integrator 60 ₁ bis 60_n ist der Summen- Ausgang Σ des Addierers 80 mit dem Daten-Eingang D des Flip-Flop 81 und der Ausgang Q des Flip-Flop 81 mit dem Summanden-Eingang B verbunden. Der Summanden-Eingang A des Addierers 80 der niedrigsten Bitstelle ist mit ei ner binären 1 und sein Übertrag-Eingang Ci mit einer binären 0 belegt. Die Übertrag-Ausgänge Co sind jeweils mit dem Übertrag-Eingang Ci des Addierers 80 der nächsthöheren Bitstelle verbunden. Die Summanden-Ein gänge A der Addierer 80 der Integratoren 60 ₂ bis 60 _n sind dagegen gemeinsam über ein NICHT-Glied 90 mit dem Ausgang des Sigma/Delta-Umsetzers 32 verbunden. Den Takteingängen der Flip-Flops 81 werden die gleichen Taktimpulse Cp1 wie dem Sigma/Delta-Umsetzer 32 zuge führt.

Die Differenzierglieder 70 ₁ bis 70 _n enthalten ebenfalls jeweils einen Addierer 100 und ein Flip-Flop 101, das als D-Flip-Flop ausgebildet ist. Die Summanden Eingänge A aller Addierer 100 sind jeweils mit dem Summen-Aus gang Σ der Addierer 80 der gleichen Zeile und mit dem Daten-Eingang D des Flip-Flops 101 des gleichen Diffe renziergliedes 70 ₁ bis 70 _n verbunden. Dagegen sind die inversen Ausgänge Q der Flip-Flops 101 mit dem Summan den-Eingang B des Addierers 100 des gleichen Differen ziergliedes verbunden. Der Übertrag-Eingang Ci des Ad dierers 100 des Differenziergliedes 70 ₁ der niedrigsten Bitstelle ist mit einer binären 1 belegt, während die Übertrag-Ausgänge Co aller Addierer 100 mit dem Über trag-Eingang Ci des Addierers 100 der nächsthöheren Binärstelle verbunden sind. Die Summanden-Ausgänge Σ der Addierer 100 bilden gleichzeitig die Ausgänge des Dezimierers 34. Den Takteingängen aller Flip-Flops 101 werden dagegen Taktimpulse Cp2 mit einer sehr viel nie drigeren Pulsfrequenz als der der Taktimpulse Cp1 zu geführt. Bei der dargestellten Ausführungsform haben die Taktimpulse Cp2 eine Frequenz von 125 kHz.

Der Dezimierer nach Fig. 4 arbeitet in der Weise, daß die Bits der seriellen Bit folge vom Ausgang des Sig ma/Delta-Umsetzers 32 durch das NICHT-Glied 90 inver tiert und den Eingängen aller Integratoren 60 ₂ bis 60 _n parallel (gleichzeitig) zugeführt werden. Da der Sum manden-Eingang A des Addierers 80 der niedrigsten Bit stelle mit einer binären 1 belegt ist und den Summan den-Eingängen A der übrigen Addierer 80 gleichzeitig entweder eine binäre 1 oder eine binäre 0 zugeführt wird, bedeutet dies bei beispielsweise n = 8 Zeilen und demzufolge acht Addierern 80, daß den Summanden-Eingän gen A nur die beiden Binärwerte "00000001" oder "11111111" zugeführt werden, wobei "11111111" das Zwei erkomplement zu "00000001" ist. Dies bedeutet, daß je desmal, wenn am Ausgang des NICHT-Gliedes 90 eine 0 auftritt, wobei gleichzeitig ein Taktimpuls Cp1 auf tritt, zum vorherigen Additionsergebnis eine 1 (00000001) addiert und beim Auftreten einer 1 am Aus gang des NICHT-Gliedes 90 ihr Zweierkomplement addiert, d. h. eine 1 subtrahiert wird.

Fig. 5 stellt ein weiteres Ausführungsbeispiel des De zimierers 34 in Form eines erweiterten Hogenauer-Dezi mierers dar, der eine erste Matrix aus Zeilen 102 bis 109 und m = 3 Spalten 111 bis 113 sowie eine Matrix aus n = 9 Zeilen 102 bis 110 und m = 3 Spalten 114 bis 116 aufweist.

Die erste Matrix enthält in jeder Spalte 111 bis 113 Integratoren 60 ₁ bis 60 ₉, 61 ₁ bis 61 ₉ und 62 ₁ bis 62 ₉. Die Integratoren 60 ₁ bis 62 ₉ sind alle ebenso ausgebildet wie die Integratoren nach Fig. 1, wobei auch hier der eine Summanden-Eingang des Addierers 80 des Integrators 60 ₁ des niedrigststelligen Bits mit einer binären 1 und die Übertrag-Eingänge der Addierer 80 aller Integrato ren 60 ₁ bis 62 ₁ mit einer binären 0 belegt sind. Ferner sind die einen Summanden-Eingänge der Addierer 80 der Integratoren 60 ₂ bis 60 ₉ der ersten Spalte 111 alle par allel mit dem Ausgang des NICHT-Gliedes 90 verbunden, die Summen-Ausgänge aller Addierer 80 einer Spalte mit dem einen Summanden-Eingang des Addierers 80 der näch sten Spalte und derselben Zeile und die Übertrag-Aus gänge aller Addierer 80 einer Zeile mit den Übertrag- Eingängen der Addierer 80 der nächsten Zeile und der selben Spalte verbunden. Allen Takteingängen der Flip- Flops 81 werden die Taktimpulse Cp1 mit der höheren Frequenz von 1 MHz zugeführt.

Die zweite Matrix enthält in jeder Spalte 114 bis 116 ein Differenzierglied 70 ₁ bis 70 ₉, 71 ₁ bis 71 ₉, 72 ₁ bis 72 ₉, die alle ebenso ausgebildet sind wie die Differen zierglieder nach Fig. 4. Auch hier sind die Übertrag- Eingänge aller Addierer 100 der niedrigsten Binärstelle in der Zeile 102 mit einer binären 1 belegt und die Summen-Ausgänge der Addierer 100 der beiden Spalten 114 und 115 jeweils mit dem einen Summanden-Eingang der Addierer 100 der nächsten Spalte und derselben Zeile verbunden, während die inversen Ausgänge der Flip-Flops 101 jeweils einer Spalte mit dem anderen Summanden-Ein gang der Addierer 100 derselben Spalte und Zeile ver bunden sind und die Summen-Ausgänge der Addierer 100 der letzten Spalte die Ausgänge des Dezimierers 34 bil den. Die Übertrag-Ausgänge der Addierer 100 einer Zeile sind jeweils mit den Übertrag-Eingängen der nächsten Zeile und derselben Spalte verbunden, und die einen Summanden-Eingänge der Addierer 100 in der Spalte 114 sind jeweils mit dem Summen-Ausgang der Addierer 80 in der letzten Spalte 113 der ersten Matrix verbunden. Den Takteingängen aller Flip-Flops 101 werden wieder die Taktimpulse Cp2 mit der niedrigeren Frequenz von 125 kHz zugeführt.

Die Wirkungsweise des Dezimierers 34 nach Fig. 5 ist grundsätzlich die gleiche wie die des Dezimierers 34 nach Fig. 4, nur daß in jeder Zeile 102 bis 110 der ersten Matrix drei digitale Integratoren und in jeder Zeile 102 bis 110 der zweiten Matrix drei digitale Dif ferenzierglieder hintereinandergeschaltet sind, so daß in der ersten Matrix eine Dreifach-Integration und in der zweiten Matrix eine Dreifach-Differentiation er folgt und auf diese Weise Störsignale und das Digitali sierungsrauschen des Sigma/Delta-Umsetzers 32 noch wei ter reduziert werden.

Auch in diesem Falle kann der zweite Dezimierer 35 in Fig. 2 ebenso wie der Dezimierer 34 nach Fig. 4 ausge bildet sein.

Die Signale I und R sind nicht mit den Sensorsignalen phasenstarr gekoppelt, können dies jedoch sein. Ferner können sie eine fest eingestellte Frequenz haben, die jedoch auch stufenweise einstellbar sein kann.

Obwohl die Filteranordnung F in dem dargestellten Aus führungsbeispiel Tiefpaßfilter 42 bis 45 enthält, kann sie auch Bandpaßfilter anstelle der Tiefpaßfilter ent halten, wobei auch in diesem Falle der Durchlaßfre quenzbereich auf die Differenzfrequenz Δω abgestimmt ist.

Claims

1. Schaltungsanordnung zur Ableitung der Meßgröße aus den Signalen (S₁, S₂) wenigstens zweier Sensoren (23, 24) eines Durchflußmessers, der eine Fluidlei tung oder mehrere parallele Fluidleitungen (20, 21) und Mittel (22) zur Anregung von Schwingungen der Fluidleitung(en) mit einer vorbestimmten Grundfre quenz (w) aufweist, wobei die Sensoren (23, 24) die Schwingungen erfassen und die Sensorsignale (S₁, S₂) jeweils über einen A/D-Umsetzer (36; 37) einer di gitalen Verarbeitungseinheit (P) mit einem Rechner (46) zugeführt werden, in dem ihre Phasendifferenz (ϕ) als Maß für den Durchfluß ermittelt wird, da durch gekennzeichnet, daß die Verarbeitungseinheit (P) zwischen dem A/D-Umsetzer (36; 37) jedes Sen sorsignals (S₁, S₂) und dem Rechner (46) eine digi tale Multiplizierschaltung (M) und eine ihr nach geschaltete digitale Filteranordnung (F) aufweist, daß die digitalen Sensorsignale (S₁, S₂) in der Mul tiplizierschaltung (M) jeweils mit um 90° zueinan der phasenverschobenen digitalen Signalen (I, R) multipliziert werden, die Sinusschwingungen mit gleicher Amplitude (x) und einer Frequenz (ω + Δω) darstellen, die um eine geringe Differenzfrequenz (Δω) von der Grundfrequenz (ω) abweicht, und daß der Durchlaßbereich der Filteranordnung (F) auf die Differenzfrequenz (Δω) abgestimmt ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch ge kennzeichnet, daß die Filteranordnung (F) Tiefpaß filter (42-45) aufweist, die jeweils einem Multi plizierglied (38-41) der Multiplizierschaltung (M) nachgeschaltet sind.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeder A/D-Umsetzer (36; 37) einen Sigma/Delta-Umsetzer (32; 33) und einen die sem nachgeschalteten Dezimierer (34; 35) aufweist.

4. Schaltungsanordnung nach Anspruch 3, dadurch ge kennzeichnet, daß die Dezimierer (34; 35) eine Ho genauer-Schaltung mit einer ersten Matrix aus digi talen Integratoren (60 ₁-60 ₉, 61 ₁-61 ₉, 62 ₁-62 ₉), ge folgt von einer entsprechenden zweiten Matrix aus digitalen Differenziergliedern (70 ₁-70 ₉, 71 ₁-71 ₉, 72 ₁-72 ₉), aufweist.

5. Schaltungsanordnung nach Anspruch 4, dadurch ge kennzeichnet, daß die erste Matrix aus m Spalten (111-113) und n Zeilen (102-110) von Integratoren besteht, von denen jeder einen Addierer (80) mit einem ersten und einem zweiten Summanden-Eingang (A, B), einen Übertrag-Eingang (Ci), einen Summen- Ausgang (S) und einen Übertrag-Ausgang (Co) auf weist, wobei die Summen-Ausgänge (Σ) jeweils mit dem ersten Summanden-Eingang (A) eines folgenden Addierers (80) der gleichen Zeile und die Übertrag- Ausgänge (Co) der Addierer (80) gleicher Spalten jeweils mit dem Übertrag-Eingang (Ci) des Addierers (80) der nächsthöheren Bitstelle verbunden sind, und wobei jeder Integrator ein Flip-Flop (81) auf weist, das einen Daten-Eingang (D) und mindestens einen Ausgang (Q) hat, wobei das Signal vom Daten- Eingang (D) zum Ausgang (Q) des Flip-Flop (81) übertragen wird, wenn ein Taktimpuls (Cp1) an einem Takt-Eingang des Flip-Flop (81) den Wert wechselt, und wobei der Summen-Ausgang (Σ) des Addierers (80) des betreffenden Integrators mit dem Daten-Eingang (D) und der Ausgang (Q) des Flip-Flop (81) mit dem zweiten Summen-Eingang (B) des Addierers (80) des selben Integrators verbunden ist.

6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die zweite Matrix aus m Spalten (114-116) und n Zeilen (102-110) von Differenzier gliedern (70 ₁-70 ₉, 71 ₁-71 ₉, 72 ₁-71 ₉) besteht, von de nen jedes einen Addierer (100) mit zwei Summanden- Eingängen (A-B), einem Übertrag-Eingang (Ci), einem Summen-Ausgang (Σ) und einem Übertrag-Ausgang (Co) aufweist, wobei die Summen-Ausgänge (Σ) jeweils mit einem ersten Summanden-Eingang (A) eines folgenden Addierers (100) der gleichen Zeile und die Über trag-Ausgänge (Co) der Addierer (100) gleicher Spalten jeweils mit dem Übertrag-Eingang (Ci) des Addierers (100) der nächsthöheren Bitstelle ver bunden sind, und wobei jedes Differenzierglied ein Flip-Flop (101) aufweist, das einen Daten-Eingang (D) und mindestens einen Ausgang (Q) hat, wobei das Signal vom Daten-Eingang (D) zum Ausgang (Q) des Flip-Flop (101) invertiert übertragen wird, wenn ein Taktimpuls an einem Takt-Eingang des Flip-Flop (101) den Wert wechselt, wobei der Daten-Eingang des Flip-Flop (101) mit dem ersten Summanden-Ein gang (A) des Addierers (100) des betreffenden Dif ferenziergliedes und der Ausgang (Q) des Flip-Flop (101) mit dem zweiten Summanden-Eingang (B) des Addierers (100) desselben Differenziergliedes ver bunden ist.

7. Schaltungsanordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß in der ersten Spalte (111) der ersten Matrix die ersten Summen-Eingänge (A) der Addierer (80), bis auf den Addierer (80) der niedrigsten Bitstelle, zu einem gemeinsamen Eingang für eine serielle Bitfolge verbunden sind.

8. Schaltungsanordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß den Eingängen des Dezimierers (34; 35) parallele Bitmuster für +1 und -1 in Abhängigkeit vom Augenblickswert der seriel len Bitfolge zugeführt werden, wobei -1 als das Zweierkomplement zu +1 eingegeben wird.

9. Schaltungsanordnung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß der erste Eingang (A) des Addierers (80) der niedrigsten Stelle mit einer binären 1 belegt ist.

10. Schaltungsanordnung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß in der niedrigst stelligen Zeile (102) der ersten Matrix die Über trag-Eingänge (Ci) der Addierer (80) mit einer bi nären 0 belegt sind.

11. Schaltungsanordnung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß in der niedrigst stelligen Zeile (102) der zweiten Matrix die Über trag-Eingänge (Ci) der Addierer (100) mit einer binären 1 belegt sind.

12. Schaltungsanordnung nach einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, daß die erste Matrix mit einer hohen Taktfrequenz und die zweite Matrix mit einer niedrigeren Taktfrequenz arbeitet.

13. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die zweite Matrix als Mikropro zessor ausgebildet ist.

14. Schaltungsanordnung nach Anspruch 13, dadurch ge kennzeichnet, daß die Parameter der Filteranordnung (F) in Abhängigkeit von der Anwendung des Durch flußmessers änderbar sind.

15. Schaltungsanordnung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß der Rechner (46) die Phasendifferenz (ϕ) der Sensorsignale (S₁, S₂) nach der Beziehung
ermittelt, in der a und b die Ausgangssignale der Filteranordnung (F) nach der Multiplikation des einen Sensorsignals (S₁) sowie c und d die Aus gangssignale der Filteranordnung (F) nach der Mul tiplikation des anderen Sensorsignals (S₂) sind.