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DE19711165A1 - Contact arrangement of a planar, integrable semiconductor arrangement and method for producing this contact arrangement - Google Patents

Contact arrangement of a planar, integrable semiconductor arrangement and method for producing this contact arrangement

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Publication number
DE19711165A1
DE19711165A1 DE19711165A DE19711165A DE19711165A1 DE 19711165 A1 DE19711165 A1 DE 19711165A1 DE 19711165 A DE19711165 A DE 19711165A DE 19711165 A DE19711165 A DE 19711165A DE 19711165 A1 DE19711165 A1 DE 19711165A1
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DE
Germany
Prior art keywords
contact
source
bulk
layer
arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19711165A
Other languages
German (de)
Inventor
Wolfgang Janisch
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SMI SYST MICROELECT INNOVAT
Original Assignee
SMI SYST MICROELECT INNOVAT
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SMI SYST MICROELECT INNOVAT filed Critical SMI SYST MICROELECT INNOVAT
Priority to DE19711165A priority Critical patent/DE19711165A1/en
Priority to JP54003198A priority patent/JP2001515658A/en
Priority to PCT/DE1998/000805 priority patent/WO1998042025A1/en
Priority to EP98916864A priority patent/EP1002339A1/en
Publication of DE19711165A1 publication Critical patent/DE19711165A1/en
Withdrawn legal-status Critical Current

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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

The aim of the invention is to design a contact arrangement for a planar, integrable semiconductor structure, said semiconductor structure being configured especially as a combination of vertical FET cells (8), in such a way as to produce a maximized duct cross section for closed FET cells (8) and an enlarged source-contact surface. To this end, all of the contact holes which are metallized for contacting the semiconductor layers and areas lie on a common horizontal plane and are configured as a recess which diminishes as it reaches the center. Said recess projects downwards to the lower part of the vertical extension of the layer forming the source (4) or to a depth of approximately 500 nm in the substrate (15) or the layer which is to be contacted. During production of the arrangement, the oxide layer (2, 3) on the substrate surface is opened locally during a first anisotropic etching step using one mask only, in order to create the contact holes for all the layers and areas which have to be contacted. In a second anisotropic dry etching step, a recess which diminishes in the center is then etched into the opened contact holes in a self-adjusting manner.

Description

Die vorliegende Erfindung betrifft eine Kontaktanordnung einer planaren, integrierbaren Halbleiteranordnung sowie ein Verfahren zur Herstellung dieser Kontaktanordnung.The present invention relates to a contact arrangement of a planar, integrable Semiconductor arrangement and a method for producing this contact arrangement.

Bekannt sind Feldeffekttransistoren (FET's) bereits seit längerem (Ueda u. a. in IEEE Transactions on Electron Devices, vol ED-32, Jan 85). Ferner bekannt sind zur Minimierung des Einschaltwiderstandes RSDon streifenförmige Zellanordnungen mit sich kreuzenden Source und Gräben (offene Zellen), oder auch geschlossene Zellen in hexagonaler oder quadratischer Anordnung (US-PS 5,298,442). Während in den traditionellen DMOS-Zellen mit horizontalem Gate das Rastermaß 9 (auch Zell-pitch oder pitch) aufgrund des parasitären SFET und der Source/Bulk-Unterdiffusion auf Werte von < 10 µm begrenzt ist, weisen TMOS-Zellen mit vertikalem Gate, Gräben (oder Trench) mit oxidierten Wänden und mit Polysilizium verfüllt, einen pitch von 10 bis hinunter zu 5 µm auf. Der RSDON verringert sich zwar von typisch 200 mΩ.mm2 beim DMOS auf typisch 100 mΩ.mm2 beim TMOS, ist aber für die gewünschte Anwendung noch nicht ausreichend.Field effect transistors (FETs) have been known for some time (Ueda et al. In IEEE Transactions on Electron Devices, vol ED-32, Jan 85). Also known to minimize the on- resistance R SDon are strip-shaped cell arrangements with intersecting sources and trenches (open cells), or also closed cells in a hexagonal or square arrangement (US Pat. No. 5,298,442). While in traditional DMOS cells with a horizontal gate the grid dimension 9 (also cell pitch or pitch) is limited to values of <10 µm due to the parasitic SFET and the source / bulk underdiffusion, TMOS cells with a vertical gate have trenches (or trench) with oxidized walls and filled with polysilicon, a pitch of 10 down to 5 µm. The R SDON decreases from typically 200 mΩ.mm 2 for DMOS to typically 100 mΩ.mm 2 for TMOS, but is not yet sufficient for the desired application.

In Fig. 1 ist der vertikale Schnitt durch das Kontaktgebiet einer geschlossenen herkömmlichen TMOS-Zelle (Inversionskanal, n-Typ) dargestellt. Im Zentrum der Kontaktfläche befindet sich das p+ Anreicherungsgebiet 23 des Bulk 5, während der Source 4 an der Peripherie der Kontaktfläche diese zu 50 bis 80% belegt. Bei einer positiven Spannung am Polysiliziumgate 7 bildet sich seitlich der Gateoxidschicht 6 im Bulk 5 ein Inversionskanal und ein vertikaler Strompfad vom Source zum Drain. Der Strom beim TMOS fließt bereits durch einen senkrechten Kanal, jedoch beträgt der Kanalquerschnitt nur einen Bruchteil der Chipfläche.In Fig. 1, the vertical section through the contact area of a conventional closed-cell TMOS (inversion channel, n-type). The p + enrichment area 23 of the bulk 5 is located in the center of the contact area, while the source 4 on the periphery of the contact area occupies 50 to 80% of this area. With a positive voltage at the polysilicon gate 7 , an inversion channel and a vertical current path from the source to the drain are formed in the bulk 5 at the side of the gate oxide layer 6 . The current in the TMOS already flows through a vertical channel, but the channel cross section is only a fraction of the chip area.

Syan u. a. (IEEE Transactions on Electron Devises, Vol. 41, Mai/94) verwenden für ACCU-EXT- und INVFET eine offene Anordnung mit äußerem nebeneinander liegenden Source/Bulk-Kontakt und zentralem Polysilizium-Gatekontakt über den Source-Fingern. Bei einem 6 µm Zell-pitch werden auch hier weniger als 5% der Chipfläche für den Kanalquerschnitt erreicht.Syan et al. a. (IEEE Transactions on Electron Devises, Vol. 41, May / 94) use for ACCU-EXT and INVFET is an open array with an external juxtaposed source / bulk contact central polysilicon gate contact over the source fingers. With a 6 µm cell pitch, too here less than 5% of the chip area for the channel cross-section is reached.

Im Bereich kleiner 5 µm vermeldet Ajit (DE-OS 195 30 109) einen RSDon von 7,6 mΩ.mm2 für einen SFET mit einem 3 µm pitch und geschlossenen Zellen. Bei dieser Anordnung ist der Querschnitt des senkrechten Strompfades (11%), sogar größer als die Source-Kontaktfläche, welche lediglich 7,4% der Zellfläche ausmacht. Der Bulkanschluß liegt in der gleichen horizontalen Ebene wie der Sourceanschluß im gemeinsamen 0,8 µm Kontaktloch. Als SFET, depletion-Typ, unterliegt diese Anordnung den bekannten Anwendungsbeschränkungen für eine SFET.In the range smaller than 5 µm, Ajit (DE-OS 195 30 109) reports an R SDon of 7.6 mΩ.mm 2 for an SFET with a 3 µm pitch and closed cells. With this arrangement, the cross section of the vertical current path (11%) is even larger than the source contact area, which is only 7.4% of the cell area. The bulk connector is in the same horizontal plane as the source connector in the common 0.8 µm contact hole. As an SFET, depletion type, this arrangement is subject to the known application restrictions for an SFET.

Einen anderen Weg der Verkleinerung des Zell-pitch beschreiten Floyd u. a., (US-PS 5,592,005) mit einem PTFET. In einem 2 µm pitch wird auf den Bulkkontakt verzichtet (floating bulk) und das Polysiliziumgate oberhalb der Source-Kontaktebene angeschlossen. In dieser Anordnung erfolgen keine Maßnahmen gegen die Injektion heißer Ladungsträger. Der FET mit Inversionskanal ist nur steuerbar unterhalb der punch-through Spannung des parasitären, vertikalen npn-Transistors.Another way of reducing the cell pitch is by Floyd et al. a., (U.S. Patent 5,592,005) with a PTFET. In a 2 µm pitch there is no bulk contact (floating bulk) and that  Polysilicon gate connected above the source contact level. In this arrangement there are none Measures against the injection of hot charge carriers. The FET with inversion channel can only be controlled below the punch-through voltage of the parasitic vertical npn transistor.

In Fig. 2 ist der vertikale Schnitt durch eine Source/Bulk-Kontaktanordnung für geschlossene TMOS-Zel­ len (DE-OS 43 00 806) für einen 4 µm pitch dargestellt. Dieses selbstpositionierende Verfahren nutzt den LOCOS-Vogelkopf 26 des Trench-Polysiliziums als Ätzmaske für das Kontaktloch mit senkrechten Source-Kontaktflächen und wäre nach dem heutigen Stand der fotolithografischen Auflösung und Ätzverfahren für eine Skalierung des Zell-pitch bis zu 1 µm geeignet, wenn nicht folgende Mängel bestehen würden. Die Trockenätzung durch den Source 4 muß bis tief in den Bulk 5 erfolgen, um auszuschließen, daß in einzelnen Zellen der Bulk nicht kontaktiert wird und sich der parasitäre vertikale npn-Transistor bildet. Die Ätzung selbst erfolgt mit Brom, was für einen niederohmigen Sourcekontakt die naßchemische Entfernung der gestörten Zone erfordert. Dies verringert die effektive Source-Kon­ taktfläche. Da beim LOCOS der Oxidkopf 26 zumindest an der Maskenkante aus der Sourceschicht 4 gebildet wird, verursacht diese Naßbehandlung eine erhebliche Kerbe in der spannungsreichen Grenzfläche Oxid 26/Silizium 4, wodurch die Metallbedeckung beeinträchtigt wird. Weiterhin führt die Implantation zur Erzeugung der angereicherten Bulk-Kontaktzone 23 zu einer teilweisen Kompensation in den offenen Sourceflanken und letztendlich würde ein tiefer Inversionskanal im Bulk 5 parallel zum Gateoxid 6 durch die Bulk-Kontaktzone 23 eingeschnürt werden. Beträgt für diese Anordnung die Source-Kontaktfläche an der gesamten Zellfläche gegenüber den SFET nach DE-OS 195 30 109 hier bereits etwa 14%, so ist dennoch die nicht für den Stromfluß genutzte Chipfläche (Gate 7/Bulk 5) viel zu groß.In Fig. 2 the vertical section through a source / bulk contact arrangement for closed TMOS cells (DE-OS 43 00 806) is shown for a 4 micron pitch. This self-positioning method uses the LOCOS bird head 26 of the trench polysilicon as an etching mask for the contact hole with vertical source contact areas and would be suitable according to the current state of the art of photolithographic resolution and etching processes for scaling the cell pitch up to 1 μm, if not the following Defects would exist. The dry etching by the source 4 must take place deep into the bulk 5 in order to rule out that the bulk is not contacted in individual cells and the parasitic vertical npn transistor is formed. The etching itself is carried out with bromine, which requires the wet-chemical removal of the disturbed zone for a low-resistance source contact. This reduces the effective source contact area. Since in the LOCOS the oxide head 26 is formed at least on the mask edge from the source layer 4 , this wet treatment causes a significant notch in the high-tension interface oxide 26 / silicon 4 , whereby the metal covering is impaired. Furthermore, the implantation for producing the enriched bulk contact zone 23 leads to partial compensation in the open source flanks and ultimately a deep inversion channel in the bulk 5 would be constricted by the bulk contact zone 23 parallel to the gate oxide 6 . If for this arrangement the source contact area on the entire cell area is already about 14% compared to the SFET according to DE-OS 195 30 109, the chip area (gate 7 / bulk 5 ) which is not used for the current flow is nevertheless much too large.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte TFET-Anordnung geschlossener Zellen mit maximiertem Kanalquerschnitt und Source-Kontaktfläche zu entwickeln, bei der Source- und Drainanschluß in einem einzigen Fotoschritt, und gleichzeitig ein selbstpositionierender Bulkanschluß erzeugt werden.The invention has for its object to provide an integrated TFET arrangement of closed cells to develop maximized channel cross-section and source contact area at the source and Drain connection in a single photo step, and at the same time a self-positioning bulk connection be generated.

Dieses Problem wird erfindungsgemäß gelöst durch eine markante, runde Vertiefung im Zentrum eines jeden Kontaktloches nach Anspruch 1 (siehe Fig. 3). Bei einem Zell-pitch von 3,6 µm, 200 nm Gateoxid 6 und 300 nm Polysilizium-Gatebreite 7, beträgt die maximale Source-Kontaktfläche 4 ca. 45% der Zell-pitchfläche 9. Eine weitere Skalierung diese Anordnung ist für einen Inversionskanal-FET sinnvoll, soweit der Kanal die Bulk-Kontaktzone 23 noch nicht erreicht.This problem is solved according to the invention by a striking, round depression in the center of each contact hole according to claim 1 (see FIG. 3). With a cell pitch of 3.6 μm, 200 nm gate oxide 6 and 300 nm polysilicon gate width 7 , the maximum source contact area 4 is approximately 45% of the cell pitch area 9 . A further scaling of this arrangement makes sense for an inversion channel FET if the channel has not yet reached the bulk contact zone 23 .

Mit der erfindungsgemäßen Anordnung wird selbst für einen Inversionskanal-FET ein breiter, senkrechter Strompfad vom Sourcekontakt über den Bulk zum Drain geschaffen. Sowohl das kleiner 1 µm große Polysilizium-Gate, der Drainanschluß mit einer variablen Anzahl von Kontakten längs der Finger 14 der äußeren Isolation 11, als auch die kleiner 3 µm großen TMOS-Zellen (siehe Fig. 4) werden in einer vertikalen Ebene gleichzeitig kontaktiert. Durch die tiefe Einätzung im Zentrum des Kontakts vergrößert sich die Kontaktfläche gegenüber der rein planaren Kontaktanordnung, und es erfolgt eine sichere Vermeidung des parasitären npn-Transistors. Mit der erzielten Champagne-Struktur der Einätzung und den verrundeten Oxidflanken der Kontaktlöcher bleibt eine einschnürungsfreie Metallisierung und ein störungsfreier Source- und Drainkontakt gewährleistet.With the arrangement according to the invention, a wide, vertical current path from the source contact via the bulk to the drain is created even for an inversion channel FET. Both the smaller 1 µm polysilicon gate, the drain connection with a variable number of contacts along the fingers 14 of the outer insulation 11 , and the smaller 3 µm TMOS cells (see FIG. 4) are contacted simultaneously in a vertical plane . The deep etching in the center of the contact increases the contact area compared to the purely planar contact arrangement, and the parasitic npn transistor is reliably avoided. The champagne structure of the etching and the rounded oxide flanks of the contact holes ensure constriction-free metallization and trouble-free source and drain contact.

Diese Aufgabe wird durch die im Patentanspruch 1 angegebenen Merkmale gelöst. Ausgestaltungen für die erfindungsgemäße Kontaktanordnung und des erfindungsgemäßen Verfahrens zum Herstellen der Kontaktanordnung sind Gegenstand der Unteransprüche.This object is achieved by the features specified in claim 1. Refinements for the contact arrangement according to the invention and the inventive method for producing the Contact arrangement are the subject of the dependent claims.

Insbesondere im Spannungsbereich kleiner 100 V entsteht bei geeigneter Konfiguration der Bulk- und Drainschichten, sowie der Trenchtiefe und der Tiefe des Kontaktlochs im Bulk durch die Anreicherungszone 23 ohne weitere Verfahrensschritte der tiefe Bulk (oder deep body), eine lokale Bulk/Source-Avalanchediode, die das Gateoxid vor irreversiblen Schädigungen durch Spannungsspitzen am Drain schützt.Small particularly in the voltage range of 100 V is formed with suitable configuration of the bulk and drain layers, and the trench depth and the depth of the contact hole in the bulk due to the enrichment zone 23 without further process steps of deep Bulk (or deep body), a local bulk / source avalanche diode, that protects the gate oxide from irreversible damage caused by voltage peaks at the drain.

Wird die Bulkdotierung weggelassen und die epitaktische Draindriftzone reicht bis zum Source, so entsteht mit der gleichen Anordnung, z. B. auf demselben Siliziumchip, ein Sperrschicht-FET (SFET), wobei die Form der Anreicherungszone 23 nun zu einer tiefen Verarmung und somit zu steileren Kennlinien führt.If the bulk doping is omitted and the epitaxial drain drift zone extends to the source, the result is the same arrangement, e.g. B. on the same silicon chip, a junction FET (SFET), the shape of the enrichment zone 23 now leading to deep depletion and thus to steeper characteristics.

Eine weitere vorteilhafte Ausgestaltung der Erfindung ist im Anspruch 12 angegeben. Wird ein TMOS-Array nach Anspruch 1 bis 7 zusammen mit tiefer diffundierten Gebieten, Bipolarstrukturen und CMOS-Logik, auf einem Chip integriert, so lassen sich auch diese Gebiete nach demselben Verfahren gleichzeitig kontaktieren.A further advantageous embodiment of the invention is specified in claim 12. Becomes a TMOS array according to claim 1 to 7 together with deeper diffused areas, bipolar structures and CMOS logic, integrated on a chip, allows these areas to be created using the same procedure contact at the same time.

Eine Ausführungsform der Erfindung wird unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert.An embodiment of the invention will become more apparent with reference to the accompanying drawings explained.

Es zeigen:Show it:

Fig. 1 den Kontakt einer herkömmlichen Anordnung der geschlossenen TFET-Zelle mit nebeneinander liegenden, zentralem Bulkkontakt und peripherem Sourcekontakt Fig. 1 shows the contact of a conventional arrangement of the closed TFET cell with adjacent, central bulk contact and peripheral source contact

Fig. 2 den bekannten TFET-Kontakt der geschlossenen TFET-Zelle mit senkrechter Source-Kontaktfläche unter einem selbstpositionierten Oxidkopf Fig. 2 shows the known TFET contact of the closed TFET cell with a vertical source contact area under a self-positioned oxide head

Fig. 3 einen erfindungsgemäßen Source-Bulk-Kontakt einer geschlossenen TFET-Zelle mit einer selbstpositionierten, markanten Vertiefung im Zentrum des Kontaktlochs Fig. 3 shows a source bulk contact according to the invention a closed TFET cell having a self-aligned, distinctive indentation in the center of the contact hole

Fig. 4 eine erfindungsgemäße Anordnung der TFET-Zellen, der Gate- und Drainanschlüsse Fig. 4 shows an arrangement according to the invention of the TFET cells, the gate and drain connections

Fig. 4S/B eine TFET-Zelle mit Source- und Bulk-Kontakt und vertikaler Schnittebene Fig. 4S / B a TFET cell with source and bulk contact and vertical section plane

Fig. 4G ein Gate-Anschlußgebiet mit Gate-Kontakt und vertikaler Schnittebene Fig. 4G, a gate region with the gate contact and vertical cutting plane

Fig. 4D ein Drain-Anschlußgebiet mit Drain-Kontakt und vertikaler Schnittebene Fig. 4D, a drain connection area with the drain contact and vertical cutting plane

Fig. 5D, G, S/B ein erfindungsgemäßes Verfahren im vertikalen Schnitt durch die drei Kontaktgebiete mit der Fotomaske und mit geöffneter oberer Isolation Fig. 5D, G, S / B, a method of the invention in vertical section through the three contact regions with the photomask and with an open upper insulation

Fig. 6D, G, S/B einen vertikalen Schnitt durch die drei Kontaktgebiete mit der überformten Fotomaske, mit den eingeätzten markanten Vertiefungen durch den Source in den Bulk, in das Polysilizium und in den Drain und mit der Ionenimplantation von Dotanden vom Typ des Bulk Fig. 6D, G, S / B a vertical section through the three contact areas with the overmolded photo mask, with the etched distinctive depressions through the source in the bulk, in the polysilicon and in the drain and with the ion implantation of dopants of the bulk type

Fig. 7D, G, S/B einen vertikalen Schnitt durch die drei Kontaktgebiete nach Entfernung der Fotomaske und der Polymere, und der Ausheilung der Implantation Fig. 7D, G, S / B is a vertical section through the three contact regions after removal of the photomask and the polymers, and the healing of the implantation

Fig. 8D, G, S/B einen vertikalen Schnitt durch die drei Kontaktgebiete nach einer finalen naßchemischen Behandlung und der erfolgten Metallisierung. Fig. 8D, G, S / B is a vertical section through the three contact areas to a final wet-chemical treatment and the successful metallization.

Die erfindungsgemäße Anordnung der Kontakte ist als Ausschnitt für einen n-Kanal-FET in der Fig. 4 dargestellt. Die vornehmlich quadratischen TFET-Zellen 8 mit verrundeten Ecken und einem Durchmesser von 2,9 µm bestehen aus einer vertikalen Zonenfolge von Drain, Bulk und Source. Ihre seitliche Begrenzung erfolgt durch einen Trench mit oxidierten Wänden von 200 nm Dicke, die 300 nm breite Verfüllung aus Polysilizium ist mit Bor dotiert. Um eine 90° Kreuzung des Trench zu vermeiden, sind die TFET-Zellen in Zeilen oder Spalten angeordnet, wobei im vorliegenden Fall jede zweite Spalte um die Hälfte des Zell-pitch 9, um 1,8 µm, verschoben ist. Der Source-Bulk-Kontakt mit einem Durchmesser von 2,7 µm befindet sich in der Mitte der Zellen. In seinem Zentrum liegt eine kreisrunde Vertiefung vom 500 nm mit einem Durchmesser von 900 nm an der Sourceoberfläche. Am vertikalen Übergang des Source 4 zur Anreicherungszone 23 des Bulk 5, siehe auch Fig. 7S/B, beträgt der Durchmesser der Vertiefung etwa 500 nm, am Grund weniger als 200 nm.The arrangement of the contacts according to the invention is shown as a detail for an n-channel FET in FIG. 4. The mainly square TFET cells 8 with rounded corners and a diameter of 2.9 μm consist of a vertical zone sequence of drain, bulk and source. They are bounded on the side by a trench with oxidized walls 200 nm thick, the 300 nm wide polysilicon filling is doped with boron. In order to avoid a 90 ° crossing of the trench, the TFET cells are arranged in rows or columns, in the present case every second column being shifted by half the cell pitch 9 , by 1.8 μm. The source-bulk contact with a diameter of 2.7 µm is located in the middle of the cells. At its center is a circular depression of 500 nm with a diameter of 900 nm on the source surface. At the vertical transition from the source 4 to the enrichment zone 23 of the bulk 5 , see also FIG. 7S / B, the diameter of the depression is approximately 500 nm, at the bottom less than 200 nm.

An den seitlichen Begrenzungen der Zellanordnung verbreitert sich der Trench und durch eine 90° Kreuzung mit abgeschrägten Ecken wird der Polysilizium-Gate-Anschluß 10 erzeugt, mit einem minimalen lateralen Durchmesser des Polysilizium 7 von 2,6 µm. Die Form des Gatekontaktes gleicht denen von Drain und Zelle, vergleiche auch Fig. 7, aufgrund der höheren Polyätzrate ist er jedoch etwas tiefer. Eine Anreicherung 23 des Gatekontaktes erfolgt nur am Grund und an den seitlichen Flanken. Dies ist für die Potentialübertragung im Gate ausreichend, zumal das Polysilizium selbst p⁺dotiert ist.The trench widens at the lateral boundaries of the cell arrangement and the polysilicon gate connection 10 is produced by a 90 ° intersection with chamfered corners, with a minimum lateral diameter of the polysilicon 7 of 2.6 μm. The shape of the gate contact is the same as that of the drain and cell, see also FIG. 7, but due to the higher polyetch rate it is somewhat lower. Enrichment 23 of the gate contact occurs only on the bottom and on the side flanks. This is sufficient for the potential transfer in the gate, especially since the polysilicon itself is p⁺doped.

Die Anordnung aus TFET-Zellen und den seitlichen Gate-Anschlußgebieten wird allseitig von einem weiteren geschlossenen Grabensystem 11 mit oxidierten Wänden begrenzt. Dieses durchtrennt alle vertikalen Halbleiterschichten oder endet tief im n⁺dotierten Drain. Lateral wird dieses Grabensystem von einer hochdotierten n⁺Zone 12 flankiert, welche ein niederohmiges Drain-Anschlußgebiet an der Chipoberfläche darstellt. Durch Finger 14 des äußeren Grabensystems 11 wird die Drain-Ge­ samtkontaktfläche der Summe der Source-Kontaktflächen angepaßt. Auf der n⁺Zone 12 befinden sich in einer hexagonalen, flächendichten Anordnung die ebenfalls runden Drainkontakte 13. Diese weisen die gleiche Form und Größe der Zellkontakte auf. Die Anreicherungsimplantation von Bulk- und Gatekontakt mit Bor führt hier allerdings zu einer teilweisen Kompensation am Grund und den seitlichen Flanken der Vertiefung 19. Erfolgt die Dotierung der n⁺Zone 12 bei Temperaturen von über 1100°C an der thermodynamischen Löslichkeitsgrenze, so beträgt der Kompensationsgrad weniger als 10%.The arrangement of TFET cells and the lateral gate connection areas is delimited on all sides by a further closed trench system 11 with oxidized walls. This cuts through all vertical semiconductor layers or ends deep in the n-doped drain. This trench system is flanked laterally by a highly doped n-zone 12 , which represents a low-resistance drain connection region on the chip surface. Finger 14 of the outer trench system 11 adjusts the total drain contact area to the sum of the source contact areas. On the n⁺zone 12 there are also round drain contacts 13 in a hexagonal, area-tight arrangement. These have the same shape and size of the cell contacts. However, the enrichment implantation of bulk and gate contact with boron leads to partial compensation at the bottom and the lateral flanks of the recess 19 . If the n⁺Zone 12 is doped at temperatures above 1100 ° C at the thermodynamic solubility limit, the degree of compensation is less than 10%.

Die vertikalen Ebenen in den Fig. 4 S/B (Source/Bulk), 4G (Gate) und 4D (Drain) sind die Schnittebenen der Fig. 5 bis 8.The vertical planes in FIGS. 4 S / B (source / bulk), 4G (gate) and 4D (drain) are the sectional planes of FIGS. 5 to 8.

In Fig. 5 ist die Öffnung der oberen Isolierschichten mit der Resist-Maske 20 dargestellt. Die Maske mit Fenstern von 1,0 µm Durchmesser ist nicht durchgehärtet und ist in einem N2/O2-Plasma geglättet. Die Öffnung der oberen Isolierschichten erfolgt in einer gepufferten Oxidätzlösung, wobei über die Ätzzeit und über die Dicken des thermischen Oxids 2 und des ungetemperten, schneller zu ätzenden CVD-Oxids 3 die Unterätzung von 0,5 µm und der Flankenwinkel der oberen Isolierschicht eingestellt wird. Nach einem Freispülen der Maske von Ätzmittelresten wird diese im Vakuum getrocknet und die oberen ausgehärteten Schichten durch einen Lackabtrag von 20 nm im O2-Plasma entfernt. Nun erfolgt ein Überschmelzen der Maske und eine Aushärtung im tiefen UV. Die Maskenfenster, die alle gleich groß und möglichst homogen verteilt sein müssen (siehe Fig. 4), sind jetzt kreisrund und haben einen Durchmesser von 0,5 µm. Aufgrund der Oberflächenspannung des weichen Resists verrunden die Kanten der Fenster und senken sich auf die planaren, freigeätzten Kontaktflächen ab. Es erfolgt keine Benetzung der Siliziumoberfläche durch den Resist und der laterale Durchmesser der Kerbe zwischen Resist und Silizium beträgt ca. 0,9 µm.In FIG. 5, the opening of the upper insulating layers with the resist mask 20 is shown. The mask with windows of 1.0 µm in diameter is not fully hardened and is smoothed in an N 2 / O 2 plasma. The upper insulating layers are opened in a buffered oxide etching solution, the undercut of 0.5 μm and the flank angle of the upper insulating layer being set via the etching time and the thicknesses of the thermal oxide 2 and the untempered, faster-etching CVD oxide 3 . After the mask has been rinsed free of etchant residues, it is dried in vacuo and the upper hardened layers are removed by removing 20 nm of lacquer in the O 2 plasma. Now the mask is melted and hardened in deep UV. The mask windows, which must all be of the same size and distributed as homogeneously as possible (see FIG. 4), are now circular and have a diameter of 0.5 μm. Due to the surface tension of the soft resist, the edges of the windows round and sink onto the planar, etched-off contact surfaces. There is no wetting of the silicon surface by the resist and the lateral diameter of the notch between the resist and silicon is approximately 0.9 μm.

In dieser Konfiguration erfolgt die trockenchemische Ätzung der Vertiefung 22 selbstpositionierend im Zentrum der Kontaktflächen (siehe Fig. 6). Bei geeignetem Gasfluß und einer Zusammensetzung aus Cl2, N2 und O2 läßt sich ein Prozeß finden, bei dem ohne markanten Lackabtrag anfangs die 0,9 µm freie Siliziumfläche einem Ätzangriff ausgesetzt ist, sich aber andererseits die Kerbe zwischen Resist und Silizium schnell mit Polymeren 21 füllt, und sich die Vertiefung nach unten von selbst verjüngt. Die Polymere 21 bestehen vorrangig aus amorphem Siliziumnitrid und sind in HF-haltigen Medien extrem schnell löslich. Deshalb erfolgt vor der Implantation zur Gate- und Bulk-Kontaktanreicherung 23 lediglich ein Lackabtrag von ca. 100 nm im O2-Plasma ohne die Polymere zu entfernen, welche die oberen Flanken der Vertiefung 22 bei der nachfolgenden Implantation maskieren. Dieser Abtrag ist für eine Dekontamination der Maske von Cl2 ausreichend. Da der Flankenwinkel der Vertiefung 22 im unteren Teil mehr als 70° beträgt, ist bei einer 0° Implantation eine Dosis von 1. . .5.1014 cm⁻2 notwendig, um einen niederohmigen Bulkkontakt für die Vorwärtsdiode zu erzielen.In this configuration, the dry chemical etching of the recess 22 takes place in a self-positioning manner in the center of the contact areas (see FIG. 6). With a suitable gas flow and a composition of Cl 2 , N 2 and O 2 , a process can be found in which the 0.9 µm free silicon surface is initially exposed to an etching attack without striking paint removal, but on the other hand the notch between the resist and silicon quickly becomes apparent Polymer 21 fills, and the recess tapers downwards by itself. The polymers 21 consist primarily of amorphous silicon nitride and are extremely quickly soluble in HF-containing media. Therefore, before the implantation for gate and bulk contact enrichment 23, only about 100 nm of paint is removed in the O 2 plasma without removing the polymers which mask the upper flanks of the recess 22 during the subsequent implantation. This removal is sufficient for decontamination of the Cl 2 mask. Since the flank angle of the depression 22 is more than 70 ° in the lower part, a dose of 1 is necessary for a 0 ° implantation. .5.10 14 cm⁻ 2 necessary to achieve a low-resistance bulk contact for the forward diode.

In Fig. 7 sind die Kontakte nach der Entfernung der Resist-Maske dargestellt. Für die sichere Beseitigung von Polymer-Resten wird ein flourhaltiger Remover benutzt. Dies bewirkt gleichzeitig eine Verrundung der oberen Oxidschichten und eine Vergrößerung der planaren Kontaktfläche. Die Oxidköpfe 24 der vertikalen Gateoxidschicht 6 und des äußeren Grabensystems 11 führen zu einem lateralen Selbststop bei der naßchemischen Überätzung der oberen Isolierschichten. Durch eine RTP-Ausheilung werden die Implantationsschäden beseitigt und es erfolgt die Aktivierung der Implantate. Eine abschließende Überätzung in verdünnter HF entfernt ggf. die Reste der obersten CVD-Oxidschicht 3 und stellt den endgültigen Kontakt vor der Metallisierung her. Die Reste der oberen Isolierschicht 24, 25, vergleiche Fig. 8D und Fig. 4, erzeugen ein Reflexionsgitter auf dem Wafer vor der Metallisierung, das bemerkenswerterweise eine lichtmikroskopische Beurteilung der Kontakte ermöglicht.In Fig. 7, the contacts are shown after removal of the resist mask. A flour-containing remover is used to safely remove polymer residues. This simultaneously rounds the top oxide layers and increases the planar contact area. The oxide heads 24 of the vertical gate oxide layer 6 and the outer trench system 11 lead to a lateral self-stop in the wet chemical overetching of the upper insulating layers. The implantation damage is repaired by an RTP healing and the implants are activated. A final overetch in dilute HF may remove the remnants of the top CVD oxide layer 3 and establish the final contact before the metallization. The remains of the upper insulating layer 24, 25, see Fig. 8D and Fig. 4, generate a reflection grating on the wafer prior to metallization, the remarkably, a light-microscopic evaluation of the contacts allows.

Die fertig metallisierten Kontakte sind in Fig. 8 dargestellt. Über die erzielten sanften Böschungen läßt sich die Metallschicht einschnürungsfrei führen und auch auf hochohmige Barriereschichten kann verzichtet werden. Nach einer üblichen Strukturierung des Metalls erfolgt die Formierung der Kontakte durch einen RTP-Prozeß.The fully metallized contacts are shown in Fig. 8. The metal layer can be guided without constriction via the gentle slopes achieved and high-resistance barrier layers can also be dispensed with. After a normal structuring of the metal, the contacts are formed by an RTP process.

Claims (12)

1. Kontaktanordnung einer planaren, integrierbaren Halbleiteranordnung, bestehend aus vollständig übereinander liegenden, flachen einkristallinen Schichten vom 1. und 2. Leitungstyp, aus tiefen einkristallinen Schichten vom 1. oder 2. Leitungstyp, aus dielektrisch isolierenden Schichten, aus dotierten polykristallinen Halbleitergebieten und aus metallisch leitfähigen Schichten, wobei die Kontaktlöcher in den Isolierschichten zu den Schichten des 1. oder 2. Leitungstyps und des polykristallinen Siliziums in einer horizontalen Ebene (1) angeordnet sind und sich im Zentrum der Kontaktlöcher eine markante Vertiefung befindet.1. Contact arrangement of a planar, integrable semiconductor arrangement, consisting of completely superimposed, flat single-crystalline layers of the 1st and 2nd conduction type, of deep single-crystalline layers of the 1st or 2nd conduction type, of dielectric insulating layers, of doped polycrystalline semiconductor regions and of metallic conductive layers, wherein the contact holes in the insulating layers to the layers of the 1st or 2nd conductivity type and polycrystalline silicon are arranged in a horizontal plane ( 1 ) and there is a striking recess in the center of the contact holes. 2. Anordnung nach Anspruch 1, bei der die obere Isolierschicht aus einer Kombination von thermischem Oxid (2) und CVD-Isolierschichten (3) besteht, unterhalb derer die übereinander liegenden flachen leitfähigen Schichten Halbleiter vom 1. und vom 2. Leitungstyp sind und den Source (4) und den Bulk (5) einer vertikalen FET-Zelle (8) bilden, welche eine quadratische oder rechteckige Form mit abgerundeten Ecken aufweist, welche lateral durch eine vertikale Gate-Oxidschicht (6) und ein Polysilizium-Gate (7) begrenzt wird, und derartige FET-Zellen (8) in Zeilen oder Spalten angeordnet sind und ein regelmäßiges Raster bilden, in dem jede zweite Zeile oder Spalte um die Hälfte des Rastermaßes (9) gegeneinander verschoben ist.2. Arrangement according to claim 1, wherein the upper insulating layer consists of a combination of thermal oxide ( 2 ) and CVD insulating layers ( 3 ), below which the superimposed flat conductive layers are semiconductors of the 1st and 2nd conductivity type and the Form source ( 4 ) and the bulk ( 5 ) of a vertical FET cell ( 8 ), which has a square or rectangular shape with rounded corners, which laterally through a vertical gate oxide layer ( 6 ) and a polysilicon gate ( 7 ) is limited, and such FET cells ( 8 ) are arranged in rows or columns and form a regular grid in which every other row or column is shifted by half the grid dimension ( 9 ) against each other. 3. Anordnung nach Anspruch 1 und 2, bei der das Raster aus FET-Zellen mindestens an einer Seite von Polysilizium-Anschlußgebieten (10) flankiert wird, deren laterale Ausdehnung annähernd gleich den einkristallinen Gebieten der FET-Zellen (8), aber wesentlich größer als die Polysilizium-Gateschicht (7) zwischen den FET-Zellen (8) ist, mit dem die Anschlußgebiete (10) ein gemeinsames, geschlossenes Grabensystem mit oxidierten Wänden (6) bilden, unter dem zumindest eine Schicht aus einkristallinem Silizium angeordnet ist.3. Arrangement according to claim 1 and 2, wherein the grid of FET cells is flanked at least on one side by polysilicon connection regions ( 10 ), the lateral extent of which is approximately equal to the single-crystalline regions of the FET cells ( 8 ), but is substantially larger than the polysilicon gate layer ( 7 ) between the FET cells ( 8 ), with which the connection regions ( 10 ) form a common, closed trench system with oxidized walls ( 6 ), under which at least one layer of single-crystal silicon is arranged. 4. Anordnung nach Anspruch 1 bis 3, bei der die FET-Zellen (8) und die Polysili­ zium-Gate-Anschlußgebiete (10) lateral allseitig von einem weiteren Grabensystem (11) mit oxidierten Wänden umschlossen werden, welches alle Halbleiterschichten vertikal trennt, welches lateral von einer hochdotierten vertikalen Zone (12) vom 1. Leitungstyp umgeben ist auf der die Drain-Kontakte (13) angeordnet sind, und welches zumindest an einer Seite des FET-Zellrasters Finger (14) in Richtung der FET-Zellen aufweist.4. Arrangement according to claim 1 to 3, in which the FET cells ( 8 ) and the polysilicon gate connection regions ( 10 ) are laterally enclosed on all sides by a further trench system ( 11 ) with oxidized walls, which separates all semiconductor layers vertically, which is laterally surrounded by a highly doped vertical zone ( 12 ) of the 1st conductivity type on which the drain contacts ( 13 ) are arranged, and which has fingers ( 14 ) at least on one side of the FET cell grid in the direction of the FET cells. 5. Anordnung nach Anspruch 1 bis 4, bei der eine über der oberen Isolierschicht (2, 3) liegende metallisch leitfähige Schicht (15) einen gemeinsamen ohmschen Kontakt (16) mit Source (4) und Bulk (5) in den FET-Zellen (8) bildet, wobei die räumliche Trennung des Bulk (5) von der oberen Isolierschicht (2, 3) durch den dazwischen liegenden Source (4) erhalten bleibt, und der Bulk zumindest am Grunde des Kontaktlochs eine höhere Dotierung als am Gateoxid (6) ausweist. 5. Arrangement according to claim 1 to 4, wherein an over the upper insulating layer ( 2 , 3 ) lying metallic conductive layer ( 15 ) has a common ohmic contact ( 16 ) with source ( 4 ) and bulk ( 5 ) in the FET cells ( 8 ), the spatial separation of the bulk ( 5 ) from the upper insulating layer ( 2 , 3 ) being maintained by the source ( 4 ) lying in between, and the bulk at least at the bottom of the contact hole having a higher doping than at the gate oxide ( 6 ) shows. 6. Anordnung nach Anspruch 1 bis 5, bei der dieselbe metallisch leitfähige Schicht (15) einen ohmschen Kontakt (17) mit dem Polysilizium (7) im Anschlußgebiet (10) bildet, wobei das thermische Oxid (2) über dem Polysilizium (7) dicker ist als über den Sourcegebieten und das Polysilizium zumindest vertikal unterhalb des Source mit Dotanden vom 2. Leitungstyp, wie der Bulk, dotiert ist.6. Arrangement according to claim 1 to 5, wherein the same metallically conductive layer ( 15 ) forms an ohmic contact ( 17 ) with the polysilicon ( 7 ) in the connection region ( 10 ), the thermal oxide ( 2 ) over the polysilicon ( 7 ) is thicker than over the source regions and the polysilicon is doped at least vertically below the source with dopants of the second conductivity type, such as the bulk. 7. Anordnung nach Anspruch 1 bis 6, bei der dieselbe metallisch leitfähige Schicht (15) einen ohmschen Kontakt (18) mit der hochdotierten vertikalen Zone in den Drain-Anschlußgebieten (13) bildet, wobei die hohe Dotierung zumindest am Grund der Kontaktlöcher (19) durch Dotanden vom 2. Leitungstyp teilweise kompensiert ist.7. Arrangement according to claim 1 to 6, in which the same metallically conductive layer ( 15 ) forms an ohmic contact ( 18 ) with the highly doped vertical zone in the drain connection regions ( 13 ), the high doping at least at the bottom of the contact holes ( 19 ) is partially compensated for by dopants of the 2nd conductivity type. 8. Verfahren zur Kontaktierung einer Anordnung nach Anspruch 1 bis 7, bei dem mit ein und derselben Maske (20) durch einen 1. anisotropen Ätzschritt die oberen Isolierschichten (2, 3) über dem Polysilizium (7) der Gate-Anschlußgebiete (10) und über der Schicht vom 1. Leitungstyp, Source (4) und Drain (12), lokal geöffnet werden und durch einen 2. anisotropen Trockenätzschritt selbstjustierend unter definierter Polymerbildung (21) in den FET-Zellen (8) ein Loch (22) durch die Sourceschicht (4) ins Bulk (5) geätzt wird, und sich ein Loch (22) im Zentrum eines Polysilizium-Gateanschlusses (10) und eines Drain-Anschlusses (13) bildet.8. A method for contacting an arrangement according to claim 1 to 7, in which with one and the same mask ( 20 ) by a 1st anisotropic etching step, the upper insulating layers ( 2 , 3 ) over the polysilicon ( 7 ) of the gate connection regions ( 10 ) and above the layer of the 1st conductivity type, source ( 4 ) and drain ( 12 ), are opened locally and through a 2nd anisotropic dry etching step self-adjusting with defined polymer formation ( 21 ) in the FET cells ( 8 ) through a hole ( 22 ) the source layer ( 4 ) is etched into the bulk ( 5 ), and a hole ( 22 ) is formed in the center of a polysilicon gate connection ( 10 ) and a drain connection ( 13 ). 9. Verfahren nach Anspruch 8, bei dem mit derselben Ätzmaske durch Ionenimplantation mit Dotanden vom 2. Leitungstyp eine Anreicherung (23) des Bulkanschlusses und des Poly-Gateanschlusses und eine teilweise Kompensation der Dotierung am Grunde des Drain-Kontaktloches (19) erfolgt, wobei die seitlichen Flanken der Source- und Drain-Kontaktlöcher durch Polymere (21) maskiert bleiben.9. The method of claim 8, wherein with the same etching mask by ion implantation with dopants of the second conductivity type, an enrichment ( 23 ) of the bulk connection and the poly-gate connection and a partial compensation of the doping at the base of the drain contact hole ( 19 ) takes place, wherein the side flanks of the source and drain contact holes remain masked by polymers ( 21 ). 10. Verfahren nach Anspruch 8 und 9, bei dem nach der Ionenimplantation oder nach dem Entfernen der Maske ein weiterer isotroper Ätzschritt zum Polymerentfernen ausgeführt wird.10. The method according to claim 8 and 9, in which after the ion implantation or after removal of the Mask another isotropic etching step for polymer removal is performed. 11. Verfahren nach Anspruch 8 und 10, bei dem sowohl die anisotrope als auch die isotrope Ätzung, relativ unabhängig von der Überdeckungsgenauigkeit der Kontaktmaske zu den Grabenmasken, an den die FET-Zellen (8) und an den die Poly-Gateanschlüsse (10) lateral begrenzenden Oxidköpfen (24) von selbst stoppt.11. The method according to claim 8 and 10, wherein both the anisotropic and the isotropic etching, relatively independent of the accuracy of coverage of the contact mask to the trench masks, to which the FET cells ( 8 ) and to which the poly-gate connections ( 10 ) stops laterally limiting oxide heads ( 24 ) by itself. 12. Verfahren nach Anspruch 1 bis 11, bei dem mit der gleichen Maske in Gebieten, wo die leitfähige Schicht vom 1. Leitungstyp fehlt oder durch eine tiefe Schicht vom 2. Leitungstyp ersetzt ist, ein gestuftes Kontaktloch für die Schicht vom 2. Leitungstyp gebildet wird.12. The method of claim 1 to 11, wherein the same mask in areas where the conductive Layer of the 1st line type is missing or replaced by a deep layer of the 2nd line type stepped contact hole is formed for the layer of the 2nd conduction type.
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