DE19710491A1

DE19710491A1 - Herstellungsverfahren für Halbleiterspeichervorrichtung

Info

Publication number: DE19710491A1
Application number: DE19710491A
Authority: DE
Inventors: Woun-Suk Yang; Chang-Jae Lee
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1996-11-27
Filing date: 1997-03-13
Publication date: 1998-05-28
Anticipated expiration: 2017-03-14
Also published as: KR19980039123A; DE19710491C2; US6136645A; JP2998019B2; KR100214524B1; JPH10209400A

Description

Die vorliegende Erfindung bezieht sich auf ein Herstellungsver fahren für eine Halbleiterspeichervorrichtung und insbesondere auf ein Herstellungsverfahren für eine Speicherzelle einer Halbleiter-DRAM-Vorrichtung, die eine Struktur eines Kondensators über einer Bitleitung (im folgenden als COB bezeichnet) hat.

Allgemein wurden mit steigendem Integrationsgrad einer Halblei terspeichervorrichtung zahlreiche Arten von Speicherzellenarrays und deren Strukturen vorgeschlagen, die für eine hohe Integration geeignet sind.

Wie in den Fig. 1A und 1B gezeigt ist, ist ein repräsentatives Beispiel ein Speicherzellenarray mit einer Struktur eines Konden sators unter einer Bitleitung (im folgenden als CUB-Struktur bezeichnet), wobei ein Kondensator 13 auf einem rechtwinkligen aktiven Array 12, das auf einem Halbleitersubstrat 11 ausgebildet ist, erzeugt wird, und sodann wird eine Bitleitung 14 darauf gebildet. Weiterhin ist eine Gateleitung 15 vorgesehen.

Jedoch hat die Speicherzelle mit der obigen COB-Struktur eine begrenzte Fläche eines Kondensators, da der Kondensator unter einer Bitleitung gelegen ist. Daher muß eine Höhe des Konden sators gesteigert werden, um einen Pegel einer Kapazität ent sprechend zu derjenigen des Standes der Technik in einer hoch integrierten Halbleiterspeichervorrichtung sicherzustellen, in welcher eine Fläche für einen Kondensator scharf herabgesetzt ist, was zu einer Steigerung im Seitenverhältnis eines Bitlei tungskontaktloches führt. Folglich werden technisch Schwierig keiten im Füllen eines Kontaktes und in der Musterbildung einer Leitung bei der Erzeugung einer Bitleitung hervorgerufen. Dem gemäß erfordert eine Halbleiterspeichervorrichtung eines 16M-DRAM-Typs oder eines 64M-DRAM-Typs oder darüber ein neues Zellenarray mit einer neuartigen Struktur.

Die Fig. 2A und 2B zeigen eine Halbleiterspeichervorrichtung mit einer COB-Struktur, wie diese in der US-A-5 140 389 beschrie ben ist. Wie in diesen Zeichnungen dargestellt ist, wird in der COB-Struktur eine Bitleitung 23 erzeugt, bevor ein Kondensator 24 gebildet wird, um einen Bereich auf der Bitleitung 23 als einen Bereich eines Kondensators 24 sicherzustellen. Dadurch wird eine Kapazität gesteigert, und ein Seitenverhältnis eines Bitleitungs kontaktloches wird herabgesetzt, was dazu führt, daß ein Füllen eines Kontaktloches beim Herstellen der Bitleitung 23 einfach gemacht wird.

In der obigen COB-Struktur wird der Kondensator 24 auf der Bitleitung 23 gebildet, ein aktiver Bereich 22 ist so ausgelegt, daß er eine diagonale Gestalt hat, so daß der aktive Bereich 22 mit der Bitleitung und einer Wortleitung 25 gekreuzt wird. Da der aktive Bereich 22 in der diagonalen Gestalt mehr Ecken als der herkömmliche aktive Bereich 12 aufweist, werden beim Durchführen eines Photolithographieprozesses eine ernsthafte Schrumpfung und Verzerrung hervorgerufen, was mehr Schwierigkeit beim Erzeugen eines aktiven Bereichmusters verursacht. Darüber hinaus hat der diagonale aktive Bereich 22 eine niedrigere Packungsdichte als der rechtwinklige aktive Bereich 12 in einer vorbestimmten Fläche, was einen Nachteil in einer hohen Integration bedingt. Demgemäß erfordern ultrahoch integrierte DRAM-Vorrichtungen eines 256M-DRAM-Typs oder darüber ein neueres Zellenarray mit einer neuartigeren Struktur. Das repräsentative Beispiel ist, wie in Fig. 3 gezeigt ist, eine Struktur eines Zellenarrays, das einen T-förmigen aktiven Bereich 32 verwendet, und das T-förmige Modell wurde vorgeschlagen, um das Absenken der Packungsdichte zu lösen, das in dem diagonal gestalteten Modell auftritt. In Fig. 3 sind eine Bitleitung 33 und eine Gateleitung 35 gezeigt.

Das jedoch der T-förmige aktive Bereich 32 auch mehr Ecken als der rechtwinklige aktive Bereich 12 hat, tritt beim Durchführen eines Photolithographieprozesses eine ernsthafte Schrumpfung oder Verzerrung auf, was zahlreiche Probleme beim Erzeugen eines aktiven Bereiches hervorruft. Zur Lösung der obigen Probleme wurde, wie in Fig. 4 gezeigt ist, ein neuartiges Zellenarray mit einem schrägen aktiven Bereich 42 vorgeschlagen. Außerdem sind in Fig. 4 eine Bitleitung 43 und eine Gateleitung 45 gezeigt.

Die Fig. 5A bis 5E sind Längsschnittdarstellungen, die ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung mit der herkömmlichen COB-Struktur und insbesondere sequentielle Längsschnittdarstellungen entlang der Linie A-A in Fig. 4 zeigen.

Zunächst wird ein schräger aktiver Bereich 42, wie dieser in Fig. 4 gezeigt ist, auf einem Halbleitersubstrat 41 mit einer Photoätzmethode gebildet. Dann wird zum elektrischen Abschalten einzelner Vorrichtungen ein Vorrichtungsisolationsprozeß ausge führt, wie dies in Fig. 5A gezeigt ist, um einen Feldoxid bereich 50 zu bilden, und ein thermischer Siliciumoxidfilm, der als ein Gateisolierfilm in einem thermischen Oxidationsverfahren auf dem Halbleitersubstrat 41 dient, wird in einem elektrischen Ofen unter einer H₂/O₂-Atmosphäre erwärmt, um eine Dicke von etwa 80Å (8 nm) zu haben. Dann wird auf dem thermischen Oxidfilm, der als der Gateisolierfilm 42 dient, polykristallines Silicium oder amorphes Silicium, das als eine Gateelektrode 45 dient, in einem chemischen Niederdruck-Dampfabscheidungsverfahren (im folgenden als LPCVD-Verfahren bezeichnet) gebildet, um eine Dicke von etwa 2000Å (200 nm) anzunehmen. Hier werden das polykristalline oder amorphe Silicium durch einen Ionenimplantation nach Erzeugung eines undotierten Siliciumfilmes dotiert oder dann dotiert, während das polykristalline Silicium abgeschieden bzw. aufge tragen wird. Dann wird ein Siliciumoxidfilm mit einer Dicke von etwa 1500Å (150 nm) auf dem Siliciumfilm, der als die Gateelek trode 45 dient, in dem LPCVD-Verfahren aufgetragen. Sodann werden in einem Photoätzverfahren der Siliciumoxidfilm, der polykristal line Siliciumfilm und der thermische Siliciumoxidfilm sequentiell geätzt, um ein polykristallines Gatemuster mit dem Gateisolier film 51, der Gateelektrode 45 und dem Siliciumoxidfilm 52 zu bil den, wie dies in Fig. 5A gezeigt ist. Sodann wird auf der gesam ten Oberfläche der obigen Struktur ein undotierter Oxidfilm abge schieden oder aufgetragen, und der Oxidfilm wird anisotrop in einem reaktiven Ionenätzverfahren (im folgenden als RIE-Verfahren bezeichnet) geätzt, um Seitenwandabstandsglieder 22 an einer Seitenwand der Gateelektrode 45 zu erzeugen. Sodann wird ein Oxidfilm, der als ein Isolierfilm 57 dient, auf der gesamten sich ergebenden Oberfläche aufgetragen oder abgeschieden, um eine Dicke von etwa 5000Å (500 nm) aufzuweisen. Hier werden ein 03-Tetra-Ethyl-Orthosilicat (im folgenden als 03-TEOS bezeichnet) oder ein Borphosphorsilicat-Glas (im folgenden als BPSG bezeich net), das leicht planar gestaltet werden kann, als ein Material für den Isolierfilm 57 verwendet.

Sodann wird, wie in Fig. 5B gezeigt ist, ein Photoresistfilm 59 auf den Isolierfilm 57 geschichtet, um ein Photoresistfilmmuster zum Bilden eines Kontaktloches 61 zu erzeugen. Das Kontaktloch 61 dient als ein Pfad zum elektrischen verbinden des aktiven Berei ches 42 und einer später zu erzeugenden Bitleitung 43, um einen Zugriff zu Daten in einer Speicherzelle zu erlangen.

Dann wird, wie in Fig. 5C gezeigt ist, ein freiliegender Teil des Isolierfilmes 57 geätzt, um das Kontaktloch 61 zu erzeugen, wobei der gemusterte Photoresistfilm 59 als eine Maske verwendet wird, bis die Oberfläche des aktiven Bereiches 42 auf dem Halb leitersubstrat 41 freiliegt, und sodann wird der als eine Maske verwendete Photoresistfilm 59 abgestreift. Hier wird das Ätzen mit der RIE-Methode ausgeführt, wobei ein Plasma eines CHF₃- oder CF₄-Gases verwendet wird.

Sodann werden, wie in Fig. 5D gezeigt ist, Seitenwände 63 an lateralen Wänden des Kontaktloches 61 gebildet, und polykristal lines Silicium oder amorphes Silicium, das als die Bitleitung 45 dient, wird, wie in Fig. 5E gezeigt ist, mit der LPCVD-Methode auf der gesamten sich ergebenden Oberfläche abgeschieden oder aufgetragen, um eine Dicke von etwa 2000Å (200 nm) zu haben. Dann wird ein Metallsilicid auf dem Siliciumfilm in einem chemischen Dampfabscheidungs-(im folgenden als CVD bezeichnet) Verfahren gebildet, um eine Dicke von etwa 1000Å (100 nm) zu haben, und sodann wird der Photoresistfilm (nicht gezeigt) auf den Metall silicidfilm geschichtet, so daß das Photoresistfilmmuster zum Erzeugen der Bitleitung 47 gebildet wird. Anschließend wird ein Bitleitungsmuster durch sequentielles Ätzen der Metallsilicid filmes und des polykristallinen Siliciumfilmes, die freiliegen, mit der RIE-Methode gebildet, wobei der gemusterte Photoresist film als eine Maske verwendet wird, und sodann wird das Photo resistfilmmuster entfernt. Sodann ist ein folgender Prozeß zum Fertigstellen einer Halbleiterspeichervorrichtung durch Bilden eines Kondensators (nicht gezeigt) auf der Bitleitung 43 iden tisch zu den herkömmlichen Herstellungsverfahren für eine Halb leiterspeichervorrichtung, das hier nicht erläutert werden soll.

Jedoch kann bei der Halbleiter-DRAM-Vorrichtung mit dem obigen herkömmlichen schrägen aktiven Bereich und der COB-Struktur der schräge aktive Bereich eine ernsthafte Schrumpfung oder Verzer rung des aktiven Bereichmusters verringern, und die COB-Struktur kann ein Seitenverhältnis des Kontaktloches zum Kontaktieren der Bitleitung reduzieren. Jedoch ist mit einer scharf ansteigenden hohen Integration der Halbleiter-DRAM-Vorrichung die Entwicklung einer 1G-Typ-DRAM-Vorrichtung fortschreitend, und demgemäß wird bei der 1G-Typ-DRAM-Vorrichtung eine Designregel von unterhalb 0,2 µm benötigt. Insbesondere ist es schwierig, einen Zellenblock auszulegen, und die Abmessung oder Größe des Kontaktloches wird eine kritische Größe, was einen Prozeß schwieriger macht. Neben bei sind mit zunehmender hoher Integration komplizierte Prozeß schritte erforderlich, und die Herstellungskosten nehmen zu, so daß eine Prozeßvereinfachung als wesentlich gefordert ist.

Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, ein verbessertes Herstellungsverfahren für eine Halbleiterspeicher vorrichtung zu schaffen, das an die Bedürfnisse von mehr als dem 256M-DRAM angepaßt ist, was eine ultrahohe Integration erfordert.

Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung ein Herstellungsverfahren, wie dieses im Patentanspruch 1 bzw. 10 angegeben ist.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung schafft also ein verbessertes Herstellungsverfahren für eine Halbleiterspeichervorrichtung, das die folgenden Schritte aufweist: Bilden eines aktiven Bereichmusters auf einem Halbleitersubstrat, Bilden einer aktiven Vorrichtungsisolations struktur zum elektrischen Abschalten einzelner Vorrichtungen, Bilden eines Gateisolierfilmes auf dem Halbleitersubstrat, Bilden eines ersten leitenden Filmes, der als eine Gateelektrode dient, auf dem Gateisolierfilm, Bilden eines ersten Isolierfilmes auf dem ersten leitenden Film, Mustern des ersten Isolierfilmes und des ersten leitenden Filmes, um ein Wortleitungsmuster zu erzeu gen, Bilden eines zweiten Isolierfilmes mit einer Ätzcharakte ristik ähnlich zu dem ersten Isolierfilm auf der gesamten sich ergebenden Oberfläche, ansisotropes Ätzen des zweiten Isolier filmes, um Seitenwandabstandsglieder an lateralen Wänden jeder gemusterten Wortleitung zu erzeugen, Bilden eines dritten Iso lierfilmes auf der gesamten sich ergebenden Oberfläche, Entfernen des dritten Isolierfilmes von dem Bereich, an dem eine Bitleitung zu erzeugen ist, bis das aktive Bereichsmuster freiliegt, um so ein Bitleitungsgrabenmuster zu erzeugen, Bilden eines zweiten leitenden Filmes auf der gesamten sich ergebenden Oberfläche, Entfernen des zweiten leitenden Filmes, der mit Ausnahme auf dem Bereich erzeugt ist, auf dem die Bitleitung zu bilden ist, um so eine Bitleitung zu erzeugen, und Erzeugen eines Kondensators auf einem oberen Teil des zweiten leitenden Filmes.

Das Herstellungsverfahren für eine Halbleiterspeichervorrichtung wendet gemäß der vorliegenden Erfindung ein Selbstjustierverfah ren an, bei dem ein elektrischer Kontakt zwischen einer Bitlei tung und einem aktiven Bereich automatisch ausgeführt wird, indem der herkömmliche Erzeugungsprozeß eines Kontaktloches zum Kontak tieren einer Bitleitung einer Speicherzelle mit einem aktiven Bereich ausgelassen und das zweite leitende Material vergraben wird, um als eine Bitleitung in einem Teil zu dienen, von welchem der dritte Isolierfilm entfernt ist.

Ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung umfaßt die folgenden Schritte: Herstellen eines Wortleitungs musters auf einem Halbleitersubstrat, Herstellen eines Isolier filmes auf der gesamten sich ergebenden Oberfläche, Entfernen des Isolierfilmes, bis ein aktives Bereichsmuster freigelegt ist, um ein Bitleitungsgrabenmuster zu bilden, und Erzeugen eines Bitlei tungsmusters durch Vergraben eines leitenden Materials in dem Bitleitungsgrabenmuster. Ein Niveauunterschied zwischen einem Speicherzellenbereich und einem Randbereich wird stark verbes sert, da die Bitleitung durch die Vergrabungsmethode erzeugt wird, was den nach dem Zellenerzeugungsprozeß durchgeführten Verdrahtungsprozeß verbessert.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläu tert. Es zeigen:

Fig. 1A und 1B jeweils eine Draufsicht und eine Längsschnitt darstellung mit einem Layout einer Speicherzelle einer Halblei terspeichervorrichtung mit der COB-Struktur gemäß dem Stand der Technik,

Fig. 2A und 2B jeweils eine Draufsicht und eine Längsschnitt darstellung mit einem Layout einer Speicherzelle einer Halblei terspeichervorrichtung mit der COB-Struktur gemäß dem Stand der Technik,

Fig. 3 eine Draufsicht mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit einem T-förmigen aktiven Bereich gemäß dem Stand der Technik,

Fig. 4 eine Draufsicht mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit einem schrägen aktiven Bereich gemäß dem Stand der Technik,

Fig. 5A bis 5E Schnittdarstellungen längs der Linie A-A in Fig. 4 und sequentielle Längsschnittdarstellungen, die ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung mit der COB-Struktur veranschaulichen,

Fig. 6 eine Draufsicht mit einem Layout einer Speicherzelle einer Halbleiterspeichervorrichtung mit einem schrägen aktiven Bereich und der COB-Struktur gemäß der vorliegenden Erfindung,

Fig. 7A-1 bis 7D-1 und 7A-2 bis 7D-2 sequentielle Längsschnitt darstellungen, die ein Herstellungsverfahren für eine Halblei terspeichervorrichtung mit der COB-Struktur gemäß einem Ausfüh rungsbeispiel der vorliegenden Erfindung veranschaulichen, wobei die Fig. 7A-1 bis 7D-1 Schnittdarstellungen längs der Linie A-A in Fig. 6 und die Fig. A-2 bis 7D-2 Schnittdarstellungen längs der Linie B-B in Fig. 6 sind, und

Fig. 8A-1 bis 8E-1 und 8A-2 bis 8E-2 sequentielle Längsschnitt darstellungen, die ein Herstellungsverfahren für eine Halblei terspeichervorrichtung mit der COB-Struktur gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung veranschaulichen, wobei die Fig. 8A-1 bis 8E-1 Schnittdarstellungen längs der Linie A-A in Fig. 6 und die Fig. 8A-2 bis 8E-2 Schnittdarstel lungen längs der Linie B-B in Fig. 6 sind.

Ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung wird nunmehr anhand der beige fügten Zeichnungen beschreiben.

Fig. 6 ist eine Draufsicht, die eine Speicherzelle einer Halb leiterspeichervorrichtung mit einem schrägen aktiven Bereich und einer COB-Struktur gemäß der vorliegenden Erfindung zeigt. Wie in dieser Figur dargestellt ist, hat in Draufsicht das erfindungs gemäße Zellenarray die identische Gestalt zu derjenigen eines schrägen Zellenarrays gemäß dem in Fig. 4 gezeigten Stand der Technik.

Die Fig. 7A-1 bis 7D-1 und die Fig. 7A-2 bis 7D-2 sind Schnittdarstellungen jeweils längs den Linien A-A und B-B in Fig. 6.

Zunächst wird ein schräges aktives Bereichsmuster mit der glei chen Gestalt wie dasjenige in Fig. 6 auf einem Halbleitersub strat 71 mit einer Photoätzmethode gebildet. Dann wird, wie in den Fig. 7A-1 und 7A-2 gezeigt ist, ein Feldoxidbereich 75 durch Durchführen eines Vorrichtungsisolationsprozesses zum elektrischen Abschalten einzelner Vorrichtungen gebildet, und ein thermischer Siliciumoxidfilm, der als ein Gateisolierfilm 77 dient, wird auf dem Halbleitersubstrat 71 durch Erwärmen in einem elektrischen Ofen unter einer H₂/O₂-Atmosphäre in einem thermi schen Oxidationsverfahren gebildet, um eine Dicke von etwa 80Å (8 nm) zu haben. Dann wird in einem LPCVD-Verfahren polykristal lines Silicium oder amorphes Silicium, das als eine Gateelek trode 71 dient, auf den Siliciumoxidfilm mit einer Dicke von etwa 2000Å (200 nm) gebildet, um als Gateisolierfilm 77 zu dienen. Hier wird das Dotieren des polykristallinen oder amorphen Siliciums durch eine Ionenimplantation nach Herstellen eines undotierten Siliciumfilmes oder während des Auftragens des poly kristallinen Siliciums vorgenommen. Dann wird bei den LPCVD-Ver fahren ein als erster Isolierfilm 81 dienender Siliciumnitridfilm mit einer Dicke von etwa 1500Å (150 nm) auf den Siliciumfilm auf getragen, der als Gateelektrode 79 dient. Sodann wird ein Wortleitungsmuster (d. h. eine Gateleitung), das in einer Reihen folge der Gateelektrode 79 und des ersten Isolierfilmes 81 auf dem Gateisolierfilm 77 gestapelt ist, durch Ätzen des Silicium nitrids, das als der erste Isolierfilm 81 dient, und des poly kristallinen Siliciums, das als die Gateelektrode 79 dient, in einem Photoätzverfahren gebildet. Sodann wird ein undotierter Nitridfilm, der als ein zweiter Isolierfilm dient, auf der ge samten sich ergebenden Oberfläche aufgetragen oder abgeschieden, und der sich ergebende Nitridfilm wird anisotrop durch das RIE-Verfahren geätzt, um Seitenwand-Abstandsglieder 83 aus einem Nitridfilm an lateralen Wänden der gemusterten Gateelektrode 79, d. h. an lateralen Wänden der Wortleitung, zu bilden.

Dann wird ein als dritter Isolierfilm 85 dienender Oxidfilm mit einer Dicke von etwa 5000Å (500 nm) auf der gesamten sich erge benden Oberfläche erzeugt. Hier besteht der dritte Isolierfilm 85 aus 03-TEOS oder BPSG, das dazu neigt, leicht planar bzw. eben gestaltet zu werden, und die Planarisierung des dritten Isolier filmes 85 wird durch eine chemisch-mechanisches Polier-(CMP)-Verfahren oder eine Trockenätzmethode ausgeführt.

Dann wird, wie in den Fig. 7B-1 und 7B-2 gezeigt ist, ein Photoresistmuster 87 derart gebildet, daß nach dem Beschichten eines Photoresistfilmes auf dem dritten Isolierfilm 85 eine Oberseite des dritten Isolierfilmes 85 auf dem Bereich, in welchem eine Leitung zu bilden ist, freigelegt wird. Die Bitlei tungsmaske gemäß der vorliegenden Erfindung wird transparent so gebildet, daß Licht das Bitleitungsmuster auf der Maske durch dringt, und der Bereich mit Ausnahme des Bitleitungsmusters wird als ein Verdunkelungsvorhang gebildet. D. h., wenn der Photo resistfilm auf den dritten Isolierfilm 85 geschichtet und mittels der Bitleitungsmaske belichtet wird, so wird der Photoresistfilm des Teiles, durch den Licht durch die Maske gedrungen ist, ent fernt, um das Photoresistmuster 87 so zu bilden, daß ein vor bestimmter Teil des dritten Isolierfilmes 85, der als ein Bitlei tungsbereich dient, freigelegt wird, wie dies in Fig. 7B-1 gezeigt ist.

Dann wird, wie in den Fig. 7C-1 und 7C-2 gezeigt ist, ein Bitleitungsgrabenmuster 89 durch Ätzen des freigelegten dritten Isolierfilmes 85 mittels eines Plasmas aus CHF₃- oder CF₄-Gas erzeugt. Hier wird das Ätzen des dritten Isolierfilmes 85 aus geführt, bis der aktive Bereich 73 des Halbleitersubstrates 71 freigelegt ist. Dann wird das Photoresistmuster 87 entfernt.

Dann wird, wie in den Fig. 7D-1 und 7D-2 gezeigt ist, ein leitendes Material mit einer Dicke von etwa 5000Å (500 nm) mit dem LPCVD-Verfahren auf der gesamten sich ergebenden Oberfläche aufgetragen, und das leitende Material wird poliert, um mit der CMP-Methode oder dem Druckätzverfahren planar gestaltet zu wer den, bis der dritte Isolierfilm 85 freigelegt ist. Hier dient das leitende Material als eine Bitleitung 91, und das Material ist aus polykristallinem oder amorphem Silicium zusammengesetzt, oder es können ein beliebiges Metall, auf das die CVD-Methode ange wandt werden kann, und ein Material, das den auf dem polykristal linen Silicium aufgetragenen Silicitfilm aufweist, angewandt werden.

Wie oben beschrieben ist, ist der folgende Prozeß zum Herstellen eines Kondensators nach Bildung des Bitleitungsmusters identisch zu dem Herstellungsverfahren eines Halbleiter-DRAM gemäß dem Stand der Technik.

Was bei dem oben beschriebenen ersten Ausführungsbeispiel der vorliegenden Erfindung beachtet werden sollte, liegt darin, daß die Ätzeigenschaften des ersten und zweiten Isolierfilmes 81, 83 verschieden von denjenigen des dritten Isolierfilmes 85 sein müssen. Die Ursache hierfür liegt darin, daß der erste Isolier film 81 und der zweite Isolierfilm 83 auch zusammen geätzt werden, so daß die Gateelektrode 79 freiliegt, wenn der dritte Isolierfilm 85 auf dem Bereich, in welchem die Bitleitung 91 zu bilden ist, zum Entfernen geätzt wird, d. h., wenn das Bitlei tungsgrabenmuster 89 erzeugt wird. Wenn beispielsweise die ersten und zweiten Isolierfilme 81, 83 aus einem Siliciumoxidfilm er zeugt werden, so wird der dritte Isolierfilm 85 aus einem Sili ciumnitridfilm gebildet. Wenn jedoch die ersten und zweiten Isolierfilme 81, 83 aus dem Siliciumnitridfilm gebildet werden, so wird der dritte Isolierfilm 85 aus dem Siliciumoxidfilm erzeugt.

Die Fig. 8A-1 bis 8E-1 und 8A-2 bis 8E-2 sind sequentielle Längsschnittdarstellungen gemäß dem Herstellungsschritt längs der Linien A-A und B-B in Fig. 6.

Zunächst wird ein schräges aktives Bereichsmuster mit der glei chen Gestalt wie in Fig. 6 auf einem Halbleitersubstrat 101 mit der Photoätzmethode erzeugt. Wie in den Fig. 8A-1 und 8A-2 gezeigt ist, wird ein Feldoxidbereich 105 durch Ausführen eines Vorrichtungsisolationsprozesses zum elektrischen Abschalten ein zelner Vorrichtungen gebildet, und ein thermischer Siliciumoxid film, der als ein Gateisolierfilm 107 dient, wird mit einer Dicke von etwa 80Å (8 nm) auf dem Halbleitersubstrat 101 durch Erwär men in einem elektrischen Ofen unter einer H₂/O₂-Atmosphäre mit einem thermischen Oxidationsverfahren erzeugt. Dann wird dem LPCVD-Verfahren polykristallines Silicium oder amorphes Silicium, das als Gateelektrode 109 dient, mit einer Dicke von etwa 2000Å (200 nm) auf dem thermischen Siliciumoxidfilm aufgetragen oder abgeschieden, um als Gateisolierfilm 107 zu dienen. Hier wird das Dotieren des polykristallinen oder amorphen Siliciums durch Ionenimplantation nach Erzeugen eines undotierten Siliciumfilmes oder während des Auftragens des polykristallinen Siliciums vor genommen. Dann wird bei der LPCVD-Methode ein als erster Isolier film 111 dienender Siliciumnitridfilm mit einer Dicke von etwa 1500Å (150 nm) auf dem Siliciumfilm aufgetragen, um als die Gateelektrode 109 zu dienen. Sodann wird ein Wortleitungsmuster (d. h., eine Gateleitung), das in einer Reihenfolge der Gate elektrode 109 und des ersten Isolierfilmes 111 auf dem Gateiso lierfilm 107 gebildet, indem in einem Photoätzverfahren das Siliciumnitrid, das als der erste Isolierfilm 111 dient, und der polykristalline Siliciumfilm, der als die Gateelektrode 109 dient, geätzt werden. Sodann wird ein als der zweite Isolier film 113 dienender undotierter Oxidfilm auf der gesamten sich ergebenden Oberfläche aufgetragen oder abgeschieden, und der sich ergebende Oxidfilm wird anisotrop durch die RIE-Methode geätzt, um Seitenwand-Abstandsglieder 113, die aus dem Oxidfilm zusam mengesetzt sind, an lateralen Wänden der gemusterten Gateelek trode 109, d. h., an lateralen Wänden der Wortleitung, zu erzeugen.

Dann wird ein als dritter Isolierfilm 115 dienender Silicium nitridfilm mit einer Dicke von etwa 500Å (50 nm) auf der gesamten sich ergebenden Oberfläche gebildet. Ein als vierter Isolier film 117 dienender, durch chemische Abscheidung erzeugter Oxid film, wird mit einer Dicke von etwa 5000Å (500 nm) aufgetragen oder abgeschieden. Hier besteht der vierte Isolierfilm 117 aus 03-TEOS oder BPSG, was dazu neigt, leicht eben gestaltet zu werden, und die Planarisierung des vierten Isolierfilmes 117 wird durch eine CMP-Methode oder eine Trockenätzmethode ausgeführt.

Sodann wird, wie in den Fig. 8B-1 und 8B-2 gezeigt ist, ein Photoresistmuster 119 auf dem vierten Isolierfilm 117 gebildet. Das Photoresistmuster 119 wird so gebildet, daß nach Beschichten des Photoresistfilmes auf dem vierten Isolierfilm 117 ein vorbe stimmter Teil des vierten Isolierfilmes 117 auf einem Bereich, in welchem eine Bitleitung zu erzeugen ist, mittels einer (nicht gezeigten) Bitleitungsmaske gemäß der vorliegenden Erfindung freigelegt wird. Die Bitleitungsmaske gemäß der vorliegenden Erfindung wird transparent ausgeführt, so daß Licht das Bitlei tungsmuster auf der Maske durchdringt, und der Bereich mit Aus nahme des Bitleitungsmusters wird als ein Verdunkelungsvorhang gebildet. D. h., wenn der Photoresistfilm auf den vierten Iso lierfilm 117 geschichtet und mittels der Bitleitungsmaske be lichtet ist, so wird der Photoresistfilm des Teiles, durch den Licht von der Maske dringt, entfernt, um das Photoresist muster 117 zu erzeugen, so daß ein vorbestimmter Teil des vierten Isolierfilmes 117, der als ein Bitleitungsbereich dient, frei gelegt wird, wie dies in Fig. 8B-1 gezeigt ist.

Sodann wird, wie in den Fig. 8C-1 und 8C-2 gezeigt ist, der freigelegte vierte Isolierfilm 117 mittels eines Plasmas aus CHF₃- oder CF₄-Gas mit dem RIE-Verfahren geätzt, und dann wird der nacheinander freizulegende dritte Isolierfilm 115 geätzt, um das Bitleitungsgrabenmuster 121 zu erzeugen. Hier schreitet das Ausführen der Ätzungen der vierten und dritten Isolierfilme 117, 115 fort, bis der dritte Isolierfilm 115 lediglich auf dem Ober flächenteil der Seitenwand-Abstandsglieder 113 zurückbleibt und ein aktiver Bereich 103 freigelegt ist. Sodann wird das Photo resistmuster 119 entfernt.

Wie in den Fig. 8D-1 und 8D-2 gezeigt ist, wird ein als fünfter Isolierfilm 123 dienender Siliciumnitridfilm mit einer Dicke von etwa 500Å (50 nm) auf der gesamten sich ergebenden Oberfläche abgeschieden oder aufgetragen, und Seitenwände 123, die als der fünfte Isolierfilm 123 dienen, werden an einer inneren Seitenwand des Bitleitungsgrabenmusters 121 durch aniso tropes Ätzen der sich ergebenden Oberfläche in einem Trockenätz verfahren, bis der aktive Bereich 103 freigelegt ist, erzeugt. Die Seitenwand 124 wird gebildet, um eine genauere Justierung der Bitleitung zu erzielen.

Dann wird, wie in den Fig. 8E-1 und 8E-2 gezeigt ist, ein leitendes Material mit einer Dicke von 5000Å (500 nm) auf der gesamten sich ergebenden Oberfläche mit dem LPCVD-Verfahren aufgetragen oder abgeschieden, und sodann wird mit dem CMP-Ver fahren das leitende Material poliert, um eben gestaltet zu wer den, bis der vierte Isolierfilm 117 freigelegt ist. Hier dient das leitende Material schließlich als eine Bitleitung 125, und das Material besteht aus polykristallinem oder amorphem Silicium, oder es können ein beliebiges Metall, auf welchem die CVD ver fügbar ist, und ein Material mit einem auf dem polykristallinen Silicium gebildeten Silicidfilm ebenfalls verwendet werden.

Wie oben erläutert ist, ist der folgende Prozeß des Herstellens eines Kondensators nach Bildung des Bitleitungsmusters identisch zu einem Herstellungsverfahren für einen Halbleiter-DRAM nach dem Stand der Technik.

Was bei dem oben beschriebenen anderen Ausführungsbeispiel der vorliegenden Erfindung zu beachten ist, liegt darin, daß die Ätzeigenschaften des dritten Isolierfilmes 115 verschieden von denjenigen des vierten Isolierfilmes 117 sein müssen. Die Ursache hierfür liegt darin, daß dann, wenn das Bitleitungsgrabenmu ster 121 gebildet wird, indem der vierte Isolierfilm 117 des Teiles geätzt wird, auf dem das Bitleitungsgrabenmuster 121 zu bilden ist, der dritte Isolierfilm 115 als ein Ätzstoppfilm dient, um so nicht die Gateelektrode 109 freizulegen. Wenn beispielsweise der dritte Isolierfilm 115 aus einem Silicium nitridfilm gebildet wird, so wird der vierte Isolierfilm 117 aus einem Siliciumoxidfilm erzeugt; wird jedoch der dritte Isolier film 115 aus einem Siliciumoxidfilm gebildet, so wird der vierte Isolierfilm 117 aus einem Siliciumnitridfilm erzeugt.

Wie oben in Einzelheiten beschrieben ist, wird bei dem erfin dungsgemäßen Herstellungsverfahren für eine Halbleiterspeicher vorrichtung der Bitleitungskontakt mittels eines selbstjustierten Verfahrens anstelle eines Bitleitungskontaktes mit der geringsten Auslegungsspanne gebildet, was zu einer Prozeßvereinfachung führt. Da weiterhin eine Bitleitung erzeugt wird, um in einem Isolierfilm vergraben zu sein, ist die Planarisierung nach Bil dung der Bitleitung im Prozeßablauf vereinfacht. Als Ergebnis ist das Seitenverhältnis eines Kontaktloches für den Knotenkontakt bei der Herstellung eines Kondensators reduziert, und ein Ätz schaden für das Halbleitersubstrat beim Ätzen des Kontaktloches ist minimiert. Nebenbei ist die Topologie zwischen einer Speicher zellenfläche und der Randfläche aufgrund der durch das Vergraben gebildeten Bitleitung stark verbessert, was einen Verdrahtungs prozeß, der nach dem Zellenprozeß vorgenommen wird, vereinfacht. Da die Bitleitung in einem aktiven Bereich durch Selbstjustierung kontaktiert wird, ist der Maskierprozeß zum Herstellen eines Kontaktloches weggelassen, was zu einer Vereinfachung des Prozes ses und Reduktion der Herstellungskosten führt. In elektrischer Hinsicht kann eine Längsschnittfläche der Bitleitung gemäß der vorliegenden Erfindung größer gestaltet werden, und der Bitlei tungskontaktbereich kann maximiert werden, was die Zeit für einen Zugriff auf Daten durch die Bitleitung reduziert.

Claims

1. Herstellungsverfahren für Halbleiterspeichervorrichtung, umfassend die folgenden Schritte:
Bilden eines aktiven Bereichmusters (73) auf einem Halbleiter substrat (71),
Bilden einer Vorrichtungsisolationsstruktur (75) zum elektrischen Abschalten einzelner Vorrichtungen,
Bilden eines Gateisolierfilmes (77) auf dem Halbleitersub strat (71),
Bilden eines ersten leitenden Filmes (79), der als Gateelektrode dient, auf dem Gateisolierfilm (77),
Bilden eines ersten Isolierfilmes (81) auf dem ersten leitenden Film (79),
Mustern des ersten Isolierfilmes (81) und des ersten leitenden Filmes (79) zum Bilden eines Wortleitungsmusters,
Bilden eines zweiten Isolierfilmes mit einer zum ersten Isolier film (81) ähnlichen Ätzeigenschaft auf der gesamten, sich erge benden Oberfläche,
anisotropes Ätzen des zweiten Isolierfilmes, um Seitenwand- Abstandsglieder (83) an lateralen Wänden jeder gemusterten Wortleitung zu erzeugen,
Bilden eines dritten Isolierfilmes (85) auf der gesamten, sich ergebenden Oberfläche,
Entfernen des dritten Isolierfilmes (85) von dem Bereich, an dem eine Bitleitung zu erzeugen ist, bis das aktive Bereichmuster freigelegt ist, um ein Bitleitungsgrabenmuster zu bilden,
Bilden eines zweiten leitenden Filmes auf der gesamten, sich ergebenden Oberfläche,
Entfernen des zweiten leitenden Filmes, der ausgenommen auf dem Bereich, an dem die Bitleitung zu erzeugen ist, gebildet ist, um eine Bitleitung (91) zu erzeugen, und
Bilden eines Kondensators an einem oberen Teil des zweiten lei tenden Filmes.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der aktive Bereich gebildet wird, um mit einer Bitleitung diagonal, in einer T- oder schrägen Gestaltung gekreuzt zu werden.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ätzeigenschaften der ersten und zweiten Isolierfilme (81, 83) verschieden von denjenigen des dritten Isolierfilmes (85) sind.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekenn zeichnet, daß die ersten und zweiten Isolierfilme (81, 83) aus einem Siliciumoxidfilm gebildet sind, und daß der dritte Isolier film (85) aus einem Siliciumnitridfilm gebildet ist.

5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekenn zeichnet, daß die ersten und zweiten Isolierfilme (81, 83) aus einem Siliciumnitridfilm gebildet sind, und daß der dritte Iso lierfilm (85) aus einem Siliciumoxidfilm gebildet ist.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der dritte Isolierfilm aus 03-Tetra-Ethyl-Orthosilicat (TEOS) oder einem Bor-Phosphor-Silicat-Glas (BPSG) zusammengesetzt ist.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekenn zeichnet, daß der dritte Isolierfilm (85) nach seiner Erzeugung planar gestaltet wird.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Planarisierung durch eine chemisch-mechanische Polier- oder Trockenätzmethode ausgeführt wird.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekenn zeichnet, daß das Entfernen des zweiten leitenden Filmes durch eine chemisch-mechanische Polier- oder Trockenätzmethode ausge führt wird.

10. Herstellungsverfahren für eine Halbleiterspeichervorrich tung, umfassend die folgenden Schritte:
Bilden eines aktiven Bereichmusters auf einem Halbleitersubstrat (101),
Bilden einer Vorrichtungsisolationsstruktur (105) zum Abschalten einzelner Vorrichtungen,

Bilden eines Gateisolierfilmes (107) auf dem Halbleitersubstrat (101),
Bilden eines ersten leitenden Filmes, der als eine Gateelektrode (109) auf dem Gateisolierfilm dient,
Bilden eines ersten Isolierfilmes (111) auf dem ersten leitenden Film,
Mustern des ersten Isolierfilmes (111) und des ersten leitenden Filmes, um ein Wortleitungsmuster zu erzeugen,
Bilden eines zweiten Isolierfilmes (113) mit einer Ätzeigenschaft ähnlich zu derjenigen des ersten Isolierfilmes (111) auf der gesamten sich ergebenden Oberfläche,
Ätzen des zweiten Isolierfilmes (113), um erste Seitenwand- Abstandsglieder an lateralen Wänden der gemusterten Wortleitung zu erzeugen,
Bilden eines dritten Isolierfilmes (115) auf der gesamten, sich ergebenden Oberfläche,
Bilden eines vierten Isolierfilmes (117) auf dem dritten Isolier film (115),
Ätzen der dritten und vierten Isolierfilme (115, 117) auf dem Bereich, an dem eine Bitleitung zu erzeugen ist, bis der aktive Bereich freigelegt ist, um ein Bitleitungsgrabenmuster zu erzeugen,
Bilden eines fünften Isolierfilmes (123) auf der gesamten, sich ergebenden Oberfläche,
Ätzen des fünften Isolierfilmes (123), bis der aktive Bereich freigelegt ist, um zweite Seitenwände zu erzeugen, die als der fünfte Isolierfilm an inneren lateralen Wänden des Bitleitungs grabens dienen,
Bilden eines zweiten leitenden Filmes auf der gesamten sich ergebenden Oberfläche,
Entfernen des zweiten leitenden Filmes auf dem Bereich, an dem eine Bitleitung zu erzeugen ist, um die Bitleitung (125) zu bilden, und
Bilden eines Kondensators auf einem oberen Teil des zweiten leitenden Filmes.

11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der aktive Bereich gebildet wird, um mit der Bitleitung diagonal, in T- oder schräger Gestaltung gekreuzt zu sein.

12. Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Ätzeigenschaften des dritten Isolierfilmes (115) ver schieden von denjenigen des vierten Isolierfilmes (117) sind.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der dritte Isolierfilm (115) aus einem Siliciumoxidfilm und der vierte Isolierfilm aus einem Silicumnitridfilm gebildet sind.

14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der dritte Isolierfilm (115) aus einem Siliciumnitridfilm und der vierte Isolierfilm (117) aus einem Siliciumoxidfilm gebildet sind.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der vierte Isolierfilm (117) aus 03-Tetra-Ethyl-Orthosilicat (TEOS) oder einem Bor-Phosphor-Silicat-Glas (BPSG) zusammengesetzt ist.

16. Verfahren nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß der vierte Isolierfilm (117) nach seiner Erzeugung planar gestaltet wird.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Planarisierung durch ein chemisch-mechanisches Polier- oder Trockenätzverfahren ausgeführt wird.

18. Verfahren nach einem der Ansprüche 10 bis 17, dadurch gekennzeichnet, daß der zweite leitende Film durch ein chemisch mechanisches Polier- oder Trockenätzverfahren behandelt wird.

19. Verfahren nach einem der Ansprüche 10 bis 18, dadurch gekennzeichnet, daß der fünfte Isolierfilm (123) aus einem Siliciumoxidfilm oder einem Siliciumnitridfilm zusammengesetzt ist.