DE19710487A1

DE19710487A1 - Halbleitervorrichtung

Info

Publication number: DE19710487A1
Application number: DE19710487A
Authority: DE
Inventors: Akio Nakagawa; Naoharu Sugiyama; Tomoko Matsudai; Norio Yasuhara; Atsusi Kurobe; Hideyuki Funaki; Yusuke Kawaguchi; Yoshihiro Yamaguchi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-13
Filing date: 1997-03-13
Publication date: 1997-09-18
Also published as: US5985708A

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, und insbesondere eine derartige Halbleitervorrichtung, mit welcher vorzugsweise eine integrierte Schaltung erzielt werden kann, bei welcher eine laterale Vorrichtung aus polykristallinem Silizium auf einem Isolierfilm auf einer vertikalen Leistungshalbleitervorrichtung vorgesehen ist, und welche durch einfache Herstellungsvorgänge hergestellt werden kann.

Bislang wurden integrierte Schaltungen unter Verwendung von einkristallinem Silizium hergestellt. In den letzten Jahren hat die Entwicklung einer Vorgehensweise zur exakten Ausbildung einer Vorrichtung zur Integration in großem Maßstab (LSI) geführt. Dies hat dazu geführt, daß verschiedene Schaltungen integriert wurden, und ein System auf einem Chip integriert wurde. Unter den voranstehend geschilderten Umständen wurde es erforderlich, integrierte Schaltungen verschiedener Arten auszubilden, beispielsweise Hochspannungsvorrichtungen, Leistungsvorrichtungen, Analogschaltungen und Digitalschaltungen.

Im allgemeinen verbessert eine Anordnung, bei welcher eine Steuerschaltung für eine vertikale Leistungsvorrichtung auf der vertikalen Leistungsvorrichtung ausgebildet ist, in zufriedenstellender Art und Weise die Eigenschaften der Vorrichtung.

Die Fig. 1 und 2 zeigen schematisch eine Wechselrichtervorrichtung zum Antrieb eines Gleichstrommotors. Die Vorrichtung weist Leistungsvorrichtungen auf, die jeweils ein IGBT enthalten. Die Wechselrichtervorrichtung ist mit sechs IGBTs 401 bis 406 versehen, die einen Drei phasen-Wechselrichter bilden, weist sechs Dioden 411D bis 416D auf, die jeweils parallel zu den IGBTs 401 bis 406 geschaltet sind, sowie eine Treiberschaltung IC 420 zur Betätigung der IGBTs 401 bis 406. Die voranstehend geschilderte Wechselrichtervorrichtung, die aus den IGBTs 401 bis 406, Dioden 411D bis 416D und der Treiberschaltung 420 besteht, die einzeln vorgesehen sind, weist jedoch eine zu hohe Anzahl an Bauteilen auf. Dies führt dazu, daß sich die Kosten für diese Vorrichtung nicht verringern lassen.

In Fig. 2 ist ein von einer gestrichelten Linie umgebener Abschnitt der Treiberschaltung 420 eine obere Treiberschaltung 420a für den Betrieb der oberen IGBTs 401 bis 403. Nunmehr wird der Aufbau dieser oberen Treiberschaltung 420a beschrieben. Wenn ein Signal für den Einschaltzustand einem Hochspannungs-MOSFET 421 zugeführt wurde, der eine Pegelverschiebungsvorrichtung darstellt, fließt ein konstanter Strom, um die obere CMOS-Treiberschaltung 422 in Betrieb zu setzen, welche einen CMOS-Inverter und dergleichen aufweist, so daß die oberen IGBTs 401 bis 406 in Betrieb gesetzt werden.

Als Stromversorgungsquelle für die obere Treiberschaltung wird ein Kondensator 424 verwendet, der über eine Hochspannungsdiode 423 elektrisch aufgeladen wird. Wenn jedoch eine Steuerschaltung wie beispielsweise die Treiberschaltung 420 auf einer mit hoher Spannung und hohem Strom arbeitenden Vorrichtung (dem IGBT) hergestellt wird, führt Rauschen, welches von der Hochstromvorrichtung erzeugt wird, zu dem Risiko, daß bei der Steuerschaltung eine Fehlfunktion auftritt. Um das Auftreten der Fehlfunktion zu verhindern sind vorzugsweise die Steuerschaltung und die Leistungsvorrichtung vollständig gegeneinander isoliert, beispielsweise durch einen Oxidfilm.

Da ein pn-Übergangsisolierverfahren nicht dazu ausreicht, in zufriedenstellender Weise die Leistungsvorrichtung und die an ihr hängende Schaltung gegeneinander elektrisch zu isolieren, wurde gewöhnlich eine dielektrische Isolation oder ein SOI-Substrat (SOI: Silicon On Insulator; Silizium auf einem Isolator) wie in Fig. 3 gezeigt verwendet. Da bei dem dielektrischen Isolationsvorgang der voranstehend genannten Art ein Schritt vorgesehen ist, bei welchem zwei Substrate verbunden werden, sowie ein Schritt, in welchem ein eingebetteter Isolierbereich erzeugt wird, führt eine Anordnung, die eine Spannungsfestigkeit von mehr als 600 V aufweist, zu enormen Kostensteigerungen. Allerdings war bislang kein alternatives, kostengünstiges Verfahren verfügbar. Darüber hinaus erhöhen die Kosten für das Einkristallsilizium zur Ausbildung des Substrats, und ebenso die Kosten für das dielektrische Isolationsverfahren, die Kosten für die gesamte Halbleitervorrichtung.

Wenn die Gitter nicht in Bezug auf den Film ausgerichtet sind, den man auf einem Einkristallsubstrat aufwachsen läßt, tritt in dem aufgewachsenen Film eine Verschiebung auf, und entsteht daher in der Hinsicht ein Problem, daß Kriechströme hervorgerufen werden, und eine Verschlechterung der Eigenschaften der Vorrichtung auftritt. Da wie voranstehend geschildert das einkristalline Substrat die Anforderung der Gitterausrichtung erfüllen muß, gibt es nur eine begrenzte Kombination für verschiedene Materialien. Die Materialauswahl kann daher nicht freiwählbar durchgeführt werden.

Um die Kosten eines Transistors zu verringern, welcher die grundlegende Vorrichtung für die Halbleiterschaltung bildet, wurden die folgenden Versuche (1) bis (3) unternommen, um verschiedene Transistoren unter Verwendung polykristallinen Siliziums herzustellen, welches auf dem Isolierfilm in amorphem Zustand ausgebildet wurde, statt des konventionellen und teuren einkristallinen Siliziums. Der Transistor der voranstehend genannten Art weist die Eigenschaft auf, daß das polykristalline Silizium auf dem Isolierfilm einfach durch einen Graben (eine Nut) isoliert werden kann.

(1) Da ein MOS-Transistor unter Einsatz von amorphem Silizium einfach bei relativ niedrigen Temperaturen hergestellt werden kann, wurde er häufig als TFT (Dünnfilmtransistor) in Flüssigkristallanzeigevorrichtungen eingesetzt, bei welchen ein Glassubstrat und dergleichen verwendet wird. Der MOS-Transistor aus polykristallinem Silizium weist jedoch die Schwierigkeit auf, daß die Eigenschaften nicht gleichmäßig sind.
(2) Ein Verfahren zur Verwendung eines Bipolartransistors aus polykristallinem Silizium wurde beispielsweise vorgeschlagen von K. Throngnumchai ("An Intelligent Discrete Power MOSFET with Shorted Load Protection Using Thin-Film Bipolar Transistor", Proceedings des International Symposium on Power Semiconductor Devices & ICs, 1992, Tokyo, Seiten 144 bis 149). In diesem Zusammenhang wurde ein lateraler Dünnfilm- Bipolartransistor berichtet, der aus polykristallinem Silizium besteht, welches durch ein Doppeldiffusions-Selbst ausrichtungsverfahren hergestellt wurde.
Die voranstehend erwähnte Zitatstelle beschreibt den Kunstgriff, daß der laterale Bipolartransistor dazu verwendet wird, als Schutzschaltung zu dienen. Um die voranstehend geschilderte Anordnung bei einer genau arbeitenden Analogschaltung einzusetzen, ist ein Hochleistungs-Bipolartransistor aus polykristallinem Silizium entsprechend dem einkristallinen Bipolartransistor erforderlich. Wenn ein vertikaler Bipolartransistor aus polykristallinem Silizium zur Verfügung gestellt wird, so läßt sich erwarten, daß die Kombination mit einem CMOS aus polykristallinem Silizium (CMOS: komplementärer Metalloxidhalbleiter) zu einer genauen BiCMOS-Schaltung führt. Daher läßt sich eine intelligente Leistungsvorrichtung kostengünstig herstellen.
(3) Als weitere Vorrichtung, die unter Verwendung polykristallinen Siliziums hergestellt werden muß, ist ein IGBT (Bipolartransistor mit isoliertem Gate) zum Steuern elektrischer Energie verfügbar. Allerdings stellt der IGBT eine Vorrichtung dar, bei welcher das Speichern von Ladungsträgern und eine Modulation der Leitfähigkeit erforderlich ist, und es läßt sich überlegen, daß bei polykristallinem Silizium mit kurzer Lebensdauer Ladungsträger nicht einfach gespeichert werden können. Daher läßt sich ein derartiger IGBT nicht einfach ausbilden. Da polykristallines Silizium zahlreiche Körner aufweist, die einen großen Widerstand und geringe Beweglichkeit aufweisen, wird darüber hinaus der Einschaltzustandswiderstand in unerwünschter Weise erhöht. Daher wird polykristallines Silizium als ungeeignet zur Herstellung der IGBT angesehen, der eine Hochspannungs- und Hochstromvorrichtung darstellt. Weiterhin wird polykristallines Silizium, welches einen hohen Einschaltzustandswiderstand aufweist, als ungeeignet zur Herstellung eines anderen Transistors mit Ausnahme des IGBT angesehen.

Wenn ein kostengünstiger MOS-Transistor mit hoher Leistung, ein Bipolartransistor oder ein IGBT unter Verwendung des voranstehend erwähnten polykristallinen Siliziums hergestellt werden kann, so könnte man daran denken, einen CMOS-Transistor, einen Bipolartransistor oder einen lateralen IGBT dadurch herzustellen, daß eine polykristalline Schicht auf einer Leistungsvorrichtung ausgebildet wird, beispielsweise ein vertikaler MOSFET oder der vertikale IGBT. Mit dem voranstehend geschilderten Verfahren können die Herstellungskosten wesentlich verringert werden, verglichen mit dem Verfahren zur Herstellung einer Vorrichtung mittels dielektrischer Isolation oder SOI. Das voranstehend genannte Verfahren ist in der Hinsicht vorteilhaft, daß eine aktive Schicht aus Transistoren, welche die daran hängende Schaltung bilden, durch polykristallines Silizium auf dem vertikalen MOSFET ausgebildet werden kann.

Die anhängende Schaltung der voranstehend genannten Art wird nunmehr geschildert.

CMOS

Seit einigen Jahren kann hervorragendes polykristallines Silizium dadurch hergestellt werden, daß amorphes Silizium einer Wärmebehandlung unterzogen wird, oder eine Laserwärmebehandlung von polykristallinem Silizium erfolgt.

Wenn jedoch Ionenimplantierung durchgeführt wird, wie in Fig. 4A gezeigt, nachdem die polykristalline Siliziumschicht ausgebildet wurde, wird die Kristallinität der polykristallinen Siliziumschicht beeinträchtigt, und ein amorpher Zustand ausgebildet, wenn eine Dotierung mit Verunreinigungen zur Ausbildung von Kanälen erfolgt. Daher verschlechtern sich die Eigenschaften.

Ist die Dicke der aktiven Schicht groß, so kann die Kristallinität bei dem folgenden Wärmebehandlungsvorgang dadurch zurückgewonnen werden, daß der polykristalline Abschnitt verwendet wird, der am Boden der aktiven Schicht verbleibt. Da jedoch die Eigenschaften der Vorrichtung umgekehrt proportional zur Dicke der aktiven Schicht besser werden, muß die Dicke so weit wie möglich verringert werden.

Wenn Ionen zur Ausbildung der Kanäle in den Film aus amorphem Silizium implantiert werden, bevor das amorphe Silizium den polykristallinen Zustand durch Feststoffphasenwachstum annimmt, zeigt polykristallines Silizium eine hervorragende Kristallinität.

Bei dem Verfahren, bei welchem das amorphe Silizium auf dem polykristallinen Silizium aufwächst, und bei welchem der n-Kanal und der p-Kanal nebeneinander ausgebildet werden, wie in Fig. 4B gezeigt, tritt allerdings die Schwierigkeit auf, daß die Diffusion von Verunreinigungen nicht in dem Festkörperphasenwachstumsschritt in einem Fall gesteuert werden kann, in welchem beispielsweise ein CMOS ausgebildet wird, der aus nMOS (n-Kanal-MOS) und pMOS (p-Kanal-MOS) besteht.

HETERO-ÜBERGANGSTRANSISTOR

In einem Fall, in welchem ein Dünnfilmtransistor unter Verwendung von polykristallinem Silizium hergestellt wird, tritt die Schwierigkeit auf, daß die Mobilität des Kanals unzureichend niedrig ist. Um diese Schwierigkeit zu überwinden kann ein Verfahren zur Erhöhung der Mobilität eingesetzt werden, bei welchem beispielsweise eine dünne Schicht aus polykristallinem Silizium auf einer Schicht aus polykristallinem Silizium-Germanium abgelagert wird, gefolgt von einer Störung der Schicht aus polykristallinem Silizium.

Das Energieband eines p-Kanal-Dünnfilmtransistors ist so wie in Fig. 5A gezeigt. Wie man aus Fig. 5A ersieht, wird eine zweidimensionale Elektronengasschicht in der Grenzfläche zwischen der polykristallinen Siliziumschicht und der polykristallinen Silizium-Germaniumschicht erzeugt, was zu einer Erhöhung der Mobilität des Kanals führt.

Im Falle eines n-Kanals ergibt sich ein Energieband, wie es in Fig. 5B gezeigt ist.

Wie aus Fig. 5B hervorgeht, wird keine 2DEG-Schicht (zweidimensionales Elektronengas) in der Grenzfläche zwischen der polykristallinen Siliziumschicht und der polykristallinen Silizium-Germaniumschicht erzeugt. In diesem Fall kann die Mobilität des Kanals nicht wesentlich verbessert werden.

Um die Mobilität in dem n-Kanal-Dünnfilmtransistor zu erhöhen, wird die polykristalline Silizium-Germaniumschicht statt der polykristallinen Siliziumschicht gestört. Zwar kann in diesem Fall die Mobilität des n-Kanals verbessert werden, jedoch läßt sich dann die Mobilität des p-Kanals nicht zufriedenstellend verbessern.

Daher sind für den CMOS drei oder mehr polykristalline Halbleiterschichten erforderlich, um gleichzeitig die Mobilität des p-Kanals und die des n-Kanals zu erhöhen. Daher werden das Herstellungsverfahren und das Herstellungssystem zu kompliziert.

LATERALER MOSFET

Fig. 6 zeigt als Querschnittsansicht den Aufbau eines Hochspannungs-MOSFET. Der Hochspannungs-MOSFET weist einen Driftbereich 3 des n-Typs auf, der auf einem Oxidfilm 2 angeordnet ist, der sich auf einem Polysiliziumsubstrat 1 befindet, wobei der Driftbereich 3 des n-Typs aus Polysilizium besteht. In dem Driftbereich 3 des n-Typs wird selektiv ein Drainbereich des n-Typs ausgebildet, so daß dessen Tiefe so gewählt ist, daß der Oxidfilm 2 erreicht wird. Eine Drainelektrode 5 wird auf dem Drainbereich 4 des n-Typs ausgebildet.

Entsprechend wird ein Basisbereich 6 des p-Typs (oder n⁻-Typs) von der Oberfläche des n-Driftbereichs 4 bis zum Oxidfilm 2 ausgebildet. Ein n⁺-Sourcebereich 7 wird selektiv auf der Oberfläche des p-Basisbereiches 6 bis zum Oxidfilm 2 ausgebildet.

Eine Sourceelektrode 8 wird auf dem n⁺-Sourcebereich 7 hergestellt.

Ein Gateisolierfilm (nicht gezeigt) wird auf einem Abschnitt des Basisbereiches 6 des p-Typs ausgebildet, auf einem Abschnitt des Sourcebereiches 7 des n-Typs, und einem Abschnitt des Driftbereiches 3 des n-Typs. Auf dem Gateisolierfilm wird eine Gateelektrode 9 ausgebildet.

Da die voranstehend geschilderten Bereiche 3, 4, 6 und 7 des genannten Hochspannungs-MOSFET aus Polysilizium bestehen, ist eine Potentialbarriere an jeder der Korngrenzen vorhanden. Die Barriere wird unmittelbar unterhalb des Gates verringert, was man dem Anlegen der Gatespannung zuschreiben kann, so daß der Durchgang von Elektronen durch die Korngrenzen ermöglicht wird. Der Driftbereich, der kein Gate aufweist, führt jedoch zur Mobilität des Festkörpers. Daher muß an den Driftbereich 3 eine Spannung angelegt werden, wenn ein elektrischer Strom durch die Korngrenze fließt, um die Barriere zu überwinden, die in der Korngrenze vorhanden ist. Daher ist es unbedingt erforderlich, ein Verfahren zur Absenkung der Barriere der Korngrenze vorzusehen.

Wie voranstehend geschildert ist als Vorgehensweise zur Absenkung der Barriere der Korngrenze ein Verfahren verfügbar, bei welchem ein MOS-Gate zur Ausbildung eines Kanals verwendet wird. Allerdings läßt sich ein Kanal durch das MOS-Gate in dem Driftbereich nicht einfach ausbilden, da ein starkes elektrisches Feld angelegt wird.

Der Hochspannungs-Polysilizium-MOSFET weist daher das Problem auf, daß eine Spannung mit einem bestimmten Pegel zwischen der Source und dem Drain angelegt werden muß, um den Fluß eines elektrischen Stroms hervorzurufen. Da normalerweise ein hoher Spannungspegel von etwa 10 V erforderlich ist, tritt daher dann ein kritisches Problem auf, wenn ein Hochspannungs-IC unter Verwendung von Polysilizium hergestellt wird. Dies führt dazu, daß die Schwierigkeit auftritt, daß in unerwünschter Weise die Einschaltspannung steigt.

LATERALER MOSFET

Fig. 7 zeigt schematisch den Aufbau des lateralen MOSFET. Der In Fig. 7 dargestellte MOSFET weist einen Feldoxidfilm 12 auf, der auf einem Hochspannungs-Siliziumsubstrat 11 des p-Typs vorgesehen ist. Eine polykristalline Siliziumschicht 13, die als p-Kanal-MOSFET und als n-Kanal-MOSFET dient, wird selektiv auf dem Feldoxidfilm 12 ausgebildet. In der polykristallinen Siliziumschicht 13 des p-Kanal-MOSFETs werden hintereinander ein Sourcebereich 14 des p-Typs, ein Basisbereich 15 des n-Typs, ein p-Offsetbereich 16 und ein Drainbereich 17 des p-Typs ausgebildet. Auf dem Sourcebereich 14 des p-Typs wird eine (nicht dargestellte) Sourceelektrode hergestellt. Auf dem Drainbereich 17 des n-Typs wird eine (nicht dargestellte) Drainelektrode ausgebildet.

Eine Gateelektrode 19 wird auf einem Gateoxidfilm 18 auf einem Bereich ausgebildet, der von einem Ende des Sourcebereiches 14 des p-Typs über den Basisbereich 15 des n-Typs bis zum p-Offsetbereich 16 geht.

Entsprechend weist die polykristalline Siliziumschicht 13 des n-Kanal-MOSFET eine Sourceschicht 21 des n-Typs auf, einen Basisbereich 22 des p-Typs, einen n⁻-Offsetbereich 23 und einen Drainbereich 24 des n-Typs, die parallel in der genannten Reihenfolge ausgebildet werden. Auf der Sourceschicht 21 des n-Typs wird eine Sourceelektrode (nicht gezeigt) hergestellt. Auf dem Drainbereich 24 des n-Typs wird eine (nicht gezeigte) Drainelektrode ausgebildet.

Eine Gateelektrode 26 wird auf einem Gateoxidfilm 25 auf einem Bereich ausgebildet, der von einem Ende der Sourceschicht 21 des n-Typs über den Basisbereich 22 des p-Typs bis zum n⁻-Offsetbereich 23 geht.

Da der MOSFET der voranstehend geschilderten Art einen Offsetbereich aufweist, kann die Spannungsfestigkeit verbessert werden. Bei dem N-Kanal MOSFET weist der n⁻-Offsetbereich 23 hohes Potential auf, und das Siliziumsubstrat 11 niedriges Potential. Daher wird der n⁻-Offsetbereich von dem Oxidfilm 12 verarmt, wenn das Gate ausgeschaltet wird. Selbst wenn Verunreinigungen mit einer Menge von etwa 2 × 10¹² cm^-2 in den n⁻-Offsetbereich 23 eindotiert werden, kann eine hohe Spannungsfestigkeit erzielt werden. Darüber hinaus läßt sich die erforderliche Spannungsfestigkeit dadurch erreichen, daß die Länge des Offsetbereiches geeignet festgelegt wird.

Bei dem p-Kanal-MOSFET mit dem Siliziumsubstrat 11, welches auf niedrigem Potential liegt, und der Seite der aktiven Schicht, die auf hohem Potential liegt, tritt jedoch der Effekt auf, daß sich die Verarmungsschicht nicht zum p-Offsetbereich 16 hin ausbreitet. Die Verarmungsschicht geht von dem Basisbereich 15 des n-Typs aus. Wenn eine Spannungsfestigkeit von beispielsweise 60 V in diesem Fall erhalten wird, muß die Verunreinigungsdichte in dem p-Offsetbereich 16 verringert werden. Dies führt zu einem hohen Widerstand in dem p-Offsetbereich 16, wenn das Gate eingeschaltet wird, was zum Auftreten des Problems führt, daß der Einschaltzustandwiderstand übermäßig erhöht wird. Im Falle des p-Kanal-MOSFET, bei welchem das Siliziumsubstrat 11 auf niedrigem Potential und der Basisbereich 15 des n-Typs auf hohem Potential liegt, tritt das Problem eines Kriechstroms auf, da auch die Bodenoberfläche des Basisbereichs 15 des n-Typs invertiert wird, wenn das Gate ausgeschaltet wird. Da sowohl der n-Kanal-MOSFET als auch der p-Kanal-MOSFET eine eingeschränkte Ladungsträgermobilität aufweisen, verglichen mit einem MOSFET auf einkristallinem Silizium, tritt in der erstgenannten Art einen größeren Einschaltzustandswiderstand aufweist als der MOSFET auf einkristallinem Silizium.

Zusätzlich zu den voranstehend erwähnten Anordnungen weisen einige laterale MOSFETs Aufbauten auf, wie sie in den Fig. 8 bis 10 gezeigt sind. Fig. 8 zeigt als Aufsicht den Aufbau eines derartigen MOSFET. Fig. 9 ist eine Querschnittsansicht entlang der Linie 9-9 in Fig. 8. Fig. 10 ist eine Querschnittsansicht entlang der Linie 10-10 von Fig. 8. Wie aus den Fig. 8 bis 10 hervorgeht, weist der MOSFET einen n-Kanal-Aufbau auf, bei welchem eine polykristalline Siliziumschicht auf dem Oxidfilm 12 ausgebildet wird.

LATERALE HOCHSPANNUNGSDIODE

Fig. 11 zeigt als Querschnittsansicht eine laterale Hochspannungsdiode, welche unter Einsatz einer dielektrischen Isolation hergestellt wird. Eine n⁻-Siliziumschicht (aktive Schicht) 33 wird auf einem Halbleitersubstrat 31 über einen Isolierfilm 32 ausgebildet. Eine Dichte n⁺-Schicht 34 wird im Bodenabschnitt der aktiven Schicht 33 hergestellt. In der aktiven Schicht 33 werden eine Anodenschicht 35 des p-Typs und eine Kathodenschicht 36 des n⁻-Typs getrennt von der Anodenschicht 35 des p-Typs ausgebildet. Die Anodenschicht 35 des p-Typs und die Kathodenschicht 36 des n-Typs weist eine Anodenelektrode 37 bzw. eine Kathodenelektrode 38 auf.

Bei der lateralen Diode mit dem voranstehend geschilderten Aufbau wird nunmehr ein Zustand mit umgekehrter Vorspannung überlegt, bei welchem beispielsweise die Anodenelektrode 37 und das Halbleitersubstrat 31 geerdet oder an Masse gelegt sind, und an die Kathodenelektrode 38 eine positive Spannung angelegt ist. Zu diesem Zeitpunkt wird die an die Kathodenelektrode 38 angelegte Spannung an eine Kathodenelektrode 38 angelegte Spannung an eine Verarmungsschicht angelegt, die in der aktiven Schicht unterhalb der Kathodenschicht 36 des n-Typs vorhanden ist.

Wenn daher die Dicke des Abschnitts der aktiven Schicht der Kathodenschicht 36 des n-Typs groß ist, oder wenn die aktive Schicht zu dünn ist, und daher die Kathodenschicht 36 des n-Typs nicht den Isolierfilm 32 erreicht, kann die erforderliche Spannungsfestigkeit nicht erzielt werden.

Die anhängende Schaltung weist den voranstehend geschilderten Aufbau auf.

Allerdings läßt sich überlegen, daß die Dicke des polykristallinen Siliziums zur Ausbildung des Gates 0,5 µm oder mehr betragen muß, um den Gatewiderstand des vertikalen MOSFET ausreichend abzusenken. Wenn ein Transistor aus polykristallinen Silizium hergestellt wird, muß die Dicke der polykristallinen Schicht soweit wie möglich verringert werden, da sich die Eigenschaften der Vorrichtung in einem Fall verbessern lassen, in welchem die polykristalline Schicht eine geringe Dicke aufweist. Wenn daher das Gate aus polykristallinem Silizium, welches für den vertikalen MOSFET benutzt wird, und der Transistor aus polykristallinem Silizium integriert ausgebildet werden, lassen sich von beiden Bauteilen keine hervorragenden Eigenschaften erzielen. Daher wurde bislang keine integrierte Schaltung realisiert, bei welcher der vertikale MOSFET und die anhängende Schaltung integriert sind.

DICKE

Wenn die aktive Schicht eine große Dicke aufweist, muß eine Anordnung ausgebildet werden, beispielsweise eine V-förmige Nut, die zum Isolieren von Vorrichtungen in Querrichtung (Lateralrichtung) dient. Daher wird die Fläche des Bereichs für die Isoliernut vergrößert. Daher läßt sich der Bearbeitungsvorgang nicht einfach durchführen, und wird die effektive Fläche der Vorrichtung verringert. Dies führt zu einer Erhöhung der Kosten für die integrierte Schaltung der Hochspannungsvorrichtung.

Wenn direkt verbundene Substrate dazu verwendet werden, ein Substrat zu erzielen, welches eine aktive Schicht mit geringer Dicke aufweist, kann der Isolieroxidfilm verdickt werden, da er durch Wärmeoxidation ausgebildet wird. Da ein Waferabschnitt, aus dem die aktive Schicht hergestellt wird, durch Polieren hergestellt wird, kann die Dicke des Wafers in einem Fall nicht einfach vergleichmäßigt werden, in welchem ein Dünnfilmwafer erforderlich ist. Obwohl SIMOX (Trennung durch implantierten Sauerstoff) es ermöglicht, eine dünne aktive Schicht zu erhalten, kann die Dicke eines Isolieroxidfilms in jenem Fall nicht vergrößert werden, in welchem die Spannungsfestigkeit erhöht ist.

Es wird darauf hingewiesen, daß SIMOX ein Verfahren zur Ausbildung eines Oxidfilms beispielsweise in einem Siliziumsubstrat betrifft, um eine vollständige dielektrische Isolierung zu erreichen. Im einzelnen werden Sauerstoffionen mit einer Dichte von 10¹⁸ Ionen/cm² oder mehr in ein Siliziumsubstrat so implantiert, daß Sauerstoffatome in einer vorbestimmten Tiefe verteilt angeordnet sind. Gruppen von Sauerstoffatomen in einer Inselanordnung läßt man in Form einer Schicht wachsen, in einem Verfahren zur Wiederherstellung der Kristallinität der Oberfläche des Substrats durch eine vorbestimmte Wärmebehandlung. Dies führt dazu, daß in dem Substrat ein Oxidfilm mit einer Dicke von etwa 200 nm erzeugt wird.

Da bei SIMOX die Gruppen von Sauerstoffatomen aus der Inselanordnung in die Form einer Schicht wachsen, um den Oxidfilm auszubilden, wie dies voranstehend geschildert wurde, tritt bei SIMOX das Problem auf, daß die Dicke des Oxidfilms nicht so weit verringert werden kann, daß sie kleiner als eine bestimmte Dicke ist. Zwar läßt sich eine ausreichende Spannungsfestigkeit erzielen, wenn der interne Oxidfilm eine große Dicke aufweist, jedoch stört der Oxidfilm die obere polykristalline Siliziumschicht. Daher werden bei der polykristallinen Siliziumschicht feine Kristallkörner ausgebildet, was zum Problem des Auftretens von Kristallfehlern führt. Dies wiederum führt dazu, daß die Mobilität beispielsweise des nMOS-Kanals auf etwa 100 cm²/Vs verringert wird, und daß eine zu starke Dispersion auftritt, verglichen mit einem CMOS, der auf einem Festkörper ausgebildet wird.

UNTERSCHIED BEZÜGLICH DER HERSTELLUNGSVERFAHREN

Vertikale Leistungsvorrichtungen, beispielsweise ein vertikaler MOSFET, werden hauptsächlich durch ein Verfahren hergestellt, welches die Schritte umfaßt, eine Gateelektrode aus polykristallinem Silizium auszubilden, und ein Ende der Gateelektrode als Maske zur Ausbildung des Kanalbereichs und des Sourcebereichs durch das Doppeldiffusions-Selbst ausrichtungsverfahren zu verwenden. Vorzugsweise werden bei einem lateralen MOS-Transistor, bei welchem polykristallines Silizium eingesetzt wird, vorbestimmte Verunreinigungen in den Kanalbereich eingeführt, bevor die Gateelektrode hergestellt wird. Wenn daher eine anhängende Schaltung aus polykristallinem Silizium auf der vertikalen Leistungsvorrichtung ausgebildet wird, läßt sich nicht einfach eine gemeinsame Nutzung von Herstellungsvorgängen erreichen.

Daher tritt die Schwierigkeit auf, daß die Herstellungskosten nicht ausreichend verringert werden können.

Wie voranstehend geschildert kann eine kostengünstige Halbleitervorrichtung mit hervorragenden Eigenschaften unter Verwendung eines polykristallinen Halbleiters nicht einfach realisiert werden.

Wenn die vertikale Leistungsvorrichtung und eine anhängende Schaltung integriert ausgebildet werden, tritt in der Hinsicht eine Schwierigkeit auf, daß entweder die Eigenschaften der Leistungsvorrichtung oder jene der anhängenden Schaltung übermäßig beeinträchtigt werden.

Ein Ziel der vorliegenden Erfindung besteht in der Bereitstellung einer kostengünstigen Halbleitervorrichtung, welche eine polykristalline Halbleiterschicht verwendet.

Insbesondere besteht ein Ziel der vorliegenden Erfindung in der Bereitstellung einer Halbleitervorrichtung, welche eine vertikale Leistungsvorrichtung und eine anhängende Schaltung aufweist, die hiermit integriert ist, wobei beide zufriedenstellende Eigenschaften aufweisen.

Ein weiteres Ziel der vorliegenden Erfindung besteht in der Bereitstellung einer Halbleitervorrichtung, welche den elektrischen Stromverbrauch verringern kann, sowie die von der Vorrichtung eingenommene Fläche, da der Einschaltzustandswiderstand selbst dann verringert werden kann, wenn einkristallines Silizium verwendet wird, ebenso wie polykristallines Silizium.

Um die voranstehend geschilderten Ziele zu erreichen wird gemäß einer ersten Zielrichtung der vorliegenden Erfindung eine Halbleitervorrichtung zur Verfügung gestellt, welche aufweist: eine vertikale Halbleitervorrichtung mit einem Halbleitersubstrat eines ersten Leitungstyps, eine auf der Oberfläche des Halbleitersubstrats vorgesehene Drainschicht, eine auf der Oberfläche der Drainschicht vorgesehene Drainelektrode, eine Basisschicht eines zweiten Leitfähigkeitstyps, die selektiv auf der Oberfläche des Halbleitersubstrats gegenüberliegend der Drainschicht vorgesehen ist, eine Sourceschicht des ersten Leitfähigkeitstyps, die selektiv auf der Oberfläche der Basisschicht des zweiten Leitungstyps vorgesehen ist, eine Sourceelektrode, die auf der Sourceschicht des ersten Leitfähigkeitstyps und der Basisschicht des zweiten Leitfähigkeitstyps vorgesehen ist, und eine Gateelektrode, die so ausgebildet ist, daß sie in Kontakt mit der Sourceschicht des ersten Leitfähigkeitstyps, der Basisschicht des zweiten Leitfähigkeitstyps und dem Halbleitersubstrat steht, und zwar über einem Gateisolierfilm; und eine laterale Halbleitervorrichtung, bei welcher eine Isolierschicht selektiv auf der Oberfläche des Halbleitersubstrats vorgesehen ist, und eine polykristalline Halbleiterschicht auf der Isolierschicht vorgesehen ist, und einen Bereich des ersten Leitfähigkeitstyps sowie einen Bereich des zweiten Leitfähigkeitstyps aufweist, wobei die Sourceschicht des ersten Leitfähigkeitstyps der vertikalen Halbleitervorrichtung und der Bereich des ersten Leitfähigkeitstyps der polykristallinen Halbleiterschicht gleichzeitig ausgebildet werden.

Die Sourceschicht des ersten Leitungstyps der vertikalen Halbleitervorrichtung und der Bereich des ersten Leitfähigkeitstyps der lateralen Halbleitervorrichtung werden daher gleichzeitig hergestellt, so daß das Herstellungsverfahren vereinfacht ist, während die Eigenschaften der Vorrichtung beibehalten werden.

Die Halbleitervorrichtung gemäß der vorliegenden Erfindung kann so aufgebaut sein, daß die Dicke des Gateisolierfilms 600 Å beträgt (1 Å gleich 10^-10 m). Vorzugsweise beträgt die Dicke 300 Å oder weniger. Ist die Dicke des Gateisolierfilms 300 Å oder kleiner, so kann die vertikale Halbleitervorrichtung bei niedrigen Spannungspegeln betrieben werden. Die vertikale Halbleiterleistungsvorrichtung und eine Halbleiterschicht-Logikvorrichtung, die normalerweise bei niedrigen Spannungspegeln betrieben werden kann, können daher mit demselben Stromversorgungssystem betrieben werden.

Die Halbleiterschichtvorrichtung kann eine freiwählbare Schichtanordnung aufweisen. Es kann eine von verschiedenen Vorrichtungen ausgebildet werden, beispielsweise ein IGBT, ein MOSFET, ein Bipolartransistor, ein CMOS-Transistor oder eine Diode.

Die laterale Halbleitervorrichtung kann beispielsweise einen Basisbereich des ersten Leitfähigkeitstyps aufweisen, der auf der Isolierschicht vorgesehen ist, einen Drainbereich des zweiten Leitfähigkeitstyps, der selektiv in dem Basisbereich des ersten Leitfähigkeitstyps ausgebildet wird, eine Drainelektrode, die in dem Drainbereich des zweiten Leitfähigkeitstyps vorgesehen ist, einen Basisbereich des zweiten Leitfähigkeitstyps, der selektiv in dem Basisbereich des ersten Leitfähigkeitstyps ausgebildet wird, einen Sourcebereich des ersten Leitfähigkeitstyps, der selektiv in dem Basisbereich des zweiten Leitfähigkeitstyps so ausgebildet wird, daß der Sourcebereich des ersten Leitfähigkeitstyps nicht in Kontakt mit dem Basisbereich des ersten Leitfähigkeitstyps steht, eine Sourceelektrode, die für den Sourcebereich des ersten Leitfähigkeitstyps und den Basisbereich des zweiten Leitfähigkeitstyps und eine Gateelektrode vorgesehen ist, die über einen Gateisolierfilm auf dem Basisbereich des zweiten Leitfähigkeitstyps vorgesehen ist, der zwischen dem Sourcebereich des ersten Leitfähigkeitstyps und dem Basisbereich des ersten Leitfähigkeitstyps liegt, wobei der Basisbereich des ersten Leitfähigkeitstyps, der Drainbereich des zweiten Leitfähigkeitstyps, der Basisbereich des zweiten Leitfähigkeitstyps und der Sourcebereich des ersten Leitfähigkeitstyps auf derselben polykristallinen Halbleiterschicht vorgesehen sind.

In diesem Fall läßt sich eine kostengünstige Halbleitervorrichtung realisieren, welche eine polykristalline Halbleiterschicht aufweist.

Die polykristalline Halbleiterschicht der lateralen Halbleitervorrichtung ist wellenförmig ausgebildet, und erstreckt sich in einer Richtung senkrecht zu einer Diode, welche die Drainelektrode und die Sourceelektrode miteinander verbindet.

Hierbei ermöglicht es die Wellenform, daß die Breite des Kanals vergrößert wird, so daß der Einschaltwiderstand verringert wird.

Die Isolierschicht kann eine Dicke aufweisen, die größer ist als jene eines anderen Bereichs in einem Bereich unterhalb des Drainbereichs des zweiten Leitfähigkeitstyps.

In diesem Fall kann ein Kanal nicht einfach in der Grenzfläche zwischen der Isolierschicht und dem Basisbereich des ersten Leitfähigkeitstyps ausgebildet werden. Daher kann die Spannungsfestigkeit der Vorrichtung verbessert werden.

Als polykristalline Halbleiterschicht wird eine polykristalline Siliziumschicht verwendet. Die polykristalline Siliziumschicht wird deswegen verwendet, da polykristallines Silizium mit einer Dicke von 150 nm oder weniger hervorragende Kristallinität aufweist. Wird ein CMOS hergestellt, so beträgt vorzugsweise die Dicke 100 nm oder weniger, besonders bevorzugt nicht mehr als 50 nm oder nicht mehr als 5 nm.

Eine polykristalline Schicht der voranstehend genannten Art kann so ausgebildet werden, daß eine amorphe Siliziumschicht auf der Isolierschicht beispielsweise durch ein CVD-Verfahren abgelagert wird, gefolgt von einer Wärmebehandlung bei 600°C über einen Zeitraum von 20 Stunden, um die amorphe Siliziumschicht in die polykristalline Form umzuwandeln.

Im allgemeinen weist die polykristalline Siliziumschicht eine höhere Korngröße umgekehrt proportional zu ihrer Dicke auf, so daß die Mobilität erhöht ist. Daher kann die polykristalline Siliziumschicht zur Ausbildung einer Vorrichtung verwendet werden, beispielsweise eines IGBT, welche das Speichern von Ladungsträgern erfordert.

Der IGBT kann beispielsweise mit einer sehr dünnen polykristallinen Siliziumschicht ausgebildet werden, deren Dicke 100 nm oder weniger beträgt. In diesem Fall lassen sich hervorragende Eigenschaften erzielen, verglichen mit einem MOSFET. Da die Ladungsträgerlebensdauer in der Oberflächenschicht der polykristallinen Siliziumschicht beeinträchtigt wird, wenn die Dicke zu gering ist, ist eine relativ große Dicke erforderlich, wenn ein IGBT hergestellt wird, bei welchem die Speicherung von Ladungsträgern erforderlich ist. Genauer gesagt können, wenn eine polykristalline Siliziumschicht mit einer großen Dicke von etwa 1 µm bis 200 nm ausgebildet wird, noch bessere Eigenschaften erzielt werden.

Daher wird vorzugsweise bei einem CMOS eine polykristalline Siliziumschicht mit einer Dicke von 100 nm oder weniger vorgesehen. Vorzugsweise weist der IGBT einen polykristalline Siliziumschicht mit einer Dicke von 200 nm oder mehr auf. Die Isolierschicht unterhalb der polykristallinen Halbleiterschicht ist normalerweise ein Oxidfilm. Vorzugsweise beträgt die Dicke des Oxidfilms 0,5 µm oder mehr, um eine ausreichende Spannungsfestigkeit zu erzielen, besonders bevorzugt 1 µm oder mehr.

Im einzelnen werden ein Sourcebereich, ein Bereich, in welchem ein Kanal ausgebildet wird, sowie ein Drainbereich in der polykristallinen Halbleiterschicht als Abschnitte des CMOS-Transistors ausgebildet.

Genauer gesagt werden der Sourcebereich des ersten Leitfähigkeitstyps, der Basisbereich des zweiten Leitfähigkeitstyps, der Basisbereich des ersten Leitfähigkeitstyps und der Drainbereich des zweiten Leitfähigkeitstyps in der polykristallinen Halbleiterschicht als Abschnitte des IGBT erzeugt.

Weiterhin wird ein Abschnitt eines Emitterbereichs in der polykristallinen Halbleiterschicht als Abschnitt des Bipolartransistors hergestellt.

Die laterale Halbleitervorrichtung kann eine Schicht mit niedrigem Widerstand des zweiten Leitfähigkeitstyps aufweisen, die selektiv zwischen dem Halbleitersubstrat und der Isolierschicht vorgesehen ist, sowie einen Verdrahtungsabschnitt, der dazu dient, die Schicht mit niedrigem Widerstand des zweiten Leitfähigkeitstyps und den Sourcebereich des ersten Leitfähigkeitstyps auf dasselbe Potential zu legen.

Nachstehend wird die laterale Halbleitervorrichtung näher erläutert, die eine Übergangsstruktur für Materialien unterschiedlicher Arten aufweist.

Die laterale Halbleitervorrichtung des voranstehend genannten Typs ist so aufgebaut, daß ein Isolierteil vorgesehen ist, welches eine unterschiedliche Hetero-Übergangsoberfläche oder eine unterschiedliche Austrittsarbeit aufweist, und in dem Driftbereich vorgesehen ist, um eine Ladungsträgerspeicherschicht auszubilden, die ähnlich wie ein Kanal für Elektronen in der Grenzfläche mit dem Driftbereich arbeitet, um die Mobilität zu verbessern.

Als Material zur Ausbildung der Speicherschicht kann beispielsweise SiC verwendet werden. Ein polykristalliner Halbleiter mit einer Bandlücke, die größer ist als jene von Polysilizium, und der so dotiert ist, daß sich der n-Typ ergibt, wird vorzugsweise verwendet. Obwohl bei SiGe mit einer kleinen Bandlücke eine Speicherschicht ausgebildet wird, kann SiGe deswegen verwendet werden, da Elektronen durch die Speicherschicht hindurchgehen können.

Isoliermaterialien einer Art, deren Austrittsarbeit kleiner ist als jene von Polysilizium, können eine Speicherschicht in der Polysiliziumschicht ausbilden. Mittels Dotierung einer Schicht mit hohem Widerstand, beispielsweise einer SIPOS-Schicht (halbisolierendes polykristallines Silizium) in den Abschnitt des n-Typs kann eine Elektronenspeicherschicht in der Polysiliziumabschnitt ausgebildet werden. SIPOS, welches in den n-Typ eindotiert wird, kann auf dem Driftbereich über einen dünnen Isolierfilm abgelagert werden. Wenn es über den dünnen Isolierfilm ausgebildet wird, läßt sich die Diffusion von Verunreinigungen, die in den SIPOS-Abschnitt eindotiert wurden, in den Driftbereich hinein einfach verhindern.

Die n-Kanal-Anordnung wird wie voranstehend geschildert ausgebildet. Wenn eine p-Kanal-Anordnung hergestellt wird, so wird vorzugsweise eine polykristalline Schicht in den p-Typ eindotiert, und wird eine große Bandlücke verwendet. Vorzugsweise ist das Isoliermaterial ein derartiges Material, dessen Austrittsarbeit höher ist als jene von Polysilizium.

Wenn die voranstehende Anordnung eingesetzt wird, beträgt vorzugsweise die Dicke der Polysiliziumschicht 200 nm oder weniger. Vorzugsweise beträgt die Dicke der Polysiliziumschicht unterhalb des MOS-Gate-Kanals 150 nm oder weniger, besonders bevorzugt 100 nm oder weniger. Da die Driftschicht eine Speicherschicht aufweist, ist wie voranstehend geschildert insoweit die Dicke nicht beschränkt. Es kann eine dicke Driftschicht eingesetzt werden.

Die laterale Halbleitervorrichtung des voranstehend genannten Typs weist den folgenden Aufbau auf.

Eine laterale Halbleitervorrichtung des voranstehend genannten Typs kann einen Driftbereich des ersten Leitfähigkeitstyps aufweisen, der auf der Isolierschicht vorgesehen ist, einen Drainbereich, der auf dem Driftbereich des ersten Leitfähigkeitstyps angeordnet ist, eine für den Drainbereich vorgesehene Drainelektrode, einen Basisbereich des zweiten Leitfähigkeitstyps, der auf dem Driftbereich des ersten Leitfähigkeitstyps getrennt von dem Drainbereich vorgesehen ist, einen Sourcebereich des ersten Leitfähigkeitstyps, der neben dem Basisbereich des zweiten Leitfähigkeitstyps vorgesehen ist, eine Sourceelektrode, die in dem Sourcebereich des ersten Leitfähigkeitstyps angeordnet ist, eine Gateelektrode, die über einen Gateisolierfilm auf dem Basisbereich des zweiten Leitfähigkeitstyps vorgesehen ist, getrennt durch den Sourcebereich des ersten Leitfähigkeitstyps und den Driftbereich des ersten Leitfähigkeitstyps, und eine Offset-Kanal-Schicht, die einen hohen Widerstand aufweist und auf dem Driftbereich des ersten Leitfähigkeitstyps vorgesehen ist, um eine Ladungsträgerspeicherschicht in einer Grenzfläche mit dem Driftbereich des ersten Leitfähigkeitstyps auszubilden.

Bei der voranstehenden Beschreibung wird der Basisbereich aus dem Halbleiter des zweiten Leitfähigkeitstyps hergestellt, jedoch kann er auch aus einem Halbleiter des ersten Leitfähigkeitstyps mit niedriger Ladungsträgerdichte hergestellt werden.

Die Offset-Kanal-Schicht bildet die Ladungsträgerspeicherschicht in der Grenzfläche mit dem Driftbereich des ersten Leitfähigkeitstyps entsprechend dem Unterschied in der Austrittsarbeit.

Die laterale Halbleitervorrichtung kann eine erste polykristalline Halbleiterschicht aufweisen, eine zweite polykristalline Halbleiterschicht, die in Kontakt mit der ersten polykristallinen Halbleiterschicht steht, und eine Breite eines verbotenen Bands aufweist, die größer ist als jene der ersten polykristallinen Halbleiterschicht, und welche im wesentlichen dieselbe Gitterkonstante aufweist, einen Sourcebereich, der selektiv in der zweiten polykristallinen Halbleiterschicht vorgesehen ist, einen Drainbereich, der in der zweiten polykristallinen Halbleiterschicht getrennt von dem Sourcebereich vorgesehen ist, sowie eine Gateelektrode, die über einen Gateisolierfilm in Kontakt mit der zweiten polykristallinen Halbleiterschicht steht, getrennt durch den Sourcebereich und den Drainbereich.

Die laterale Halbleitervorrichtung kann eine dritte polykristalline Halbleiterschicht aufweisen, die selektiv auf der Isolierschicht ausgebildet wird, eine vierte polykristalline Halbleiterschicht, die auf der dritten polykristallinen Halbleiterschicht vorgesehen ist, und eine fünfte polykristalline Halbleiterschicht, die zwischen der dritten und der vierten polykristallinen Halbleiterschicht angeordnet ist, und eine Breite des verbotenen Bands aufweist, die geringer ist als jene der dritten und vierten polykristallinen Halbleiterschichten, und die im wesentlichen dieselbe Gitterkonstante aufweist.

Die laterale Halbleitervorrichtung kann eine erste polykristalline Halbleiterschicht aufweisen, eine zweite polykristalline Halbleiterschicht, die in Kontakt mit der ersten polykristallinen Halbleiterschicht steht, und eine Breite des verbotenen Bands aufweist, die größer ist als jene der ersten polykristallinen Halbleiterschicht, und welche im wesentlichen dieselbe Gitterkonstante aufweist, Source- und Drainbereiche, die getrennt um eine vorbestimmte Entfernung von der zweiten polykristallinen Halbleiterschicht angeordnet sind, eine Gateelektrode, die über einen Gateisolierfilm in Kontakt mit der zweiten polykristallinen Halbleiterschicht steht, getrennt durch den Source- und den Drainbereich, eine dritte polykristalline Halbleiterschicht, die an einem Ort vorgesehen ist, der sich von dem Ort der ersten und der zweiten polykristallinen Halbleiterschicht unterscheidet, eine vierte polykristalline Halbleiterschicht, die auf der dritten polykristallinen Halbleiterschicht vorgesehen ist, und eine fünfte polykristalline Halbleiterschicht, die zwischen der dritten und der vierten polykristallinen Halbleiterschicht angeordnet ist, eine Breite des verbotenen Bands aufweist, die geringer ist als jene der dritten und vierten polykristallinen Halbleiterschicht, und die im wesentlichen dieselbe Gitterkonstante aufweist.

Die laterale Halbleitervorrichtung, welche die vorbestimmte Gitterkonstante und Breite des verbotenen Bands aufweist, wird nachstehend weiter erläutert. Eine laterale Halbleitervorrichtung des voranstehend genannten Typs zeichnet sich durch eine polykristalline Halbleiterschicht aus, beispielsweise Siliziumkarbid-Germanium, die eine Breite des verbotenen Bands aufweist, die kleiner ist als jene der polykristallinen Siliziumschicht, und welche im wesentlichen dieselbe Gitterkonstante aufweist, und statt der konventionellen polykristallinen Silizium-Germaniumschicht verwendet wird. Da die Gitterkonstante im wesentlichen gleich ist, wird die Gitterkonstante nicht gestört. Da die Breite des verbotenen Bandes eng ist, ist die Valenzschicht höher als bei der Siliziumschicht. Weiterhin ist die Leitungsschicht verringert. Wenn ein CMOS ausgebildet wird, kann daher die Mobilität sowohl des p-Kanals als auch des n-Kanals verbessert werden. Dies führt dazu, daß ein hervorragender spezieller CMOS hergestellt werden kann.

Werden diese Maßnahmen bei dem Basisbereich eines Bipolartransistors eingesetzt, so erhält man einen Hetero-Übergangstransistor. Es lassen sich daher bessere Eigenschaften als bei einem üblichen Bipolartransistor erzielen.

Werden ein CMOS und ein Bipolartransistor zur Ausbildung eines BiCMOS-Transistors kombiniert, so lassen sich die Eigenschaften sowohl des CMOS als auch des Bipolartransistors verbessern. Dies führt dazu, daß man auch bessere Eigenschaften des BiCMOS erzielt.

Wenn eine Siliziumschicht und eine Siliziumkarbid-Ger maniumschicht verwendet werden, können die Gitterkonstanten im wesentlichen gleich sein, unter der Bedingung, daß das Verhältnis von Kohlenstoff 3% bis 4% in Bezug auf 20% bis 30% Germanium in dem Siliziumkarbid-Germanium beträgt.

Wenn die zweite, dritte und vierte polykristalline Halbleiterschicht keine Siliziumschichten sind, müssen die zweite und fünfte polykristalline Halbleiterschicht eine Breite des verbotenen Bands aufweisen, die geringer ist als jene der zweiten, dritten und vierten polykristallinen Siliziumschichten, und müssen im wesentlichen dieselben Gitterkonstanten wie die entsprechenden Schichten aufweisen.

Die dritte und fünfte polykristalline Halbleiterschicht werden als Emitterbereich bzw. Kollektorbereich verwendet. Selbstverständlich kann die Reihenfolge des Emitterbereichs und des Kollektorbereichs umgekehrt werden.

Die verschiedenen lateralen Halbleitervorrichtungen können wie voranstehend geschildert als Transistoren ausgebildet werden. Allerdings ist die laterale Halbleitervorrichtung nicht auf die voranstehend geschilderten verschiedenen Transistoren beschränkt. Sie kann auch als Diode ausgebildet werden.

Die laterale Halbleitervorrichtung kann beispielsweise die polykristalline Halbleiterschicht aufweisen, die einen hohen Widerstand hat, den Bereich des ersten Leitfähigkeitstyps, der selektiv so ausgebildet wird, daß er eine derartige Tiefe von der Oberfläche der polykristallinen Halbleiterschicht aufweist, daß er die Isolierschicht erreicht, und einen niedrigen Widerstand aufweist, und den Bereich des zweiten Leitfähigkeitstyps, der für die polykristalline Halbleiterschicht getrennt von dem Bereich des ersten Leitfähigkeitstyps vorgesehen ist, und einen kleinen Widerstand aufweist.

Die laterale Halbleitervorrichtung kann Verunreinigungen aufweisen, deren Verteilung einen Gradienten von dem Bereich des ersten Leitfähigkeitstyps zum Bereich des zweiten Leitfähigkeitstyps aufweist.

Vorzugsweise wird mit sämtlichen voranstehend erwähnten polykristallinen Halbleiterschichten der lateralen Halbleitervorrichtungen ein Vorgang durchgeführt, bei welchem folgende Schritte vorgesehen sind: Implantieren von Ionen mit einer Dichte entsprechend dem Basisbereich, nachdem amorphes Silizium abgelagert wurde, und eine Wärmebehandlung durchgeführt wurde, um das amorphe Silizium in eine polykristalline Siliziumschicht umzuwandeln, um zufriedenstellende Eigenschaften der Vorrichtung zu erzielen.

Allerdings haben die Erfinder der vorliegenden Erfindung ein Verfahren herausgefunden, mit welchem eine Ionenimplantierung selbst dann zulässig ist, nachdem die polykristalline Siliziumschicht durch Wärmebehandlung ausgebildet wurde.

Beispielsweise weist die polykristalline Halbleiterschicht der lateralen Halbleitervorrichtung eine Dicke auf, die größer ist als jene eines Bereichs, der beschädigt wird, wenn Ionen implantiert werden. Dann ist die polykristalline Halbleiterschicht polykristallin, nachdem die Ionenimplantierung und der Wärmebehandlungsvorgang durchgeführt wurden.

Die polykristalline Halbleiterschicht der lateralen Halbleitervorrichtung weist eine Dicke auf, die nicht größer ist als die Dicke eines Bereichs, der beschädigt wird, wenn Ionen implantiert werden, und der durch selektive Ionenimplantierung unter Verwendung einer Maske und mittels Wärmebehandlung ausgebildet wird.

In keinem der Fälle wird ein Abschnitt des kristallinen Bereichs der polykristallinen Halbleiterschicht beschädigt, und daher bleibt dieser Bereich erhalten, nachdem Ionen implantiert wurden. Die Kristallinität kann daher dadurch wiederhergestellt werden, daß der verbleibende Abschnitt des kristallinen Bereichs als Kern verwendet wird, wenn der Wärmebehandlungsvorgang durchgeführt wird.

Wenn die selektive Ionenimplantierung unter Verwendung der Maske durchgeführt wird, kann das Implantieren der Ionen dadurch durchgeführt werden, daß ein bestimmter Implantierungswinkel eingestellt wird, um Beschädigungen zu vermeiden.

Eine Halbleitervorrichtung gemäß einer zweiten Zielrichtung der vorliegenden Erfindung kann einen solchen Aufbau aufweisen, daß keine vertikale Halbleitervorrichtung vorgesehen ist, sondern nur die voranstehend erwähnte laterale Halbleitervorrichtung vorhanden ist.

Beispielsweise weist eine derartige Halbleitervorrichtung vorzugsweise auf: ein Siliziumsubstrat; einen auf dem Siliziumsubstrat vorgesehenen Oxidfilm; und eine polykristalline Siliziumschicht, die auf dem Oxidfilm ausgebildet wird, aus einem Film aus amorphem Silizium besteht, und einer Wärmebehandlung unterzogen wird, die bei 1300°C oder höher verläuft. Man läßt daher amorphes Silizium so wachsen, daß polykristallines Silizium entsteht, durch einen normalen Wärmebehandlungsvorgang, der bei 600°C etwa 20 Stunden lang andauert.

Dann wird eine Wärmebehandlung bei 1300°C oder mehr durchgeführt (einer freiwählbaren Temperatur, die niedriger ist als der Erweichungspunkt für Silizium). Hierdurch kann das Auftreten kleiner Kristalldefekte verhindert werden. Die Wärmebehandlungstemperatur beträgt etwa 1300°C bis 1350°C. Der Wärmebehandlungsvorgang wird 10 Minuten lang oder länger durchgeführt, um den Gegenstand gleichmäßig zu erwärmen. Da hohe Temperaturen erforderlich sind, wird der Vorgang eine Stunde lang oder kürzer durchgeführt.

Durch Verringerung der Dicke des Oxidfilms auf dem Siliziumsubstrat können Spannungen verringert werden, und kann die Kristallinität der polykristallinen Siliziumschicht verbessert werden. Die besonders bevorzugte Dicke des Oxidfilms beträgt 5 nm oder weniger, um das untere Siliziumsubstrat und die obere polykristalline Schicht auszurichten, so daß die Kristallinität wesentlich verbessert wird.

Weitere Ziele, Merkmale und Vorteile der Erfindung werden aus der nachstehenden detaillierten Beschreibung der bevorzugten Ausführungsformen im Zusammenhang mit den beigefügten Zeichnungen deutlich werden. Es wird darauf hingewiesen, daß die gleichen Bezugszeichen in den beigefügten Zeichnungen jeweils entsprechende Elemente bezeichnen.

Zusätzliche Ziele und Vorteile der Erfindung werden in der nachstehenden Beschreibung angegeben, ergeben sich teilweise aus der Beschreibung, oder werden deutlich, wenn die Erfindung in die Praxis umgesetzt wird. Die Ziele und Vorteile der Erfindung lassen sich insbesondere durch die Merkmale und Kombinationen erreichen, die insbesondere in den beigefügten Patentansprüchen angegeben sind.

Die beigefügten Zeichnungen, die in die Beschreibung eingeschlossen sind und einen Teil der Beschreibung bilden, erläutern momentan bevorzugte Ausführungsformen der Erfindung, und dienen zusammen mit der allgemeinen, voranstehenden Beschreibung sowie der nachstehenden Beschreibung der bevorzugten Ausführungsformen zur Erläuterung der Grundlagen der vorliegenden Erfindung. Es zeigt:

Fig. 1 und 2 schematische Ansichten einer konventionellen Wechselrichtervorrichtung;

Fig. 3 eine Querschnittsansicht eines konventionellen MOSFET, bei welchem ein SOI-Substrat verwendet wird;

Fig. 4A eine schematische Ansicht eines Schritts zum Implantieren von Ionen in eine konventionelle Schicht aus polykristallinen Silizium;

Fig. 4B eine Querschnittsansicht eines CMOS, der dadurch hergestellt wird, daß man konventionelles amorphes Silizium zu polykristallinem Silizium wachsen läßt;

Fig. 5A ein Diagramm eines Energiebands eines konventionellen p-Kanal-Dünnfilmtransistors;

Fig. 5B ein Diagramm eines Energiebands eines konventionellen n-Kanal-Dünnfilmtransistors;

Fig. 6 eine Querschnittsansicht eines konventionellen Hochspannungs-MOSFET;

Fig. 7 eine Querschnittsansicht eines konventionellen lateralen MOSFET;

Fig. 8 eine Aufsicht auf den konventionellen lateralen MOSFET;

Fig. 9 eine Querschnittsansicht entlang der 9-9 von Fig. 8;

Fig. 10 eine Querschnittsansicht entlang der Linie 10-10 von Fig. 8;

Fig. 11 eine Querschnittsansicht einer konventionellen lateralen Hochspannungsdiode, die mittels dielektrischer Isolation hergestellt wird;

Fig. 12 eine schematische Ansicht des Aufbaus einer integrierten Schaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, welche aus einer Steuerschaltung und einer vertikalen Leistungsvorrichtung besteht;

Fig. 13 bis 18 Darstellungen eines Verfahrens zur Herstellung der integrierten Schaltung gemäß der ersten Ausführungsform;

Fig. 19 eine Aufsicht auf einen MOSFET gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 20 eine Querschnittsansicht entlang der Linie 20-20 in Fig. 19;

Fig. 21 eine Querschnittsansicht entlang der Linie 21-21 in Fig. 19;

Fig. 22 eine Aufsicht auf einen IGBT, der eine Modifikation der in den Fig. 19 bis 21 gezeigten Anordnungen darstellt;

Fig. 23 eine Querschnittsansicht entlang der Linie 23-23 in Fig. 22;

Fig. 24 eine Aufsicht auf einen IGBT gemäß einer vierten Ausführungsform der vorliegenden Erfindung;

Fig. 25 eine Querschnittsansicht entlang der Linie 25-25 von Fig. 24;

Fig. 26 eine Querschnittsansicht entlang der Linie 26-26 in Fig. 24;

Fig. 27 eine Querschnittsansicht entlang der Linie 27-27 in Fig. 24;

Fig. 28 eine Aufsicht auf einen Bipolartransistor gemäß einer siebten Ausführungsform der vorliegenden Erfindung;

Fig. 29 eine Querschnittsansicht entlang der Linie 29-29 in Fig. 28;

Fig. 30 eine Querschnittsansicht eines IGBT gemäß einer achten Ausführungsform der vorliegenden Erfindung;

Fig. 31 eine Perspektivansicht des Aufbaus einer Halbleitervorrichtung gemäß einer neunten Ausführungsform der vorliegenden Erfindung;

Fig. 32 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer zehnten Ausführungsform der vorliegenden Erfindung;

Fig. 33 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer elften Ausführungsform der vorliegenden Erfindung;

Fig. 34 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer zwölften Ausführungsform der vorliegenden Erfindung;

Fig. 35 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung;

Fig. 36 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung;

Fig. 37 eine Querschnittsansicht eines MOSFET gemäß einer fünfzehnten Ausführungsform der vorliegenden Erfindung;

Fig. 38 eine Querschnittsansicht eines MOSFET gemäß einer sechzehnten Ausführungsform der vorliegenden Erfindung;

Fig. 39 eine Querschnittsansicht eines MOSFET gemäß einer siebzehnten Ausführungsform der vorliegenden Erfindung;

Fig. 40 eine Querschnittsansicht eines MOSFET gemäß einer achtzehnten Ausführungsform der vorliegenden Erfindung;

Fig. 41 eine Querschnittsansicht eines Hochspannungs-MOSFET gemäß einer neunzehnten Ausführungsform der vorliegenden Erfindung;

Fig. 42 eine Darstellung des Aufbaus eines Bands in der Grenzfläche auf einem Driftbereich bei der neunzehnten Ausführungsform;

Fig. 43 eine Querschnittsansicht eines Hochspannungs-MOSFET gemäß einer zwanzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 44 eine Querschnittsansicht eines Hochspannungs-MOSFET gemäß einer einundzwanzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 45 eine Querschnittsansicht eines Hochspannungs-IGBT gemäß einer zweiundzwanzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 46 eine Querschnittsansicht eines Hochspannungs-MOSFET gemäß einer dreiundzwanzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 47 eine Querschnittsansicht eines Dünnfilmtransistors gemäß einer vierundzwanzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 48 eine Darstellung eines Energiebands bei einem p-Kanal-Dünnfilmtransistor bei der vierundzwanzigsten Ausführungsform;

Fig. 49 eine Darstellung eines Energiebands bei einem n-Kanal-Dünnfilmtransistor bei der vierundzwanzigsten Ausführungsform;

Fig. 50 eine Querschnittsansicht eines Hetero- Übergangs-Bipolartransistors gemäß einer fünfundzwanzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 51 eine Darstellung eines Energiebands für einen npn-Transistor bei der fünfundzwanzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 52 eine Darstellung eines Energiebands bei einem pnp-Transistor gemäß der fünfundzwanzigsten Ausführungsform;

Fig. 53 eine Querschnittsansicht eines BiCMOS-Transistors gemäß einer sechsundzwanzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 54 eine Querschnittsansicht eines CMOS-Transistors gemäß einer siebenundzwanzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 55 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer achtundzwanzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 56 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer neunundzwanzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 57 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer dreißigsten Ausführungsform der vorliegenden Erfindung;

Fig. 58 eine Querschnittsansicht einer Hochspannungsdiode gemäß einer einunddreißigsten Ausführungsform der vorliegenden Erfindung;

Fig. 59 eine Darstellung der Verteilung der Dichte von Verunreinigungen in der Hochspannungsdiode gemäß der einunddreißigsten Ausführungsform;

Fig. 60 eine Darstellung eines Herstellungsvorgangs für die Hochspannungsdiode gemäß der einunddreißigsten Ausführungsform;

Fig. 61 eine Darstellung, welche die Abhängigkeit der Spannungsfestigkeit der Vorrichtung gemäß der einunddreißigsten Ausführungsform von der Dicke einer aktiven Schicht zeigt;

Fig. 62 eine Querschnittsansicht einer Hochspannungsdiode gemäß einer zweiunddreißigsten Ausführungsform der vorliegenden Erfindung;

Fig. 63 eine Darstellung, welche die Verteilung der Dichte von Verunreinigungen in der Hochspannungsdiode bei der zweiunddreißigsten Ausführungsform zeigt;

Fig. 64 eine Darstellung, welche eine Modifikation der Verteilung der Dichten von Verunreinigungen bei der zweiunddreißigsten Ausführungsform zeigt;

Fig. 65 eine Darstellung eines Herstellungsvorgangs zur Erzielung der in Fig. 63 oder Fig. 64 gezeigten Verunreinigungsdichteverteilung;

Fig. 66 eine Ansicht einer Modifikation der Hochspannungsdiode, die durch Ablagerung ausgebildet werden kann;

Fig. 67 eine Querschnittsansicht einer Hochspannungsdiode gemäß einer dreiunddreißigsten Ausführungsform der vorliegenden Erfindung;

Fig. 68 eine Querschnittsansicht einer Abänderung des Aufbaus der in Fig. 58 dargestellten Hochspannungsdiode;

Fig. 69 eine Querschnittsansicht einer Modifikation des Aufbaus der in Fig. 62 gezeigten Hochspannungsdiode;

Fig. 70 eine Querschnittsansicht eines MOSFET, der einen Aufbau aufweist, der durch Modifikation des in Fig. 58 dargestellten Aufbaus erhalten wird;

Fig. 71 eine Querschnittsansicht eines abgeänderten Aufbaus des in Fig. 70 dargestellten MOSFET;

Fig. 72 eine Querschnittsansicht eines IGBT, der einen Aufbau aufweist, der durch Modifikation des in Fig. 70 gezeigten Aufbaus erhalten wird;

Fig. 73 eine Querschnittsansicht eines abgeänderten Aufbaus für den IGBT von Fig. 72;

Fig. 74 eine Querschnittsansicht eines CMOS gemäß einer siebenunddreißigsten Ausführungsform der vorliegenden Erfindung;

Fig. 75A bis 75F Darstellungen eines Herstellungsvorgangs für einen CMOS bei der siebenunddreißigsten Ausführungsform;

Fig. 76 eine Querschnittsansicht eines CMOS gemäß einer achtunddreißigsten Ausführungsform der vorliegenden Erfindung;

Fig. 77A und 77B Darstellungen eines Herstellungsvorgangs für den CMOS gemäß der achtunddreißigsten Ausführungsform;

Fig. 78 eine Darstellung eines Vorgangs zur Herstellung des CMOS gemäß der achtunddreißigsten Ausführungsform;

Fig. 79 eine Darstellung eines Vorgangs zur Herstellung eines CMOS gemäß einer neununddreißigsten Ausführungsform der vorliegenden Erfindung;

Fig. 80 eine Darstellung eines Vorgangs zur Herstellung eines CMOS gemäß einer vierzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 81 eine Darstellung eines Vorgangs zum Implantieren von Ionen in einen CMOS gemäß einer einundvierzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 82 eine Querschnittsansicht eines Substrats aus polykristallinem Silizium gemäß einer zweiundvierzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 83A und 83B Darstellungen eines Herstellungsverfahrens bei der zweiundvierzigsten Ausführungsform;

Fig. 84 eine Querschnittsansicht eines IGBT gemäß einer dreiundvierzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 85 eine Querschnittsansicht eines BiCMOS gemäß einer vierundvierzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 86 eine Aufsicht auf eine Halbleitervorrichtung gemäß einer fünfundvierzigsten Ausführungsform der vorliegenden Erfindung;

Fig. 87 eine Querschnittsansicht entlang der Linie 87-87 in Fig. 86;

Fig. 88 eine Querschnittsansicht entlang der Linie 88-88 in Fig. 86;

Fig. 89A bis 89H Darstellungen eines Herstellungsvorgangs bei der fünfundvierzigsten Ausführungsform; und

Fig. 90 und 91 Darstellungen, welche die Verteilung von Äquipotentiallinien bei der fünfundvierzigsten Ausführungsform zeigen.

Nunmehr werden unter Bezugnahme auf die Zeichnungen Ausführungsformen der vorliegenden Erfindung erläutert.

ERSTE AUSFÜHRUNGSFORM

Fig. 12 zeigt schematisch den Aufbau einer integrierten Schaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung, welche eine Steuerschaltung und eine vertikale Leistungsvorrichtung aufweist. Die integrierte Schaltung ist so aufgebaut, daß aus polykristallinem Silizium hergestellte Steuerschaltungen 41 und 43 auf einem Isolierfilm 45 auf der Oberfläche eines Halbleitersubstrats 44 vorgesehen sind, auf welcher ein vertikaler MOSFET (oder ein IGBT) 40 vorgesehen ist.

Eine detailliertere Erläuterung der integrierten Schaltung erfolgt nachstehend in der Reihenfolge der Herstellungsschritte unter Bezugnahme auf die Fig. 13 bis 18. Die Fig. 13 bis 18 zeigen ein Verfahren zur Herstellung der integrierten Schaltung gemäß dieser Ausführungsform. Wie aus Fig. 13 hervorgeht, wird ein Feldoxidfilm 45 mit einer Dicke von etwa 500 nm bis 1 µm durch Oxidation auf der Oberfläche des Substrats 44 des n-Typs ausgebildet, weiches aus einkristallinem Silizium besteht. Der Feldoxidfilm 45 kann durch ein LOCOS-Verfahren hergestellt werden, so daß nur Bereiche oxidiert werden, aus welchen die Steuerschaltungen entstehen. Der Feldoxidfilm 45 kann so ausgebildet werden, daß die gesamte Oberfläche des Substrats 44 des n-Typs oxidiert wird, und dann ein Abschnitt des Oxidfilms in dem Bereich entsprechend der Basisschicht des p-Typs des vertikalen MOSFET 40 durch Ätzung entfernt wird.

Andererseits werden Verunreinigungen des n-Typs auf der Rückseite des Substrats 44 eindiffundiert, und dann werden eine Pufferschicht 46 des n-Typs und eine n⁺-Drainschicht 47 ausgebildet. Wenn statt der n⁺-Drainschicht 47 durch Diffusion eine p⁺-Drainschicht ausgebildet wird, so entsteht statt des vertikalen MOSFET 40 ein vertikaler IGBT. Es wird darauf hingewiesen, daß die Reihenfolge der Ausbildung des Feldoxidfilms 45 auf der rechten Seite und der Pufferschicht 46 des n-Typs und der Drainschicht 47 des n⁺-Typs (oder p⁺-Typs) auf der Rückseite nicht eingeschränkt ist.

Nunmehr wird ein Vorgang zur Ausbildung von polykristallinem Silizium zur Herstellung der Steuerschaltungen 41 und 43 beschrieben. Auf der gesamten Oberfläche des Feldoxidfilms 45 des n-Substrats 44 wird eine Schicht aus amorphem Silizium ausgebildet, die eine Dicke von etwa 150 nm oder weniger aufweist, bevorzugt etwa 50 nm oder weniger.

Wenn die Steuerschaltung 42 auf jeder Seite zu einem nMOS-Aufbau von der amorphen Siliziumschicht aus ausgebildet wird, werden beispielsweise B-Ionen implantiert. Hierbei wird mit dem Abschnitt der amorphen Siliziumschicht zur Ausbildung eines pMOS in der anderen Steuerschaltung 43 einer der folgenden Vorgänge durchgeführt: (a) ein Vorgang, in welchem keine Dotierung erfolgt; (b) ein Vorgang, in welchem B-Ionen implantiert werden, und (c) ein Vorgang, in welchem P-Ionen implantiert werden.

Nachdem die Ionen in die amorphe Schicht implantiert wurden, wird die amorphe Siliziumschicht in polykristallines Silizium durch eine Wärmebehandlung umgewandelt, so daß eine Schicht aus polykristallinem Silizium entsteht. Der Wärmebehandlungsvorgang wird 2 bis 20 Stunden lang bei einer Temperatur im Bereich von 600°C bis 800°C durchgeführt. Wenn die Kristallkorngröße erhöht wird, um die Eigenschaften als Transistor zu verbessern, erfolgt zusätzlich ein Vorgang, bei welchem der Gegenstand auf einer Temperatur von 1100°C oder mehr gehalten wird. Obwohl die Reihenfolge der Ionenimplantierung und des Wärmebehandlungsvorgangs nicht festgelegt ist, lassen sich bessere Eigenschaften in einem Fall erzielen, in welchem die Wärmebehandlung nach dem Implantieren der Ionen durchgeführt wird.

Ein Abschnitt mit Ausnahme der Steuerschaltungen wird durch Atzen entfernt, so daß polykristalline Siliziumschichten 48 bis 50 selektiv ausgebildet werden, wie in Fig. 14 gezeigt ist.

Dann wird eine Photolackmaske dazu verwendet, selektiv Verunreinigungen des p-Typs von der Oberfläche aus zu implantieren, so daß ein Basisbereich des p-Typs (Graben) 51 entsteht, wie in Fig. 15 gezeigt ist.

Dann wird ein Gateoxidfilm 56 mit einer Dicke von 200 Å auf der gesamten Oberfläche ausgebildet, wie in Fig. 16 gezeigt ist. Weiterhin wird eine polykristalline Siliziumschicht mit einer Dicke von 300 nm bis 1 µm auf der Oberfläche des Substrats neben dem Gateoxidfilm 56 ausgebildet. Dadurch, daß die polykristalline Siliziumschicht mit einem Muster versehen wird, werden Gateelektroden 57 bis 59 des vertikalen MOSFET 40 und die Dünnfilmtransistoren 42 und 43 ausgebildet.

Dann werden die Gateelektroden und der Photolack als Maske verwendet, wenn Verunreinigungen des n- und p-Typs mit einer hohen Dosismenge von etwa 10¹⁵ cm^-2 implantiert werden, so daß Sourcebereiche (Emitterbereiche) und Drainbereiche (Kollektorbereiche) 60 bis 67 des vertikalen MOSFET 40 bzw. der Dünnfilmtransistoren 41 und 43 ausgebildet werden, wie aus Fig. 17 hervorgeht. Das Bezugszeichen 65 bezeichnet einen Kontaktbereich des Basisbereichs 51 des p-Typs. Der Gateoxidfilm 56, der eine Dicke von 250 Å oder weniger aufweist, erlaubt es, daß zu implantierende Ionen durch ihn hindurchgehen.

Schließlich wird ein Oxidfilm 68 auf der gesamten Oberfläche des Substrats abgelagert, und dann wird das Kontaktloch geöffnet, so daß Elektroden 69 bis 79 ausgebildet werden. Wenn eine Drainelektrode 80 auf der Rückseite hergestellt wurde, ist die Herstellung der Halbleitervorrichtung gemäß dieser Ausführungsform beendet, und dieser Zustand ist in Fig. 18 gezeigt.

Wie voranstehend erläutert können bei dieser Ausführungsform jeder der Vorgänge gemeinsam genutzt werden, die in Fig. 17 gezeigt sind und zur Ausbildung von Bereichen dienen, in welche verschiedene Verunreinigungen eindiffundiert werden (Ionenimplantierungsbereiche), die in Fig. 17 gezeigt sind, und der in Fig. 16 gezeigte Vorgang, der zur Ausbildung eines Bereichs dient, in welchem die Elektroden bei dem Vorgang zur Herstellung des vertikalen MOSFET 40 und der Dünnfilmtransistoren 41 bis 43 ausgebildet werden. Dies führt zu einer Verringerung der Herstellungskosten.

Bislang wurden der Grabenbereich des p-Typs und der Sourcebereich des n-Typs in dem Grabenbereich des p-Typs des vertikalen MOSFET durch einen Selbstausrichtungsvorgang unter Verwendung einer Gateelektrode hergestellt. Der vertikale MOSFET gemäß der vorliegenden Erfindung wird jedoch, im Unterschied zu dem konventionellen Verfahren, so hergestellt, daß die Gateelektroden ausgebildet werden, nachdem der Grabenbereich des p-Typs hergestellt wurde, so daß kein Selbstausrichtungsvorgang durchgeführt wird. Der Grund hierfür liegt darin, daß selbst dann das Auftreten von Fehlern verhindert werden kann, wenn keine Selbstausrichtung durchgeführt wird, infolge unlängst erreichter Verbesserungen in Bezug auf exakte Herstellungsverfahren.

Der konventionelle Selbstausrichtungsvorgang, bei welchem der n-Kanal, der zwischen dem Substrat 44 und dem Sourcebereich des n-Typs ausgebildet wird, in einem Abschnitt des Grabenbereichs des p-Typs liegt, in welchem die Verunreinigungsdichten einen Gradient aufweisen, weist in der Hinsicht eine Schwierigkeit auf, daß die Eigenschaften der MOSFETs auf einem Chip sehr leicht streuen können. Im Gegensatz hierzu führt der Herstellungsvorgang gemäß der vorliegenden Erfindung dazu, daß der n-Kanal des vertikalen MOSFET 40 in einem Abschnitt des Grabenbereichs 51 des p-Typs angeordnet wird, in welchem die Verunreinigungsdichten eine ebene Verteilung zeigen. Daher kann die Gleichförmigkeit der Eigenschaften der jeweiligen MOSFETs verbessert werden.

Obwohl die Dicke des Gateoxidfilms 56 des vertikalen MOSFET 40 einen Wert von 600 Å aufweisen kann, weist die Dicke vorzugsweise einen Wert von 500 Å oder weniger auf, bevorzugt 250 Å oder weniger, besonders bevorzugt 200 Å oder weniger.

Der Grund hierfür wird nachstehend geschildert. Der CMOS 42 und der CMOS 43 werden in dem Logiksystem der Vorrichtung verwendet. Das Logiksystem ist so ausgelegt, daß es Signale "1" und "0" bestimmt, und eine Logikstromversorgung aufweisen kann, die sich in einem Bereich von 4 V bis 7 V ändern kann. Andererseits weist der vertikale Leistungs-MOSFET 40 die Möglichkeit auf, daß der Einschaltzustandswiderstand vergrößert ist, infolge einer Erhöhung des Kanalwiderstands, wenn die Gatespannung auf 4 V geändert wurde, was bei einer Änderung der Logikstromversorgung in einem Fall auftreten kann, wenn die Gatespannung einen Nennwert von 5 V aufweist. Bei der integrierten Schaltung, beispielsweise der Halbleitervorrichtung gemäß der vorliegenden Erfindung, in jener Form, in welcher die vertikale Leistungsvorrichtung 40 und die Steuerschaltungen 41 und 43 integriert sind, muß man daher sicherstellen, daß der Einschaltzustand des vertikalen Leistungs-MOSFET einen kleinen Wert aufweist, selbst wenn die Gatespannung 4 V beträgt. Daher beträgt die bevorzugteste Dicke des Gateoxidfilms 56 200 Å oder weniger.

Entsprechend kann der vertikale MOSFET 40 durch eine Spannung getrieben werden, die niedriger ist als die Treiberspannung der Steuerschaltungen 41 bis 43, da der Oxidfilm auf dem einkristallinen Silizium eine Dicke aufweist, die geringer als die Dicke des polykristallinen Siliziums ist, und da der Gateoxidfilm 56 gleichzeitig auf dem einkristallinen Silizium und dem polykristallinen Silizium ausgebildet wird.

Daher kann die integrierte Schaltung gemäß der vorliegenden Erfindung sowohl die vertikale Leistungsvorrichtung als auch die Steuerschaltungen durch ein Stromversorgungssystem mit einer Spannung von 5 V betreiben.

ABÄNDERUNG DER ERSTEN AUSFÜHRUNGSFORM

Eine Abänderung der ersten Ausführungsform ist eine Abänderung des voranstehend geschilderten Herstellungsverfahrens, wobei die Reihenfolge des Wärmebehandlungsvorgangs für die polykristalline Siliziumschicht und des Ionenimplantierungsvorgangs umgekehrt ist. Daher wird die amorphe Siliziumschicht einer Wärmebehandlung unterworfen, so daß polykristallines Silizium ausgebildet wird. Dann werden B-Ionen in die polykristalline Siliziumschicht implantiert. Wenn B-Ionen implantiert werden, werden B-Ionen auch in den Grabenbereich des p-Typs implantiert.

Bei dieser Modifikation können die Bereiche des p-Typs der Steuerschaltungen 41 und 43 und die Grabenbereiche des p-Typs des vertikalen MOSFET 40 gleichzeitig ausgebildet werden. Daher läßt sich eine weitere Verringerung der Herstellungskosten erzielen, zusätzlich zu den positiven Auswirkungen, die gemäß der ersten Ausführungsform erhalten werden können.

Nachstehend werden Halbleitervorrichtungen gemäß der zweiten bis einundvierzigsten Ausführungsform der vorliegenden Erfindung beschrieben. Der vertikale MOSFET (oder der IGBT) 40 wird immer bei der Halbleitervorrichtung gemäß jeder der nachstehenden Ausführungsformen eingesetzt. Darüber hinaus sind die lateralen Vorrichtungen aus polykristallinem Silizium, die als die anhängenden Schaltungen (die Steuerschaltungen) dienen, als verschiedene Vorrichtungen ausgebildet, beispielsweise CMOS, BiTr, lateraler IGBT, lateraler MOSFET, oder eine laterale Diode.

Zur Vereinfachung der Beschreibung wird nachstehend der vertikale MOSFET (oder IGBT) 40 nicht ausdrücklich erwähnt. Nunmehr werden Ausführungsformen verschiedener Vorrichtungen beschrieben, die jeweils auf einem Isolierfilm ausgebildet werden.

ZWEITE AUSFÜHRUNGSFORM

Fig. 19 ist eine Aufsicht auf einen MOSFET gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Fig. 20 ist eine Querschnittsansicht entlang der Linie 20-20 in Fig. 19. Fig. 21 ist eine Querschnittsansicht entlang der Linie 21-21 in Fig. 19. Der MOSFET ist so aufgebaut, daß ein Oxidfilm 82 und eine einkristalline oder polykristalline Dünnfilm-Halbleiterschicht 83 nacheinander auf einem Substrat 81 ausgebildet werden. Die Dünnfilm-Halbleiterschicht 83 ist gegenüber Umgebungsbereichen durch einen Isolierfilm 84 isoliert, der als Vorrichtungsisolierbereich dient. Die Dünnfilm-Halbleiterschicht 83 wird dadurch ausgebildet, daß ein Sourcebereich 85 des n⁺-Typs, ein Basisbereich 86 des p-Typs und ein Drainbereich 87 des n-Typs ausgebildet werden.

Eine Gateelektrode 89 ist über einen Gateisolierfilm 88 auf dem Basisbereich 86 des p-Typs vorgesehen. Eine Sourceelektrode 90 wird auf dem n⁺-Sourcebereich 85 ausgebildet, wogegen eine Drainelektrode 91 auf dem Drainbereich 87 des n-Typs ausgebildet wird.

Wenn eine Spannung, die höher als ein Schwellenwert ist, an die Gateelektrode 89 in einem Zustand angelegt wird, in welchem eine positive Spannung an der Drainelektrode 91 und eine negative Spannung an der Sourceelektrode 90 liegt, so wird ein Kanal des n-Typs auf der Oberfläche des Basisbereichs 86 des p-Typs ausgebildet, so daß elektrischer Strom zwischen dem Drain und der Source fließt.

Ein Querschnitt entlang der Gateelektrode 89 und senkrecht zu jener Richtung, in welcher der Fluß des elektrischen Stroms verläuft, ist gemäß Fig. 21 so ausgebildet, daß der Basisbereich 86 des p-Typs, der Gateisolierfilm 88 und die Gateelektrode 89 wellige Querschnittsformen aufweisen, infolge der Existenz der welligen Oberfläche des Oxidfilms 82. Wie voranstehend erwähnt ist die Breite des Kanals wesentlich verbreitert, verglichen mit der in Fig. 10 dargestellten, konventionellen Anordnung, wodurch der Einschaltzustandswiderstand verringert werden kann.

Vorzugsweise ist die Wellenform nicht mit kleinen Wellen in der Größenordnung von nm versehen, sondern weist Abmessungen auf, die größer als einige 10 nm sind, um die Breite des Kanals wirksam zu vergrößern. Damit die wellige Oberfläche des Oxidfilms 82 sich auch auf der obersten Oberfläche der Dünnfilm-Halbleiterschicht 83 widerspiegelt, weist vorzugsweise die Wellenform Abmessungen auf, die größer oder gleich der Dicke der Dünnfilm-Halbleiterschicht 83 sind.

Die laterale Halbleitervorrichtung, beispielsweise der voranstehend geschilderte Dünnfilmtransistor, kann bei einer Anordnung eingesetzt werden, in welcher sie auf der Oberfläche einer vertikalen Leistungsvorrichtung über einen Feldoxidfilm ausgebildet wird, um eine Peripherieschaltung zu bilden. Der Feldoxidfilm entspricht dem (eingebetteten) Oxidfilm 82. Nachstehend wird nunmehr ein Verfahren zur Herstellung des welligen Oxidfilms in einem Fall beschrieben, in welchem Feldoxidation durchgeführt wird. Ein Streifenmuster wird zu einer LOCOS-Oxidation eines Bereichs eines Substrats verwendet, in welchem ein Dünnfilmtransistor ausgebildet werden soll, so daß man einen Oxidfilm erhält, der die in Fig. 21 gezeigte wellige Oberfläche aufweist. In diesem Fall kann ein welliger Abschnitt mit Abmessungen, die etwa die Hälfte der Dicke des Feldoxidfilms betragen, ausgebildet werden. Wenn ein Feldoxidfilm eine Dicke von 1 µm aufweist, kann ein welliger Abschnitt mit Abmessungen von etwa 500 nm hergestellt werden. Um die Breite des Kanals wirksam zu vergrößern ist vorzugsweise die Wiederholungsrate des Streifenmusters so, daß sie das Ein- bis Mehrfache der Abmessungen des welligen Abschnitts beträgt.

DRITTE AUSFÜHRUNGSFORM

Fig. 22 ist eine Aufsicht auf einen IGBT, der einen Aufbau aufweist, der gegenüber den in den Fig. 19 bis 21 gezeigten Aufbauten abgeändert ist. Fig. 23 ist eine Querschnittsansicht entlang der Linie 23-23 von Fig. 22. Eine Dünnfilm-Halbleiterschicht 92 weist einen n⁺-Sourcebereich 85 auf, einen Basisbereich 86 des p-Typs, einen Basisbereich 93 des n-Typs sowie einen Drainbereich 94 des p-Typs, welche parallel ausgebildet werden. Der IGBT ist so aufgebaut, daß der Kanalabschnitt eine wellige Querschnittsform aufweist, ähnlich wie die in Fig. 21 gezeigte Anordnung. Daher wird die Breite des Kanals wesentlich vergrößert. Dies führt dazu, daß der Kanalwiderstand verringert werden kann, und daher der Einschaltzustandswiderstand verringert werden kann, ähnlich wie bei der zweiten Ausführungsform.

Zwar sind die zweite und dritte Ausführungsform so aufgebaut, daß ein n-Kanal-MOSFET hergestellt wird, jedoch kann auch eine solche Anordnung dieser Ausführungsformen getroffen werden, daß eine p-Kanal-Vorrichtung ausgebildet wird.

VIERTE AUSFÜHRUNGSFORM

Fig. 24 zeigt schematisch den Aufbau eines IGBT gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Fig. 25 ist eine Querschnittsansicht entlang der Linie 25-25 in Fig. 24, welche den IGBT zeigt. Der IGBT gemäß dieser Ausführungsform weist ein SOI-Substrat auf, und ist so ausgebildet, daß ein eingebetteter Oxidfilm 102 und ein Basisbereich 103 des n-Typs hintereinander auf dem polykristallinen Siliziumsubstrat ausgebildet werden.

Im einzelnen weist der Basisbereich 103 des n-Typs einen derartigen Aufbau auf, daß amorphes Silizium mit einer Dicke von 0,1 µm auf dem eingebetteten Oxidfilm 102 durch das CVD-Verfahren hergestellt wird. Das erzeugte amorphe Silizium wird bei 600°C 20 Stunden lang wärmebehandelt, so daß die Kristallkörner vergrößert werden.

In dem Basisbereich 103 des n-Typs wird ein Drainbereich 104 des p-Typs selektiv von der Oberfläche des Basisbereichs 103 des n-Typs bis zum eingebetteten Oxidfilm 102 ausgebildet. Eine Drainelektrode 105 wird auf dem Drainbereich 104 des p-Typs hergestellt.

Entsprechend wird in dem Basisbereich 103 des n-Typs ein Basisbereich 106 des p-Typs (oder n⁻-Typs) selektiv von der Oberfläche des Basisbereichs 103 des n-Typs aus bis zum eingebetteten Oxidfilm 102 hergestellt. In dem Basisbereich 106 des p-Typs werden ein n⁺-Sourcebereich 107 und ein p⁺-Bereich 106A selektiv von der Oberfläche des Basisbereichs 106 des p-Typs aus bis zum eingebetteten Oxidfilm 102 erzeugt.

Eine gemeinsame Sourceelektrode 108 wird selektiv auf dem p⁺-Bereich 106A und dem n⁺-Bereich 107 ausgebildet.

Ein Gateisolierfilm 109 wird in dem Basisabschnitt des Basisbereichs 106 des p-Typs hergestellt, einem Abschnitt des n⁺-Sourcebereiches 107 und des Basisbereichs 103 des n-Typs. Eine Gateelektrode 110 wird auf dem Gateisolierfilm 109 so ausgebildet, daß sie dem Basisabschnitt des Basisbereichs 106 des p-Typs gegenüberliegt.

Nunmehr wird der Betrieb des IGBT mit dem voranstehend geschilderten Aufbau erläutert.

Wenn eine positive Spannung an die Gateelektrode 110 angelegt wird, tauchen Elektronen in dem Oberflächenbereich des Basisbereichs 106 des p-Typs direkt unterhalb des Gates proportional zur positiven Spannung auf. Daher wird die Oberfläche des Basisbereichs 106 des p-Typs zum Bereich der Elektronen invertiert. Der invertierte Bereich wird als Kanal ausgebildet, so daß der n⁺-Sourcebereich 107 und der Basisbereich 103 des n-Typs kurzgeschlossen werden.

Wenn eine positive Spannung an die Drainelektrode 105 und eine negative Spannung an die Sourceelektrode 108 angelegt wird, werden Elektronen von der Sourceelektrode 108 geliefert, um in den Basisbereich 103 des n-Typs über den n⁺-Sourcebereich 107 und den Kanal eingegeben zu werden. Dies führt dazu, daß positive Löcher von dem Drainbereich 104 des p-Typs in den Basisbereich 103 des n-Typs geschickt werden. Da die positiven Löcher zugeführt werden, findet eine Leitungsmodulation in dem Basisbereich 103 des n-Typs auf solche Weise statt, daß Elektronen und positive Löcher im wesentlichen mit derselben Dichte vorhanden sind, so daß ihre Ladungen ausgeglichen werden. Daher wird der Einschaltzustandswiderstand verringert, und ein Leitungszustand erzielt. Dies führt dazu, daß Elektronen in dem Basisbereich 103 des n-Typs zur Drainelektrode 105 über den D 99999 00070 552 001000280000000200012000285919988800040 0002019710487 00004 99880rainbereich 104 des p-Typs fließen können. Die positiven Löcher in dem Basisbereich 103 des n-Typs können in die Sourceelektrode 108 über den Basisbereich 106 des p-Typs fließen.

Da der Drainbereich 104 des p-Typs in Kontakt mit dem eingebetteten Oxidfilm 102 in dem voranstehend erwähnten Leitungszustand steht, wird die untere Oberfläche des Basisbereichs 103 des n-Typs als p-Kanal ausgebildet, wenn das Potential der Drainelektrode 105 erhöht wurde. Daher werden der Drainbereich 104 des p-Typs und der Basisbereich 106 des p-Typs kurzgeschlossen. Daher kann eine optimale Anordnung mit einer Spannungsfestigkeit von etwa 50 V erzielt werden, obwohl eine extrem hohe Spannungsfestigkeit nicht erreicht werden kann.

Wie voranstehend erwähnt werden bei der vierten Ausführungsform der Basisbereich 103 des n-Typs, der Drainbereich 104 des p-Typs, der Basisbereich 106 des p-Typs und der n⁺-Sourcebereich 107 auf derselben polykristallinen Halbleiterschicht ausgebildet. Daher kann eine kostengünstige Halbleitervorrichtung mit der polykristallinen Halbleiterschicht erzielt werden.

FÜNFTE AUSFÜHRUNGSFORM

Nachstehend wird unter Bezugnahme auf die Zeichnungen ein IGBT gemäß einer fünften Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 26 ist eine Querschnittsansicht entlang der Linie 26-26 in Fig. 24 und zeigt schematisch den Aufbau des IGBT gemäß dieser Ausführungsform. Gleiche Bauteile wie in den Fig. 24 und 25 werden mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Nachstehend werden daher die unterschiedlichen Abschnitte geschildert.

Die Vorrichtung gemäß dieser Ausführungsform ist daher eine Abänderung des Aufbaus bei der vierten Ausführungsform, um einen Kurzschluß zwischen dem Drainbereich 104 des p-Typs und dem Basisbereich 106 des p-Typs zu verhindern. Im einzelnen wird Epitaxiewachstum oder eine Ablagerung dazu verwendet, um den Drainbereich 104 des p-Typs wegzulassen, und es wird eine Drainschicht 104a des p-Typs statt des Drainbereichs 104 des p-Typs auf dem Basisbereich 103 des n-Typs erzeugt, wie aus Fig. 26 hervorgeht.

Dies führt dazu, daß das Potential der Drainelektrode 105 im leitenden Zustand erhöht ist. Selbst wenn die untere Oberfläche des Basisbereichs des n-Typs als p-Kanal ausgebildet wird, kann der Kurzschluß verhindert werden, der bei der vierten Ausführungsform auftritt, so daß die Drainschicht 104a des p-Typs und der Basisbereich 106 des p-Typs nicht kurzgeschlossen werden, da die Drainschicht 104a des p-Typs nicht in Kontakt mit dem eingebetteten Oxidfilm 102 steht.

Daher kann eine Hochspannungsvorrichtung erhalten werden, die eine Spannungsfestigkeit von 200 V aufweist.

Bei der voranstehend geschilderten fünften Ausführungsform, bei welcher die Drainschicht 104a des p-Typs auf dem Basisbereich 103 des n-Typs vorgesehen ist, kann ein Kurzschluß zwischen der Drainschicht 104a des p-Typs und dem Basisbereich 106 des p-Typs verhindert werden. Daher läßt sich die Spannungsfestigkeit der Vorrichtung verbessern.

SECHSTE AUSFÜHRUNGSFORM

Nachstehend wird unter Bezugnahme auf die Zeichnungen ein IGBT gemäß einer sechsten Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 27 ist eine Querschnittsansicht, die schematisch den Aufbau des IGBT gemäß der vorliegenden Ausführungsform zeigt, und entlang der Linie 27-27 von Fig. 24 verläuft. Die gleichen Bauteile wie in den Fig. 24 und 25 werden mit denselben Bezugszeichen bezeichnet, und werden daher hier nicht erneut beschrieben. Daher werden nachstehend im wesentlichen die unterschiedlichen Abschnitte geschildert.

Die Vorrichtung gemäß dieser Ausführungsform ist eine Abänderung des Aufbaus bei der vierten Ausführungsform, und ist so ausgebildet, daß ein Kurzschluß zwischen dem Drainbereich 104 des p-Typs und dem Basisbereich 106 des p-Typs vermieden wird. Im einzelnen wird der eingebettete Oxidfilm 102 mittels LOCOS (lokale Oxidation von Silizium) vorher nur an dem Ort dick ausgebildet, an welchem der eingebettete Oxidfilm 102 in Kontakt mit dem Drainbereich 104 des p-Typs steht.

Dies führt dazu, daß die Spannung zur Ausbildung des p-Kanals in dem eingebetteten Oxidfilm 102 an der Kontaktposition mit dem Drainbereich 104 des p-Typs erhöht wird. Daher läßt sich der p-Kanal nicht einfach ausbilden. Daher kann ein Kurzschluß zwischen dem Drainbereich 104 des p-Typs und dem Basisbereich 106 des p-Typs verhindert werden, der bei der vierten Ausführungsform auftrat.

Daher läßt sich eine Hochspannungsvorrichtung erzielen.

Wie voranstehend geschildert ist bei der sechsten Ausführungsform die Dicke des Bereichs des eingebetteten Oxidfilms 102 unterhalb des Drainbereichs 104 des p-Typs groß. Daher erreicht der p-Kanal, der in der Grenzfläche zwischen dem eingebetteten Oxidfilm 102 und dem Basisbereich 103 des n-Typs entsteht, nicht den Drainbereich 104 des p-Typs. Dies führt dazu, daß die Spannungsfestigkeit der Vorrichtung verbessert werden kann.

SIEBTE AUSFÜHRUNGSFORM

Unter Bezugnahme auf die Zeichnungen wird nachstehend ein Bipolartransistor gemäß einer siebten Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 28 zeigt schematisch in einer Aufsicht den Aufbau des Bipolartransistors gemäß dieser Ausführungsform. Fig. 29 ist eine Querschnittsansicht des Bipolartransistors gemäß der vorliegenden Ausführungsform entlang der Linie 29-29 von Fig. 28. Der Bipolartransistor bei dieser Ausführungsform weist ein SOI-Substrat aus polykristallinem Silizium auf, und ist so ausgebildet, daß ein eingebetteter Oxidfilm 112 auf einem polykristallinen Siliziumsubstrat 111 ausgebildet wird.

Auf dem eingebetteten Oxidfilm 112 wird ein Kollektorbereich 113 des n-Typs ausgebildet. Wie voranstehend erläutert wird durch Wärmebehandlung die Qualität des Kollektorbereichs 113 des n-Typs verbessert.

Dann wird ein Diffusionsvorgang unter Verwendung einer Maske durchgeführt, um selektiv einen Basisbereich 114 des p-Typs in dem Kollektorbereich 113 des n-Typs zu erzeugen. Ein ähnlicher Diffusionsvorgang unter Verwendung einer Maske wird durchgeführt, so daß ein n⁺-Emitterbereich und ein p⁺-Basisabzugsbereich 116 selektiv in dem Basisbereich 114 des p-Typs hergestellt werden. Weiterhin wird ein n⁺-Kollektorabzugsbereich 117 selektiv in dem Kollektorbereich 113 des n-Typs ausgebildet.

Auf einem Bereich, der von einem Ende des n⁻-Emitterbereichs und einem Ende des p⁺-Basisabzugsbereichs 116 zu einem Ende des n⁺-Kollektorabzugsbereichs 117 über den Basisbereich 114 des p-Typs und dem Kollektorbereich 113 des n-Typs geht, wird eine Gateelektrode 119 über einen Gateisolierfilm 118 ausgebildet.

Vorzugsweise weist der eingebettete Oxidfilm 112 eine Dicke auf, die größer als 1 µm ist, um die Spannungsfestigkeit der Hochspannungsvorrichtung zu erhöhen. Wenn eine Spannungsfestigkeit von 200 V gefordert ist, wird eine Dicke von 2 µm oder mehr gewählt.

In dem Kollektorbereich 113 des n-Typs wird amorphes Silizium auf dem eingebetteten Oxidfilm 112 abgelagert, in einer Dicke von etwa 100 nm. Dann wird mit der amorphen Siliziumschicht eine Wärmebehandlung bei 600°C 20 Stunden lang durchgeführt, und dann erfolgt eine Wärmebehandlung bei hohen Temperaturen, die nicht niedriger als 1000°C sind, um die Qualität der Schicht weiter zu verbessern. Die Dicke der amorphen Schicht, die zuerst abgelagert wird, ist so festgelegt, daß die Dicke der polykristallinen Siliziumschicht, die schließlich durch den MOSFET-Gateisolierfilm 118 gebildet wird, 100 nm oder weniger beträgt, vorzugsweise 50 nm oder weniger.

Da die Dicke der polykristallinen Siliziumschicht so gewählt ist, daß sie 500 nm oder weniger beträgt, und da diese Schicht wie voranstehend geschildert bei 1000°C wärmebehandelt wird, kann die Korngröße des polykristallinen Siliziums vergrößert werden, so daß die Kristallinität verbessert wird. Daher wird das bekannte Doppeldiffusionsverfahren dazu verwendet, einen Bipolartransistor herzustellen, der hervorragende Eigenschaften aufweist.

ACHTE AUSFÜHRUNGSFORM

Ein IGBT gemäß einer achten Ausführungsform der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die Zeichnungen beschrieben. Fig. 30 ist eine Querschnittsansicht, die schematisch den Aufbau des IGBT gemäß dieser Ausführungsform zeigt. Gleiche Bauelemente wie in den Fig. 24 und 25 sind mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Nachstehend werden die unterschiedlichen Abschnitte geschildert.

Die Vorrichtung gemäß dieser Ausführungsform weist einen Aufbau auf, der eine Modifikation des Aufbaus gemäß der vierten Ausführungsform darstellt, und ist so ausgebildet, daß die Spannungsfestigkeit erhöht ist. Im einzelnen weist die Vorrichtung, wie in Fig. 30 gezeigt ist, einen n⁻-Basisbereich 120 auf, der auf dem eingebetteten Oxidfilm 102 vorgesehen ist. Der Basisbereich 103 des n-Typs und der n⁺-Sourcebereich 107 auf den beiden Seiten des n⁻-Basisbereichs 120 werden durch Implantieren von Phosphorionen hergestellt.

Die Menge an Phosphorionen beträgt 1 × 10¹¹/cm² bis 1 × 10¹³/cm². Da das Aktivierungsverhältnis für Ionen, die in das polykristalline Silizium implantiert werden, begrenzt ist, ist die optimale Dosismenge größer gewählt als jene, die für kristallines Silizium erforderlich ist.

Wenn wie voranstehend geschildert ein IGBT durch Implantieren von Phosphorionen hergestellt wird, kann ein Hochspannungs-IGBT erzielt werden.

NEUNTE AUSFÜHRUNGSFORM

Unter Bezugnahme auf die Zeichnungen wird nachstehend eine Halbleitervorrichtung gemäß einer neunten Ausführungsform der vorliegenden Erfindung geschildert. Fig. 31 zeigt als Perspektivansicht schematisch den Aufbau der Halbleitervorrichtung gemäß dieser Ausführungsform. Die gleichen Bauteile wie in Fig. 25 sind mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Nachstehend werden die unterschiedlichen Abschnitte geschildert.

Die Vorrichtung gemäß dieser Ausführungsform weist einen Aufbau auf, der eine Modifikation des Aufbaus gemäß der vierten Ausführungsform darstellt, wobei eine Gateelektrode in dem unteren Abschnitt einer polykristallinen Siliziumschicht ausgebildet wird. Im einzelnen wird, wie in Fig. 31 gezeigt ist, bei der Vorrichtung eine Gateelektrode 121 selektiv auf dem eingebettete Oxidfilm 102 ausgebildet, und wird ein Gateisolierfilm 102 auf der Gateelektrode 121 statt des Gateisolierfilms 109 und der Gateelektrode 110 ausgebildet, die auf der in Fig. 25 gezeigten polykristallinen Siliziumschicht vorgesehen sind. Es wird darauf hingewiesen, daß eine Gateabzugselektrode, welche an die Gateelektrode 121 angeschlossen werden soll, in der Figur nicht dargestellt ist.

Die Gateelektrode 121 ist so aufgebaut, daß ein Polysiliziumgate mit einer Dicke von 0,5 µm selektiv auf dem eingebetteten Oxidfilm 102 ausgebildet wird, und die Enden des Polysiliziumgates mittels PEP (Photoätzvorgang) abgeschrägt werden.

Der Gateisolierfilm 122 ist so ausgebildet, daß er eine Dicke von 50 nm aufweist, da die Gateelektrode 121 von ihrer Oberfläche aus oxidiert wird.

Die polykristallinen Siliziumschichten (103, 104, 107 und 123) werden so ausgebildet, daß eine amorphe Siliziumschicht mit einer Dicke von 0,1 µm auf dem eingebetteten Oxidfilm 102 und dem Gateisolierfilm 122 durch das CVD-Verfahren hergestellt wird. Diese amorphe Schicht erfährt eine Wärmebehandlung über 20 Stunden bei 600°C, so daß die Korngröße vergrößert wird, und dann wird ein n⁻-Basisbereich 123 ausgebildet. Unter Einsatz eines Ionenimplantierungsverfahrens werden der n⁺-Sourcebereich 107, der Basisbereich 103 des n-Typs und der Drainbereich 104 des p-Typs selektiv in dem n⁻-Basisbereich 123 hergestellt.

Da infolge der voranstehend geschilderten Anordnung die polykristalline Siliziumschicht nicht direkt oxidiert wird, wird in der kristallinen Grenzfläche kein dünner Oxidfilm ausgebildet, so daß die Mobilität erhöht ist. Durch Ausbildung der Gateelektrode, die einen unteren Abschnitt darstellt, mit demselben polykristallinen Silizium, welches auch für die Gateelektrode für die vertikale Vorrichtung verwendet wird, wird die amorphe Siliziumschicht abgelagert, nachdem die Gateelektrode hergestellt wurde. Daher kann der IGBT ohne eine Hochtemperatur-Wärmebehandlung hergestellt werden.

Daher kann der Effekt verhindert werden, daß Verunreinigungen mit hoher Geschwindigkeit in die kristalline Grenzfläche eindiffundieren, infolge der Hochtemperatur-Wärmebehandlung, die nach dem Eindotieren von Verunreinigungen in das polykristalline Silizium durchgeführt wird. Daher läßt sich die Qualität verbessern.

ZEHNTE AUSFÜHRUNGSFORM

Nunmehr wird eine Halbleitervorrichtung gemäß einer zehnten Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 32 ist eine Querschnittsansicht, welche schematisch den Aufbau der Halbleitervorrichtung gemäß dieser Ausführungsform zeigt. Die gleichen Bauteile wie in den Fig. 24 und 25 werden mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Nachstehend werden die unterschiedlichen Abschnitte geschildert.

Die Vorrichtung gemäß der vorliegenden Ausführungsform ist eine Schaltung, die durch Integration eines BiCMOS (bipolarer komplementärer Metalloxidhalbleiter) hergestellt wird, der aus einem Bipolartransistor, einem CMOS und dem voranstehend geschilderten IGBT besteht. Genauer gesagt werden, wie in Fig. 32 gezeigt, der BiCMOS und der IGBT parallel auf dem eingebetteten Oxidfilm 102 über Geräteisolierfilme 124a, 124b und 124c ausgebildet.

Der Bipolartransistor weist einen n⁻-Kollektorbereich 125a und einen Kollektorbereich 125b des n-Typs auf, die selektiv auf dem eingebetteten Oxidfilm 102 ausgebildet werden, einen Basisbereich 131 des p-Typs, der auf dem n⁻-Kollektorbereich 125a hergestellt wird, sowie einen Drainbereich 133 des n-Typs, der auf dem Basisbereich 131 des p-Typs hergestellt wird.

Der CMOS weist einen nMOS (n-Kanal-MOS) auf, der aus einem Sourcebereich 128Sn des n-Typs, einem Kanalbereich 129p des p-Typs und einem Drainbereich 128Dn des n-Typs besteht, die selektiv auf dem eingebetteten Oxidfilm 102 ausgebildet werden; einen pMOS (p-Kanal-MOS), der aus einem Sourcebereich 128Sp des p-Typs, einem Kanalbereich 129n des n-Typs und einem Drainbereich 128Dp des p-Typs besteht; sowie einen Geräteisolierfilm 124c zum gegenseitigen Isolieren des nMOS und des pMOS.

Eine integrierte Schaltung, welche den BiCMOS und den IGBT enthält, wird nachstehend in der Reihenfolge der Herstellungsvorgänge beschrieben.

Zuerst wird ein eingebetteter Oxidfilm 102 mit einer Dicke von etwa 1 µm durch Oxidation der Oberfläche des Siliziumsubstrats 1 hergestellt.

Dann wird eine amorphe Halbleiterschicht mit einer Dicke von etwa 100 nm bis 1000 nm auf dem eingebetteten Oxidfilm 102 ausgebildet.

Daraufhin wird die amorphe Halbleiterschicht bei 600°C 24 Stunden lang in einer Sauerstoffatmosphäre wärmebehandelt, um zu kristallisieren (in die polykristalline Form umgewandelt zu werden), so daß eine erste polykristalline Halbleiterschicht ausgebildet wird, die als der n⁺-Sourcebereich 107, der Basisbereich 106 des p-Typs, der Basisbereich 103 des n-Typs, der Drainbereich 104 des p-Typs, der n⁻-Kollektorbereich 125a, der Kollektorbereich 125b des n-Typs, der Sourcebereich 128Sn des n-Typs, der Kanalbereich 129p des p-Typs, der Drainbereich 128Dn des n-Typs, der Sourcebereich 128Sp des p-Typs, der Kanalbereich 129n des n-Typs und der Drainbereich 128Dp des p-Typs dient.

Dann wird die erste polykristalline Halbleiterschicht teilweise oxidiert, so daß die Geräteisolierfilme 124a, 124b und 124c ausgebildet werden. Der Geräteisolierfilm 124a trennt die erste polykristalline Halbleiterschicht in den IGBT-Bereich, den Kollektorbereich 125 des Bereichs des bipolaren Transistors und den Bereich des CMOS-Transistors auf. Der Geräteisolierfilm 124b trennt den Kollektorbereich 125 und den CMOS-Transistorbereich voneinander. Der Geräteisolierfilm 124c teilt den CMOS-Transistorbereich in den nMOS-Transistorbereich und den pMOS-Transistorbereich auf.

Dann werden Phosphorionen in die erste polykristalline Halbleiterschicht mit geringer Dosis implantiert, so daß eine polykristalline Halbleiterschicht des n⁻-Typs ausgebildet wird, die als der n⁻-Kollektorbereich 125a dient. Weiterhin werden Ionen zur Einstellung des Schwellenwertes in die erste polykristalline Halbleiterschicht implantiert, so daß der Basisbereich 106 des p-Typs, der Basisbereich 103 des n-Typs, der Kanalbereich 129p des p-Typs und der Kanalbereich 129n des n-Typs ausgebildet werden.

Dann wird der CMOS-Transistor hergestellt. Zuerst wird der Gateoxidfilm 126, der eine Dicke von etwa 20 nm aufweist, durch Wärmeoxidation der Oberfläche der ersten polykristallinen Halbleiterschicht hergestellt. Dann wird eine zweite polykristalline Halbleiterschicht auf dem Gateisolierfilm des IGBT und dem Gateoxidfilm 126 des CMOS ausgebildet. Dann wird die zweite polykristalline Halbleiterschicht durch reaktive Ionenätzung (RIE) bearbeitet, so daß die Gateelektrode 110 des IGBT und die Gateelektrode 127 des CMOS ausgebildet werden. Infolge der RIE wird der Gateoxidfilm 126 entfernt, mit Ausnahme des Bereichs der Gateelektroden 110 und 127.

Dann werden Phosphorionen selektiv in die erste polykristalline Halbleiterschicht implantiert, so daß der n⁺-Sourcebereich 107, der Sourcebereich 128Sn des n-Typs und der Drainbereich 128Dn des n-Typs hergestellt werden. Dann werden Borionen selektiv in die erste polykristalline Halbleiterschicht implantiert, so daß der Drainbereich 104 des p-Typs, der Sourcebereich 128Sp des p-Typs und der Drainbereich 128Dp des p-Typs hergestellt werden. Hierbei verursacht die Implantierung von Phosphorionen auch die Ausbildung des Kollektorbereichs 125b des n-Typs. Dann wird eine Wärmebehandlung bei etwa 800°C durchgeführt, so daß die Verunreinigungen aktiviert werden.

Dann wird die Siliziumoxidschicht 130 auf der gesamten Oberfläche durch das CVD-Verfahren hergestellt, und darauf wird ein Öffnungsabschnitt in der Siliziumoxidschicht 130 hergestellt. Der Öffnungsabschnitt wird dazu verwendet, die polykristalline Silizium-Germaniumschicht des p-Typs, die als der Basisbereich 131 des p-Typs dient, der in dem nächsten Vorgang ausgebildet wird, und die polykristalline Halbleiterschicht des n⁻-Typs, die als der n⁻-Kollektorbereich 125a dient, in Kontakt miteinander zu bringen.

Dann wird ein natürlicher Oxidfilm, der sich beispielsweise auf der Oberfläche des n⁻-Kollektorbereichs 125a auf der Bodenoberfläche des Öffnungsabschnitts gebildet hat, durch Flußsäure entfernt, und dann wird ein Waschvorgang mit sehr reinem Wasser durchgeführt, so daß die Oberflächen des n⁻-Kollektorbereichs 125a und dergleichen durch Wasserstoff abgesättigt werden. Dann wird durch das CVD-Verfahren in einer Vakuumatmosphäre eine polykristalline Silizium-Germaniumschicht des p-Typs mit einer Dicke von etwa 20 nm bis 30 nm ausgebildet, bei welcher die Oberfläche mit Bor dotiert wurde. Vorzugsweise wird eine dichte polykristalline Silizium-Germaniumschicht des p-Typs bei einer niedrigen Temperatur von 800°C oder weniger hergestellt, vorzugsweise bei 500°C bis 600°C oder darunter. Der Grund hierfür liegt darin, die Diffusion von Bor zu verhindern, um wirksam das Eindiffundieren von Bor in den n⁻-Kollektorbereich 125a zu verhindern.

Dann wird die polykristalline Silizium-Germaniumschicht des p-Typs mit einem Muster versehen, so daß eine polykristalline Silizium-Germaniumschicht des p-Typs ausgebildet wird, die als der Basisbereich 131 des p-Typs dient.

Da die Oberfläche des n⁻-Kollektorbereichs 125a durch Wasserstoff abgesättigt wird, weist die pn-Übergangsgrenzfläche zwischen dem n⁻-Kollektorbereich 125a und dem Basisbereich 131 des p-Typs zufriedenstellende Eigenschaften auf.

Nachdem der Siliziumoxidfilm 132 hergestellt wurde, wird in dem Siliziumoxidfilm 132 ein Öffnungsabschnitt ausgebildet. Der Öffnungsabschnitt wird dazu hergestellt, um die polykristalline Siliziumschicht des n-Typs, die als der Drainbereich 133 des n-Typs dienen soll, der später ausgebildet wird, und den Basisbereich 131 des p-Typs in Kontakt miteinander zu bringen.

Dann wird ein natürlicher Oxidfilm, der sich auf der Oberfläche des Basisbereichs 131 des p-Typs usw. im Bodenabschnitt des voranstehend erwähnten Öffnungsabschnitts ausgebildet hat, durch Flußsäure entfernt, und dann erfolgt ein Waschvorgang mit äußerst reinem Wasser, so daß die Oberfläche der polykristallinen Siliziumschicht des p-Typs, die als der Basisbereich 131 des p-Typs usw. dient, durch Wasserstoff abgesättigt wird.

Dann wird eine polykristalline Siliziumschicht des n-Typs mit einer Dicke von etwa 500 nm, die mit Phosphor dotiert ist, auf der gesamten Oberfläche ausgebildet, und daraufhin wird die polykristalline Siliziumschicht des n-Typs mit einem Muster versehen, so daß die polykristalline Siliziumschicht des n-Typs ausgebildet wird, die als der Drainbereich 133 des n-Typs dient.

Da die Oberfläche des Basisbereichs 131 des p-Typs durch Wasserstoff abgesättigt ist, weist die pn-Übergangsgrenzfläche zwischen dem Basisbereich 131 des p-Typs und dem Drainbereich 133 des n-Typs zufriedenstellende Eigenschaften auf.

Dann wird ein Zwischenschichtisolierfilm 134 auf der gesamten Oberfläche hergestellt, und daraufhin werden Kontaktlöcher entsprechend den Transistorbereichen in dem Zwischenschichtisolierfilm 134 ausgebildet.

Schließlich wird ein leitender Film, beispielsweise ein Al-Film, auf der gesamten Oberfläche abgelagert, und dann wird der leitende Film mit einem Muster versehen, so daß die Sourceelektrode 108, die Drainelektrode 105, die Basiselektrode 135, die Drainelektrode 136, die Kollektorelektrode 137, die Sourceelektrode 138S, die Drainelektrode 138D, eine Gateverbindungselektrode (nicht gezeigt), die Sourceelektrode 139S, die Drainelektrode 139D und eine Gateverbindungselektrode (nicht gezeigt) ausgebildet werden. Hiermit ist der grundlegende Aufbau des IGBT und des BiCMOS-Transistors ausgebildet.

Da die integrierte Schaltung, welche den IGBT und den BiCMOS-Transistor aufweist, einen solchen Aufbau aufweist, daß der IGBT-Bereich, der Bereich des Bipolartransistors, und der CMOS-Transistorbereich durch die polykristallinen Halbleiterschichten gebildet werden, lassen sich die Herstellungskosten verringern.

Da die vorliegende Ausführungsform so aufgebaut ist, daß der natürliche Oxidfilm entfernt wurde, und dann die Oberfläche der polykristallinen Halbleiterschicht, die als der Transistorbereich zur Ausbildung des pn-Übergangs dient, mit Wasserstoff abgesättigt wird, kann ein zufriedenstellender pn-Übergang erzielt werden. Die pn-Übergangsgrenzfläche zwischen dem n⁻-Kollektorbereich 125a und dem Basisbereich 131 des p-Typs, die pn-Übergangsgrenzfläche zwischen dem Basisbereich 131 des p-Typs und dem Drainbereich 133 des n-Typs weisen daher zufriedenstellende Eigenschaften auf. Elektrische Rekombinationsströme, die in der pn-Übergangsgrenzfläche erzeugt werden, können daher eingeschränkt werden, so daß das Stromverstärkungsverhältnis Hfe weiter erhöht ist.

Zwar wird polykristallines Silizium eingesetzt, welches relativ schnell diffundiert, jedoch wird die dichte polykristalline Silizium-Germaniumschicht des p-Typs bei einer niedrigen Temperatur von 800°C oder darunter ausgebildet, so daß ein zufriedenstellender Bipolartransistor hergestellt wird.

Da die vorliegende Ausführungsform so aufgebaut ist, daß der Bipolartransistor, der einen Niedrigtemperaturprozeß erfordert, hergestellt wird, nachdem die Verfahrensschritte für den CMOS-Transistor durchgeführt wurden, der einen Hochtemperaturschritt erfordert, können der CMOS-Transistor und der Bipolartransistor auf demselben Substrat ausgebildet werden, unter Beibehaltung der Verläßlichkeit.

Da der BiCMOS-Transistor verwendet wird, der einen vertikalen Hochleistungs-Bipolartransistor aufweist, kann eine exakte Analogschaltung erzielt werden.

ELFTE AUSFÜHRUNGSFORM

Nunmehr wird eine Halbleitervorrichtung gemäß einer elften Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 33 zeigt als Querschnitt, schematisch die Halbleitervorrichtung gemäß dieser Ausführungsform. Gleiche Bauteile wie jene, die in den Fig. 26 und 32 gezeigt sind, sind mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung; nachstehend werden im wesentlichen unterschiedliche Abschnitte beschrieben.

Die Halbleitervorrichtung gemäß dieser Ausführungsform ist so aufgebaut, daß sie eine Abänderung der zehnten Ausführungsform darstellt. Bei der vorliegenden Ausführungsform ist die integrierte Schaltung, welche den IGBT und den BiCMOS aufweist, so aufgebaut, daß die Drainschicht 104a des p-Typs des IGBT, wie in Fig. 26 gezeigt, auf dem Basisbereich 103 des n-Typs ausgebildet ist.

Selbst bei der voranstehend geschilderten Anordnung können ähnliche Auswirkungen wie bei der zehnten Ausführungsform erzielt werden. Darüber hinaus kann die Spannungsfestigkeit des IGBT erhöht werden, ähnlich wie bei der fünften Ausführungsform.

ZWÖLFTE AUSFÜHRUNGSFORM

Unter Bezugnahme auf die Zeichnungen wird nunmehr eine Halbleitervorrichtung gemäß einer zwölften Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 34 zeigt als Querschnittsansicht schematisch den Aufbau der Halbleitervorrichtung gemäß dieser Ausführungsform. Gleiche Bauteile wie in den Fig. 27 und 32 sind mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Daher werden nachstehend im wesentlichen nur unterschiedliche Abschnitte beschrieben.

Die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist so aufgebaut, daß sie eine Abänderung des Aufbaus gemäß der zehnten Ausführungsform darstellt. Bei der vorliegenden Ausführungsform ist die voranstehend geschilderte integrierte Schaltung, welche den IGBT und den BiCMOS aufweist, so aufgebaut, daß der IGBT so hergestellt wird, daß das LOCOS-Verfahren gemäß Fig. 27 dazu eingesetzt wird, den eingebetteten Oxidfilm 102 unterhalb des Drainbereichs 104 des p-Typs mit großer Dicke auszubilden.

Selbst wenn die voranstehend geschilderte Anordnung gewählt wird, lassen sich ähnliche Auswirkungen wie bei der zehnten Ausführungsform erzielen. Darüber hinaus kann die Spannungsfestigkeit des IGBT verbessert werden, ähnlich wie bei der sechsten Ausführungsform.

DREIZEHNTE AUSFÜHRUNGSFORM

Unter Bezugnahme auf die Zeichnungen wird nunmehr eine Halbleitervorrichtung gemäß einer dreizehnten Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 35 zeigt als Querschnittsansicht schematisch den Aufbau der Halbleitervorrichtung gemäß dieser Ausführungsform. Gleiche Bauteile wie in den Fig. 31 und 32 sind mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Daher werden nachstehend hauptsächlich unterschiedliche Abschnitte beschrieben.

Die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform weist einen Aufbau auf, der eine Abänderung des Aufbaus gemäß der zehnten Ausführungsform darstellt. Bei der vorliegenden Ausführungsform ist die voranstehend erwähnte integrierte Schaltung, welche den IGBT und den BiCMOS aufweist, so ausgebildet, daß der IGBT so hergestellt wird, daß die Gateelektrode 121 auf dem eingebetteten Oxidfilm 102 hergestellt wird, wie in Fig. 31 gezeigt ist.

Selbst wenn die voranstehend geschilderte Anordnung eingesetzt wird, lassen sich ähnliche Auswirkungen erzielen wie bei der zehnten Ausführungsform.

VIERZEHNTE AUSFÜHRUNGSFORM

Nunmehr wird unter Bezugnahme auf die Zeichnungen eine Halbleitervorrichtung gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 36 zeigt als Querschnittsansicht schematisch den Aufbau der Halbleitervorrichtung gemäß dieser Ausführungsform. Gleiche Bauteile wie in Fig. 32 sind mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Daher werden nachstehend hauptsächlich unterschiedliche Abschnitte beschrieben.

Die Halbleitervorrichtung gemäß dieser Ausführungsform weist einen Aufbau auf, der eine Abänderung des Aufbaus gemäß der zehnten Ausführungsform darstellt. Im einzelnen ist eine anhängende Schaltung, welche durch Integration des IGBT und des BiCMOS gebildet wird, über einen Isolierbereich auf einem Substrat vorgesehen, auf welchem eine Leistungsvorrichtung ausgebildet ist, wie in Fig. 36 gezeigt ist.

Der Aufbau der Halbleitervorrichtung gemäß dieser Ausführungsform wird nachstehend im einzelnen in der Reihenfolge der Herstellungsschritte beschrieben.

Zuerst wird, wie in Fig. 36 gezeigt, ein Diffusionsbereich 177a des p-Typs auf der Oberfläche des Substrats ausgebildet, auf welcher eine anhängende Schaltung 172 ausgebildet werden soll, die als Steuerschaltung oder dergleichen dient. Der Diffusionsbereich 177a des p-Typs kann in demselben Bereich ausgebildet werden, in welchem ein Schutzring 178 des p-Typs in der Leistungsvorrichtung angeordnet wird, der zur Aufrechterhaltung der Spannungsfestigkeit dient. Der Diffusionsbereich 177a des p-Typs wird in dem Schutzring 178 des p-Typs oder neben diesem ausgebildet.

Dann wird ein Gateoxidfilm 179 für die Leistungsvorrichtung 171 hergestellt, und daraufhin wird ein dicker Oxidfilm 176 (2) in einem Abschnitt ausgebildet, in welchem die anhängende Schaltung 172 ausgebildet werden soll. Weiterhin wird amorphes Silizium auf der gesamten Oberfläche in einer Dicke von etwa 600 nm abgelagert, und dann bei 600°C 24 Stunden lang in einer Sauerstoffatmosphäre einer Wärmebehandlung unterzogen, so daß der Bereich aus amorphem Silizium polykristallin ausgebildet wird. Die polykristalline Siliziumschicht wird als Gateelektrode 180 der Leistungsvorrichtung 171 und des IGBT verwendet.

Das voranstehend erwähnte Polysilizium wird durch das PEP-Verfahren von dem Abschnitt entfernt, in welchem die p-Basis der Leistungsvorrichtung 171 ausgebildet wird. Das restliche Polysilizium wird dann als Maske verwendet, wenn Borionen implantiert werden. Dann erfolgt ein Erwärmungsvorgang, damit das Bor eindiffundieren kann, so daß eine p-Basis (ein Graben) 177b gebildet wird.

Ein n⁺- (oder p⁺-)Bereich 173 wird auf der Rückseite des Siliziumsubstrats 175 über einen n-Pufferbereich 174 so ausgebildet, daß hieraus der Drain eines vertikalen MOSFET (eines IGBT im Falle von p⁺) wird, der als die Leistungsvorrichtung dient.

Dann wird eine BiCMOS-Schaltung, welche die anhängende Schaltung 172 bildet, durch dieselben Vorgänge wie bei der zehnten Ausführungsform ausgebildet (vgl. Fig. 32). Eine polykristalline Siliziumschicht zur Ausbildung des Kollektorbereiches 125 für den CMOS und den Bipolartransistor ist so ausgebildet, daß ihre Dicke kleiner als 100 nm ist.

Daher kann eine intelligente Leistungsvorrichtung erzielt werden, die durch Integration einer anhängenden Schaltung, die aus dem IGBT und dem BiCMOS besteht, und des vertikalen MOSFET gebildet wird.

Da die voranstehend geschilderte Anordnung so ausgebildet ist, daß die Dicke der polykristallinen Siliziumschicht, in welcher der IGBT ausgebildet wird, etwa 600 nm beträgt, und die Dicke der polykristallinen Halbleiterschicht, in welcher der CMOS-Transistor ausgebildet wird, 100 nm oder weniger beträgt, weisen sowohl der CMOS-Transistor als auch der IGBT zufriedenstellende Vorrichtungseigenschaften auf.

Es wird darauf hingewiesen, daß Fig. 36 eine schematische Darstellung ist, und daher nicht die exakten Größenverhältnisse der Halbleitervorrichtung wiedergegeben werden.

ANDERE AUSFÜHRUNGSFORM

Zwar wurde voranstehend ein Hetero-Übergangs-Bipolartransistor beschrieben, jedoch ermöglicht die Verwendung eines polykristallinen Siliziumbereichs, der Verunreinigungen mit niedriger Dichte aufweist, als Basisbereich den Einsatz der vorliegenden Erfindung bei einem üblichen Bipolartransistor.

Zwar ist die vierzehnte Ausführungsform so aufgebaut, daß die in Fig. 32 dargestellte Schaltung auf der Leistungsvorrichtung vorgesehen ist, jedoch kann auch eine andere Anordnung eingesetzt werden, bei welcher irgendeine der In den Fig. 33 bis 35 dargestellten Schaltungen auf der Leistungsvorrichtung vorgesehen ist, um entsprechende Auswirkungen zu erzielen.

FÜNFZEHNTE AUSFÜHRUNGSFORM

Fig. 37 ist eine Querschnittsansicht eines MOSFET gemäß einer fünfzehnten Ausführungsform der vorliegenden Erfindung. Der MOSFET gemäß dieser Ausführungsform weist eine Schicht 81 mit niedrigem Widerstand des n-Typs auf, die selektiv auf der Oberfläche des Siliziumsubstrats 11 ausgebildet wird, welches einen hohen Widerstand hat. Der Feldoxidfilm 12 wird selektiv auf der Schicht 181 mit schwachem Widerstand des n-Typs ausgebildet.

Weiterhin sind der Sourcebereich 14 des p-Typs und die Schicht 12 mit geringem Widerstand des n-Typs miteinander über einen Verdrahtungsabschnitt 182 verbunden, so daß sie auf demselben Potential liegen. Daher weist der p-Offsetbereich 16 ein niedriges Potential auf, und das Siliziumsubstrat 11 ein hohes Potential. Daher wird der p-Offsetbereich 16 durch den Oxidfilm 3 verarmt, wenn das Gate ausgeschaltet wird. Dies führt dazu, daß Verunreinigungen in einer Menge von etwa 2 × 10¹² cm^-2 in den p-Offsetbereich 16 eindotiert sind, wodurch eine erhebliche Spannungsfestigkeit erzielt werden kann. Durch geeignete Festlegung der Länge des p-Offsetbereich 16 kann ein geforderter Spannungsfestigkeitspegel erzielt werden.

SECHZEHNTE AUSFÜHRUNGSFORM

Fig. 38 zeigt als Querschnittsansicht einen MOSFET gemäß einer sechzehnten Ausführungsform der vorliegenden Erfindung. Der MOSFET gemäß dieser Ausführungsform unterscheidet sich von jenem gemäß Fig. 37 in der Hinsicht, daß eine Schicht 181 mit geringem Widerstand des n-Typs und eine Stromversorgungsquelle 183 für den MOSFET miteinander über einen Verdrahtungsabschnitt 182 verbunden sind, so daß sie dasselbe Potential aufweisen. Dies führt dazu, daß der p-Offsetbereich 16 ein niedriges Potential aufweist, und das Siliziumsubstrat 11 ein hohes Potential. Daher läßt sich ein ähnlicher Effekt wie bei der fünfzehnten Ausführungsform erzielen, wenn das Gate ausgeschaltet wird.

SIEBZEHNTE AUSFÜHRUNGSFORM

Fig. 39 zeigt als Querschnittsansicht einen MOSFET gemäß einer siebzehnten Ausführungsform der vorliegenden Erfindung. Der MOSFET gemäß dieser Ausführungsform unterscheidet sich von der in Fig. 37 dargestellten Anordnung in der Hinsicht, daß die Schicht 181 mit geringem Widerstand des n-Typs und die Gateelektrode 19 miteinander über einen Verdrahtungsabschnitt 182 verbunden sind, so daß sie dasselbe Potential aufweisen. Dies führt dazu, daß der p-Offsetbereich 16 ein niedriges Potential und das Siliziumsubstrat 11 ein hohes Potential aufweisen. Daher können ähnliche Effekte wie bei der fünfzehnten Ausführungsform erzielt werden. Weiterhin dient die Schicht 181 mit geringem Widerstand des n-Typs als Rückwärtsgate, wenn das Gate eingeschaltet wird, so daß der Basisbereich 18 des n-Typs mit der Gatespannung auch von dem Siliziumsubstrat 11 aus versorgt wird. Daher wird ein Kanal in dem Bodenabschnitt des Basisbereiches 18 des n-Typs erzeugt, so daß der Einschaltzustandswiderstand verringert ist.

ACHTZEHNTE AUSFÜHRUNGSFORM

Fig. 40 zeigt als Querschnittsansicht einen MOSFET gemäß einer achtzehnten Ausführungsform der vorliegenden Erfindung. Der MOSFET gemäß dieser Ausführungsform unterscheidet sich von dem in Fig. 7 dargestellten MOSFET in der Hinsicht, daß die Schicht 181 mit niedrigem Widerstand des n-Typs selektiv auf der Oberfläche des Siliziumsubstrats 11 ausgebildet wird, welches vom p-Typ ist und einen hohen Widerstand hat. Der Feldoxidfilm 12 wird selektiv auf der Schicht 181 mit geringem Widerstand des n-Typs ausgebildet.

Die Gateelektrode 26 und die Schicht 181 mit geringem Widerstand des n-Typs sind miteinander über einen Verdrahtungsabschnitt 184 so verbunden, daß sie dasselbe Potential aufweisen. Daher dient die Schicht 181 mit geringem Widerstand des n-Typs als Rückwärtsgate, wenn das Gate eingeschaltet wird, so daß die Gatespannung an den Basisbereich 22 des p-Typs auch von dem Siliziumsubstrat 11 aus angelegt wird. Daher wird ein Kanal auch im Bodenabschnitt des Basisbereichs 22 des p-Typs erzeugt, so daß der Einschaltzustandswiderstand verringert wird.

NEUNZEHNTE AUSFÜHRUNGSFORM

Fig. 41 zeigt als Querschnittsansicht den Aufbau eines Hochspannungs-MOSFET gemäß einer neunzehnten Ausführungsform der vorliegenden Erfindung. Gleiche Bauteile wie in Fig. 1 sind mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Nachstehend werden hauptsächlich die unterschiedlichen Abschnitte beschrieben.

Der Hochspannungs-MOSFET gemäß der vorliegenden Ausführungsform ist so aufgebaut, daß die Mobilität verbessert ist, und die Einschaltzustandsspannung (der Einschaltzustandswiderstand) verringert ist. Hierbei ist, wie aus Fig. 41 hervorgeht, eine SiC-Schicht 191 mit hohem Widerstand vorgesehen, die auf dem Oxidfilm 2 angeordnet und so ausgebildet ist, daß ein Hetero-Übergang in der Grenzfläche mit dem Driftbereich 3 des n-Typs ausgebildet wird, um so eine Ladungsträgerspeicherschicht 190 auszubilden. Die Dicke jedes der Bereiche 3, 4, 6 und 7 beträgt 150 nm oder weniger.

Nachstehend wird der Betrieb des Hochspannungs-MOSFET mit dem voranstehend geschilderten Aufbau erläutert.

Da die SiC-Schicht auf dem Driftbereich 3 vorgesehen ist, der aus Polysilizium besteht, führt der Unterschied der Bandlückenenergie zwischen dem Driftbereich 3 und der SiC-Schicht dazu, daß die Grenzfläche einen Bandaufbau aufweist, wie er in Fig. 42 gezeigt ist. Das Potential eines Bodenabschnitts des Leitungsbands ist in den Polysiliziumabschnitt in der Grenzfläche abgesenkt, so daß die Speicherschicht 190, in welcher sich Elektronen ansammeln, ausgebildet wird. Die Speicherschicht 190 dient als Kanal (zweidimensionales Elektronengas), durch welches sich die Elektronen frei entlang der Grenzfläche bewegen können.

Dies führt dazu, daß selbst dann, wenn keine Spannung zwischen Source und Drain angelegt ist, der Kanal sich in der Speicherschicht 190 ausbildet. Wenn das Gate eingeschaltet wird, und eine Spannung zwischen Source und Drain angelegt wird, können Ladungsträger mit hoher Geschwindigkeit durch die Speicherschicht 190 hindurchgehen. Auf diese Weise kann die Mobilität in dem Driftbereich verbessert werden, und daher die Einschaltzustandsspannung verringert werden.

Wird die Spannung zwischen der Source und dem Drain erhöht, verursacht eine Ausdehnung der Verarmungsschicht den Verlust des Kanals auf dem Kanalbereich 2. Allerdings senkt die hohe Spannung zwischen der Source und dem Drain die Potentialbarriere für jede kristalline Grenzfläche ab, und läßt es so zu, daß Elektronen über jede Potentialbarriere fließen können. Daher wird der Betrieb der Vorrichtung nicht negativ beeinflußt.

Bei der neunzehnten Ausführungsform ist die SiC-Schicht vorgesehen, welche die Ladungsträgerspeicherschicht 190 dadurch ausbildet, daß sie den Hetero-Übergang in der Grenzfläche mit dem Driftbereich 2 ausbildet, so daß ein Kanal in der Speicherschicht 190 ausgebildet wird, selbst wenn keine Spannung zwischen Source und Drain angelegt wird. Wird eine Spannung zwischen Source und Drain angelegt, können Ladungsträger mit hoher Geschwindigkeit durch die Speicherschicht 190 hindurchgehen. Daher läßt sich die Mobilität in dem Driftbereich 3 verbessern, so daß die Einschaltzustandsspannung verringert wird.

Da die Dicke jedes der Bereiche 3, 4, 6 und 7 nicht höher als 150 nm ist, kann die Kristallinität jedes der Bereiche 3, 4, 6 und 7 verbessert werden, so daß sich verbesserte Eigenschaften der Vorrichtung ergeben. Es wird darauf hingewiesen, daß der Basisbereich 6 vom n-Typ sein kann.

ZWANZIGSTE AUSFÜHRUNGSFORM

Nunmehr wird ein Hochspannungs-MOSFET gemäß einer zwanzigsten Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 43 ist eine Querschnittsansicht, welche den Aufbau des Hochspannungs-MOSFET gemäß dieser Ausführungsform zeigt. Gleiche Bauteile wie in Fig. 41 sind mit gleichen Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Nachstehend werden hauptsächlich unterschiedliche Abschnitte erläutert.

Der Hochspannungs-MOSFET gemäß der vorliegenden Ausführungsform weist daher einen derartigen Aufbau auf, daß er eine Modifikation des Aufbaus gemäß der neunzehnten Ausführungsform bildet. Im einzelnen wird eine Schicht 192 aus einem Isoliermaterial mit hohem Widerstand statt der SiC-Schicht 191 auf dem Driftbereich 3 des n-Typs ausgebildet, wie in Fig. 43 gezeigt ist, wobei die Isoliermaterialschicht 192 so ausgebildet ist, daß sie die Ladungsträgerspeicherschicht 190 in der Grenzfläche mit dem Driftbereich 3 des n-Typs ausbildet, entsprechend dem Unterschied in der Austrittsarbeit.

Auch der voranstehend geschilderte Hochspannungs-MOSFET weist einen ähnliche Betriebsablauf und ähnliche Auswirkungen auf wie bei der neunzehnten Ausführungsform.

EINUNDZWANZIGSTE AUSFÜHRUNGSFORM

Nunmehr wird ein Hochspannungs-MOSFET gemäß einer einundzwanzigsten Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 44 zeigt als Querschnittsansicht den Aufbau dieses Hochspannungs-MOSFET. Gleiche Bauteile wie in Fig. 41 sind mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Nachstehend werden hauptsächlich unterschiedliche Abschnitte beschrieben.

Der Hochspannungs-MOSFET gemäß der vorliegenden Ausführungsform weist einen Aufbau auf, welcher eine Modifikation des Aufbaus gemäß der neunzehnten Ausführungsform darstellt. Im einzelnen ist, wie aus Fig. 44 hervorgeht, die SiC-Schicht weggelassen, und wird eine SiGe-Schicht 193 zwischen dem Driftbereich 3 des n-Typs und dem Oxidfilm 2 ausgebildet, wobei die SiGe-Schicht 193 so ausgebildet ist, daß sie die Ladungsträgerspeicherschicht 190 in der Grenzfläche mit dem Driftbereich 3 des n-Typs entsprechend dem Unterschied der Austrittsarbeit ausbildet. Die SiGe-Schicht 193 ist unterhalb eines Abschnitts sowohl des Driftbereichs 3 des n-Typs als auch des Basisbereichs 6 des p-Typs ausgebildet.

Auch der Hochspannungs-MOSFET mit dem voranstehend geschilderten Aufbau erzielt ähnliche Auswirkungen wie jene, die man bei der neunzehnten Ausführungsform erhalten kann.

ZWEIUNDZWANZIGSTE AUSFÜHRUNGSFORM

Nunmehr wird ein Hochspannungs-IGBT gemäß einer zweiundzwanzigsten Ausführungsform beschrieben. Fig. 45 zeigt als Querschnittsansicht den Aufbau des Hochspannungs-IGBT. Gleiche Bauteile wie in Fig. 41 werden mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Nachstehend werden hauptsächlich unterschiedliche Abschnitte beschrieben.

Der Hochspannungs-IGBT gemäß der vorliegenden Ausführungsform stellt eine Abänderung des Aufbaus gemäß der neunzehnten Ausführungsform dar. Im einzelnen ist ein Drainbereich 194 des p-Typs statt des Drainbereichs 4 des n-Typs vorgesehen, wie aus Fig. 45 hervorgeht. Die Sourceelektrode 8 steht ebenso in Kontakt mit dem Basisbereich 6 des p-Typs.

Wenn der spannungsfeste IGBT den voranstehend geschilderten Aufbau aufweist, lassen sich ähnliche Effekte wie bei der neunzehnten Ausführungsform erzielen.

DREIUNDZWANZIGSTE AUSFÜHRUNGSFORM

Nunmehr wird ein Hochspannungs-MOSFET gemäß einer dreiundzwanzigsten Ausführungsform beschrieben. Fig. 46 zeigt als Querschnittsansicht den Aufbau des Hochspannungs-MOSFET gemäß dieser Ausführungsform. Gleiche Bauteile wie in Fig. 41 sind mit denselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Nachstehend werden hauptsächlich unterschiedliche Abschnitte erläutert.

Der Hochspannungs-MOSFET gemäß der vorliegenden Ausführungsform weist einen Aufbau auf, der eine Modifikation des Aufbaus gemäß der neunzehnten Ausführungsform darstellt. Im einzelnen ist, wie in Fig. 46 gezeigt, eine Schicht 196 aus halbisolierendem polykristallinem Silizium (SIPOS) statt der SiC-Schicht 191 vorgesehen, und auf dem Driftbereich 3 des n-Typs über den Isolierfilm 194 angeordnet, der so dotiert, daß sich der n-Typ ergibt, und einen hohen Widerstand aufweist, und die Ladungsträgerspeicherschicht 10 in der Grenzfläche mit dem Driftbereich 3 des n-Typs entsprechend dem Unterschied der Austrittsarbeit bildet.

Auch der Hochspannungs-MOSFET gemäß dieser Ausführungsform mit dem voranstehend geschilderten Aufbau erzielt ähnliche Auswirkungen wie bei der neunzehnten Ausführungsform.

VIERUNDZWANZIGSTE AUSFÜHRUNGSFORM

Fig. 47 ist eine schematische Querschnittsansicht eines Dünnfilmtransistors, der als Halbleitervorrichtung gemäß einer vierundzwanzigsten Ausführungsform der vorliegenden Erfindung dient.

In Fig. 47 bezeichnet das Bezugszeichen 201 ein Substrat, welches aus Silizium und dergleichen besteht. Ein Isolierfilm 202, beispielsweise ein Siliziumoxidfilm, mit einer Dicke von etwa 1 µm ist auf dem Substrat 102 vorgesehen. Eine Siliziumkarbid-Germaniumschicht 203, die als erste polykristalline Halbleiterschicht dient, und eine Dicke von etwa 50 µm aufweist, wird auf dem Isolierfilm 202 abgelagert. Eine Siliziumschicht 204, die als zweite polykristalline Halbleiterschicht dient und eine Dicke von etwa 50 nm aufweist, wird auf der Siliziumkarbid-Germaniumschicht 203 abgelagert.

Ein Sourcebereich 205 und ein Drainbereich 206 werden an den beiden Enden der Siliziumschicht 204 durch Ionenimplantierung ausgebildet. Die Oberfläche der Siliziumschicht 204 zwischen dem Sourcebereich 205 und dem Drainbereich 206 dient als der Kanalbereich.

Ein Gateisolierfilm 207 in Form eines Oxidfilms wird auf der Siliziumschicht 104 ausgebildet. Eine Gateelektrode 208 aus polykristallinem Silizium ist auf dem Gateisolierfilm 207 vorgesehen.

Der Sourcebereich 205 ist mit einer Sourceelektrode 209 versehen, die in Kontakt mit dem Sourcebereich 205 steht. Der Drainbereich 206 ist mit einer Drainelektrode 210 versehen, die in Kontakt mit dem Drainbereich 206 steht.

Das Energieband des Dünnfilmtransistors mit dem voranstehend geschilderten Aufbau ist in den Fig. 48 und 49 dargestellt. Fig. 48 zeigt das Energieband einer p-Kanal-Anordnung, wogegen Fig. 49 das Energieband einer n-Kanal-Anordnung zeigt. Wie aus den Fig. 48 und 49 hervorgeht, ist die verbotene Bandbreite (die Breite des verbotenen Bands) der Siliziumkarbid-Germaniumschicht kleiner als jene der Siliziumschicht.

Im Falle von Fig. 48 ist das Valenzband der Siliziumkarbid-Ger maniumschicht 203 höher als jenes der Siliziumschicht. Daher wird eine zweidimensionale Elektronengasschicht in dem Kanalbereich erzeugt, was zu einer Verbesserung der Mobilität führt.

Im Falle von Fig. 48 ist das Leitungsband der Siliziumkarbid-Ger maniumschicht niedriger als jenes der Siliziumschicht. Daher wird eine zweidimensionale Elektronengasschicht in dem Kanalbereich erzeugt. Aus diesem Grund wird die Mobilität verbessert, ähnlich dem Falle des p-Kanals.

Wenn der CMOS daher unter Verwendung des Dünnfilmtransistors gemäß Fig. 47 ausgebildet wird, werden die Mobilität sowohl des p-Kanals als auch des n-Kanals verbessert. Daher läßt sich ein CMOS mit zufriedenstellenden Eigenschaften durch einen einfachen Aufbau erhalten, verglichen mit der konventionellen Ausführung in Silizium-Germanium.

FÜNFUNDZWANZIGSTE AUSFÜHRUNGSFORM

Fig. 50 ist eine schematische Querschnittsansicht eines Hetero-Übergangs-Bipolartransistors, der eine Halbleitervorrichtung gemäß einer fünfundzwanzigsten Ausführungsform der vorliegenden Erfindung darstellt. In Fig. 50 sind dieselben Bauteile wie in Fig. 47 mit den gleichen Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung.

Wie aus Fig. 50 hervorgeht, ist eine Siliziumschicht 211, die als dritte polykristalline Halbleiterschicht dient, auf dem Isolierfilm 202 abgelagert. Die Siliziumschicht 211 dient als Emitterbereich.

Auf der Siliziumschicht 211 sind eine Siliziumkarbid-Ger maniumschicht 212, die als fünfte polykristalline Halbleiterschicht dient, und eine Siliziumschicht 213 vorgesehen, die als vierte polykristalline Halbleiterschicht dient.

Die Siliziumkarbid-Germaniumschicht 212 wird als Basisbereich verwendet, wogegen die Siliziumschicht 213 als Kollektorbereich verwendet wird.

Die Siliziumschicht 211, die Siliziumkarbid-Germaniumschicht 212 und die Siliziumschicht 213 ist mit einer Emitterelektrode 214, einer Basiselektrode 215 bzw. einer Kollektorelektrode 216 versehen, die jeweils in Kontakt mit der zugehörigen Schicht stehen.

Die Bezugszeichen 217 und 218 bezeichnen Isolierfilme. Ein Abschnitt der Siliziumkarbid-Germaniumschicht 212 ist auf einem Isolierfilm 217a vorgesehen, damit die Basiselektrode herausgezogen werden kann.

Das Energieband des Hetero-Übergangs-Bipolartransistors mit dem voranstehend geschilderten Aufbau ist in den Fig. 51 und 52 dargestellt. Fig. 51 zeigt das Energieband eines npn-Transistors, wogegen Fig. 52 das Energieband eines pnp-Transistors zeigt.

Wie aus den Energiebändern deutlich wird, die ähnlich wie jene in den Fig. 48 und 49 sind, lassen sich besonders vorteilhafte Eigenschaften erzielen, verglichen mit einem üblichen Bipolartransistor.

SECHSUNDZWANZIGSTE AUSFÜHRUNGSFORM

Fig. 53 ist eine Querschnittsansicht, welche einen BiCMOS-Transistor zeigt, der eine Halbleitervorrichtung gemäß einer sechsundzwanzigsten Ausführungsform der vorliegenden Erfindung darstellt. Die nachstehende Beschreibung erfolgt in der Reihenfolge der Herstellungsschritte.

Zuerst wird ein Isolierfilm 219 zum Isolieren von Vorrichtungen, die in eine Grabennut eingebettet sind, auf einem Substrat 1 ausgebildet, welches aus einkristallinem Silizium besteht, gefolgt von der Durchführung einer LOCOS-Oxidation, so daß ein LOCOS-Oxidfilm 202a mit einer Dicke von etwa 1 µm ausgebildet wird.

Dann wird ein Öffnungsabschnitt (nicht dargestellt) in einem Abschnitt des LOCOS-Oxidfilms 202a in dem Bipolartransistorabschnitt ausgebildet, und dann werden Phosphorionen in den Öffnungsabschnitt implantiert und eindiffundiert, so daß eine eingebettete Schicht 220 des n-Typs mit hoher Dichte ausgebildet wird. Dann wird eine polykristalline Siliziumschicht mit einer Dicke von etwa 1 µm, während sie dotiert wird, auf solche Weise abgelagert, daß die Dichte von Verunreinigungen des n-Typs 10¹⁷ cm^-3 oder mehr beträgt, so daß ein Kollektorbereich 213 ausgebildet wird. Eine polykristalline Silizium-Germaniumschicht mit einer Dicke von einigen 10 nm wird auf dem Kollektorbereich 221 abgelagert, so daß ein Basisbereich 212 ausgebildet wird. Eine dichte Kollektorkontaktschicht 227 des n-Typs wird in einem Abschnitt der eingebetteten Schicht 220 des n-Typs gegenüberliegend dem Kollektorbereich 213 des n-Typs hergestellt.

In dem CMOS-Abschnitt werden hintereinander eine polykristalline Siliziumschicht 228, eine polykristalline Silizium-Germaniumschicht 203 und eine polykristalline Siliziumschicht 204 aufeinander ausgebildet. Die polykristalline Siliziumschicht 228 wird gleichzeitig mit dem Kollektorbereich 213 hergestellt, wogegen die polykristalline Silizium-Germaniumschicht 204 gleichzeitig mit dem Basisbereich 212 ausgebildet wird. Die voranstehend erwähnten polykristallinen Siliziumschichten 203 und 228 und die Schicht 204 aus polykristallinem Siliziumkarbid und Germanium werden mit einem Muster versehen, und dann wird das CVD-Verfahren dazu eingesetzt, einen Oxidfilm 228 in dem CMOS-Abschnitt und dem Bipolartransistorabschnitt abzulagern.

Die Oberfläche des Oxidfilms 221 wird eingeebnet, und daraufhin geätzt, um die polykristalline Siliziumschicht 204 und den Oxidfilm auf dem Basisbereich 212 zu entfernen. Dann wird ein dichter Basiselektrodenabzugsbereich 222 des p-Typs auf dem Basisbereich 212 abgelagert, und werden eine dichte Schicht 223 des p-Typs und eine Schicht 224 des n-Typs, die als Sourcebereich bzw. Drainbereich dienen, abgelagert und mit einem Muster versehen.

Dann wird ein TEOS-Film .225, der als Anschlußkontaktfläche dient, und ein Gateoxidfilm, wenn der Emitter ausgebildet wird, abgelagert. Der Oxidfilm in dem Emitterabschnitt wird geätzt, um eine Öffnung auszubilden, und dann wird eine polykristalline Siliziumschicht, die als Emitterbereich und Gateelektrode 208 dient, abgelagert und mit einem Muster versehen. Daraufhin wird ein Zwischenschichtisolierfilm 226 abgelagert, eine Öffnung erzeugt, und dann werden eine Aluminium-Sourceelektrode 9, eine Drainelektrode 210, eine Emitterelektrode 214, eine Basiselektrode 215 und eine Kollektorelektrode 216 ausgebildet, um so einen BiCMOS-Transistor auszubilden.

Der so hergestellte BiCMOS-Transistor weist einen Bipolartransistorabschnitt und einen CMOS-Abschnitt auf, die beide hervorragende Eigenschaften zeigen. Daher weist insgesamt der BiCMOS-Transistor hervorragende Eigenschaften auf.

SIEBENUNDZWANZIGSTE AUSFÜHRUNGSFORM

Fig. 54 ist eine Querschnittsansicht eines CMOS-Transistors, der eine Halbleitervorrichtung gemäß einer siebenundzwanzigsten Ausführungsform der vorliegenden Erfindung bildet.

Der CMOS-Transistor gemäß dieser Ausführungsform unterscheidet sich von dem CMOS-Transistor des in Fig. 53 dargestellten BiCMOS-Transistors in der Hinsicht, daß die Gateelektrode 208 zuerst auf dem Isolierfilm ausgebildet wird, und daß die polykristalline Halbleiterschicht auf der Gateelektrode 208 über einen TEOS-Film 225 ausgebildet wird.

Wenn der BiCMOS, welche den voranstehenden CMOS-Transistor aufweist, mit einer vertikalen Hochspannungsvorrichtung kombiniert wird, beispielsweise einem Leistungs-MOSFET, kann die Gateelektrode des CMOS-Transistors gleichzeitig mit dem Gate für die vertikale Hochspannungsvorrichtung ausgebildet werden. Es ist daher nicht mehr erforderlich, die Gates einzeln herzustellen, was zu einer wünschenswerten Vereinfachung des Herstellungsverfahrens führt.

ACHTUNDZWANZIGSTE AUSFÜHRUNGSFORM

Die Erfinder der vorliegenden Erfindung haben Versuche unternommen, bei welchen das Aufwachsen von polykristallinem Silizium-Germanium auf einem amorphen Silikonoxidfilm erfolgte, um diesen Vorgang zu untersuchen. Es ergab sich die Tatsache, daß eine Verdünnung des Films bis zur Korngröße des polykristallinen Siliziums die Mobilität der Elektronen wesentlich verbessern kann. Als Ergebnis der von den Erfindern der vorliegenden Erfindung durchgeführten Versuche läßt sich festhalten, daß sich eine Verbesserung der Eigenschaften erzielen läßt, wenn die Dicke auf weniger als 40 nm verringert wird. Anordnungen, die auf dieser Grundlage beruhen, werden nachstehend anhand der achtundzwanzigsten bis dreißigsten Ausführungsform erläutert.

Fig. 55 zeigt als Querschnittsansicht eine Halbleitervorrichtung gemäß der achtundzwanzigsten Ausführungsform der vorliegenden Erfindung.

Auf einem Siliziumsubstrat 230 wird eine Silikonoxidschicht 231 (SiO₂) durch Wärmeoxidation oder dergleichen ausgebildet.

Dann wird eine Ultrahochvakuum-CVD-Apparatur eingesetzt, um eine Schicht 232 aus polykristallinem Silizium des n-Typs und Germanium (mit einer Dicke von 300 nm) auf der Siliziumoxidschicht 231 herzustellen, und eine Schicht 233 aus polykristallinem Silizium des p-Typs und Germanium (mit einer Dicke von 30 nm) auf der Schicht 232 aus polykristallinem Silizium des n-Typs und Germanium auszubilden. Dann wird das Substrat aus der Ultrahochvakuum-CVD-Apparatur entnommen, und daraufhin wird ein Siliziumoxidfilm 235 (mit einer Dicke von 100 nm) auf der Silizium-Germaniumschicht in einer anderen CVD-Vorrichtung erzeugt. Weiterhin wird ein Emitteröffnungsabschnitt photolithographisch hergestellt. Dann wird die Ultrahochvakuum-CVD-Vorrichtung dazu verwendet, eine oberste polykristalline Siliziumschicht 234 des n-Typs (mit einer Dicke von 100 nm) für einen Emitter aufwachsen zu lassen.

Dann werden Gates für eine Basis (eine Silizium-Ger maniumschicht 233 des p-Typs) und einen Kollektor (eine Schicht 232 aus polykristallinem Silizium des n-Typs und Germanium) ausgebildet.

Auf diese Weise kann ein Bipolartransistor hergestellt werden, der die Schicht 232 aus polykristallinem Silizium des n-Typs und Germanium aufweist, die als Kollektorschicht dient, die Schicht 233 aus polykristallinem Silizium des p-Typs und Germanium, die als Basisschicht dient, und die oberste polykristalline Siliziumschicht 234 des n-Typs, die als Emitter dient.

Der Bipolartransistor mit dem voranstehend geschilderten Aufbau ist so ausgebildet, daß die Bandlücke der Silizium-Emitterschicht größer ist als die Bandlücke der Silizium- Germanium-Basisschicht 233, so daß Elektronen effektiv von der der Emitterschicht 234 in die Basisschicht 233 implantiert werden. Daher kann die Dichte an Verunreinigungen in der Basisschicht 233 wesentlich erhöht werden. Selbst wenn die Dicke der Basisschicht verringert wird, kann daher der Basiswiderstand verringert werden.

Bei der vorliegenden Ausführungsform wurde die Dicke der Basisschicht 233, die aus polykristallinem Silizium und Germanium besteht, auf 30 nm festgelegt, also kleiner als die Korngröße.

Dann wurde die Dicke der Basisschicht 233 von 100 nm auf 20 nm variiert, um die Basislaufzeit des Bipolartransistors zu messen, wobei folgende Ergebnisse erzielt wurden:

Tabelle 1

Beziehung zwischen der Dicke der polykristallinen Basisschicht und der Laufzeit für Elektronen in der Basisschicht

Es ergab sich die Tatsache, daß die Basislaufzeit bei dem Bipolartransistor in einem Bereich wesentlich erhöht war, in welchem die Dicke der Basisschicht kleiner als 40 nm war, also ähnlich der Korngröße des polykristallinen Siliziums.

In dem Bereich, in welchem die Dicke kleiner als 40 nm war, wurde die Basislaufzeit wesentlich verringert, im Vergleich zu dem Ausmaß, daß man aus einer einfachen Verringerung der Dicke der Basisschicht erwarten könnte. Es wird vermutet, daß dies an folgendem liegt:
Wie voranstehend geschildert wird die Dicke der polykristallinen Silizium-Germaniumschicht so verringert, daß sie nicht größer als die Korngröße ist, so daß die Möglichkeit einer Streuung in der Grenzfläche des Festkörpers für Teilchen während des Durchlaufs der Elektronen vom Emitter zum Kollektor wesentlich verringert ist.

NEUNUNDZWANZIGSTE AUSFÜHRUNGSFORM

Fig. 56 ist eine Querschnittsansicht einer Halbleitervorrichtung, welche eine polykristalline Siliziumschicht gemäß der neunundzwanzigsten Ausführungsform der vorliegenden Erfindung verwendet.

Zuerst wird ein Wärmeoxidationsvorgang durchgeführt, so daß ein Siliziumoxidfilm 241 auf der Oberfläche eines Siliziumsubstrats 240 ausgebildet wird. Dann wird eine Silizium-Germaniumschicht 242 des n-Typs (mit einer Dicke von 300 nm) durch das CVD-Verfahren erzeugt. Der Anteil an Germanium ist auf 20% festgelegt, und es werden Verunreinigungen des n-Typs (Arsen) in einer Menge von 10¹⁷ cm^-3 hinzugefügt.

Dann wird ein Oxidfilm 243 auf der Silizium-Germaniumschicht 242 des n-Typs erzeugt, ,und dann wird ein Teil des Oxidfilms 243 durch Ätzung entfernt. Obwohl bei der vorliegenden Ausführungsform der Oxidfilm 243 durch das CVD-Verfahren hergestellt wird, kann der Oxidfilm 243 auch so erzeugt werden, daß die Oberfläche der Silizium-Germaniumschicht 242 unter Wärmeeinwirkung oxidiert wird. Hierbei kann auch ein anderes wirksames Verfahren eingesetzt werden, bei welchem eine andere Siliziumschicht auf der Silizium-Germaniumschicht 242 des n-Typs hergestellt wird, und die Siliziumschicht durch Wärmeeinwirkung oxidiert wird, statt der direkten Wärmeoxidation des Silizium-Germaniumschicht 243.

Ein Teil des Oxidfilms 243 wird entfernt, und dann wird eine Silizium-Germaniumschicht 244 des p-Typs (die 20% Germanium enthält, eine Dichte an Bor von 10¹⁹ cm^-3, und eine Dicke von 20 nm) nur auf der Silizium-Germaniumschicht 242 durch ein selektives Wachstumsverfahren ausgebildet, und zwar auf solche Weise, daß kein Dünnfilm auf dem Oxidfilm 243 entsteht. Dann wird eine Siliziumschicht 245 (mit einer Arsendichte von 10²⁰ cm^-3), die Verunreinigungen des n-Typs in hoher Dichte enthält, auf der gesamten Oberfläche einschließlich der Oberfläche des Oxidfilms 243 ausgebildet.

Die voranstehend geschilderten polykristallinen Dünnfilme mit Ausnahme des Siliziumoxidfilms kann man in einer Ultrahochvakuum-CVD-Apparatur aufwachsen lassen. Das Wachstumsverfahren ist ähnlich jenem, welches in der japanischen Patentanmeldung Nr. 6-34019 beschrieben ist. Durch gleichzeitigen Einsatz eines Verfahrens, welches in der japanischen Patentanmeldung Nr. 6-213959 beschrieben ist, bei welchem eine Rohmaterial-Zerlegungsheizvorrichtung eingesetzt wird, um einen Teil von Rohmaterialmolekülen zu zerlegen, und diese der Oberfläche des wachsenden Abschnitts zuzuführen, können selektives Wachstum und unselektives Wachstum einfach gesteuert werden. Zwar wird in der voranstehend erwähnten Veröffentlichung ein Beispiel beschrieben, bei welchem der Einkristall-Dünnfilm auf einem Einkristallsubstrat hergestellt wird, jedoch kann auch eine polykristalline Schicht einfach dadurch ausgebildet werden, daß ein Dünnfilm auf einem amorphen Substrat hergestellt wird, wie bei der vorliegenden Ausführungsform.

Dann kann ein MOSFET mit dem voranstehend erwähnten Oxidfilm als Gateisolierfilm in einem Abschnitt einschließlich des Oxidfilms ausgebildet werden. Daher wird die Siliziumschicht 245 des n-Typs, die auf dem Siliziumoxidfilm 243 hergestellt wurde, so geätzt, daß ein Abschnitt der Siliziumschicht 245 des n-Typs übrigbleibt, so daß eine Gateelektrode ausgebildet wird. Nachdem die Seitenwand der Gateelektrode bearbeitet wurde, werden Ionen implantiert, so daß Source- und Drainabschnitte erzeugt werden.

Da der so hergestellte FET die Schicht 242 aus polykristallinem Silizium und Germanium aufweist, die als Kanal dient, kann eine hohe gegenseitige Leitfähigkeit erzielt werden, verglichen mit einem FET, der aus polykristallinem Silizium hergestellt wird.

Andererseits kann ein Bipolartransistor in einem Abschnitt hergestellt werden, der den Oxidfilm nicht enthält. Die Silizium-Germaniumschicht 242 des n-Typs wird daher als Kollektor verwendet, die Silizium-Germaniumschicht 244 des p-Typs als Basis, und die Siliziumschicht 245 des n-Typs als Emitter. Die Elektroden in den jeweiligen Schichten werden durch Öffnen von Kontaktlöchern von der Oberfläche aus gebildet. Der so hergestellte Bipolartransistor ist ein Hetero-Bipolartransistor, der eine Bandlücke des Emitters aufweist, die größer ist als jene der Basisschicht, ähnlich wie bei der ersten Ausführungsform.

DREISSIGSTE AUSFÜHRUNGSFORM

Fig. 57 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer dreißigsten Ausführungsform der vorliegenden Erfindung.

Zuerst wird ein Oxidfilm 251 (mit einer Dicke von 300 nm) auf einem Siliziumsubstrat 250 durch einen Wärmeoxidationsvorgang hergestellt. Dann wird durch das CVD-Verfahren eine polykristalline Siliziumschicht 252 mit einer Dicke von 500 nm ausgebildet. Daraufhin wird eine polykristalline Silizium-Ger maniumschicht 253 mit einer Dicke von 20 nm, welche 10% Germanium enthält, auf die polykristalline Siliziumschicht 252 auflaminiert. Den beiden voranstehend genannten Schichten wird keine Verunreinigung hinzugefügt.

Dann wird eine polykristalline Siliziumschicht 254 ausgebildet, welcher Bor in einer Menge von 3 × 10¹⁸ cm^-3 zugefügt wurde, und eine Dicke von 300 nm aufweist. Die voranstehend erwähnten polykristallinen Dünnfilme werden in einer Ultrahochvakuum-CVD-Vorrichtung hergestellt. Dann wird die Oberfläche der Siliziumschicht 254 durch Wärmeeinwirkung oxidiert, so daß eine Siliziumoxidfilm 258 mit einer Dicke von 30 nm entsteht. Dann wird die polykristalline Siliziumschicht 257 dadurch entfernt, daß ein Ätzvorgang eingesetzt wird, und ein Abschnitt übrigbleibt, der später das Gate des FET bildet. Dann wird eine Seitenwand in dem so erzeugten Gateabschnitt ausgebildet, und daraufhin werden Borionen implantiert, so daß die Source und der Drain ausgebildet werden. Schließlich wird jede der Elektroden hergestellt, so daß die Herstellung des FET fertig ist.

Bei dem FET gemäß der vorliegenden Ausführungsform können sich Löcher, die von der Siliziumschicht 254 geliefert werden, in der polykristallinen Silizium-Germaniumschicht 253 ansammeln, und läßt sich eine hervorragende Mobilität erzielen. Daher lassen sich hervorragende Leistungen erhalten. Ein signifikanter Effekt wird erzielt, wenn eine Siliziumschicht ohne hinzugefügte Verunreinigungen zwischen die Siliziumschicht 254 des p-Typs und die polykristalline Silizium-Germaniumschicht 253 eingefügt wird.

Obwohl Elektronen in einer Richtung senkrecht zum Dünnfilm des polykristallinen Halbleiters des in Fig. 55 dargestellten Hetero-Bipolartransistors fließen, fließen Löcher in der Richtung in der Ebene der polykristallinen Halbleiter-Dünn filmschicht gemäß der vorliegenden Ausführungsform. Weiterhin ist das voranstehend angegebene System dazu fähig, wesentliche Verbesserungen der Geräteeigenschaften dadurch zu erzielen, daß die Dicke so gesteuert wird, daß sie nicht größer ist als 40 nm, also im wesentlichen gleich der Krongröße der polykristallinen Substanz. Die Mobilität der Löcher, die erzielt wird, wenn die Dicke der Einkristallsilizium-Germaniumschicht 253 von 200 nm auf 20 nm geändert wird, ist folgendermaßen:

Wie aus der voranstehenden Tabelle deutlich wird, wird die Mobilität der Löcher erhöht, wenn die Dicke auf einen Wert von etwa 40 nm eingestellt wurde. Selbst im Falle einer Vorrichtung, in welcher Löcher sich in Lateralrichtung bewegen, kann die Leistung dadurch verbessert werden, daß die Dicke des polykristallinen Halbleiterfilms so verringert wird, daß sie nicht größer als 40 nm ist, also im wesentlichen ebenso groß wie die Korngröße.

Wenn die Dicke groß ist, sind zahlreiche Festkörperkörnchen in der Silizium-Germaniumschicht des polykristallinen Halbleiterfilms vorhanden, und daher werden Elektronen (oder Löcher) in den Festkörperkörnchen durch das Potential der Grenzfläche der Festkörperkörnchen beeinflußt, im Vergleich zur Hetero-Grenzfläche. Der Hetero-Einfangeffekt wird daher manchmal unzureichend. Ist die Dicke groß, so wird die Differenz der Gitterkonstanten zwischen Silizium und Silizium-Germanium in der Grenzfläche der Festkörperkörnchen absorbiert. Wenn andererseits die Dicke so erhöht wird, daß sie sich an die Festkörperkörnchen annähert, werden in jedem Körnchen Verzerrungen hervorgerufen. Man nimmt daher an, daß der voranstehend geschilderte Effekt die Mobilität der Löcher in dem kristallinen Abschnitt des Silizium-Germaniums erhöht.

Bei jeder der voranstehenden Ausführungsform wird das UHV-CVD-Verfahren verwendet, bei welchem die Zerlegungsheizvorrichtung eingesetzt wird, die in der japanischen Patentanmeldung Nr. 6-213959 beschrieben ist, um kontinuierlich die jeweiligen Schichten zu bilden, so daß Verunreinigungen wie Kohlenstoff und Sauerstoff von der Grenzfläche der Schichten entfernt werden. Die positiven Auswirkungen der vorliegenden Erfindung können daher noch weiter verbessert werden.

Da das voranstehend geschilderte Verfahren es zuläßt, erforderliche Verunreinigungen den Schichten hinzuzufügen, nachdem die Temperatur, bei welcher man den Dünnfilm aufwachsen läßt, auf 400°C oder niedriger eingestellt wurde, kann Quarzglas oder dergleichen zur Herstellung des Substrats verwendet werden. Dies gibt mehr Freiheiten für die Konstruktion der Vorrichtung.

EINUNDDREISSIGSTE AUSFÜHRUNGSFORM

Fig. 58 ist eine Querschnittsansicht einer Hochspannungsdiode gemäß einer einunddreißigsten Ausführungsform der vorliegenden Erfindung. Fig. 59 ist ein Diagramm, welches die Verteilung der Dichten von Verunreinigungen in der Hochspannungsdiode gemäß der vorliegenden Ausführungsform zeigt. Die Hochspannungsdiode ist so aufgebaut, daß ein Oxidfilm 262 und eine polykristallind Siliziumschicht 263 auf einem Halbleitersubstrat 261 vorgesehen sind. Die polykristalline Siliziumschicht 263 weist einen Sourcebereich 264 des p-Typs auf, einen n⁻-Basisbereich 265 sowie einen Drainbereich 266 des n-Typs, die in dieser Reihenfolge und parallel zueinander hergestellt werden. Eine Anodenelektrode 267, die als Anode der Vorrichtung dient, ist auf dem Sourcebereich 264 des p-Typs vorgesehen. Eine Kathodenelektrode 268, die als Kathode der Vorrichtung dient, ist auf dem Drainbereich 266 des n-Typs vorgesehen.

Unter Bezugnahme auf Fig. 60 wird nunmehr ein Verfahren zur Herstellung der Hochspannungsdiode beschrieben. Wie in den Schritten A und B in Fig. 60 gezeigt, wird ein Oxidfilm 262 auf dem Substrat durch Wärmeoxidation oder Ablagerung hergestellt. Eine polykristalline Siliziumschicht 263 wird auf dem Oxidfilm 262 durch Ablagerung (siehe Schritt C in Fig. 60) polykristallinen Siliziums oder durch Wärmebehandlung oder Laser-Wärmebehandlung (siehe die Schritte D und E in Fig. 60) hergestellt, nachdem amorphes Silizium abgelagert wurde. Das polykristalline SOI-Substrat unterscheidet sich von dem konventionellen SIMOX in der Hinsicht, daß die Dicke des Oxidfilms 262 auf einen gewünschten Wert eingestellt werden kann. Da die polykristalline Siliziumschicht 263 durch Ablagerung von polykristallinem Silizium oder amorphem Silizium 269 hergestellt wird, läßt sich einfach ein Dünnfilm mit gleichmäßiger Dicke ausbilden. Das amorphe Silizium 269 kann in eine polykristalline Siliziumschicht umgewandelt werden, die eine hervorragende Qualität aufweist, nämlich durch Wärmebehandlung bei 600°C über einen Zeitraum von etwa 8 Stunden. Die Spannungsfestigkeit einer Vorrichtung, die aus dem polykristallinen Silizium hergestellt wird, entspricht jener einer Vorrichtung, die aus Einkristallsilizium hergestellt wird. Durch Ausbildung eines leitenden Bereiches des p-Typs und eines Bereiches des n-Typs auf dem voranstehend erwähnten polykristallinen SOI-Substrat kann man daher eine Hochspannungs-Halbleitervorrichtung erhalten.

Fig. 61 ist ein Diagramm, welches die Abhängigkeit der Spannungsfestigkeit der Vorrichtung von der Dicke der aktiven Schicht zeigt (einem n⁻-Basisbereich 265). Wenn die Dicke der aktiven Schicht im Bereich von einigen µm zu einigen 10 µm liegt, wird die Spannungsfestigkeit der Vorrichtung proportional zur Dicke der aktiven Schicht verringert. Wenn die Dicke der aktiven Schicht nicht größer als 2 µm ist, läßt sich eine zufriedenstellende Spannungsfestigkeit erzielen.

Da eine Diode einen solchen Aufbau aufweist, daß die Diffusionsschichten des Drainbereichs 266 des n-Typs und des Sourcebereichs 264 des p-Typs, die in einem dichten Zustand vorliegen, den Bodenabschnitt der aktiven Schicht erreichen, wird die gesamte inverse Vorspannung, die an den Drainbereich 266 des n-Typs angelegt wird, von dem unteren Oxidfilm 262 geteilt. Eine Anordnung, bei welcher die Dicke des unteren Oxidfilms 262 auf einen geeigneten Wert eingestellt ist, ermöglicht daher die Aufrechterhaltung einer ausreichenden Spannungsfestigkeit, selbst wenn die Dicke der aktiven Schicht der polykristallinen Siliziumschicht 263 einen kleinen Wert von etwa 1 µm aufweist.

Da die aktive Schicht einfach dünner ausgebildet werden kann, wenn polykristallines Silizium wie bei der vorliegenden Ausführungsform verwendet wird, läßt sich eine ausreichend dünne Vorrichtung herstellen. Eine dünne Hochspannungsdiode, welche eine Spannungsfestigkeit von 400 V oder mehr aufweist, und die eine Dicke von 1 µm oder weniger hat, kann hergestellt werden. Die in Fig. 61 dargestellte Anordnung weist eine Spannungsfestigkeit von 730 V bis 400 V auf, wenn die Dicke der aktiven Schicht einen Wert von 0,1 µm bis 1,0 µm aufweist. Wenn der Aufbau der Vorrichtung der gleiche ist, zeigt das polykristalline Silizium eine höhere Spannungsfestigkeit als einkristallines Silizium.

ZWEIUNDDREISSIGSTE AUSFÜHRUNGSFORM

Fig. 32 ist eine Querschnittsansicht einer Hochspannungsdiode gemäß einer zweiunddreißigsten Ausführungsform der vorliegenden Erfindung. Fig. 63 ist ein Diagramm, welches die Verteilung von Verunreinigungen in der Hochspannungsdiode bei der vorliegenden Ausführungsform zeigt. Die Hochspannungsdiode gemäß der vorliegenden Ausführungsform weist einen Aufbau auf, der sich von dem in Fig. 58 gezeigten Aufbau in der Hinsicht unterscheidet, daß ein leitender Bereich 270 des n-Typs in dem n⁻-Basisbereich 265 gebildet wird, der eine niedrige Dichte aufweist, und zwar so, daß der leitende Bereich 270 des n-Typs in Kontakt mit dem Drainbereich 266 des n-Typs steht, der eine hohe Dichte aufweist, wobei der leitende Bereich 270 des n-Typs eine mittlere Dichte aufweist.

Der leitende Bereich 270 des n-Typs wird dadurch hergestellt, daß die hohe Diffusionsrate von Verunreinigungen in dem polykristallinen Silizium genutzt wird, und eine Wärmebehandlung vorgenommen wird. Der leitende Bereich 270 des n-Typs ermöglicht es, daß die Dichte eine Gradienten von dem Drainbereich 266 des n-Typs bis zum Sourcebereich 264 des p-Typs aufweist. Infolge des Dichtegradienten kann die Konzentration elektrischer Felder in dem Drainabschnitt abgemildert werden, die auftritt, wenn die inverse Vorspannung angelegt wird. Bei einkristallinem Silizium muß ein Vorgang durchgeführt werden, in welchem Masken entsprechend den mehreren Schichten dazu verwendet werden, allmählich die Dichte an Verunreinigungsionen zu ändern, um die Dichte zu erhöhen. Bei einer polykristallinen Siliziumschicht wird beispielsweise eine Maske für eine Schicht verwendet, wenn die Verunreinigungsionen des n-Typs implantiert werden, woran sich eine Wärmebehandlung anschließt, und daraufhin die Verunreinigungen eindiffundieren, so daß die Dichte einen Gradienten über einen weiten Bereich zeigt. Wenn die Dauer der Wärmebehandlung im Falle der polykristallinen Siliziumschicht verlängert wird, kann der Gradient der Dichte vergleichmäßigt werden, wie in Fig. 64 gezeigt ist.

Der Dichtegradient ist wesentlich für die Anordnung gemäß der einunddreißigsten bis sechsunddreißigsten Ausführungsform.

Nunmehr wird ein Herstellungsvorgang zur Erzielung des Dichtegradienten beschrieben.

Obwohl nunmehr ein Vorgang zur Ablagerung amorphen Siliziums mit Umwandlung in die polykristalline Form beschrieben wird, kann direkt polykristallines Silizium abgelagert werden. Wie in den Schritten A bis C in Fig. 65 gezeigt, wird amorphes Silizium 269 abgelagert, und dann wird es durch Wärmebehandlung oder Laserwärmebehandlung in die polykristalline Form umgewandelt. Dann werden Verunreinigungsionen mit einer für den n⁻-Basisbereich geeigneten Dichte implantiert, und dann wird eine Wärmebehandlung durchgeführt. Auf diese Weise wird, wie im Schritt D in Fig. 65 gezeigt, ein SOI-Substrat ausgebildet, welches die polykristalline Schicht 263 aufweist, die Verunreinigungen in der erforderlichen Dichte aufweist.

Wenn die Dichte der Verunreinigungen in der polykristallinen Schicht 263 1,0 × 10¹⁰ cm^-2 bis 2,0 × 10¹² cm^-2 beträgt, bevorzugt 0,5 × 10¹² cm^-2 bis 8 × 10¹² cm², so kann eine zufriedenstellende hohe Spannungsfestigkeit erzielt werden. Um das kristalline Material gegen Beschädigungen durch die implantierten Ionen zu schützen können Ionen implantiert werden, bevor der Vorgang zur Ausbildung des polykristallinen Materials durchgeführt wird.

Dann werden, wie im Schritt E in Fig. 65 gezeigt ist, Ionen in einen Bereich implantiert, der breiter als der Drainbereich 268 des n-Typs ist, und dann wird eine Wärmebehandlung durchgeführt. Auf diese Weise läßt sich ein Dichtegradient in dem n⁻-Basisbereich 265 erreichen, wie im Schritt F in Fig. 65 gezeigt ist. Vorzugsweise liegt die Gesamtmenge der Verunreinigungsionen im Bereich von 1,0 × 10¹¹ cm^-2 bis 3,0 × 10¹² cm^-2. Da die Verunreinigungen in das polykristalline Material mit hoher Rate eindiffundieren, kann der Dichtegradient in dem gesamten Basisbereich des n-Typs dadurch erreicht werden, daß die Bedingungen des Wärmebehandlungsvorgangs entsprechend festgelegt werden.

Dann werden, wie im Schritt G in Fig. 65 gezeigt ist, der Sourcebereich 264 des p-Typs und die Kathodenelektrode 268 einem Diffusionsvorgang unterworfen und ausgebildet. Wenn die polykristalline Siliziumschicht 263 wie voranstehend geschildert zu der aktiven Schicht ausgebildet wird, wird sie durch Ablagerung hergestellt, wie in den Fig. 60A bis 60E gezeigt ist. Daher kann sie unabhängig von der Form der unteren Schicht ausgebildet werden. Daher kann ein Ausgangsabschnitt oder ein Steuerschaltungsabschnitt mit einer bestimmten Form über dem LOCOS-Abschnitt ausgebildet werden, wie in Fig. 66 gezeigt ist.

DREIUNDDREISSIGSTE AUSFÜHRUNGSFORM

Fig. 67 ist eine Querschnittsansicht, welche eine Hochspannungsdiode gemäß einer dreiunddreißigsten Ausführungsform zeigt. Die Hochspannungsdiode gemäß dieser Ausführungsform unterscheidet sich von der in Fig. 62 dargestellten Anordnung in der Hinsicht, daß mehrere n-Leitungsbereiche 270 und 271 in dem n⁻-Basisbereich 267 ausgebildet werden, der eine niedrige Dichte aufweist, um den Dichtegradienten zu vergleichmäßigen. Jeder der n-Leitungsbereiche 270 und 271 wird durch einen Vorgang ausgebildet, in welchem zweimal eine Ionenimplantierung durchgeführt wird, während die Breite der Öffnung in der Maske geändert wird. Das voranstehend geschilderte Verfahren weist eine verringerte Anzahl an Schritten auf, verglichen mit dem Verfahren zur Erzielung des Dichtegradienten in der einkristallinen Siliziumschicht.

VIERUNDDREISSIGSTE AUSFÜHRUNGSFORM

Fig. 68 ist eine Querschnittsansicht, welche eine Modifikation der Anordnung gemäß der in Fig. 58 gezeigten Ausführungsform zeigt. Die Hochspannungsdiode gemäß dieser Ausführungsform unterscheidet sich von der in Fig. 58 dargestellten Anordnung in der Hinsicht, daß die Kathodenelektrode 268 und die Anodenelektrode 267 Feldplatten 267a und 268a aufweisen. Die Feldplatten führen dazu, daß die Konzentration elektrischer Felder in dem Driftbereich abgeschwächt wird, und daher kann die Spannungsfestigkeit noch weiter verbessert werden.

Die voranstehend geschilderten Feldplatten sind für die einunddreißigste bis sechsunddreißigste Ausführungsform geeignet. Wenn die Feldplatten 267a und 268a für die in Fig. 62 dargestellte Anordnung vorgesehen werden, wird eine Anordnung ausgebildet, wie sie in Fig. 69 gezeigt ist.

FÜNFUNDDREISSIGSTE AUSFÜHRUNGSFORM

Fig. 70 ist eine Querschnittsansicht eines MOSFET, der einen Aufbau aufweist, welcher eine Modifikation der in Fig. 58 dargestellten Anordnung darstellt. Der MOSFET gemäß der vorliegenden Ausführungsform unterscheidet sich von der in Fig. 58 dargestellten Anordnung in der Hinsicht, daß ein dichter Sourcebereich 281 des n-Typs selektiv durch Diffusion auf der Oberfläche des Sourcebereiches 264 des p-Typs ausgebildet wird. Weiterhin wird eine Gateelektrode 283 in einem Bereich vom Ende eines Sourcebereiches 281 des n-Typs bis zu einer Kontaktposition mit dem n⁻-Basisbereich 265 über den Sourcebereich 264 des p-Typs ausgebildet, wobei die Gateelektrode 283 über einen Gateoxidfilm 282 ausgebildet wird, dessen Dicke an die Treiberspannung angepaßt ist.

Selbst wenn der MOSFET den voranstehend geschilderten Aufbau aufweist, kann eine laterale Hochspannungs-Halb leitervorrichtung ausgebildet werden. Fig. 71 zeigt einen MOSFET, der einen Aufbau aufweist, der sich von dem in Fig. 70 gezeigten Aufbau in der Hinsicht unterscheidet, daß eine sehr dünne aktive Schicht zur Verfügung gestellt wird, und der Sourcebereich 281 des n-Typs den Oxidfilm erreicht. Auch bei der voranstehend geschilderten Anordnung wird Hochspannung an den Drainabschnitt angelegt, wird die Spannungsfestigkeit nicht beeinträchtigt, und kann daher eine zufriedenstellende Spannungsfestigkeit erzielt werden.

SECHSUNDDREISSIGSTE AUSFÜHRUNGSFORM

Fig. 72 ist eine Querschnittsansicht eines IGBT, der einen Aufbau aufweist, welcher eine Modifikation der in Fig. 70 gezeigten Anordnung darstellt. Der IGBT gemäß der vorliegenden Ausführungsform unterscheidet sich von der in Fig. 70 dargestellten Anordnung in der Hinsicht, daß eine dichte Emitterschicht 284 des p-Typs durch Diffusion erzeugt und selektiv auf der Oberfläche des Drainbereichs 266 des n-Typs ausgebildet wird. Auch bei dem voranstehend geschilderten Aufbau des IGBT wird Hochspannung an den Drainabschnitt angelegt, und von dem Oxidfilm 262 geteilt, ähnlich wie bei der voranstehend geschilderten Anordnung. Daher wird die Spannungsfestigkeit nicht beeinträchtigt, und kann eine hohe Spannungsfestigkeit erzielt werden.

Entsprechend unterscheidet sich ein in Fig. 73 dargestellter IGBT von jenem, der in Fig. 72 gezeigt ist, in der Hinsicht, daß eine sehr dünne aktive Schicht vorgesehen ist, und der Sourcebereich 281 des n-Typs und die Emitterschicht 284 des p-Typs den Oxidfilm erreichen. Auch bei dieser Anordnung wird die Hochspannung mit dem Oxidfilm geteilt, ähnlich wie bei der voranstehend geschilderten Anordnung, so daß sich eine zufriedenstellende Spannungsfestigkeit erzielen läßt.

SIEBENUNDDREISSIGSTE AUSFÜHRUNGSFORM

Nunmehr werden Abänderungen der ersten Ausführungsform beschrieben. Halbleitervorrichtungen gemäß der siebenunddreißigsten bis einundvierzigsten Ausführungsform weisen daher einen Aufbau auf, bei welchem eine amorphe Siliziumschicht durch Wärmebehandlung in eine polykristalline Siliziumschicht umgewandelt wird, und eine Ionenimplantierung in die polykristalline Siliziumschicht durchgeführt wird, um eine laterale Halbleitervorrichtung auszubilden.

Fig. 74 zeigt als Querschnittsansicht schematisch den Aufbau eines CMOS gemäß einer siebenunddreißigsten Ausführungsform der vorliegenden Erfindung. Der CMOS weist einen pMOS-Abschnitt auf, der mit einem eingebetteten Oxidfilm 302 versehen ist, der auf einem Siliziumsubstrat 301 vorgesehen ist, und aus einem Sourcebereich 303 des p-Typs besteht, der selektiv auf dem eingebetteten Oxidfilm 302 vorgesehen ist, einem Bereich 304 des n-Typs, in welchem ein Kanal vorgesehen ist, und einem Drainbereich 305 des p-Typs; einen nMOS-Abschnitt, der aus einem Sourcebereich 306 des n-Typs besteht, einem Bereich 307 des p-Typs, in welchem ein Kanal vorgesehen ist, und einem Drainbereich 308 des n-Typs; und einen Geräteisolierfilm 309 zum Isolieren des pMOS-Abschnitts und des nMOS-Abschnitts gegeneinander. Auf jedem der voranstehend erwähnten Bereiche werden eine entsprechende Sourceelektrode 310, eine Drainelektrode 311, eine Gateelektrode 312, eine Sourceelektrode 313, eine Drainelektrode 314 und eine Gateelektrode 315 ausgebildet. Auf diese Weise wird der grundlegende Aufbau des CMOS-Transistors hergestellt.

Die Bereiche 303 bis 308 zur Ausbildung des pMOS-Abschnitts und des nMOS-Abschnitts werden so ausgebildet, daß eine polykristalline Siliziumschicht mit hohem Widerstand, die vorher dicker ausgebildet wird als ein Bereich, der durch implantierte Verunreinigungsionen beschädigt wird, mittels LOCOS getrennt wird; Ionen zum Eindotieren von Verunreinigungen implantiert werden; ein Wärmebehandlungsvorgang durchgeführt wird; und eine Oxidation und eine Ätzung durchgeführt werden, um eine geringe Dicke zu erzielen.

Im einzelnen werden die Bereiche auf solche Weise ausgebildet, daß die Dicke beim Implantieren von Ionen auf etwa 200 nm festgelegt wird, und die Dicke nach der Durchführung des Ätzvorgangs auf 100 nm festgelegt ist.

Der CMOS gemäß der vorliegenden Ausführungsform wird nunmehr entsprechend dem Herstellungsverfahren beschrieben.

Zunächst wird ein Oxidfilm 302 auf dem Siliziumsubstrat 301 mittels Wärmeoxidation oder dergleichen ausgebildet, und dann wird amorphes Silizium auf dem Oxidfilm 302 abgelagert. Das amorphe Silizium wird in polykristallines Silizium durch eine Wärmebehandlung bei 600°C in einem Zeitraum von etwa 8 Stunden umgewandelt. Bekanntlich wird amorphes Silizium in polykristallines Silizium hoher Qualität umgewandelt, wenn eine Wärmebehandlung bei 600°C über einen Zeitraum von etwa 8 Stunden erfolgt. Die polykristalline Siliziumschicht wird so ausgebildet, daß sie eine Dicke von beispielsweise etwa 200 nm aufweist, um den Bodenabschnitt der Schicht gegen Beschädigungen infolge der Ionenimplantierung zu schützen, die später durchgeführt wird.

Dann wird, wie in Fig. 75A gezeigt, ein Geräteisolierfilm 309 in der polykristallinen Siliziumschicht 316 durch das bekannte LOCOS-Isolierverfahren ausgebildet.

Dann wird, wie in Fig. 75B gezeigt ist, eine Ionenimplantierung durchgeführt, um Verunreinigungen einzubringen, damit ein Kanal ausgebildet wird. Da die polykristalline Siliziumschicht 316 so ausgebildet wird, daß ihre Dicke größer ist als der Bereich, der durch implantierte Ionen beschädigt wird, wird die Kristallinität des oberen Abschnitts durch implantierte Ionen gestört, und daher in die amorphe Form umgewandelt, wogegen der Bodenabschnitt einen polykristallinen Abschnitt hoher Qualität aufweist, der so bleiben kann wie er ist.

Dann wird ein Wärmebehandlungsvorgang so durchgeführt, daß die implantierten Verunreinigungen eindiffundieren, wie in Fig. 75C gezeigt ist. Daher werden Bereiche des p- und n-Typs ausgebildet, die jeweils eine vorbestimmte Dichte aufweisen. Darüber hinaus kann die Kristallinität des beschädigten Bereichs, die infolge der Ionenimplantierung gestört wurde, durch die Wärmebehandlung auf solche Weise wiederhergestellt werden, daß die polykristallinen Abschnitte in dem Bodenabschnitt als Kerne für diesen Vorgang verwendet werden. Daher kann eine aktive Schicht 316a ausgebildet werden, die eine vorbestimmte Kanaldichte aufweist, während die polykristallinen Eigenschaften beibehalten werden. Da die LOCOS-Trennung durchgeführt wurde, bevor Ionen zur Ausbildung des Kanals implantiert wurden, können die Bereiche unabhängig ausgebildet werden, selbst wenn der pMOS-Abschnitt und der nMOS-Abschnitt nebeneinander hergestellt werden.

Dann wird, wie in Fig. 75D gezeigt, ein Oxidfilm 317 auf der Oberfläche der aktiven Schicht 316a durch Wärmeoxidation oder dergleichen hergestellt, so daß die aktive Schicht 316a verdünnt wird. Dann wird, wie in Fig. 75E gezeigt, der Oxidfilm 317 mittels Ätzung oder dergleichen entfernt. Dies führt dazu, daß die dünne aktive Schicht 316a ausgebildet wird. Dann werden Ionen in den pMOS-Abschnitt implantiert, und wird eine Wärmebehandlung durchgeführt, so daß die Sourceschicht 303 des p-Typs und die Drainschicht 305 des p-Typs ausgebildet werden. Mit dem nMOS-Abschnitt wird eine entsprechende Behandlung durchgeführt, so daß die Sourceschicht 316 des n-Typs und die Drainschicht 308 des p-Typs ausgebildet werden. Dann wird der Gateisolierfilm 318 hergestellt, und daraufhin werden die Gateelektroden 312 und 315 auf den Gateisolierfilm 318 ausgebildet. Dies führt dazu, wie in den Fig. 75F und 74 gezeigt ist, daß eine polykristalline Halbleitervorrichtung mit hervorragenden Eigenschaften erhalten werden kann, infolge einer zufriedenstellenden Kristallinität und der dünnen aktiven Schicht 316a. Es wird darauf hingewiesen, daß in Fig. 75F der Gateisolierfilm weggelassen ist. Daraufhin werden eine Sourceelektrode und eine Drainelektrode hergestellt. Wenn die Anfangsdicke etwa 200 nm beträgt, kann der polykristalline Abschnitt in dem Bodenabschnitt durch Implantieren von Ionen bei niedriger Beschleunigung aufrechterhalten werden. Dann werden eine Oxidation und eine Ätzung durchgeführt, so daß einfach eine aktive Schicht 316 ausgebildet werden kann, die hervorragende elektrische Eigenschaften und eine Dicke von etwa 100 nm aufweist.

Wie voranstehend geschildert werden bei der siebenunddreißigsten Ausführungsform die Gerätebereiche 303 bis 308 des CMOS dadurch ausgebildet, daß die Dicke der polykristallinen Siliziumschicht 316 mit hohem Widerstand verringert wird, die so ausgebildet wurde, daß ihre Dicke größer ist als die Dicke jenes Bereiches, der durch die Ionenimplantierung beschädigt wird, nach der Implantierung von Ionen und der Wärmebehandlung. Daher kann der Abschnitt in dem Bodenabschnitt der polykristallinen Schicht, der nicht beschädigt ist, als der Kern für die Wärmebehandlung verwendet werden, die nach dem Implantieren von Ionen durchgeführt wird, um die Kristallinität wiederherzustellen. Dann wird die Dicke verringert, um die Eigenschaften des Geräts zu verbessern.

Daher lassen sich hervorragende Eigenschaften erzielen, wogegen die Kosten verringert werden.

ACHTUNDDREISSIGSTE AUSFÜHRUNGSFORM

Nunmehr wird ein CMOS gemäß einer achtunddreißigsten Ausführungsform der vorliegenden Erfindung beschrieben.

Fig. 76 zeigt als Querschnittsansicht schematisch den Aufbau des CMOS gemäß dieser Ausführungsform. Gleiche Bauteile wie in Fig. 74 werden durch dieselben Bezugszeichen bezeichnet, und insoweit erfolgt hier keine erneute Beschreibung. Nachstehend werden hauptsächlich die unterschiedlichen Abschnitte beschrieben.

Der CMOS gemäß der vorliegenden Ausführungsform weist daher einen Aufbau auf, der eine Modifikation der Anordnung gemäß der sie 43573 00070 552 001000280000000200012000285914346200040 0002019710487 00004 43454benunddreißigsten Ausführungsform darstellt. Im einzelnen unterscheidet sich die vorliegenden Ausführungsform von der siebenunddreißigsten Ausführungsform in der Hinsicht, daß die Dicke jedes der Bereiche 303a bis 308a, die aus polykristallinem Silizium hergestellt sind, vorher verringert wird.

Jeder Bereich wird durch eine Maske abgedeckt, wenn Ionen implantiert werden, so daß Ionen selektiv implantiert werden. Daher können die polykristallinen Eigenschaften direkt unter der Maske aufrechterhalten werden. Der Wärmebehandlungsvorgang, der als späterer Behandlungsvorgang durchgeführt wird, ermöglicht es, daß insgesamt die Kristallinität auf solche Weise wiederhergestellt werden kann, daß der polykristalline Abschnitt direkt unter der Maske als Kern hierfür verwendet wird.

Wenn die Fläche des Bereichs, der durch die Maske abgedeckt wird, übermäßig groß ist, wird eine Diffusion von Verunreinigungen nicht in ausreichendem Maße durchgeführt. Wenn der Abschnitt, der nicht von der Maske abgedeckt ist, zu groß ist, kann die Wiederherstellung der Kristallinität nicht in zufriedenstellender Weise durchgeführt werden. Daher weist vorzugsweise die Maske in vorbestimmten Abständen ein Muster auf. Bei der vorliegenden Ausführungsform wird eine Maske verwendet, die ein Streifenmuster aufweist, welches parallel zur Richtung des Kanals verläuft (der Richtung des elektrischen Stroms).

Obwohl das Muster für die Maske freiwählbar festgelegt werden kann, wird vorzugsweise das voranstehend geschilderte Muster verwendet, welches parallel zur Richtung des Kanals verläuft, oder ein Muster, welches dieselben Abstandsformen aufweist, um den Kanal gleichförmig auszubilden, unabhängig von ungleichmäßigen Bearbeitungsbedingungen. Die Maske ist so angeordnet, daß die Fläche der Maske für jenen Abschnitt verkleinert ist, in welchem die Diffusion oder das Wachstum langsamer stattfindet. Die von der Maske abgedeckte Fläche wird daher in einem Fall verringert, in welchem die Diffusion langsamer stattfindet. Wenn das Wachstum langsamer stattfindet, wird die von der Maske abgedeckte Fläche vergrößert. Hierdurch können Unregelmäßigkeiten des Kanals verhindert werden.

Der CMOS wird nachstehend entsprechend dem Herstellungsverfahren beschrieben.

Zuerst wird, ähnlich wie bei der voranstehend geschilderten Vorgehensweise, die polykristalline Siliziumschicht 316 aus amorphem Silizium ausgebildet, wie in Fig. 77A gezeigt ist.

Die polykristalline Siliziumschicht 316 wird durch den Geräteisolierfilm 309 mittels LOCOS isoliert.

Dann wird, wie in Fig. 77B gezeigt, eine Streifenmaske (Photolack) 321 dazu verwendet, Ionen zu implantieren. Dies führt dazu, daß die polykristalline Siliziumschicht 316 gemäß Fig. 78 in einen Zustand versetzt wird, in welchem Bereiche (die durch das Bezugszeichen P in Fig. 78 bezeichnet sind), in denen jeweils Ionen in der Richtung der Tiefe der Vorrichtung implantiert werden, sowie Bereiche, in welchen jeweils keine Ionen implantiert werden, abwechselnd auftreten.

Da die Dicke der polykristallinen Siliziumschicht 316 verringert wurde, um die Geräteeigenschaften zu verbessern, erreicht die Beschädigung infolge der Ionenimplantierung den Bodenabschnitt der aktiven Schicht in dem Bereich, in welchen Ionen implantiert wurden, selbst wenn die Beschleunigungsspannung verringert wird. Auf diese Weise wird die Kristallinität manchmal beeinträchtigt. Allerdings kann der polykristalline Abschnitt unterhalb des Abschnitts übrigbleiben, der durch die Maske abgedeckt wird. Daher wird ein Wärmebehandlungsvorgang als Nachbehandlung durchgeführt, so daß die Kristallinität auf solche Weise wiederhergestellt wird, daß der polykristalline Abschnitt unterhalb des durch die Maske abgedeckten Abschnitts als Kern für diesen Vorgang verwendet wird. Da Verunreinigungen in dem polykristallinen Silizium mit hoher Geschwindigkeit diffundieren, breitet sich die Diffusion gleichförmig zu einem Abschnitt aus, der durch die Maske abgedeckt ist.

Wenn die Richtung der Streifen der Maske zur Richtung des Kanals (der Richtung des elektrischen Stroms) ausgerichtet ist, können Verschlechterungen der Geräteeigenschaften selbst dann verhindert werden, wenn die Kristallinität und das Verunreinigungsprofil von dem Maskenmuster abhängen, da die Richtung dieselbe ist wie die Richtung des elektrischen Stroms.

Dann werden die Oxidations- und Ätzvorgänge gemäß der voranstehend geschilderten Ausführungsform bei der vorliegenden Ausführungsform weggelassen. Daraufhin wird die Wärmebehandlung durchgeführt, nachdem Ionen implantiert wurden, so daß die Kristallinität wiederhergestellt wird, und dann werden Elektroden ausgebildet. Dies führt dazu, daß ein CMOS mit hoher Qualität hergestellt werden kann, wie er in Fig. 75 dargestellt ist.

Wie voranstehend geschildert wird bei der achtunddreißigsten Ausführungsform die Maske 321 verwendet, wenn Ionen implantiert werden, um den Kanal auszubilden, so daß der polykristalline Abschnitt unterhalb der Maske aufrechterhalten bleibt. Selbst wenn die polykristalline Siliziumschicht 316 vorher verdünnt wird, kann daher ein CMOS hergestellt werden, der aus polykristallinem Silizium hoher Qualität besteht.

Da die Dicke des polykristallinen Siliziums im Anfangszustand verdünnt werden kann, können die Wärmeoxidations- und die Ätzvorgänge gemäß der siebenunddreißigsten Ausführungsform zur Verringerung der Dicke der polykristallinen Schicht nach Durchführung der Wärmebehandlung weggelassen werden. Daher läßt sich der Herstellungsvorgang vereinfachen.

NEUNUNDDREISSIGSTE AUSFÜHRUNGSFORM

Nunmehr wird ein CMOS gemäß einer neununddreißigsten Ausführungsform der vorliegenden Erfindung beschrieben. Der CMOS gemäß dieser Ausführungsform weist einen ähnlichen Aufbau auf wie jener gemäß der achtunddreißigsten Ausführungsform, mit Ausnahme des Maskenmusters zur Verwendung bei der Implantierung von Ionen, um den Kanal auszubilden. Daher werden nachstehend hauptsächlich die unterschiedlichen Abschnitte beschrieben.

Fig. 79 zeigt schematisch den Vorgang zur Ausbildung des CMOS, bei welchem die Streifen der Maske so angeordnet sind, daß sie parallel zur Richtung der lateralen Tiefe der Vorrichtung verlaufen. In Fig. 79 bezeichnet das Bezugszeichen p einen Bereich, in welchen Ionen implantiert werden. Selbst wenn das voranstehend geschilderte Maskenmuster verwendet wird, kann ein CMOS hergestellt werden, der eine dünne aktive Schicht aufweist und hervorragende Geräteeigenschaften zeigt, ähnlich wie bei der zweiten Ausführungsform.

Der CMOS, der das Maskenmuster gemäß der vorliegenden Ausführungsform verwendet, weist ein Streifenmuster entlang den Randabschnitten der Sourcebereiche 303a und 306a und der Drainabschnitte 305a und 308 auf. Daher werden die Kristallinität und das Verunreinigungsprofil in den Randabschnitten vergleichmäßigt. Ein Einfluß auf die Verschlechterung der Spannungsfestigkeit kann daher verhindert werden.

VIERZIGSTE AUSFÜHRUNGSFORM

Ein CMOS gemäß einer vierzigsten Ausführungsform der vorliegenden Erfindung wird nunmehr beschrieben. Da der CMOS gemäß der vorliegenden Ausführungsform einen ähnlichen Aufbau aufweist wie der CMOS gemäß der achtunddreißigsten Ausführungsform, mit Ausnahme des Maskenmusters zur Verwendung beim Implantieren von Ionen zur Ausbildung des Kanals, werden nachstehend hauptsächlich die unterschiedlichen Abschnitte geschildert.

Fig. 80 zeigt schematisch einen Vorgang zur Ausbildung des CMOS, der dadurch mit einem Muster versehen wird, daß eine Maske in Form eines Gitters eingestellt wird. In Fig. 80 bezeichnet das Bezugszeichen p einen Bereich, in welchen Ionen implantiert werden.

Selbst wenn die voranstehend geschilderte Maske verwendet wird, kann ein ähnlicher Effekt wie bei der achtunddreißigsten Ausführungsform erzielt werden. Da Ionen in die Gitterform implantiert werden, kann der Kanal gleichmäßig ausgebildet werden, selbst wenn die Bearbeitungsbedingungen bei dem Vorgang zur Ausbildung der Vorrichtung irregulär sind.

EINUNDVIERZIGSTE AUSFÜHRUNGSFORM

Nachstehend wird ein CMOS gemäß einer einundvierzigsten Ausführungsform der vorliegenden Erfindung beschrieben. Der CMOS gemäß dieser Ausführungsform weist einen ähnlichen Aufbau auf wie bei der achtunddreißigsten Ausführungsform, mit Ausnahme des Winkels, in welchem Ionen zur Ausbildung des Kanals implantiert werden. Daher werden nachstehend hauptsächlich unterschiedliche Abschnitte beschrieben.

Fig. 81 zeigt schematisch einen Zustand, in welchem eine Ionenimplantierung zur Ausbildung des Kanals durchgeführt wird, und zwar so, daß ein Winkel gegenüber der Oberfläche des Wafers eingestellt wird. Im Falle einer dünnen polykristallinen Siliziumschicht, kann das konventionelle Verfahren keine Beschädigung der Kristallinität des Bodenabschnitts der polykristallinen Siliziumschicht verhindern, selbst wenn die Beschleunigungsspannung verringert wird, mit welcher Ionen implantiert werden. Der Vorgang zur Ausbildung des CMOS gemäß der vorliegenden Ausführungsform ist jedoch so ausgelegt, daß die Ionenimplantierung so durchgeführt wird, daß ein Winkel eingestellt wird, um durch die Ionenimplantierung hervorgerufene Beschädigungen zu verhindern. Wenn die Ionenimplantierung wie voranstehend geschildert durchgeführt wird, kann der polykristalline Abschnitt direkt unter der Maske (dem Photolack) nicht beschädigt werden, und kann bestehen bleiben, ähnlich wie bei der achtunddreißigsten Ausführungsform und der vierzigsten Ausführungsform. Daher kann die Kristallinität der aktiven Schicht durch den nachfolgenden Wärmebehandlungsvorgang wiederhergestellt werden.

Bei der vorliegenden Ausführungsform können daher ähnliche Auswirkungen wie bei einer der achtunddreißigsten bis vierzigsten Ausführungsformen erzielt werden.

EINE WEITERE AUSFÜHRUNGSFORM

Obwohl die voranstehend geschilderten Ausführungsformen mit dem CMOS als Beispiel beschrieben wurden, ist die vorliegende Erfindung nicht hierauf beschränkt. Die vorliegende Erfindung läßt sich ebenso bei einer Vorrichtung wie beispielsweise einem Bipolartransistor oder einem IGBT (Bipolartransistor mit isoliertem Gate) einsetzen, die dadurch hergestellt werden können, daß die polykristalline Siliziumschicht verwendet wird, wobei sich entsprechende Auswirkungen erzielen lassen.

ZWEIUNDVIERZIGSTE AUSFÜHRUNGSFORM

Die voranstehenden Ausführungsformen weisen einen derartigen Aufbau auf, daß die vertikale Leistungsvorrichtung und die laterale polykristalline Siliziumvorrichtung integriert ausgebildet sind. Nachstehend wird nunmehr eine Ausführungsform einer Halbleitervorrichtung beschrieben, bei welcher die vertikale Leistungsvorrichtung weggelassen ist, und nur eine laterale Vorrichtung aus polykristallinem Silizium ausgebildet wird. Es wird darauf hingewiesen, daß selbstverständlich die Vorrichtungen, die auf der Grundlage der zweiten bis einundvierzigsten Ausführungsformen beschrieben wurde, einzeln verwendet werden können, unabhängig vom Vorhandensein der vertikalen Leistungsvorrichtung.

Fig. 82 zeigt als Querschnittsansicht den Aufbau eines polykristallinen Siliziumsubstrats gemäß einer zweiundvierzigsten Ausführungsform der vorliegenden Erfindung. Das polykristalline Siliziumsubstrat ist so aufgebaut, daß eine polykristalline Siliziumschicht 333 über einen Oxidfilm 332 mit einer Dicke von 10 nm oder weniger auf einem polykristallinen (oder einkristallinen) Siliziumsubstrat 331 ausgebildet wird.

Nunmehr wird ein Verfahren zur Herstellung des voranstehend geschilderten polykristallinen Siliziumsubstrats beschrieben.

Der Oxidfilm 332 mit einer Dicke von 5 nm oder weniger wird auf dem polykristallinen Siliziumsubstrat 1 beispielsweise mittels Wärmeoxidation hergestellt. Dann wird das CVD-Verfahren dazu eingesetzt, eine amorphe Siliziumschicht 333a auf dem Oxidfilm 332 abzulagern, wie in Fig. 83A gezeigt ist.

Dann wird eine Wärmebehandlung auf dem üblichen Temperaturniveau von 600°C 20 Stunden lang durchgeführt. Auf diese Weise empfängt die amorphe Siliziumschicht 333a Information in Bezug auf das untere polykristalline Siliziumsubstrat 331 über den Oxidfilm 332, so daß sie in polykristallines Silizium von dem Oxidfilm 332 in Richtung auf die Oberfläche auf solche Weise umgewandelt wird, daß das polykristalline Siliziumsubstrat 331 als Kern verwendet wird. Schließlich wird die polykristalline Siliziumschicht 333 auf dem Oxidfilm 332 ausgebildet, wie in Fig. 83B gezeigt ist.

Da die Dicke des Oxidfilms 332 nicht größer als 100 nm ist, können die Spannungen infolge des Oxidfilms 332 während des voranstehend geschilderten Vorgangs verringert werden. Daher läßt sich die Kristallinität verbessern, wenn der Wärmebehandlungsvorgang durchgeführt wird, um die amorphe Siliziumschicht 333a in die polykristalline Siliziumschicht 333 umzuwandeln. Wenn der Wärmebehandlungsvorgang durchgeführt wird, muß der eingebettete Oxidfilm 332 ein sehr dünner Film sein. Der Grund hierfür liegt darin, daß die voranstehend geschilderte Auswirkung der Verbesserung der Kristallinität nur erhalten werden kann, wenn die Dicke des eingebetteten Oxidfilms 332 nicht mehr als 100 nm beträgt. Ist die Dicke nicht größer als 50 nm, so läßt sich ein signifikanter Effekt erzielen. Ist die Dicke nicht größer als 5 nm, so läßt sich ein hervorragender Effekt erreichen.

Dann wird eine Wärmebehandlung bei 1300°C oder mehr durchgeführt, um kleine Kristalldefekte zu verhindern, und die Kristallinität zu verbessern. Daher kann eine Anordnung ausgebildet werden, die große kristalline Teilchen aufweist, und eine hervorragende Kristallinität zeigt. Wenn die Kristallinität durch Wärmebehandlung bei 1300°C verbessert werden kann, kann auch die Mobilität verbessert werden. Wird die Wärmebehandlung bei 1300°C oder mehr in einer Atmosphäre durchgeführt, in welcher ein reduzierendes Gas wie beispielsweise Wasserstoff vorhanden ist, finden Bewegungen in dem kristallinen Material statt, welche Defektstellen verstopfen. Auf diese Weise kann die Kristallinität noch weiter verbessert werden.

Dann wird eine Oxidation auf einem hohen Temperaturniveau von 1300°C oder mehr und in einer Atmosphäre mit einer hohen Sauerstoffkonzentration durchgeführt, deren Druck höher als eine Atmosphäre ist, um so den internen Oxidfilm 332 dicker auszubilden. Die Oxidation in der heißen und eine hohe Sauerstoffkonzentration aufweisenden Atmosphäre führt daher dazu, daß die Oberfläche der polykristallinen Siliziumschicht 333 oxidiert wird. Darüber hinaus kann der Oxidfilm 332 im inneren Abschnitt verdünnt werden. Die polykristalline Siliziumschicht 333, die eine hervorragende Kristallinität zeigt, wird daher unter Verwendung des dünnen Oxidfilms 332 ausgebildet, und dann wird der innere Oxidfilm 332 verdünnt. Dadurch kann die Spannungsfestigkeit des Oxidfilms 332 verbessert werden.

Da wie voranstehend geschildert die Dicke des Oxidfilms 332 bei der zweiundvierzigsten Ausführungsform nicht größer als 100 nm ist, können die Spannungen des Oxidfilms 332 verringert werden. Daher kann die Kristallinität verbessert werden, wenn eine normale Wärmebehandlung bei etwa 600°C durchgeführt wird, durch welche die amorphe Siliziumschicht 333a in die polykristalline Siliziumschicht 333 umgewandelt wird. Dann wird mit der polykristallinen Siliziumschicht 333 eine Wärmebehandlung bei 1300°C oder mehr durchgeführt, so daß kleine Kristalldefekte der polykristallinen Siliziumschicht 333 verringert werden, und die Kristallinität verbessert wird. Daher läßt sich eine Anordnung ausbilden, die große Kristallteilchen aufweist, und eine hervorragende Kristallinität zeigt.

Da bei der vorliegenden Ausführungsform die Dicke des Oxidfilms nicht größer als 10 nm ist, können die voranstehend geschilderten Effekte noch weiter verbessert werden.

Da der Vorgang vorgesehen wird, eine Oxidation bei einer höheren Temperatur durchzuführen, die höher als 1300°C ist, und in einer Atmosphäre mit einer hohen Sauerstoffkonzentration, bei einem Druck von mehr als eine Atmosphäre, um den Oxidfilm 2 dicker auszubilden, nachdem die Wärmebehandlung durchgeführt wurde, wird die polykristalline Siliziumschicht 333 erzeugt, die eine hervorragende Kristallinität aufweist, und dann kann der interne Oxidfilm 332 verdünnt werden. Daher kann die Spannungsfestigkeit der Vorrichtung verbessert werden, während die hervorragende Kristallinität aufrechterhalten bleibt.

Da die Dicke des Oxidfilms 332 und die Bedingungen, unter welchen mit der polykristallinen Siliziumschicht 333 eine Wärmebehandlung durchgeführt wird, geregelt sind, lassen sich die voranstehend geschilderten Effekte auf verläßliche Weise erzielen. Dies führt zu einer Stabilisierung des Herstellungsverfahrens.

Da das Siliziumsubstrat 331 aus polykristallinem Silizium hergestellt wird, kann es kostengünstig hergestellt werden.

DREIUNDVIERZIGSTE AUSFÜHRUNGSFORM

Nachstehend wird ein IGBT geschildert, der das polykristalline Siliziumsubstrat gemäß der dreiundvierzigsten Ausführungsform der vorliegenden Erfindung aufweist.

Fig. 84 zeigt als Querschnittsansicht den Aufbau des IGBT gemäß dieser Ausführungsform. Der IGBT gemäß der vorliegenden Ausführungsform weist das polykristalline Siliziumsubstrat gemäß der zweiundvierzigsten Ausführungsform auf, und ist so aufgebaut, daß der Oxidfilm 332 und ein Basisbereich 341 des n-Typs, der aus polykristallinem Silizium besteht, hintereinander auf dem polykristallinen Siliziumsubstrat 331 hergestellt werden.

Im einzelnen wird der Basisbereich 341 des n-Typs so ausgebildet, daß das CVD-Verfahren dazu eingesetzt wird, amorphes Silizium mit einer Dicke von 0,1 µm auf dem Oxidfilm 332 auszubilden, und das amorphe Silizium bei 600°C 20 Stunden lang wärmbehandelt wird, so daß die Kristallkörner vergrößert werden.

Wie voranstehend geschildert wird eine Wärmebehandlung bei 1300°C oder mehr und eine Wärmebehandlung in einer heißen und eine hohe Sauerstoffkonzentration aufweisenden Atmosphäre durchgeführt.

In dem Basisbereich 341 des n-Typs wird ein Drainbereich 342 des p-Typs selektiv von der Oberfläche eines Basisbereichs 341 des n-Typs aus durchgeführt, daß er den Oxidfilm 332 erreicht. Auf dem Drainbereich 342 des p-Typs wird eine Drainelektrode 343 ausgebildet.

Entsprechend wird in dem Basisbereich 341 des n-Typs ein Basisbereich 344 des p-Typs (oder des n-Typs) selektiv von der Oberfläche des Basisbereichs 341 des n-Typs aus so ausgebildet, daß er den Oxidfilm 332 erreicht. In dem Basisbereich 344 des p-Typs wird ein n⁺-Sourcebereich 345 selektiv von der Oberfläche des Basisbereichs 344 des p-Typs aus so ausgebildet, daß er den Oxidfilm 332 erreicht.

Weiterhin wird eine gemeinsame Sourceelektrode 346 selektiv auf einem Abschnitt (nicht dargestellt) des Basisbereichs 344 des p-Typs und des n⁺-Sourcebereiches 345 hergestellt.

Ein Gateisolierfilm 347 wird auf einem Abschnitt des Basisbereichs 344 des p-Typs hergestellt, auf einem Abschnitt des n⁺-Sourcebereiches 345, der auf den beiden Seiten des Basisbereichs 344 des p-Typs ausgebildet wird, und auf einem Abschnitt des Basisbereichs 341 des n-Typs. Eine Gateelektrode 348 wird auf dem Gateisolierfilm 347 hergestellt.

Selbst wenn der voranstehend geschilderte IGBT hergestellt wird, ermöglicht es die Verwendung des polykristallinen Siliziumsubstrats gemäß der zweiundvierzigsten Ausführungsform, daß der Einschaltzustandswiderstand verringert wird, infolge der hervorragenden Kristallinität. Darüber hinaus verbessert der Oxidfilm 332, der schließlich verdickt wurde, die Isoliereigenschaften gegenüber den anderen Vorrichtungen. Daher läßt sich die Verläßlichkeit verbessern.

VIERUNDVIERZIGSTE AUSFÜHRUNGSFORM

Nunmehr wird ein BiCMOS (bipolarer komplementärer Metalloxidhalbleiter) beschrieben, der das polykristalline Siliziumsubstrat gemäß einer vierundvierzigsten Ausführungsform der vorliegenden Erfindung aufweist.

Fig. 85 zeigt als Querschnittsansicht den Aufbau des BiCMOS gemäß der vorliegenden Ausführungsform. Der BiCMOS gemäß dieser Ausführungsform weist das polykristalline Siliziumsubstrat gemäß der zweiundvierzigsten Ausführungsform auf. Im einzelnen besteht der BiCMOS aus einem Bipolartransistor und einem CMOS, wie in Fig. 85 gezeigt ist. Der Bipolartransistor und der CMOS werden parallel auf dem eingebetteten Oxidfilm 332 über einen Geräteisolierfilm 350 hergestellt.

Der Bipolartransistor weist einen n-Kollektorbereich 351 und einen Kollektorbereich 352 des n-Typs auf, die selektiv auf dem eingebetteten Oxidfilm 332 hergestellt werden, einen Basisbereich 353 des p-Typs, der auf dem n⁻-Kollektorbereich 351 ausgebildet wird, sowie einen Drainbereich 354 des n-Typs, der auf dem Basisbereich 353 des p-Typs ausgebildet wird.

Der CMOS weist einen nMOS (n-Kanal-MOS) auf, der aus einem Sourcebereich 361 des n-Typs, einem Kanalbereich 362 des p-Typs und einem Drainbereich 363 des n-Typs besteht, die selektiv auf dem eingebetteten Oxidfilm 332 hergestellt werden; einen pMOS (p-Kanal-MOS), der aus einem Sourcebereich 364 des p-Typs, einem Kanalbereich 364n des n-Typs und einen Drainbereich 366 des p-Typs besteht; sowie einen Geräteisolierfilm 367 zum Isolieren dieses nMOS und dieses pMOS gegeneinander.

Selbst wenn der voranstehend geschilderte BiCMOS hergestellt wird, verbessert die hervorragende Kristallinität des polykristallinen Siliziumsubstrats gemäß der zweiundvierzigsten Ausführungsform die Eigenschaften beispielsweise des Bipolartransistors. Darüber hinaus verbessert der Oxidfilm, der schließlich verdickt ausgebildet wurde, die Isoliereigenschaften in Bezug auf die andere Vorrichtung. Daher läßt sich die Verläßlichkeit verbessern.

EINE ANDERE AUSFÜHRUNGSFORM

Die zweiundvierzigste Ausführungsform ist so aufgebaut, daß die Oxidation, die in der heißen und hoch konzentrierten Sauerstoffatmosphäre durchgeführt wird, dazu führt, daß der Oxidfilm verdickt wird, um die Spannungsfestigkeit zu erhöhen. Die vorliegende Erfindung ist nicht auf die voranstehend geschilderte Anordnung beschränkt. Der voranstehend geschilderte Oxidationsvorgang in der heißen und hoch konzentrierten Sauerstoffatmosphäre kann in einem Fall weggelassen werden, wenn ein Gerät hergestellt wird, welches eine geringe Spannungsfestigkeit aufweist, wie dies erforderlich ist, um einen ähnlichen Effekt durch Einsatz des Vorteils der vorliegenden Erfindung zu erzielen.

Zwar ist die zweiundvierzigste Ausführungsform so aufgebaut, daß die übliche Wärmebehandlung bei 600°C durchgeführt wird, um die amorphe Siliziumschicht 333a in die polykristalline Siliziumschicht 333 umzuwandeln, wobei dann eine Wärmebehandlung bei 1300°C oder mehr durchgeführt wird, jedoch ist die vorliegende Erfindung nicht hierauf beschränkt. Der übliche Wärmebehandlungsvorgang bei 600°C kann weggelassen werden, und es kann eine Wärmebehandlung der amorphen Siliziumschicht 333a bei 1300°C oder mehr erfolgen, um die polykristalline Siliziumschicht 333 auszubilden. Die vorliegende Erfindung kann dazu eingesetzt werden, ähnliche Auswirkungen dadurch zu erzielen, daß die Bearbeitungsbedingungen einschließlich der Temperaturanstiegsrate geeignet festgelegt werden.

Zwar wurden die dreiundvierzigste und vierundvierzigste Ausführungsform beschrieben, bei welchen das polykristalline Siliziumsubstrat gemäß der vorliegenden Erfindung dazu eingesetzt wird, eine Vorrichtung wie einen IGBT oder eine BiCMOS herzustellen, jedoch kann auch eine andere Vorrichtung je nach Wahl hergestellt werden. Selbst wenn eine andere Vorrichtung hergestellt wird, läßt sich entsprechend die vorliegende Erfindung einsetzen, und können entsprechende Auswirkungen erzielt werden. Darüber hinaus können die verschiedenen Eigenschaften der hergestellten Vorrichtung verbessert werden.

EINE ANDERE AUSFÜHRUNGSFORM

Sämtliche voranstehend geschilderten Ausführungsformen sind so aufgebaut, daß der erste Leitfähigkeitstyp der n-Typ ist, und der zweite Leitfähigkeitstyp der p-Typ. Allerdings ist die vorliegende Erfindung nicht hierauf beschränkt. Beispielsweise kann der erste Leitfähigkeitstyp der p-Typ sein, und der zweite Leitfähigkeitstyp der n-Typ, um durch Einsatz der vorliegenden Erfindung einen entsprechenden Effekt zu erreichen.

FÜNFUNDVIERZIGSTE AUSFÜHRUNGSFORM

Die voranstehenden Ausführungsformen wurden hauptsächlich dazu beschrieben, um die laterale Vorrichtung auf der vertikalen Leistungsvorrichtung vorzusehen, oder nur die laterale Vorrichtung. Eine fünfundvierzigste Ausführungsform ist so ausgebildet, daß sie eine wirksame Anschlußanordnung zur Verfügung bei einer Kombination aus einer vertikalen Leistungsvorrichtung und einer lateralen Vorrichtung aufweist, die auf der vertikalen Leistungsvorrichtung ausgebildet ist. Die Anschlußanordnung ist so ausgebildet, daß eine vertikale Leistungsvorrichtung für eine hohe elektrische Leistung von einer Schutzringschicht umgeben ist, und eine laterale Vorrichtung über der Schutzringschicht über einen Isolierfilm angeordnet ist. Die Anschlußanordnung führt dazu, daß die Verteilung der Äquipotentiallinien sowohl in der vertikalen Vorrichtung als auch in der lateralen Vorrichtung vergleichmäßigt wird. Es läßt sich daher der Vorteil erzielen, daß die Konzentration elektrischer Felder verhindert werden kann. Diese Anordnung wird nachstehend geschildert.

Fig. 86 ist eine Aufsicht auf eine Halbleitervorrichtung gemäß der fünfundvierzigsten Ausführungsform der vorliegenden Erfindung. Fig. 87 ist eine Querschnittsansicht entlang der Linie 87-87 von Fig. 86. Fig. 88 ist eine Querschnittsansicht entlang der Linie 88-88 von Fig. 86.

Bei der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist ein vertikaler IGBT im Zentralbereich des Substrats vorgesehen, und es sind laterale anhängende Schaltungen in dem Umfangsbereich des Substrats vorgesehen, und umfassen einen Hochspannungs-MOSFET, eine Hochspannungsdiode und einen CMOS. Der IGBT ist so aufgebaut, daß eine Basisschicht 432 des p-Typs, und eine Grabenschicht 433 des p-Typs selektiv ′auf der Oberfläche einer n⁻-Basisschicht 431 mit hohem Widerstand ausgebildet werden. Eine Gateelektrode 435 wird über einen Isolierfilm 434 auf der n⁻-Basisschicht 431 ausgebildet, die von der Basisschicht 432 des p-Typs und der Grabenschicht 433 des p-Typs umgeben ist und nach außen hin freiliegt. Eine n⁺-Sourceschicht 436 wird selektiv auf den Oberflächen der Basisschicht 432 des p-Typs und der Grabenschicht 433 des p-Typs ausgebildet. Eine gemeinsame Sourceelektrode 437 wird in ohmschem Kontakt mit der n⁺-Sourceschicht 436 und der Basisschicht 432 des p-Typs auf der n⁺-Sourceschicht 436 und der Basisschicht 432 des p-Typs ausgebildet.

Eine dichte p⁺-Drainschicht 438 wird auf der n⁻-Basisschicht 431 gegenüberliegend der Basisschicht 432 des p-Typs hergestellt. Eine Drainelektrode 439 wird auf der p⁺-Drainschicht 438 so hergestellt, daß sie in ohmschem Kontakt mit der p⁺-Drainschicht 438 steht.

In einem Bereich, der den vertikalen IGBT umgibt, wird eine dichte n⁺-Schicht 440 um die Basisschicht 432 des p-Typs herum ausgebildet, und zwar von der Basisschicht 432 des p-Typs um eine vorbestimmte Entfernung beabstandet. Zwei Schutzringschichten 441 des p-Typs werden selektiv auf der Oberfläche der n⁻-Basisschicht 431 hergestellt, die von der Basisschicht 432 des p-Typs und der n⁺-Schicht 440 umgeben ist. Eine Halbleiterschicht 443 mit hohem Widerstand, die aus polykristallinem Silizium besteht, wird über einen gemeinsamen Isolierfilm 442 auf einem Bereich von der Basisschicht 432 des p-Typs aus so hergestellt, daß sie die n⁺-Schicht 440 über die n⁻-Basisschicht 431 und jede Schutzringschicht 441 erreicht. Die Halbleiterschicht 443 mit hohem Widerstand weist den Hochspannungs-MOSFET, die Hochspannungsdiode und den CMOS auf.

Wie aus Fig. 87 hervorgeht, ist der Hochspannungs-MOSFET so aufgebaut, daß eine Basisschicht 452 des p-Typs, die oberhalb der Basisschicht 432 des p-Typs des IGBT angeordnet ist, in der n⁻-Driftschicht 451, welche die Halbleiterschicht mit hohem Widerstand darstellt, so ausgebildet wird, daß sie den Isolierfilm erreicht. Eine n⁺-Sourceschicht 453 und eine p⁺-Schicht 454 werden selektiv auf der Oberfläche der Basisschicht 452 des p-Typs hergestellt.

Andererseits wird eine n⁺-Drainschicht 455 selektiv oberhalb der n⁺-Schicht 440 am Umfang des Substrats ausgebildet, wobei die n⁺-Drainschicht 455 auf der Oberfläche der n⁻-Driftschicht 451 hergestellt wird. Eine Gateelektrode 457 wird über einen Isolierfilm 456 auf einem Bereich ausgebildet, der von einem Abschnitt der n⁺-Sourceschicht 453 ausgeht und die n⁻-Driftschicht 451 über die Basisschicht 452 des p-Typs erreicht.

Eine Basiselektrode 458 des p-Typs ist für die p⁺-Schicht 454 vorgesehen. Eine Sourceelektrode 459 ist für die n⁺-Sourceschicht 453 vorgesehen. Eine Drainelektrode 460 ist für die n⁺-Drainschicht 455 vorgesehen.

Die Länge der n⁻-Driftschicht 451 zwischen der Basisschicht 452 des p-Typs und der n⁺-Drainschicht 455 ist so gewählt, daß sie im wesentlichen gleich der Entfernung der n⁻-Basisschicht 431 zwischen der Basisschicht 432 des p-Typs und der n⁺-Schicht 440 des Haupt-IGBT ist. Der voranstehend erwähnte MOSFET weist einen Graben 461 an seinem Umfang auf, so daß die Geräte gegeneinander isoliert sind.

Wie in Fig. 88 gezeigt, ist die Hochspannungsdiode so aufgebaut, daß eine Anodenschicht 463 des p-Typs, die oberhalb der Basisschicht 432 des p-Typs des IGBT angeordnet ist, in der n⁻-Driftschicht 462, welche die Halbleiterschicht 443 mit hohem Widerstand darstellt, so ausgebildet wird, daß sie den Isolierfilm 442 erreicht. Eine p⁺-Schicht 464 wird selektiv auf der Oberfläche der Anodenschicht 463 des p-Typs erzeugt.

Andererseits wird eine n⁺-Kathodenschicht 465 selektiv oberhalb der n⁺-Schicht 440 am Umfang des Substrats ausgebildet, wobei die n⁺-Kathodenschicht 465 auf der Oberfläche der n⁻-Driftschicht 462 ausgebildet wird.

Eine Anodenelektrode 466 ist für die p⁺-Schicht 464 vorgesehen. Eine Kathodenelektrode 467 ist für die n⁺-Kathodenschicht 465 vorgesehen.

Die Länge der n⁻-Driftschicht 462 zwischen der Anodenschicht 463 des p-Typs und der n⁺-Kathodenschicht 465 ist so gewählt, daß sie im wesentlichen gleich der Entfernung der n⁻-Basisschicht 431 zwischen der Basisschicht 432 des p-Typs und der n⁺-Schicht 440 des Haupt-IGBT ist. Die voranstehend geschilderte Hochspannungsdiode weist an ihrem Umfang einen Graben 461 auf, so daß die Vorrichtungen gegeneinander isoliert sind.

Der CMOS wird auf dem Isolierfilm 442 oberhalb der n⁺-Schicht 440 am Umfang des Substrats hergestellt. Es wird darauf hingewiesen, daß die n⁺-Schicht 440 in dem unteren Abschnitt des CMOS weiter außen angeordnet ist als jede Schutzringschicht 441 des p-Typs, wobei die n⁺-Schicht 440 im wesentlichen einen Äquipotentialbereich bildet. Der CMOS weist eine Schicht 472 des p-Typs in einer n⁻-Schicht 471 auf, die als Halbleiterschicht 443 mit hohem Widerstand dient, auf dem Isolierfilm 442, wobei die Schicht 472 des p-Typs eine solche Tiefe hat, daß sie den Isolierfilm 442 erreicht.

Eine n⁺-Sourceschicht 473 und eine n⁺-Drainschicht 474 werden selektiv auf der Oberfläche der Schicht 472 des p-Typs ausgebildet. Eine Gateelektrode 476 wird über einen Isolierfilm 475 auf einem Bereich hergestellt, der von einem Abschnitt der n⁺-Sourceschicht 473 ausgeht, so daß sie die n⁺-Drainschicht 474 über die Schicht 472 des p-Typs erreicht. Eine Sourceelektrode 477 ist für die n⁺-Sourceschicht 473 vorgesehen. Eine Drainelektrode 478 ist für die n⁺-Drainschicht 474 vorgesehen. Die Anordnung, welche die Schicht 472 des p-Typs betrifft, ist der nMOS.

Entsprechend weist der pMOS einen solchen Aufbau auf, daß eine p⁺-Sourceschicht 481 und eine p⁺-Drainschicht 482 selektiv auf der Oberfläche der n⁻-Schicht 471 ausgebildet werden. Eine Gateelektrode 484 wird über einen Isolierfilm 483 auf einem Bereich von einem Abschnitt der p⁺-Sourceschicht 481 so ausgebildet, daß sie die p⁺-Drainschicht 482 über die Schicht 471 des p-Typs erreicht. Eine Sourceelektrode 485 ist für die p⁺-Sourceschicht 481 vorgesehen. Eine Drainelektrode 486 ist für die p⁺-Drainschicht 482 vorgesehen. Die Anordnung, welche zur n⁻-Schicht 471 gehört, ist der pMOS.

Nachstehend wird unter Bezugnahme auf die Fig. 89A bis 89H der Vorgang zur Herstellung der Halbleitervorrichtung beschrieben. Gleiche Bauteile wie bei der voranstehend geschilderten Anordnung werden durch ein angehängtes "a" gekennzeichnet.

Wie aus Fig. 89A hervorgeht, wird die p⁺-Emitterschicht 438 auf jeder Seite der n⁻-Basisschicht 431 hergestellt, welche das n-Substrat bildet. Die n⁺-Schicht 440, die Basisschicht 432 des p-Typs und die Schutzringschicht 441 des p-Typs werden selektiv auf der anderen Seite der n⁻-Basisschicht 431 ausgebildet. Dann wird ein Oxidfilm 442a mit einer Dicke von etwa 1 µm auf der gesamten Oberfläche der n⁻-Basisschicht 431 gegenüberliegend der p⁺-Emitterschicht 438 hergestellt.

Dann wird, wie in Fig. 89B gezeigt ist, eine n⁻-Schicht 443a mit einer Dicke von etwa 2 µm auf dem Oxidfilm 442a ausgebildet. Die n⁻-Schicht 443a kann einfach durch ein Siliziumdirektverbindungsverfahren, ein Ablagerungsverfahren für polykristallines Silizium oder ein Verfahren zur Ausbildung von polykristallinem Silizium aus amorphem Silizium hergestellt werden. Ein Oxidfilm wird auf der Oberfläche der n⁻-Schicht 443a hergestellt, und der Oxidfilm wird selektiv durch Ätzen entfernt.

Wie in Fig. 98C gezeigt ist, wird der verbleibende Oxidfilm 490 als Maske dazu verwendet, die n⁻-Schicht 443a und den Oxidfilm 490 in dem Bereich zu entfernen, aus welchem die Source, das Gate und die Basisschicht 432 des p-Typs des IGBT entstehen. Zu diesem Zeitpunkt wird gleichzeitig der Graben 461 am Umfang des Hochspannungs-MOSFET und der Hochspannungsdiode ausgebildet.

Wie in Fig. 89D gezeigt ist, wird ein Oxidfilm 491 an der Seitenwand des Grabens 461 hergestellt. Der Graben wird dadurch eingebettet, daß polykristallines Silizium 491 abgelagert wird. Wie aus Fig. 89E hervorgeht, werden das polykristalline Silizium und der Oxidfilm 490 auf der Oberfläche entfernt, so daß Grabenschichten 433, 452 und 472 des p-Typs für die jeweiligen Vorrichtung ausgebildet werden. Daraufhin wird, wie in Fig. 89F gezeigt, der Oxidfilm 434a, aus welchem die Gateisolierfilme 434, 456, 475 und 483 entstehen, und die aus polykristallinem Silizium bestehenden Gateelektroden 435, 357, 476 und 484 hintereinander ausgebildet.

Dann wird, wie aus Fig. 89G hervorgeht, jede n⁺-Schicht durch Ionenimplantierung und Diffusion ausgebildet. Daher werden die n⁺-Sourceschicht 436 des IGBT, die n⁺-Sourceschicht 436 und die n⁺-Drainschicht 455 des Hochspannungs-MOSFETs hergestellt, die n⁺-Kathodenschicht 456 der Hochspannungsdiode, die n⁺-Sourceschicht 473, die n⁺-Drainschicht 474 und die äußerste n⁺-Schicht 493 des nMOS des CMOS. Weiterhin wird jede p⁺-Schicht durch Ionenimplantierung und Diffusion hergestellt. Daher werden die p⁺-Basiskontaktschicht 494 des IGBT, die p⁺-Schicht 464, die als die Anodenkontaktschicht der Hochspannungsdiode dient, und die p⁺-Sourceschicht 481 sowie die p⁺-Drainschicht 482 des pMOS des CMOS hergestellt.

Wie in Fig. 89H (oder in den Fig. 87 und 88) gezeigt ist, werden der Oxidfilm 495, ein Kontaktloch, sowie jede Elektrode 437, 458 bis 460, 466 und 467, 477 und 478, sowie 485 bis 486 ausgebildet, so daß nunmehr eine Halbleitervorrichtung fertiggestellt ist.

Wenn bei der so hergestellten Halbleitervorrichtung eine positive Spannung an die Drainelektrode 439 und eine negative Spannung an die Sourceelektrode 437 des IGBT angelegt wird, wird eine Verarmungsschicht in der n⁻-Basisschicht 431 vergrößert. Eine Äquipotentiallinie 496 wird gleichförmig in der n⁻-Basisschicht 431 am Umfang des IGBT ausgebildet, infolge der Einwirkung Schutzringschicht 441 des p-Typs, wie in den Fig. 90 und 91 gezeigt ist. Die Äquipotentiallinie 496 wird ebenso in den n⁻-Driftschichten 451 und 462 des Hochspannungs-MOSFET und Hochspannungsdiode ausgebildet, so daß eine gleichmäßige Potentialverteilung in den n⁻-Driftschichten 451 und 462 erzielt wird. In den n⁻-Driftschichten 451 und 462 wird daher eine Konzentration elektrischer Felder vermieden. Selbst wenn die aktive Schicht dünn ist, kann daher eine hohe Spannungsfestigkeit erzielt werden. Dies führt dazu, daß sich ein Hochspannungs-MOSFET und eine Hochspannungsdiode ausbilden lassen. Treiberschaltungen für die oberen Vorrichtungen können daher auf dem unteren IGBT integriert werden.

Der Hochspannungs-MOSFET 421, die CMOS-Treiberschaltung 422 und die Hochspannungsdiode 423, die als die Treiberschaltungen 420a und 420b dienen, können daher auf dem IGBT 401 bis IGBT 406 (oder auf dem MOSFET) der Wechselrichtereinheit integriert werden, die in den Fig. 1 und 2 gezeigt ist. Die Anzahl an Bauteilen kann verringert werden, so daß eine kostengünstige Wechselrichtereinheit zur Verfügung gestellt wird.

Die fünfundvierzigste Ausführungsform der vorliegenden Erfindung weist den voranstehend geschilderten Aufbau auf. Allerdings ist die vorliegende Erfindung nicht auf die voranstehenden Ausführungsformen beschränkt. Beispielsweise kann die Hochspannungs-Halbleiterschicht, die auf der Oberfläche des Anschlußbereichs des Übergangs durch den Isolierfilm ausgebildet wird, aus einkristallinem Silizium hergestellt werden. Da sich die vorliegenden Ausführungsform durch die Anschlußanordnung auszeichnet, können die vertikale Vorrichtung und die laterale Vorrichtung freiwählbar geändert werden. Die laterale Vorrichtung kann beispielsweise eine der Vorrichtungen gemäß der zweiten bis zur einundvierzigsten Ausführungsform sein.

Zusätzliche Vorteile und Abänderungen werden Fachleuten auf diesem Gebiet sofort auffallen. Daher ist die Erfindung in ihrem Gesamtaspekt nicht auf die spezifischen Einzelheiten und repräsentativen Ausführungsformen beschränkt, die hier gezeigt und beschrieben wurden. Es lassen sich daher verschiedene Abänderungen durchführen, ohne vom Wesen oder Umfang des allgemeinen erfinderischen Konzepts abzuweichen, welches sich aus der Gesamtheit der vorliegenden Anmeldeunterlagen ergibt, und von den beigefügten Patentansprüchen umfaßt sein soll.

Claims

1. Halbleitervorrichtung, welche aufweist:
eine vertikale Halbleitervorrichtung (40),
die ein Halbleitersubstrat (44) eines ersten Leitfähigkeitstyps aufweist,
eine auf der Oberfläche des Halbleitersubstrats vorgesehene Drainschicht (47),
eine auf der Oberfläche der Drainschicht vorgesehene Drainelektrode (80),
eine Basisschicht (51) eines zweiten Leitfähigkeitstyps, die selektiv in der Oberfläche des Halbleitersubstrats gegenüberliegend der Drainschicht vorgesehen ist,
eine Sourceschicht (60) des ersten Leitfähigkeitstyps, die selektiv in der Oberfläche der Basisschicht des zweiten Leitfähigkeitstyps vorgesehen ist,
eine Sourceelektrode (69), die auf der Sourceschicht des ersten Leitfähigkeitstyps und der Basisschicht des zweiten Leitfähigkeitstyps vorgesehen ist, und
eine Gateelektrode (57), die über einen Gateisolierfilm (56) auf der Basisschicht des zweiten Leitfähigkeitstyps zwischen der Sourceschicht des ersten Leitfähigkeitstyps und dem Halbleitersubstrat des ersten Leitfähigkeitstyps vorgesehen ist, und
eine laterale Halbleitervorrichtung (41 bis 43), die eine Isolierschicht (45) aufweist, die in einem Bereich der Oberfläche des Halbleitersubstrats vorgesehen ist, und
eine polykristalline Halbleiterschicht, die auf der Isolierschicht vorgesehen ist, und einen Bereich (61 bis 64) des ersten Leitfähigkeitstyps sowie einen Bereich (66, 67) des zweiten Leitfähigkeitstyps aufweist, wobei
die Sourceschicht des ersten Leitfähigkeitstyps der vertikalen Halbleitervorrichtung und der Bereich des ersten Leitfähigkeitstyps der polykristallinen Halbleiterschicht gleichzeitig eine Ionenimplantierung erfahren.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke des Gateisolierfilms (56) 600 Å oder weniger beträgt.

3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke des Gateisolierfilms (56) 300 Å oder weniger beträgt.

4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die laterale Halbleitervorrichtung aufweist:
einen Basisbereich (93) des ersten Leitfähigkeitstyps, der in der polykristallinen Halbleiterschicht vorgesehen ist,
einen Drainbereich (94), der selektiv in dem Basisbereich des ersten Leitfähigkeitstyps ausgebildet wird,
eine Drainelektrode (91), die auf dem Drainbereich des zweiten Leitfähigkeitstyps vorgesehen ist,
einen Sourcebereich (85) des ersten Leitfähigkeitstyps, der selektiv in der polykristallinen Halbleiterschicht auf solche Weise ausgebildet wird, daß der Sourcebereich des ersten Leitfähigkeitstyps nicht in Kontakt mit dem Basisbereich des ersten Leitfähigkeitstyps steht,
eine Sourceelektrode (90), die auf dem Sourcebereich des ersten Leitfähigkeitstyps vorgesehen ist, und
eine Gateelektrode (89), die über einen Gateisolierfilm (88) auf der polykristallinen Halbleiterschicht ausgebildet ist, die zwischen dem Sourcebereich des ersten Leitfähigkeitstyps und dem Basisbereich des ersten Leitfähigkeitstyps liegt.

5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die polykristalline Halbleiterschicht (92) der lateralen Halbleitervorrichtung eine Wellenform aufweist, die in einer Richtung senkrecht zu einer Linie ausgebildet ist, welche die Drainelektrode (91) und die Sourceelektrode (90) verbindet.

6. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Isolierschicht (102) eine Dicke aufweist, die größer ist als die Dicke eines anderen Bereichs in einem Bereich unterhalb des Drainbereichs (104) des zweiten Leitfähigkeitstyps.

7. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die laterale Halbleitervorrichtung aufweist:
eine Schicht (181) des zweiten Leitfähigkeitstyps mit niedrigem Widerstand, die selektiv zwischen dem Halbleitersubstrat (11) und der Isolierschicht (12) ausgebildet wird, und
einen Verdrahtungsabschnitt (182), um die Schicht mit niedrigem Widerstand des zweiten Leitfähigkeitstyps und den Sourcebereich des ersten Leitfähigkeitstyps auf daßelbe Potential festzulegen.

8. Halbleitervorrichtung, welche aufweist:
eine Isolierschicht (2),
eine auf der Isolierschicht vorgesehene polykristalline Halbleiterschicht,
einen Driftbereich (3) des ersten Leitfähigkeitstyps, der in der polykristallinen Halbleiterschicht vorgesehen ist,
einen Drainbereich (4), der in dem Driftbereich des ersten Leitfähigkeitstyps vorgesehen ist,
eine auf dem Drainbereich vorgesehene Drainelektrode (5),
einen Sourcebereich (7) des ersten Leitfähigkeitstyps, der in der polykristallinen Halbleiterschicht vorgesehen ist,
eine Sourceelektrode (8), die auf dem Sourcebereich des ersten Leitfähigkeitstyps vorgesehen ist,
eine Gateelektrode (9), die über einen Gateisolierfilm auf der polykristallinen Halbleiterschicht zwischen dem Sourcebereich des ersten Leitfähigkeitstyps und dem Driftbereich des ersten Leitfähigkeitstyps vorgesehen ist, und
eine Offset-Kanalschicht (191, 192), die einen hohen Widerstand aufweist, und auf dem Driftbereich des ersten Leitfähigkeitstyps so ausgebildet ist, daß sie eine Ladungsträgerspeicherschicht (190) in einer Grenzfläche mit dem Driftbereich des ersten Leitfähigkeitstyps ausbildet.

9. Halbleitervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Offset-Kanalschicht (191) Hetero-Übergänge in der Grenzfläche mit dem Driftbereich (3) des ersten Leitfähigkeitstyps ausbildet, um eine Ladungsträgerspeicherschicht (190) auszubilden.

10. Halbleitervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Offset-Kanalschicht (192) die Ladungsträgerspeicherschicht (190) in der Grenzfläche mit dem Driftbereich (3) des ersten Leitfähigkeitstyps entsprechend dem Unterschied der Austrittsarbeit bildet.

11. Halbleitervorrichtung, welche aufweist:
eine Isolierschicht (202),
eine auf der Isolierschicht vorgesehene erste polykristalline Halbleiterschicht (203),
eine zweite polykristalline Halbleiterschicht (204), die in Kontakt mit der ersten polykristallinen Halbleiterschicht steht, und eine Breite des verbotenen Bands aufweist, die größer ist als jene der ersten polykristallinen Halbleiterschicht,
einen Sourcebereich (205), der selektiv in der zweiten polykristallinen Halbleiterschicht ausgebildet ist,
einen Drainbereich (206), der in der zweiten polykristallinen Halbleiterschicht getrennt von dem Sourcebereich vorgesehen ist, und
eine Gateelektrode (208), die über einen Gateisolierfilm (207) in Kontakt mit der zweiten polykristallinen Halbleiterschicht steht, umgeben von dem Sourcebereich und dem Drainbereich.

12. Halbleitervorrichtung, welche aufweist:
eine Isolierschicht (202),
eine dritte polykristalline Halbleiterschicht (211), die auf der Isolierschicht vorgesehen ist,
eine vierte polykristalline Halbleiterschicht (213), die auf der dritten polykristallinen Halbleiterschicht vorgesehen ist, und
eine fünfte polykristalline Halbleiterschicht (212), die zwischen der dritten und der vierten polykristallinen Halbleiterschicht angeordnet ist, und eine Breite des verbotenen Bands aufweist, die geringer ist als jene der dritten und vierten polykristallinen Halbleiterschichten.

13. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die polykristalline Halbleiterschicht (232 bis 234) der lateralen Halbleitervorrichtung so aufgebaut ist, daß die Dicke einer Schicht (233), die als eine aktive Schicht dient, im wesentlichen ebenso groß ist wie die Korngröße des Materials dieser Schicht.

14. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die polykristalline Halbleiterschicht (263) einen hohen Widerstand aufweist;
der Bereich (266) des ersten Leitfähigkeitstyps selektiv so ausgebildet wird, daß er von der Oberfläche der polykristallinen Halbleiterschicht aus eine derartige Tiefe aufweist, daß er die Isolierschicht (262) erreicht, und einen niedrigen Widerstand aufweist;
der Bereich (264) des zweiten Leitfähigkeitstyps in der polykristallinen Halbleiterschicht getrennt von dem Bereich des ersten Leitfähigkeitstyps vorgesehen ist und einen niedrigen Widerstand aufweist; und
die laterale Halbleitervorrichtung Verunreinigungen enthält, deren Verteilung einen Abfall von dem Bereich des ersten Leitfähigkeitstyps zum Bereich des zweiten Leitfähigkeitstyps zeigt.

15. Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die laterale Halbleitervorrichtung so aufgebaut ist, daß die Dicke der polykristallinen Halbleiterschicht (263), welche den hohen Widerstand aufweist, im Bereich von 0,1 µm bis 1 µm liegt, und eine Spannungsfestigkeit im Bereich von 400 V bis 730 V aufweist.

16. Halbleitervorrichtung, welche aufweist:
eine Isolierschicht (302),
eine auf der Isolierschicht vorgesehene polykristalline Halbleiterschicht (316a), die durch Verringerung der Dicke der polykristallinen Halbleiterschicht mit hohem Widerstand ausgebildet wird, die so ausgebildet wurde, daß ihre Dicke größer ist als die Dicke des Bereichs, der durch Ionenimplantierung beschädigt wird, nach der Ionenimplantierung und der Wärmebehandlung.

17. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine polykristalline Halbleiterschicht (316) eine Dicke aufweist, die geringer ist als die Dicke eines Bereichs, der beim Implantieren von Ionen beschädigt wird, und der durch selektive Ionenimplantierung unter Verwendung einer Maske (321) und mittels Wärmebehandlung ausgebildet wird.

18. Halbleitervorrichtung, welche aufweist:
eine Isolierschicht (332); und
eine auf der Isolierschicht vorgesehene polykristalline Siliziumschicht (333), die aus einem amorphen Siliziumfilm (333a) und mittels Wärmebehandlung ausgebildet wird, die bei einer Temperatur von 1300°C oder mehr stattfindet.

19. Halbleitervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die Isolierschicht (332) eine Dicke von 100 nm oder weniger aufweist.