DE19709210A1 - RAM-Speicherschaltung - Google Patents

Description

Die Erfindung betrifft eine RAM-Speicherschaltung nach dem Oberbegriff des Anspruches 1.

Es sind RAM-Speicher bekannt, die einen einzigen oder mehrere Anschlüsse aufweisen. Der Begriff Anschluß bedeutet in diesem Zusammenhang ein Anschluß, dem Daten zugeführt werden und von welchem Daten abgehen, und der Adressen- und Steuersignale empfängt und üblicherweise an einen RAM-Bus angeschlossen ist. Mehrere Anschlüsse, die einen voneinander unabhängigen Zugriff ermöglichen, werden benötigt, wenn eine Reihe von Vorrichtungen unmittelbaren Zugriff auf einen einzigen RAM-Speicher nehmen müssen, ohne hierauf zu warten.

Es ist bekannt, eine Arbitrationsschaltung vorzusehen, mit der verschiedene Vorrichtungen Zugriff auf einen einzigen Anschluß erhalten. Wenn eine Vorrichtung Zugriff auf den einzigen Anschluß erhält, müssen andere Vorrichtungen so lange warten, bis der Zugriff der einen Vorrichtung beendet ist. Dies bedeutet, daß eine Vielzahl von Vorrichtungen warten müssen, bis sie Zugriff, gesteuert in der Arbitrationsschaltung, erhalten. Dies wird nachfolgend an Hand der Fig. 1 und 2 erläutert.

Die Fig. 1 zeigt ein RAM 1 mit einem einzigen Anschlußpunkt. Über einen RAM Bus 6 sind mit dem Anschluß 8 des RAM 1 Vorrichtungen 3, 4 . . . n verbunden. Mit jeder der Vorrichtungen 3, 4 . . . n ist eine Arbitrationsschaltung 10 verbunden, die den Zugriff der Vorrichtungen auf dem RAM-Bus steuert. Auf diese Weise haben mehrere Vorrichtungen Zugriff auf den einzigen Anschluß 8 des RAM 1, jedoch ist zu jedem Zeitpunkt mit diesem Anschluß jeweils nur eine der Vorrichtungen verbindbar. Daher entstehen beträchtliche Wartezeiten für jede Vorrichtung, da wenn eine der Vorrichtungen Zugriff auf den Bus 6 hat, der Anschluß 8 und somit das RAM 1 für alle anderen Vorrichtungen gesperrt ist und diese warten müssen, bis die eine Vorrichtung ihren Kontakt mit dem RAM 1 beendet hat. Ein solches System kann daher bei solchen Anwendungsfällen nicht benutzt werden, wo ein unmittelbarer Zugriff auf das RAM erforderlich ist.

Die Fig. 2 zeigt ein bekanntes System, bei dem das RAM 12 mehrere Anschlüsse aufweist, beispielsweise den Anschluß A, den Anschluß B und den Anschluß C. Jede Vorrichtung 3, 4, . . . n ist über einen separaten Bus 14A, 14B, 14C mit einem der Anschlüsse verbunden. Beim Stand der Technik sind RAM mit zwei Anschlüssen üblich, RAM mit drei Anschlüssen sind erhältlich und RAM mit vier Anschlüssen sind selten. Mit jedem Anschluß steigen die Kosten der integrierten Schaltung, da die Ein- und Ausgangsanschlüsse, welche mit einem Bus verbunden sind, jeweils mit Signaltreibern und so weiter versehen sein müssen.

Der Zugriff mehrerer Vorrichtungen zu einem Anschluß wird daher arbiträr vorgenommen, jedoch ist, wie schon vorstehend erwähnt, dabei ein sofortiger Zugriff nicht möglich. Andererseits sind RAM mit mehreren Anschlüssen entweder kostspielig oder nicht erhältlich.

Gemäß der vorliegenden Erfindung ist es möglich, daß mehrere Vorrichtungen Zugriff auf einen einzigen Anschluß nehmen, ohne daß es erforderlich ist, hierbei arbiträr vorzugehen. Hierbei ist ein unmittelbarer Zugriff möglich, wobei RAM verwendet werden können, die keine mehrfachen Anschlüsse und mehrfache Treiberschaltungen aufweisen. Die Anzahl der Anschlüsse, die zur Verbindung der Vorrichtungen angeboten werden können, ist nicht beschränkt mit Ausnahme der erforderlichen Arbeitsgeschwindigkeit oder der Speicherkapazität des RAM.

Die Signale von und zu einer Vielzahl von Vorrichtungen und einem Anschluß des RAM werden zeitgeteilt übermittelt. Da jede Vorrichtung gespeicherte Daten für eine bestimmte Zeitperiode liefert oder puffert, welche gleich einem Datenrahmen ist, ist die einer Vorrichtung zugeordnete Zeit 1/n einer Rahmenzeit, wobei n gleich der Anzahl der Vorrichtungen ist, die sich in dem Anschluß teilen.

Wenn nachfolgend von einem einzigen Anschluß gesprochen wird, so ist hierunter zu verstehen sowohl ein einziger Anschluß bei einem RAM mit nur einem Anschluß oder ein Anschluß von mehreren Anschlüssen eines RAM mit mehreren Anschlüssen. Im letzteren Fall kann einer der Anschlüsse eines RAM mit mehreren Anschlüssen zeitaufgeteilt benutzt werden, wie nachstehend an Hand eines einzigen Anschlusses erläutert wird. Die Zeitaufteilung wird nachfolgend an Hand eines einzigen Anschlusses beschrieben.

Gemäß einem Ausführungsbeispiel wird ein random access memory (RAM) beschrieben, bestehend aus einem RAM mit einem Datenanschluß, einem Adressen- und einem Steueranschluß, mehreren Datenpuffern, von denen jeder einen in beiden Richtungen betriebenen Eingangsanschluß und einen in beiden Richtungen betriebenen Ausgangsanschluß aufweist, sowie mit einem Datenbus, der mit den Ausgangsanschlüssen der Datenpuffern und dem Datenanschluß des RAM verbunden ist, einem Multiplexer, der eine Vielzahl von Adressen- und Steuereingängen und einen Adressen- und Steuerausgang aufweist, wobei der Adressen- und Steuerausgang verbunden ist mit dem Adressen- und Steueranschluß des RAM. Jeder der Adressen- und Steuereingänge empfängt Adressen- und Steuerdaten, welche gespeicherte Daten in einem speziellen Puffer zugeordnet sind. Mit jedem der Puffer und mit einem Steuereingang des Multiplexers ist ein Taktgenerator verbunden, um es zu ermöglichen, Adressen- und Steuerdaten durch den Multiplexer zu dem Adressen- und Steueranschluß des RAM hindurchzuleiten und Daten mit dem Datenanschluß des RAM auszutauschen, wobei die in beiden Richtungen betriebenen Dateneingangsanschlüsse der Puffer und jeder bei entsprechenden Adressen- und Steuereingangsanschlüsse einen separaten zeitgeteilten Anschluß des RAM bilden.

Gemäß einem weiteren Ausführungsbeispiel sind Speicher- bzw. Verriegelungsmittel für die Adressen- und Steuersignale vorgesehen, welche über die Adressen- und Steuereingangsanschlüsse des Puffers empfangen werden. Die in beiden Richtungen betriebenen Datenausgangsanschlüsse der Puffer sind verbunden mit dem Adressen- und Steueranschluß des RAM. Ein Taktgenerator ist mit jedem der Puffer zur Erzeugung eines zyklischen Zählsignals verbunden und veranlaßt jeden Puffer in Folge, die verriegelten Adressen- und Steuersignale und die darin gespeicherten Daten an den Adressen- und Steuereingang und zu dem Datenanschluß des RAM freizugeben. Hierbei bilden die in beiden Richtungen betriebenen Dateneingangsanschlüsse der Puffer und jeder der entsprechenden Adressen- und Steuereingangsanschlüsse einen separaten zeitgeteilten Anschluß für den RAM.

Gemäß einem weiteren Ausführungsbeispiel sind mit dem Datenanschluß des RAM eine Vielzahl von Datenspeichern verbunden.

Ausführungsbeispiele werden nachfolgend an Hand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 und 2 Blockdiagramme des Stands der Technik;

Fig. 3 ein Blockdiagramm gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 4 ein Zeitdiagramm zur Erläuterung der Signalintervalle während der Zeitaufteilung bei einem RAM Anschluß; und

Fig. 5 ein Blockdiagramm eines weiteren Ausführungsbeispiels.

Die Fig. 3 zeigt ein RAM 1 mit einem einzigen Anschluß 8. Dieser Anschluß ist unterteilt in ein Datenanschlußteil 8A und ein Adressen- und Steueranschlußteil 8B, wobei jeder Anschlußteil nachfolgend als Anschluß bezeichnet wird.

Separate externe Datenanschlüsse 16A, 16B . . . 16n sind angeschlossen an in beide Richtungen betriebene Einganganschlüsse von entsprechenden Puffern 18A, 18B. . .18n. Die separaten externen Datenanschlüsse sind mit Vorrichtungen verbunden, die gemeinsam Zugriff zum RAM 1 haben. Die Ausgänge jedes Puffers sind mit einem Datenbus 6 des RAM verbunden, wobei Daten zu und vom Datenanschluß 8A des RAM transferiert werden können.

Jeder Puffer umfaßt bevorzugt einen Bus-Sendeempfänger, der in beiden Übermittlungsrichtungen abspeichert. Einzugebende Daten werden im Puffer gespeichert, bis der Zeitschlitz entsprechend seinem Anschluß es ermöglicht, Daten in das RAM einzugeben. Während der Ausgabeoperation werden Daten vom Datenanschluß 8A des RAM in den adressierten Puffer während seines Zeitschlitzes eingegeben.

Die Adressen- und Steuereingänge jedes Eingangsanschlusses sind mit den entsprechenden Eingängen eines Multiplexers 20 verbunden. Der Ausgangsanschluß des Multiplexers ist verbunden mit dem Adressen- und Steueranschluß 8B des RAM 1.

Eine Taktschaltung 22 ist verbunden mit dem Steueranschluß 24 des Multiplexers 20 und den Steuer- und Adresseneingängen der Puffer. Die Taktschaltung zählt bevorzugt zyklisch sequenziell und gibt zyklisch sich wiederholende binäre Zählsignale ab. Diese Signale werden als Steuersignal für den Multiplexer 20 verwendet, wobei die Adressen- und Steuersignale, welche an den entsprechenden Eingängen des Multiplexers auftreten, sequenziell an seinen Ausgang angelegt werden und damit an den Adressen- und Steuereingang 8B des RAM 1. Als Ergebnis werden bei jedem Adressen- und Steuersignal, welches am Anschluß 8B auftritt, Zugriff auf eine unterschiedliche Speicherstelle im RAM mit einer zyklischen Wiederholung genommen.

Die binären Zählsignale werden auch angelegt an die Adresseneingänge aller Puffer 18A-18n. Wenn ein binäres Zählsignal übereinstimmt mit der Adresse eines bestimmten Puffers, wird dieser freigegeben und mit dem Bus 6 und damit mit dem Datenanschluß 8A verbunden. Abhängig davon, ob das am Adressen- und Steueranschluß 8B angelegte Steuersignal ein Eingabefreigabe- oder ein Ausgabefreigabesignal ist, dann werden Daten entweder vom adressierten Puffer durch den RAM Datenanschluß 8A akzeptiert oder vom Datenanschluß 8A an den adressierten Puffer ausgegeben.

Es ist zu erwähnen, daß andere Formen von Taktschaltungen verwendet werden können, beispielsweise eine solche, welche spezifische Adressensignale an die Puffer ausgibt, anstelle von einfachen binären Zählsignalen oder eine solche Taktschaltung, welche ein unterschiedliches Steuersignal an den Steuereingang des Multiplexers 20 ausgibt.

Fig. 4 zeigt ein Zeitdiagramm der Datenverarbeitung. Daten von den Vorrichtungen treten an den verschiedenen Anschlüssen 16A-16n auf, beispielsweise als Datenblocks 26A, 26B, 26C. . .26n. Diese werden jeweils in einem Puffer gespeichert. Das Intervall der Daten erstreckt sich für die Periode des Blocks, der als minimale Anschlußzykluszeit bezeichnet ist. Adressen- und Steuersignale, bezogen auf jeden Datenblock, erscheinen am Eingang des Multiplexers 20 für das gleiche Intervall wie der Datenblock.

Ein Rahmen 28 ist definiert, in welchem die Daten jedes der Puffer sequenziell dem Datenanschluß 8A oder während Daten vom Datenanschluß 8A den Puffern zugeführt werden. Wie die Fig. 4 zeigt, ist die Anzahl der Zeitschlitze im Rahmen gleich der Rahmenzeitdauer dividiert durch die Anzahl der Vorrichtungen, das heißt die Anzahl der Datenanschlüsse 16A-16n.

Die maximale Anzahl der Anschlüsse wird bestimmt durch die RAM Zugriffszeit, die Geschwindigkeit der Taktschaltung und der Anschlußzykluszeit als auch von der Kapazität des RAM. Jeder Zeitschlitz ist mindestens so groß wie die längste Zykluszeit von einem der Daten-, Adressen- und Steueranschlüsse des RAM. Die Geschwindigkeit der Taktschaltung wird übersetzt in eine spezifische Zeit, die jedem Zeitschlitz zugeordnet ist. Diese Geschwindigkeit und die RAM-Zugriffszeit sollten schnell genug sein, um der minimalen Anschlußzykluszeit angepaßt zu sein.

Während jedes der aufeinanderfolgenden Rahmen werden die in jedem Puffer gespeicherten Daten in Aufeinanderfolge über den Datenanschluß 8A während des dem Puffer zugeordneten Zeitschlitzes in das RAM eingegeben. Umgekehrt werden während jedes aufeinanderfolgenden Rahmens Daten vom Datenanschluß 8A in Aufeinanderfolge während des einem Puffer zugeordneten Zeitschlitzes in diesem Puffer eingegeben.

Es ist anzumerken, daß jeder Zeitschlitz dazu verwendet werden kann, entweder eine Eingabe- oder Ausgabeoperation durchzuführen, abhängig davon, ob das den Adressen- und Steueranschluß 8B zugeführte Steuersignal ein Eingabe- oder Ausgabefreigabesignal ist. Während eines Rahmens ist es somit nicht erforderlich, die Zeitschlitze entweder einer Ausgabe- oder Eingabeoperation zuzuordnen.

Die Fig. 5 zeigt ein weiteres Ausführungsbeispiel. In diesem Fall ist eine Adressen- und Steuersignalverklinkungsschaltung 30A, 30B. . .30n als Speicher jedem Puffer zugeordnet. Die Ausgänge der Verklinkungsschaltungen sind verbunden mit dem Adressen- und Steueranschluß 8B des RAM über den Bus 6A. Eine Taktschaltung 22 ist verbunden mit den Adresseneingängen der Puffer.

Im Betrieb werden die jedem Datenanschluß 16A, 16B. . .16n zugeordneten Daten an die entsprechenden Datenanschlüsse angelegt und im zugeordneten Puffer 18A, 18B. . .18n gespeichert. Gleichzeitig werden die diesen Anschlüssen zugeordneten Adressen- und Steuersignale an die Eingänge der entsprechenden Adressen- und Steuersignalverklinkungsschaltungen angelegt und dort gespeichert.

Die Taktschaltung 22 erzeugt eine zyklische Zählung oder Adressensignale für die Puffer 18A-18n, die hierdurch freigegeben werden. Die Verklinkungsschaltung, die dem adressierten Puffer zugeordnet ist, wird ebenfalls freigegeben durch Verbindung mit dem adressierten Puffer und dessen Freigabe. Als Ergebnis wird während der Zeit, während der Puffer freigegeben ist, der Datenanschluß 8A mit dem adressierten Puffer zur Ausführung einer Ein- oder Ausgabeoperation verbunden. Die Puffer werden hierbei in Folge gesteuert durch die Taktschaltung 22 freigegeben.

Da die Verklinkungsschaltung, die dem freigegebenen Puffer zugeordnet ist, ebenfalls freigegeben wird, werden deren gespeicherte Adressen- und Steuersignale an den Adressen- und Steueranschluß 8B des RAM 1 ausgegeben. Die entsprechende Speicherstelle wird hierdurch adressiert und das RAM wird zur Ein- oder Ausgabe zu oder vom Datenanschluß 8A während jedes Zeitschlitzes eines Rahmens gesteuert. Die Taktung ist gleich wie in Zusammenhang mit Fig. 4 beschrieben.

Bei diesem Ausführungsbeispiel hat daher jeder Anschluß 16A-16n zeitgeteilten Zugriff zum RAM 1 während aufeinanderfolgender Zeitschlitze, wie von der Taktschaltung 22 gesteuert, ohne daß ein Multiplexer wie beim Ausführungsbeispiel nach Fig. 3 erforderlich wäre.

Jede Verklinkungsschaltung weist bevorzugt eine Speicherfunktion auf, die eine Eingabe lediglich nach Verklinkung eines Eingabebefehls ermöglicht. Durch diese Speicherfunktion entfällt das wiederholte Auftreten des Befehls "Eingabe festhalten" für jeden Rahmen. Diese Speicherfunktion kann auch für die Ausgabefunktionen vorgesehen sein.

In beiden vorbeschriebenen Ausführungsformen ist das unmittelbare Erfordernis der Vorrichtung auf einen Zugriff zum RAM durch lediglich einen Zeitschlitz verzögert, der 1/n eines Rahmens ist. Da die Vorrichtungen normalerweise auf der Basis von Zeitrahmen arbeiten, erkennen die Vorrichtungen, die unmittelbaren Zugriff wünschen, nicht, daß ein unmittelbarer Zugriff zum RAM nicht zur Verfügung steht.

Claims (5)

1. RAM-Speicherschaltung mit einem RAM-Speicher (RAM 1), der mindestens einen Datenanschluß (8A) und einen Adressen- und Steueranschluß (8B) aufweist und der Datenanschluß (8A) mit einem Datenbus (6) verbunden ist, dadurch gekennzeichnet, daß mehrere Puffer (18) vorgesehen sind, die jeweils einen in beiden Richtungen betriebenen Eingangsanschluß und einen in beiden Richtungen betriebenen Ausgangsanschluß aufweisen, die Ausgangsanschlüsse mit dem Datenbus (6) verbunden sind, eine Taktschaltung (22) vorgesehen ist, welche mit Adresseneingängen der Puffer (18) verbunden ist und diese zeitlich aufeinanderfolgendend für einen Datenaustausch mit dem Datenanschluß (8A) freischaltet, und die Taktschaltung (22) weiterhin eine Steuerschaltung taktet, die Adressen- und Steuersignale dem Adressen- und Steueranschluß (8B) zuführt, wobei die Adressensignale dem jeweils freigeschalteten Puffer (18) zugeordnet sind und die Steuersignale die Richtung des Datenaustauschs zwischen dem Datenanschluß (8A) und dem freigeschalteten Puffer (18) bestimmen.

2. RAM-Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung ein Multiplexer (20) ist, der mindestens eine der Anzahl der Puffer (18) entsprechende Anzahl von Adressen- und Steuereingängen aufweist, von denen jeder einen Puffer (18) zugeordnet ist, der bei seiner Freigabe in ihm gespeicherte Adressen- und Steuersignale dem ihm zugeordneten Adressen- und Steuereingang übermittelt und der Multiplexer (20) mit seinem Ausgang mit dem Adressen- und Steueranschluß (8B) verbunden ist und von der Taktschaltung getaktet wird.

3. RAM-Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Taktschaltung als Ausgangssignal ein Binärsignal in Form einer zyklischen Zählung erzeugt.

4. RAM-Speicherschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Zykluszeit der Zählung einen Rahmen definiert, dessen Intervall gleich der Anzahl der Puffer (18) multipliziert mit einem Zeitschlitz ist und jeder Zeitschlitz eine Zeit­ periode ist, welche mindestens so lang als die längste Zykluszeit von einem Daten-, Adressen- und Steueranschluß (8A, 8B) des RAM ist.

5. RAM-Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung aus den Puffern (18) zugeordneten Verklinkungsschaltungen (30) besteht, denen Adressen- und Steuersignale vom Adressen- und Steuereingangsanschluß des jeweiligen Puffers (18) zugeführt werden, deren Ausgänge mit dem Adressen- und Steueranschluß (8B) des RAM verbunden sind und diese Adressen- und Steuersignale diesem Adressen- und Steueranschluß (8B) bei Freischaltung des jeweiligen Puffers (18) zugeführt werden.