DE19649577A1 - Kommunikationssystem - Google Patents

Description

Die vorliegende Erfindung betrifft ein Kommunikationssystem, insbesondere ein derartiges Kommunikationssystem, in welchem eine Haupteinheit ("Master") und eine oder mehrere Tochtereinheiten ("Slave") miteinander über Kommunikationsleitungen verbunden sind, und Steuerungen bezüglich der Freigabe einer Rücksetzung des Systems mit Hilfe von Datenkommunikation über die Kommunikationsleitungen vorgesehen sind.

Fig. 4 ist ein Blockschaltbild, welches den internen Aufbau eines Kommunikationssystems auf der Grundlage der herkömmlichen Technik zeigt. Bei dem in dieser Figur dargestellten Kommunikationssystem sind eine Haupteinheit 50 und eine Tochtereinheit 60 miteinander über einen Verlängerungsbus 70 verbunden, und wird die Datenkommunikation zwischen der Haupteinheit und der Tochtereinheit 60 über den Verlängerungsbus 70 durchgeführt.

Die Haupteinheit 50 ist so aufgebaut, daß ein Hauptspeicher 51 für eine Haupteinheit und ein Rücksetzsignalerzeugungsabschnitt 53 an einen Mikroprozessor 52 für eine Haupteinheit durch einen Bus angeschlossen sind. Die Haupteinheit 50 stellt eine zentralisierte Steuerung über das Gesamtsystem mit Hilfe von Datenkommunikationsvorgängen zwischen dem Mikroprozessor 52 für die Haupteinheit und jeder inneren Einheit zur Verfügung, oder einer externen Tochtereinheit 60, die angeschlossen ist.

Der Hauptspeicher für die Haupteinheit weist ein ROM (nicht gezeigt) mit Steuerprogrammen wie beispielsweise Initialisierungsprogrammen auf, welche den Betrieb der Haupteinheit 50 ermöglichen, oder ein (nicht gezeigtes) RAM, welches für Einsätze in einem Arbeitsbereich oder dergleichen verwendet wird, der darin gespeichert ist. Der Mikroprozessor 52 für die Haupteinheit greift auf den (nicht gezeigten) ROM oder RAM in dem Hauptspeicher 51 für die Haupteinheit zu, und führt Berechnungs- und Steuerabläufe durch.

Der Rücksetzsignalerzeugungsabschnitt 53 ist an den Mikroprozessor 52 für die Haupteinheit in der Haupteinheit 50 und ebenfalls an die Tochtereinheit 60 (einen Mikroprozessor 62 für eine nachstehend noch genauer erläuterte Tochtereinheit) außerhalb der Haupteinheit 50 über eine Signalleitung 71 angeschlossen, die getrennt von dem Verlängerungsbus 70 vorgesehen ist. Der Rücksetzsignalerzeugungsabschnitt 53 erzeugt Rücksetzsignale RS1 und RS2 jeweils zum Rücksetzen des Systems, liefert das Rücksetzsignal RS1, eines der wie voranstehend geschildert erzeugten Rücksetzsignale, über die Signalleitung 72 an dem Mikroprozessor 52 für die Haupteinheit, und liefert auch das Rücksetzsignal RS1, das andere der voranstehend beschriebenen Rücksetzsignale, über die Signalleitung 71 an den Mikroprozessor 62 für einen Tochtereinheit, die später noch genauer erläutert wird.

Die Tochtereinheit 60 ist so aufgebaut, daß ein Hauptspeicher 61 für die Tochtereinheit über einen Bus an den Mikroprozessor 62 für die Tochtereinheit angeschlossen ist. Die Tochtereinheit 60 wird entsprechend Daten gesteuert, die von der Haupteinheit 50 über den Verlängerungsbus 70 über die Signalleitung 71 übertragen werden.

Der Hauptspeicher 61 für die Tochtereinheit speichert verschiedene Arten an Steuerprogrammen in einem Zustand, in welchem auf die Steuerprogramme von dem Mikroprozessor 62 für die Tochtereinheit zugegriffen werden kann. Der Mikroprozessor 62 für die Tochtereinheit steuert die gesamte Tochtereinheit 60 entsprechend jedem Steuerprogramm, welches in dem Hauptspeicher 61 für die Tochtereinheit gespeichert ist.

Nachstehend wird der Betriebsablauf erläutert. Wenn bei dem in Fig. 4 gezeigten Kommunikationssystem die Stromversorgung für das System eingeschaltet wird, stellt der Rücksetzsignalerzeugungsabschnitt 53 fest, daß die Spannung in jeder Einheit einen Pegel erreicht hat, welcher deren Betrieb ermöglicht, und gibt das Rücksetzsignal RS1 für die Haupteinheit und das Rücksetzsignal RS2 für die Tochtereinheit frei, die jeweils erzeugt wurden.

Nachdem die Rücksetzsignale RS1 und RS2 freigegeben wurden, beginnt sowohl die Haupteinheit 50 als auch die Tochtereinheit 60 mit der Initialisierung unter Steuerung durch den Mikroprozessor 52 für die Haupteinheit bzw. den Mikroprozessor 62 für die Tochtereinheit.

Beispielsweise führt in der Haupteinheit 50 der Mikroprozessor 52 für die Haupteinheit ein Initialisierungsprogramm aus, welches in dem Hauptspeicher 51 für die Haupteinheit gespeichert ist, und eine Initialisierung innerhalb der Haupteinheit 50 durchführt. Auch in der Tochtereinheit 60 führt der Mikroprozessor 62 für die Tochtereinheit ein Initialisierungsprogramm aus, welches in dem Hauptspeicher 61 für die Tochtereinheit gespeichert ist, und eine Initialisierung innerhalb der Tochtereinheit 60 durchführt.

Wenn die Haupteinheit 50 mit der Initialisierung fertig ist, beginnt sie mit dem Zugriff über den Verlängerungsbus 70 auf die Tochtereinheit 60, und zwar indem sie eine Datensende/Empfangsanforderung oder etwas entsprechendes aussendet, so daß die Tochtereinheit 60 eine Reaktion auf die Sende/Empfangsanforderung von der Haupteinheit 50 aussendet.

Als nächstes erfolgt eine Beschreibung eines konkreten Beispiels für den Einsatz des in Fig. 4 dargestellten Kommunikationssystems. Fig. 5 zeigt als Blockschaltbild den konkreten Aufbau eines Kommunikationssystems auf der Grundlage der herkömmlichen Technik. Das in der Figur dargestellte Kommunikationssystem ist spezieller ausgebildet als das in Fig. 4 gezeigte Kommunikationssystem. Eine programmierbare Steuerung 50 (als PLC nachstehend bezeichnet) zur Handhabung der I/O-Steuerung am Ort einer FA (Fabrikautomatisierungstechnik) oder dergleichen ist bei der Haupteinheit 50 vorgesehen, und eine Personal-Computereinheit 60a (nachstehend als PC-Einheit bezeichnet), deren interne Architektur jener eines PC entspricht, ist bei der Tochtereinheit 60 vorgesehen.

Die PLC 50a ist so aufgebaut, daß ein Fehlererfassungsabschnitt 54 und ein Alarmausgabeabschnitt 55 zusätzlich bei dem internen Aufbau der voranstehend geschilderten Haupteinheit 50 vorgesehen sind. Der Fehlererfassungsabschnitt 54 ist an einen internen Bus angeschlossen, der mit dem Mikroprozessor 52 für die Haupteinheit verbunden ist, stellt einen Fehler fest, und gibt ein Fehlererfassungssignal an den weiter stromabwärts angeordneten Alarmausgabeabschnitt 55 aus. Wenn der Alarmausgabeabschnitt das Fehlererfassungssignal von dem Fehlererfassungsabschnitt 54 empfängt, gibt er einen Alarm aus.

Die PL-Einheit 60a ist so aufgebaut, daß ein Festplattenantrieb 63 (nachstehend als HDD bezeichnet) zur Ausbildung eines Plattensystems zusätzlich bei dem internen Aufbau der voranstehend geschilderten Tochtereinheit 60 vorgesehen ist, und ein DRAM 61a für eine Tochtereinheit bei dem Hauptspeicher 61 für die Tochtereinheit vorgesehen ist.

Der HDD 63 speichert Betriebssysteme (nachstehend als OS bezeichnet), die jeweils als Software zum Starten des Mikroprozessors 62 für die Tochtereinheit arbeiten, oder verschiedene Arten an Anwendungsprogrammen, die entsprechend diesem OS 64 arbeiten.

Der DRAM 61a für die Tochtereinheit speichert OS 64 oder verschiedene Arten an Anwendungsprogrammen, die in der HDD 63 gespeichert sind, entsprechend der Steuerung durch den Mikroprozessor 62 für das Tochtersystem.

Als nächstes wird der Betriebsablauf erläutert. In der PLC 50a von Fig. 5 führt der Mikroprozessor 62 für die Haupteinheit eine Initialisierung durch, nachdem das Rücksetzsignal RS1, welches von dem Rücksetzsignalerzeugungsabschnitt 53 festgestellt wird, freigegeben wurde. Die PC-Einheit 60a, die an die PLC 50a angeschlossen ist, beendet die Initialisierung des inneren Abschnitts, bevor die Initialisierung der PLC 50a beendet ist, und wartet auf den Zugriff von der PLC 50a zu dem Zeitpunkt, an welchem die Initialisierung der PLC 50a beendet ist.

Bei dem in Fig. 5 gezeigten Kommunikationssystem speichert die Tochtereinheit 60 das OS 64 oder verschiedene Arten an Anwendungsprogrammen in sich, beispielsweise in der PC-Einheit 60a, so daß sie im allgemeinen die Steuerprogramme dadurch managt, daß diese in der HDD 63 gespeichert werden, die eine Speicherkapazität aufweist.

Aus diesem Grund führt, wenn das Rücksetzsignal RS2 freigegeben wird, die PC-Einheit 60a die Initialisierung durch, also speichert die verschiedenen Programme in dem DRAM 61a für die Tochtereinheit. Anders ausgedrückt wird in diesem Initialisierungsschritt der Zugriff auf die HDD 63 durchgeführt, um das OS 64 oder die verschiedenen Anwendungsprogramme auszulesen.

Wie voranstehend geschildert ist, wenn die PC-Einheit 60a initialisiert wird, ein Zugriff auf die Festplatte erforderlich, und wird die Zugriffszeit erheblich länger als jener Zeitraum, der für den Zugriff auf einen ROM oder einen RAM in der PLC 50a erforderlich ist. Aus diesem Grund kann in der PC-Einheit 60a die Zugriffszeit manchmal einige Minuten betragen, im Kontrast zu einigen Sekunden im Falle der PLC 50a, und daher ist die zur Initialisierung der PC-Einheit 60a erforderliche Zeit wesentlich länger als jene, die für die PLC 50a erforderlich ist.

Wenn bei dem in Fig. 5 gezeigten Kommunikationssystem die Systemstromversorgung eingeschaltet wird, oder wenn das Rücksetzen der Hardware freigegeben wird, beginnen die PLC 50a und die PC-Einheit 60a jeweils mit der Initialisierung.

Wenn die Initialisierung der PLC 50a beendet ist, ist zu diesem Zeitpunkt die Initialisierung der PC-Einheit 60a noch nicht beendet. Selbst wenn die PLC 50a eine Datensende/Empfangsanforderung an die PC-Einheit 60a schickt, kann aus diesem Grunde, da sich die PC-Einheit 60a immer noch im Initialisierungsvorgang befindet, sie nicht eine Reaktion zurückschicken.

In dem voranstehend geschilderten Fall überprüft der in der PLC 50a vorgesehene Fehlererfassungsabschnitt 54 eine Reaktionszeit nach dem Zugriff, und dann, wenn keine Reaktion erfolgt, selbst nachdem ein vorbestimmter Zeitraum für die Reaktion abgelaufen ist, stellt der Fehlererfassungsabschnitt 54 fest, daß ein Fehler in der PC-Einheit 60a aufgetreten ist.

Der Fehlererfassungsabschnitt 54 schickt ein Fehlererfassungssignal an den Alarmausgabeabschnitt 55, entsprechend dem Ergebnis der Ermittlung, daß ein Fehler in der PLC-Einheit 60a aufgetreten ist, und läßt diese einen Alarm ausgeben, und berichtet darüber hinaus an den Mikroprozessor 52 für die Haupteinheit, daß aus Sicherheitsgründen der Betrieb des Gesamtsystems gestoppt wird.

Bei der herkömmlichen Technik kann infolge des unterschiedlichen Zeitraums, der für die Initialisierung der PLC 50a bzw. der PC-Einheit 60a erforderlich ist, manchmal das gesamte Kommunikationssystem angehalten werden, infolge einer Verzögerung bei der Initialisierung der PC-Einheit 60a.

Unter den voranstehend geschilderten Umständen wurde vor einigen Jahren ein Kommunikationssystem vorgeschlagen, bei welchem die PC-Einheit 60a früher als die PLC 50a initialisiert werden kann, und zwar dadurch, daß eine Verzögerung wie beispielsweise ein Softwarezeitgeber in der PLC 50a vorgesehen wurde, damit die Initialisierung der PLC 50a später beginnt als jene der PC-Einheit 60a.

Ähnliche Vorgehensweise wie voranstehend beschrieben sind in den japanischen Veröffentlichungen offengelegter Patente Nr. HEI 1-205312, SHO 63-121 und HEI 4-301952 beschrieben.

Die japanische Veröffentlichung eines offengelegten Patents Nr. HEI 1-20531 beschreibt eine Technik zur Aufrechterhaltung eines Rücksetzzustands eines Systems, bei welchem ein Rücksetzzustand eines System (Haupteinheit) nicht freigegeben wird, selbst wenn das Rücksetzen einer Tochtereinheit freigegeben wird, vor dem Ablauf eines vorher festgelegten Zeitraums.

Die japanische Veröffentlichung eines offengelegten Patents Nr. SHO 63-1211966 beschreibt die Vorgehensweise, das Rücksetzen einer Host-CPU (Haupteinheit) gegenüber dem Rücksetzen einer Tochter-CPU (Tochtereinheit) unter Verwendung einer Verzögerungsschaltung zu verzögern. Die japanische Veröffentlichung eines offengelegten Patents Nr. HEI 4-301952 beschreibt die Vorgehensweise, daß eine Tochtereinheit das Rücksetzen und Initialisieren ihrer Blockierung entsprechend dem Ablauf einer von einem Zeitgeber eingestellten Zeit durchführt.

Zusätzlich zu den ähnlichen, voranstehend geschilderten Vorgehensweisen gibt es beispielsweise die Technik, die in der japanischen Veröffentlichung eines offengelegten Patents HEI 4-240946 beschrieben ist. Diese Veröffentlichung beschreibt die Technik zum Steuern der Initialisierung einer Hauptstation (Haupteinheit), die nicht arbeitet, durch eine Tochtereinheit im normalen Betrieb des Systems.

Bei auf herkömmliche Weise arbeitenden Kommunikationssystemen, wie dies in jeder der voranstehend geschilderten Patentveröffentlichungen angegeben ist, ist eine Verzögerungsvorrichtung, beispielsweise ein Zeitgeber vorgesehen, um die Initialisierung einer Haupteinheit zu verzögern, so daß eine Verzögerungszeit entsprechend der Zeit zum Initialisieren in Abhängigkeit von der Speicherkapazität eingestellt werden muß, die von dem OS 64 benutzt wird, oder von verschiedenen Anwendungsprogrammen, die in der HDD 63 gespeichert sind, wie im Falle der PC-Einheit 60a, und in diesem Fall tritt ein Hardwareproblem auf, nämlich daß es schwierig ist, eine optimale Verzögerungszeit für die Initialisierung des Systems einzustellen.

Zur Lösung der voranstehend geschilderten Probleme kann man sich ein Kommunikationssystem überlegen, in welchem die PLC 50a eine Abrufverarbeitung bei der PC-Einheit 60a so durchführt, daß ein Bereitschaftszustand eingerichtet wird, bis das System normal initialisiert ist, und zwar von einem Zeitpunkt aus, wenn die Initialisierung der PLC 50a beendet ist, bis zu einem Zeitpunkt, wenn die PC-Einheit 60a dazu bereit ist, einen Zugriff von der PLC 50a zu akzeptieren.

Allerdings ist bei einem Kommunikationssystem, das mit Abrufverarbeitung arbeitet, ein Steuerprogramm zur Durchführung der Abrufverarbeitung bei der PLC 50a erforderlich, und damit entsteht ein Softwareproblem, nämlich daß die Verarbeitung kompliziert wird.

Ein Ziel der vorliegenden Erfindung besteht in der Bereitstellung eines Kommunikationssystems, welches normal durch einen einfachen Aufbau und eine einfache Verarbeitung In einem Fall initialisiert werden kann, wenn der für die Initialisierung einer Tochtereinheit erforderliche Zeitraum länger ist als jener für eine Haupteinheit.

Wenn der Zeitraum zur Initialisierung der Tochtereinheit länger ist als jener für die Haupteinheit, gibt die Tochtereinheit ihren Rücksetzzustand frei und beendet die Initialisierungsverarbeitung, und dann gibt die Tochtereinheit das Rücksetzen der Haupteinheit frei, und läßt die Haupteinheit die Initialisierungsverarbeitung durchführen, so daß die Tochtereinheit mit dem Normalbetrieb bereits zu einem Zeitpunkt begonnen hat, wenn die Haupteinheit die Ausführung der Initialisierungsverarbeitung beginnen will, wodurch die Haupteinheit normal auf die Tochtereinheit zu jenem Zeitpunkt zugreifen kann, nachdem die Haupteinheit die Initialisierungsverarbeitung beendet hat, was es ermöglicht, das System normal zu starten, bei einem einfachen Aufbau und einer einfachen Verarbeitung.

Wenn es eine Tochtereinheit gibt, die eine Initialisierungsverarbeitung mit einem längeren Zeitraum durchführt, verglichen zu jenem bei der Haupteinheit, und auch mit dem längsten Zeitraum bei sämtlichen Tochtereinheiten, gibt die Tochtereinheit ihren Rücksetzvorgang frei und beendet die Initialisierungsverarbeitung, und dann gibt die Tochtereinheit das Rücksetzen der Haupteinheit frei, und läßt die Haupteinheit die Initialisierungsverarbeitung ausführen, so daß sämtliche Tochtereinheiten bereits mit dem Normalbetrieb in einem Schritt begonnen haben, wenn die Haupteinheit mit der Initialisierungsverarbeitung anfängt, wodurch die Haupteinheit erfolgreich auf jene der Tochtereinheiten zu jedem Zeitpunkt zugreifen kann, nachdem die Haupteinheit ihre Initialisierungsverarbeitung beendet hat, was es ermöglicht, das System bei einem einfachen Aufbau und einer einfachen Verarbeitung normal zu starten.

Wenn der Zeitraum zum Initialisieren der Tochtereinheit länger ist als jener für die Haupteinheit, und die Tochtereinheit, wenn ein festgelegter Zeitraum, der länger als der Zeitraum zum Initialisieren ist, abgelaufen ist, nachdem das Rücksetzen der Tochtereinheit selbst freigegeben wird, automatisch das Rücksetzen der Haupteinheit freigibt, und die Haupteinheit die Initialisierungsverarbeitung durchführen läßt, so daß die Tochtereinheit die Steuerung bis zur Initialisierung der Haupteinheit selbst dann zur Verfügung stellt, wenn die Tochtereinheit nicht die Initialisierungsverarbeitung beenden kann, selbst nachdem ein längerer Zeitraum als jener als für die Initialisierung abgelaufen ist, sich vermutlich in einem anomalen Zustand befindet, kann zumindest ermöglicht werden, das System bei einem einfachen Aufbau und einer einfachen Verarbeitung normal zu starten.

Falls irgendeine Tochtereinheit vorhanden ist, welche die Initialisierungsverarbeitung mit einem längeren Zeitraum als die Haupteinheit durchführt, und darüber hinaus mit dem längsten Zeitraum sämtlicher mehrerer Tochtereinheiten, gibt die Tochtereinheit, wenn ein bestimmter Zeitraum, der länger als der Zeitraum für die Initialisierung ist, nach dem Rücksetzen der Tochtereinheit selbst freigegeben wird, automatisch das Rücksetzen der Haupteinheit frei, und veranlaßt die Haupteinheit zur Durchführung einer Initialisierungsverarbeitung, so daß die Tochtereinheit die Steuerung bis zur Initialisierung der Haupteinheit selbst dann zur Verfügung stellt, wenn die Tochtereinheit nicht die Initialisierungsverarbeitung beenden kann, selbst nachdem ein längerer Zeitraum als jener für die Initialisierung abgelaufen ist, und vermutet wird, daß sich die Tochtereinheit in einem anomalen Zustand befindet, was es ermöglicht, zumindest das System durch eine einfache Anordnung und eine einfache Verarbeitung normal zu starten.

Die Tochtereinheit wird abgetrennt, nachdem ein bestimmter Zeitraum, der länger als der Zeitraum für die Initialisierung ist, abgelaufen ist, nachdem das Rücksetzen der Tochtereinheit freigegeben wurde, so daß ein fehlerhaftes Ausgangssignal von der Tochtereinheit an die Kommunikationsleitung verhindert werden kann, und infolge dieses Merkmals kann die Haupteinheit nach dem Start des Systems auf die Tochtereinheit zugreifen.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt:

Fig. 1 ein Blockschaltbild des internen Aufbaus eines Kommunikationssystems gemäß einer Ausführungsform 1 der vorliegenden Erfindung;

Fig. 2 ein Zeitablaufdiagramm zwischen der Haupteinheit und Tochtereinheiten bei dem in Fig. 1 dargestellten Kommunikationssystem;

Fig. 3 ein Blockschaltbild des internen Aufbaus eines Kommunikationssystems gemäß einer Ausführungsform 2 der vorliegenden Erfindung;

Fig. 4 ein Blockschaltbild des internen Aufbaus eines Kommunikationssystems, welches auf der konventionellen Technik beruht; und

Fig. 5 ein Blockschaltbild des konkreten Aufbaus des auf der konventionellen Technik beruhenden Kommunikationssystems.

Fig. 1 zeigt als Blockschaltbild den internen Aufbau eines Kommunikationssystems gemäß Ausführungsform 1 der vorliegenden Erfindung. Bei dem beispielhaft in Fig. 1 dargestellten Kommunikationssystem sind eine Haupteinheit 1 und mehrere Tochtereinheiten 2, 3 und 4 miteinander über eine Verlängerungsbusleitung 70 oder eine (hier nicht gezeigte) Signalleitung 5 verbunden, wie jener, die bei der konventionellen Technik eingesetzt wird. Obwohl drei Einheiten von Tochtereinheiten 2, 3 und 4 an das in Fig. 1 dargestellte Kommunikationssystem angeschlossen sind, kann die Anzahl der Einheiten zwei oder weniger oder vier oder mehr betragen.

Der (hier nicht gezeigte) Verlängerungsbus 70 ist wie bei der konventionellen Technik ausgebildet, der für die Datenkommunikation zwischen Haupteinheit 1 und jeder der Tochtereinheiten 2, 3 und 4 verwendet wird. Weiterhin ist die Signalleitung 5 eine Leitung, durch welche ein Rücksetzsignal RS12 zum Rücksetzen des Systems von der Haupteinheit 1 an jede der Tochtereinheiten 2, 3 und 4 übertragen wird, und die durch einen sogenannten Pull-up-Widerstand 106 auf ein hohes Potential gezogen wird.

Die Haupteinheit 1 führt Datenkommunikationsvorgänge über den Verlängerungsbus oder die Signalleitung 5 (die hier nicht gezeigt sind) mit jeder der Tochtereinheiten 2, 3 und 4 durch, und steuert das Gesamtsystem. Die Haupteinheit 1 weist beispielsweise einen Mikroprozessor 10 für eine Haupteinheit auf, eine Rücksetzsignalerzeugungsschaltung 11, einen Rücksetzschalter 12, und eine Stromversorgungsrücksetzschaltung 13. Es wird darauf hingewiesen, daß diese Haupteinheit 1, obwohl dies nicht in der Figur dargestellt ist, einen Hauptspeicher für eine Haupteinheit aufweist, der einen ROM oder einen RAM aufweist, in welchem verschiedene Anwendungsprogramme oder Betriebssysteme gespeichert sind, wie ein Hauptspeicher 51 für eine Haupteinheit, der in der voranstehend geschilderten Haupteinheit 50 vorgesehen ist.

Die Rücksetzsignalerzeugungsschaltung 11 weist einen Verstärker 101 auf, ein D-Flip-Flop 102, ein NAND-Gate 103 und eine NPN-Transistorschaltung 104, und setzt die Haupteinheit 1 und die Tochtereinheiten 2, 3 und 4 durch die Rücksetzsignale RS11 und RS12 zurück.

Der Verstärker 101 ist an ein Ende der Signalleitung 5 angeschlossen, durch welche das Rücksetzsignal RS12 an die Tochtereinheiten 2, 3 und 4 übertragen wird, und ebenso an ein Ende einer Signalleitung 15, über welche ein Rücksetzsignal RS11 an die Haupteinheit 1 übertragen wird.

Das Flip-Flop 102 verbindet ein R-Eingangssignal (ein Rücksetzsignal) mit der Signalleitung 15, verbindet den Eingang eines Ausgangssignals OUTM mit einer Ausgangsklemme (OUTPUT) des Mikroprozessors 10 für die Haupteinheit, und verbindet darüber hinaus einen Q-Ausgang (invertierenden Ausgang) mit dem NAND-Gate 103. Das Flip-Flop 102 zieht den D-Eingang auf einen hohen Pegel.

Das NAND-Gate 103 führt mit dem Q-Ausgangssignal (invertierten Ausgangssignal) des Flip-Flops 102, einem Rücksetzsignal RS14 von dem Rücksetzschalter 12, und dem Ausgangssignal von der Stromversorgungsrücksetzschaltung 13 eine NAND-Verarbeitung durch, und gibt das Ergebnis an die NPN-Transistorschaltung 104 aus.

Die NPN-Transistorschaltung 104 verbindet eine Basis mit dem NAND-Gate 103, einen Kollektor mit der Signalleitung 5, weist einen an Masse angeschlossenen Emitter auf, und gibt, wenn das Ausgangssignal des NAND-Gates 103 auf einem hohen Pegel liegt, dies als Rücksetzsignal RS12 an die Signalleitung 5 aus.

Der Rücksetzschalter 12 ist ein Schalter, der von Hand betätigt wird, wenn ein Hardwarerücksetzvorgang durchgeführt wird (eine Rücksetzung des Systems), und wenn dieser Rücksetzschalter 12 eingeschaltet ist, wird ein Rücksetzsignal RS14 an das NAND-Gate 103 ausgegeben.

Die Stromversorgungsrücksetzschaltung 103 weist einen IC 131 auf, welcher feststellt, daß eine Stromversorgungsspannung einen Pegel erreicht hat, der den Betrieb des Systems ermöglicht, und gibt darüber hinaus ein Rücksetzsignal RS13 aus, wenn die Stromversorgungsspannung unterhalb dieses Pegels liegt. In der Stromversorgungsrücksetzschaltung 13 ist ein Ende des IC 131 mit dem NAND-Gate 103 verbunden, an welches das Rücksetzsignal RS13 ausgegeben wird, das andere Ende des IC ist über einen Kondensator 132 an Masse gelegt, und der Pull-up-Widerstand 133 ist dort angeschlossen.

Der interne Aufbau der in Fig. 1 dargestellten Tochtereinheit 2 repräsentiert eine Tochtereinheit bei der Ausführungsform 1, und andere Tochtereinheiten 3 und 4 weisen einen entsprechenden internen Aufbau auf wie die Tochtereinheit 2, so daß insoweit keine erneute Beschreibung erfolgt.

Die Tochtereinheit 2 führt eine Datenkommunikation über den Verlängerungsbus 70 und die Signalleitung 5 (die hier beide nicht gezeigt sind) mit der Haupteinheit 1 durch, und arbeitet entsprechend Steuervorgängen der Haupteinheit 1. Die Tochtereinheit 2 weist beispielsweise einen Mikroprozessor 20 für einen Tochtereinheit auf, eine Rücksetzsignalfreigabeschaltung 21, eine Rücksetzsignaleingangsschaltung 22, eine Stromversorgungsrücksetzschaltung 23 und ein AND-Gate 24. Obwohl dies in der Figur nicht dargestellt ist, weist diese Tochtereinheit 2 denselben Aufbau auf wie ein DRAM 61a und eine HDD 64 jeweils für eine Tochtereinheit, die in der voranstehend geschilderten PC-Einheit 60a vorgesehen ist, und hat die Funktion, ein OS (Betriebssystem) oder verschiedene Arten an Anwendungsprogrammen in dem Schritt der Initialisierung mit Hilfe des Zugriffs auf die Festplatte zu laden.

Der Mikroprozessor 20 für die Tochtereinheit (eine Initialisierungssteuervorrichtung bzw. eine Rücksetzfreigabevorrichtung) steuert die gesamte Tochtereinheit 2 entsprechend verschiedenen Arten von Anwendungsprogrammen, und stellt beispielsweise Steuervorgänge für die Initialisierung der Einheit selbst oder für das Freigeben der Rücksetzung der Haupteinheit 1 zur Verfügung, nachdem das Rücksetzen der Einheit selbst freigegeben wurde. Die Rücksetzsignalfreigabeschaltung 21 (Rücksetzfreigabevorrichtung) weist ein D-Flip-Flop 211 und eine NPN-Transistorschaltung 212 auf, und der Aufbau und die Funktion des Flip-Flops 211 und auch der NPN-Transistorschaltung 212 sind ebenso wie bei dem Flip-Flop 102 bzw. der NPN-Transistorschaltung 104, die voranstehend beschrieben wurden.

Das Flip-Flop 211 verbindet ein Ausgangssignal OUTS mit einer Ausgangsklemme (OUTPUT) des Mikroprozessors 20 für die Tochtereinheit, verbindet ein R-Eingangssignal mit einer Ausgangsklemme des AND-Gates 24, und verbindet ein Q-Ausgangssignal mit einer Basiseingangsklemme der NPN-Transistorschaltung 212.

Die Rücksetzsignaleingabeschaltung 22 weist einen Eingangspuffer-IC 221 auf, ein D-Flip-Flop 222, und ein OR-Gate 223, und akzeptiert ein Systemrücksetzsignal über die Signalleitung 5 von der Haupteinheit 1, nachdem die Rücksetzung des Systems für sämtliche Tochtereinheiten 2, 3 und 4 freigegeben wurden.

Das Flip-Flop 222 weist dieselbe Ausbildung und dieselben Funktionen auf wie das voranstehend geschilderte Flip-Flop 221, verbindet ein Takteingangssignal mit einer Ausgangsklemme des Verstärkers 221, verbindet ein R-Eingangssignal mit dem AND-Gate 24, und verbindet ein Q-Gate mit dem OR-Gate 223.

Das OR-Gate 223 berechnet eine logische OR-Funktion zwischen dem Ausgangssignal des Verstärkers 221 und dem Q-Ausgangssignal des Flip-Flops 222, und verbindet den Ausgang mit einer Eingangsklemme des AND-Gates 24.

Die Stromversorgungsrücksetzschaltung 23 weist denselben Aufbau und dieselben Funktionen auf wie die Stromversorgungsrücksetzschaltung 13 in der Haupteinheit 1, und weist einen IC 231 auf, der überprüft, ob eine Stromversorgungsspannung einen Pegel erreicht hat, welcher die Operation des Systems ermöglicht oder nicht, und gibt ein Rücksetzsignal RS15 in dem Fall aus, in welchem die Stromversorgungsspannung unterhalb dieses Pegels liegt. Bei dieser Stromversorgungsrücksetzschaltung 23 ist ein Ende des IC 231 mit dem AND-Gate 24 verbunden, an welches das Rücksetzsignal RS15 ausgegeben wird, das andere Ende ist über einen Kondensator 232 an Masse gelegt, und ein Pull-up-Widerstand 233 ist hieran angeschlossen.

Das AND-Gate 24 erzeugt ein Rücksetzsignal RS16 für die Tochtereinheit 2 entsprechend dem Rücksetzsignal RS12, welches von der Haupteinheit 1 übertragen wird, oder dem Rücksetzsignal RS15, welches nach der Einschaltung der Stromversorgung von der Stromversorgungsrücksetzschaltung 23 geliefert wird, und gibt das Rücksetzsignal RS16 an eine Rücksetzklemme (RESET) des Mikroprozessors 20 für die Tochtereinheit aus.

Als nächstes erfolgt eine Beschreibung des Betriebsablaufs. Fig. 2 ist ein Zeitablaufdiagramm zwischen der Haupteinheit und Tochtereinheiten bei dem in Fig. 1 gezeigten Kommunikationssystem, und in dieser Figur bezeichnen TM11 bis TM13, TM21 bis TM23, TM31 bis TM33, TM41, und TM51 bis TM53 jeweils Zeitpunkte.

Bei dem in Fig. 1 dargestellten Kommunikationssystem nimmt zuerst, wenn eine Systemstromversorgung eingeschaltet wird ((a) in Fig. 2) und eine Spannung einen Pegel erreicht, welcher die Operation des Systems ermöglicht (Zeitpunkt TM11 in Fig. 2 (b)) in der Tochtereinheit 2, das Ausgangssignal von der Stromversorgungsrücksetzschaltung 23 den hohen Pegel an, wogegen in der Signalleitung 5 das Rücksetzsignal RS12 aktiv wird (auf den niedrigen Pegel geht). Aus diesem Grund wird das Rücksetzsignal RS16, welches von dem AND-Gate 24 ausgegeben wird, auf den hohen Pegel geändert (Zeitpunkt TM12 in Fig. 2 (c)). Zu diesem Zeitpunkt TM12 stellt der Mikroprozessor 20 für die Tochtereinheit die Freigabe des Rücksetzsignals RS16 fest, und beginnt mit der Initialisierung (Fig. 2 (d)).

Zu diesem Zeitpunkt wird, da die Signalleitung 5 auf dem niedrigen Pegel liegt, das Rücksetzsignal RS12 aktiv gehalten (auf niedrigem Pegel), und wird nicht freigegeben (Fig. 2(f)), und wird der Ausgangszustand des Rücksetzsignals RS11 (niedriger Pegel) von der Rücksetzsignalerzeugungsschaltung 11 an die Haupteinheit 10 beibehalten (Fig. 2 (g)).

In der Haupteinheit 1 hat die interne Spannung einen Pegel erreicht, welcher die Operation des Systems ermöglicht (Zeitpunkt TM11 in Fig. 2(b)), und wurde das Rücksetzsignal RS13 freigegeben (Zeitpunkt TM13 in Fig. 2(h)), jedoch kann der Mikroprozessor 10 für die Haupteinheit nicht die Freigabe des Rücksetzsignals RS11 feststellen, so daß der Mikroprozessor 10 kein Ausgangssignal OUTM an das Flip-Flop 102 ausgeben kann (Fig. 2(i)).

In diesem Zustand kann die Haupteinheit 1, selbst wenn der Rücksetzschalter 12 eingeschaltet ist, solange das Ausgangssignal OUTM nicht ausgegeben wird, nicht die Änderung des Ausgangssignals von dem NAND-Gate 103 ändern, noch die Signalleitung 5 auf den hohen Pegel umschalten.

Aus diesem Grund behält in diesem Schritt, wie in Fig. 2(j) gezeigt ist, die Haupteinheit 1 den Rücksetzzustand bei.

Wenn dann die Tochtereinheit die Initialisierung beendet, und der Mikroprozessor 20 für die Tochtereinheit dies feststellt, wird ein Ausgangssignal OUTS an die Rücksetzsignalfreigabeschaltung 21 ausgegeben (Zeitpunkt TM21 In Fig. (e)). In diesem Schritt wird nämlich die Tochtereinheit 2 dazu befähigt, einen Zugriff von der Haupteinheit 2 anzunehmen, und beginnt mit der Vorbereitung zur Freigabe der Rücksetzung der Haupteinheit 1. Es wird darauf hingewiesen, daß in diesem Schritt die Tochtereinheit 2 ihre Operation zumindest innerhalb der Einheit selbst beginnt.

Das Ausgangssignal OUTS wird an das Flip-Flop 211 ausgegeben, und das Q-Ausgangssignal (invertiertes Signal) wird von diesem Flip-Flop 211 an die NPN-Transistorschaltung 212 ausgegeben. Die NPN-Transistorschaltung 212 verschiebt das Ausgangssignal auf einen Pegel, der niedriger ist als der eines Kollektors, auf einen hohen Pegel entsprechend dem Basiseingangssignal mit dem Q-Ausgangssignal (Invertierung) (Zeitpunkt TM22 in Fig. 2(f)). In der Signalleitung 5 wird nämlich infolge der Auswirkung des Pull-up-Widerstands 106 der aktive Zustand (auf niedrigem Pegel) des Rücksetzsignals RS12 entsprechend der Pegelverschiebung freigegeben, und wird der freigegebene Zustand aufrechterhalten.

Wenn sich der Pegel der Signalleitung 5 von einem niedrigen Pegel auf einen Zustand mit hoher Impedanz verschiebt, wird ein Signal in die Rücksetzsignaleingangsschaltung 22 eingegeben, und wird die Sperrung durch das Flip-Flop 222 freigegeben. Nach der Freigabe kann die Rücksetzsignaleingabeschaltung 22 ein Rücksetzsignal RS12 von der Haupteinheit 1 empfangen, was bis zu diesem Zeitpunkt unmöglich war. In diesem Schritt wird nämlich die Tochtereinheit 2 dazu befähigt, eine Rücksetzanforderung von der Haupteinheit 1 zuzulassen, und in diesem Schritt und weiterhin spielt die Haupteinheit 1 die führende Funktion, und wird es für die Tochtereinheit 2 unmöglich, die Haupteinheit 1 zu steuern.

Wie voranstehend geschildert wird, wenn die Signalleitung 5 in den Zustand mit hoher Impedanz gelangt, in der Rücksetzsignalerzeugungsschaltung 11 der Haupteinheit 1 das Rücksetzsignal RS1 freigegeben (Zeitpunkt TM23 in Fig. 2 (g)). Aus diesem Grund stellt der Mikroprozessor 10 für die Haupteinheit die Freigabe des Rücksetzsignals RS11 fest, und beginnt mit der Initialisierung (Fig. 2(j)). Wenn die Initialisierung beendet ist, beginnt die Haupteinheit 1 mit ihrem Normalbetrieb.

In einem Fall, in welchem eine Eingabe an die Basis von dem NAND-Gate 103 bei dem NPN-Transistor 104 entsprechend einem Ausgangssignal OUTM von dem Mikroprozessor 10 für die Haupteinheit vorgenommen wird, oder das Rücksetzsignal RS14 erzeugt wird, wenn der Rücksetzschalter 12 eingeschaltet wird (Zeitpunkt TM31 in Fig. 2(i)), ändert in der Haupteinheit 1 die Signalleitung 5 den Zustand hoher Impedanz auf den niedrigen Pegel, um das Rücksetzsignal RS12 in den aktiven Zustand zu versetzen (Zeitpunkt TM32 in Fig. 2 (f)).

Aus diesem Grund kommt das Rücksetzsignal RS12 in der Rücksetzsignaleingangsschaltung 22 in der Tochtereinheit 2 über die Signalleitung 5 an, und wenn der Rücksetzvorgang akzeptiert wird, wird das Rücksetzsignal RS16 für die interne Seite der Tochtereinheit 2 durch das AND-Gate 24 in den aktiven Zustand versetzt (Zeitpunkt TM33 in Fig. 2(c)).

Dies führt dazu, daß die Tochtereinheit 2 dann, wenn ein Rücksetzsignal RS16 in einen Mikroprozessor 20 für die Tochtereinheit eingegeben wird, die Tochtereinheit 2 durch den Mikroprozessor 20 für die Tochtereinheit initialisiert wird.

Wie in dem Fall der voranstehend geschilderten Initialisierung des Systems wird dann, wenn die Tochtereinheit 2 initialisiert wurde, das Ausgangssignal OUTS von dem Mikroprozessor 20 für die Tochtereinheit an die Rücksetzsignalfreigabeschaltung 21 ausgegeben (Zeitpunkt 51 in Fig. 2(e)), und wird der Zustand des Rücksetzsignals RS12, welches in der Signalleitung 5 fließt, von dem aktiven Zustand in den freigegebenen Zustand verschoben (Zeitpunkt TM52 in Fig. 2(f)). Dies führt dazu, daß in der Haupteinheit 1 zusammen mit der Änderung des Rücksetzsignals RS12 in den Rücksetzzustand sich das Rücksetzsignal RS11 in den zurückgesetzten Zustand ändert (Zeitpunkt TM53 in Fig. 2 (g)), und mit der Initialisierung begonnen wird (Fig. 2(j)).

Hierbei hält die Rücksetzsignalfreigabeschaltung 21 den zurückgesetzten, freigegebenen Zustand von einem Zeitpunkt, wenn die Rücksetzung freigegeben wird und die Signalleitung 5 in den Zustand mit hoher Impedanz versetzt wird, bis zu einem Zeitpunkt aufrecht, wenn das Rücksetzsignal RS16 in den aktiven Zustand übergeht, wenn die Systemstromversorgung ausgeschaltet wird, oder in Reaktion auf eine Rücksetzanforderung von der Haupteinheit 1.

Dies liegt daran, daß die Systemeinstellung so gewählt ist, daß das gesamte System durch die Haupteinheit 1 gesteuert wird, und um zu verhindern, daß irgendeine der Tochtereinheiten 2, 3 oder 4 fehlerhaft ein Rücksetzsignal entsprechend dem Rücksetzsignal RS12 erzeugt, nachdem das System initialisiert wurde.

Bei der voranstehend geschilderten Ausführungsform 1 der vorliegenden Erfindung wird in einem Fall, in welchem eine Tochtereinheit einen längeren Zeitraum für die Initialisierung erfordert, verglichen mit dem Zeitraum für die Haupteinheit 1, die Freigabe der Rücksetzung des Systems, wenn die Stromversorgung eingeschaltet wird, oder aus anderen Gründen, durch eine Tochtereinheit ausgeführt, so daß die Haupteinheit 1 niemals auf die Tochtereinheit zugreift, die nicht den Normalbetrieb begonnen hat, und infolge dieses Merkmals erfolgt niemals eine Erfassung eines Fehlers oder einer sonstigen Störung in der Haupteinheit 1, was die normale Initialisierung des Systems ermöglicht.

Unmittelbar nachdem die Systemstromversorgung eingeschaltet wird, wird die Rücksetzung einer Tochtereinheit freigegeben, um die Tochtereinheit zu initialisieren, und während dieses Zeitraums wird der zurückgesetzte Zustand der Haupteinheit 1 beibehalten, und wird, nachdem die Tochtereinheit initialisiert wurde, der rückgesetzte Zustand freigegeben, damit die Haupteinheit 1 die Initialisierung durchführen kann, so daß zu dem Zeitpunkt, an welchem die Haupteinheit 1 die Initialisierung ausführt, die Tochtereinheit bereits für den Normalbetrieb vorbereitet ist, und infolge dieses Merkmals kann, nachdem die Haupteinheit 1 die Initialisierung beendet hat, die Haupteinheit 1 auf die Tochtereinheit zu jedem Zeitpunkt zugreifen.

In diesem Fall wird die Bestimmung, ob der zurückgesetzte Zustand freigegeben wurde oder nicht, entsprechend dem Rücksetzsignal RS12 durchgeführt, so daß ein Hand-shake-Betrieb mit komplizierter Software nicht erforderlich ist, und die Verarbeitung vereinfacht wird.

Wenn die Haupteinheit 1 und eine Tochtereinheit unter normalen Bedingungen arbeiten, selbst wenn der Rücksetzschalter 12 in der Haupteinheit 1 betätigt wird, oder selbst wenn eine Rücksetzung des Systems entsprechend einer Rücksetzoperation durchgeführt wird (Ausgangssignal OUTM), bei dem Mikroprozessor 10 für die Haupteinheit, wird zuerst die Rücksetzung der Tochtereinheit freigegeben, um die Tochtereinheit zu initialisieren, und wird während dieses Zeitraums der zurückgesetzte Zustand der Haupteinheit 1 beibehalten, und nachdem die Tochtereinheit initialisiert wurde, wird der zurückgesetzte Zustand freigegeben, um die Initialisierung der Haupteinheit 1 zu ermöglichen.

Weiterhin ist in diesem Fall, zu dem Zeitpunkt, an welchem die Haupteinheit 1 mit der Initialisierung beginnt, die Tochtereinheit bereits bereit zum Normalbetrieb, so daß dann, nachdem die Haupteinheit 1 initialisiert wurde, die Haupteinheit 1 zu jedem Zeitpunkt auf die Tochtereinheit zugreifen kann.

Wie bei der Ausführungsform 1 kann in einem Fall, in welchem sich der für die Initialisierung erforderliche Zeitraum für jede der Tochtereinheiten 2, 3, 4 ändert, welche sich die gemeinsame interne Anordnung teilen, die Rücksetzung des Systems dadurch freigegeben werden, daß das Rücksetzsignal RS12 von dem aktiven Zustand in den freigegebenen Zustand zu einem Zeitpunkt umgeschaltet wird, wenn die Rücksetzsignalfreigabeschaltung 21 eine Rücksetzfreigabeoperation in einer Tochtereinheit durchführt, welche für die Initialisierung einen längeren Zeitraum erfordert, verglichen mit dem entsprechenden Zeitraum für die Haupteinheit, und darüber hinaus den längsten Zeitraum für die Initialisierung unter den Tochtereinheiten 2, 3 und 4 erfordern.

In diesem Fall werden, bis zu einem Zeitpunkt, an welchem die Tochtereinheit initialisiert ist, welche den längsten Zeitraum für die Initialisierung erfordert, jede der anderen Tochtereinheiten, die bereits initialisiert wurden, zusammen mit der Haupteinheit 1 in dem Bereitschaftszustand gehalten. Aus diesem Grund sind auch in diesem Fall, zu jenem Zeitpunkt, wenn die Haupteinheit 1 mit der Initialisierung beginnt, sämtliche Tochtereinheiten 2, 3 und 4 bereit für ihren Normalbetrieb, so daß, nachdem die Initialisierung der Haupteinheit 1 beendet wurde, die Haupteinheit 1 zu jedem Zeitpunkt auf jede der Tochtereinheiten 2, 3 und 4 zurückgreifen kann.

Wie voranstehend geschildert wird, falls die Tochtereinheit, die einen längeren Zeitraum für die Initialisierung erfordert, verglichen mit jenem für die Haupteinheit 1, denselben Schaltungsaufbau aufweist wie die in Fig. 1 gezeigte Tochtereinheit 2, das Ausmaß der Systemänderung auf minimalem Niveau gehalten werden, und werden Schaltungsausbildung der Tochtereinheit 2 und deren Softwareverarbeitung erleichtert, was die Konstruktion eines kostengünstigen Kommunikationssystems ermöglicht.

Bei der voranstehend geschilderten Ausführungsform 1 wird ein Fall beschrieben, in welchem die Rücksetzung der Haupteinheit freigegeben wird, nachdem die Tochtereinheit zurückgesetzt wurde, die keine Schwierigkeiten wie beispielsweise einen Ausfall oder dergleichen aufweist, jedoch kann in einem Fall, in welchem die Rücksetzung des Systems nicht freigegeben werden kann, infolge irgendwelcher Schwierigkeiten, die in einer Tochtereinheit unter den mehreren Tochtereinheiten gleich denen bei der voranstehend geschilderten Ausführungsform 2 auftreten, die Systemrücksetzung zwangsweise freigegeben werden, nachdem ein vorbestimmter Zeitraum abgelaufen ist.

Fig. 3 ist ein Blockschaltbild des internen Aufbaus des Kommunikationssystems gemäß Ausführungsform 2 der vorliegenden Erfindung. Auch bei diesem in Fig. 3 gezeigten Kommunikationssystem sind die Haupteinheit 1 und mehrere Tochtereinheiten (wobei beispielhaft eine Tochtereinheit 6 dargestellt ist), die beide hier nicht gezeigt sind, mit dem Verlängerungsbus 70 und der Signalleitung 5 verbunden, wie bei der Ausführungsform 1.

Die Tochtereinheit 6 führt Datenkommunikationsvorgänge mit der Haupteinheit 1 über den Verlängerungsbus 70 und die Signalleitung 5 aus, und arbeitet unter Steuerung durch die Haupteinheit 1. Die Tochtereinheit 6 weist beispielhaft einen Mikroprozessor für eine Tochtereinheit 30 auf, eine Puffer-IC 31, eine Einschaltverzögerungszeitgeberschaltung 32, eine Zeitgeberrücksetzschaltung 33, eine Rücksetzsignalfreigabeschaltung 34 sowie ein OR-Gate 35.

Es wird darauf hingewiesen, daß die hier nicht dargestellte Tochtereinheit 6, ebenso wie die voranstehend geschilderte Tochtereinheit 2, eine Rücksetzsignaleingabeschaltung 22 aufweist, eine Stromversorgungsrücksetzschaltung 23, und ein AND-Gate 24, mit derselben Art an Verbindungen zwischen diesen Bauteilen. Das AND-Gate 24 zur Übertragung eines Rücksetzsignals RS16 ist nämlich mit dem einen Ende der Signalleitung 36 verbunden (vgl. den durch eine gestrichelte Linie angedeuteten Abschnitt).

Bezüglich der Verbindungen ist die Puffer-IC 31 an den Mikroprozessor 30 für die Tochtereinheit über einen internen Bus 37 angeschlossen, und sind die Einschaltverzögerungszeitgeberschaltungen 32 und das OR-Gate 35 mit der Puffer-IC 31 über eine Signalleitung 38 verbunden.

Obwohl dies nicht in der Frequenz gezeigt ist, weist die Tochtereinheit 6 denselben Aufbau auf wie der DRAM 61a und der HDD 64, die jeweils für eine Tochtereinheit in der voranstehend geschilderten PC-Einheit 60a vorgesehen sind, und hat die Funktion, ein OS oder verschiedene Anwendungsprogramme im Schritt der Initialisierung durch Zugriff auf die Festplatte zu laden.

Der Mikroprozessor 30 für eine Tochtereinheit (eine Initialisierungssteuervorrichtung, eine Rücksetzfreigabevorrichtung) steuert die gesamte Tochtereinheit 6 entsprechend verschiedenen Arten an Anwendungsprogrammen, und stellt beispielsweise Steuerungen zur Initialisierung der Einheit selbst zur Verfügung, oder zur Freigabe der Rücksetzung der Haupteinheit 1, nachdem die Rücksetzung der Einheit selbst freigegeben wurde. Die Puffer-IC 31 (eine Kommunikationsunterbrechungsvorrichtung) ist ein Gate zum Trennen des Verlängerungsbusses 70 von dem internen Bus 37 in der Tochtereinheit 6, oder zur Verbindung ersterer mit letzterer.

Die Einschaltverzögerungszeitgeberschaltung 32 (eine Zeitgebervorrichtung) ist eine Schaltung zum Zählen eines vorher festgelegten Zeitraums, der auf einen Wert eingestellt ist, der länger ist als der Zeitraum zur Initialisierung der Tochtereinheit selbst, nachdem die Rücksetzung, die von der Haupteinheit 1 angefordert wurde, oder die Rücksetzung nach dem Einschalten der Stromversorgung freigegeben wurde. Die Einschaltverzögerungszeitgeberschaltung 32 setzt den Zählvorgang entsprechend einem Befehl zum Rücksetzen von der Zeitgeberrücksetzschaltung 33 zurück, und gibt ein Rücksetzfreigabesignal RSR zur Freigabe der Rücksetzung des Systems an das OR-Gate 35 in dem letzten Schritt aus.

Es wird darauf hingewiesen, daß dieses Rücksetzfreigabesignal RSR der Puffer-IC 31 über die Signalleitung 38 zugeführt wird, und daß der Stufenweg für Daten zwischen dem Verlängerungsbus 70 und dem internen Bus 37 gesperrt wird, und zu diesem Zweck das Gate der Puffer-IC 31 geschlossen wird, so daß das Signal RSR als ein Gateschließsignal arbeiten kann. Wird im Gegensatz hierzu das Rücksetzfreigabesignal RSR nicht ausgegeben, so wird ein Gate der Puffer-IC 31 so geöffnet, daß Daten zwischen dem Verlängerungsbus 70 und dem internen Bus 37 hindurchgelangen können, und in diesem Fall kann das Signal RSR auch als Gateöffnungssignal arbeiten.

Die Zeitgeberrücksetzschaltung 33 weist ein D-Flip-Flop 331 und ein AND-Gate 332 auf, und steuert die Rücksetzung der Einschaltverzögerungszeitgeberschaltung 32 entsprechend dem Pegelzustand der Signalleitung 36 und einem Ausgangssignal OUTS von dem Mikroprozessor 30 für eine Tochtereinheit.

Das Flip-Flop 331 verbindet das R-Eingangssignal mit der Signalleitung 36 zur Übertragung eines Rücksetzsignals RS16, verbindet die Ausgangsklemme (OUTPUT) des Mikroprozessors 30 für die Tochtereinheit, um über eine Klemme ein Ausgangssignal OUTS anzulegen, und verbindet den Bus-Q-Ausgang mit dem AND-Gate 332.

Das AND-Gate 332 verbindet zwei Eingangssignale mit der Signalleitung 36 bzw. der Q-Ausgangsanschlußklemme, und verbindet das Ergebnis der AND-Verarbeitung mit dem Rücksetzeingang der Einschaltverzögerungszeitgeberschaltung 32.

Die Rücksetzsignalfreigabeschaltung 34 weist ein D-Flip-Flop 341 und eine NPN-Transistorschaltung 342 auf, und die Ausbildungen und Funktionen des Flip-Flops 341 sowie der NPN-Transistorschaltung 342 sind ebenso wie bei dem Flip-Flop 102 bzw. der NPN-Transistorschaltung 104, die voranstehend angegebenen wurden.

Bei dem Flip-Flop 341 ist eine Eingangsklemme an eine Ausgangsklemme des OR-Gates 35 angeschlossen, schließt ein R-Eingangssignal an die Signalleitung 36 zur Übertragung eines Rücksetzsignals RS16 an, und verbindet den Q-Ausgang mit einer Basiseingangsklemme der NPN-Transistorschaltung 342. Dieses Q-Ausgangssignal betätigt die NPN-Transistorschaltung 342, verschiebt ein Rücksetzsignal RS12 vom aktiven Zustand in den Zustand mit hoher Impedanz, und führt eine solche Steuerung durch, daß die Rücksetzung freigegeben wird.

Bei dem OR-Gate 35 sind zwei Eingangsklemmen an die Ausgangsklemme (OUTPUT) des Mikroprozessors 30 für die Tochtereinheit bzw. eine Ausgangsklemme (OUTPUT) der Einschaltverzögerungszeitgeberschaltung 32 angeschlossen, und das Gate gibt das Ergebnis der OR-Operation an das Flip-Flop 341 der Rücksetzsignalfreigabeschaltung 34 aus. Wenn ein Rücksetzfreigabesignal RSR, welches von der Einschaltverzögrungszeitgeberschaltung 32 nach Beendigung des Heraufzählens eines vorher eingestellten bestimmten Zeitraums ausgegeben wird, veranlaßt das OR-Gate 35 die Rücksetzsignalfreigabeschaltung 34 dazu, das Rücksetzen freizugeben.

Nunmehr erfolgt eine Beschreibung des Betriebsablaufs. Bei der nachstehenden Schilderung des Betriebsablaufs werden dieselben Abschnitte wie bei der voranstehend geschilderten Ausführungsform 1 nicht erneut erläutert, und erfolgt nur eine Beschreibung der wesentlichen Punkte.

Wenn die Stromversorgung eingeschaltet wird, oder die Freigabe der Rücksetzung von der hier nicht gezeigten Haupteinheit 1 angefordert wird, wechselt in der Tochtereinheit 6 ein Rücksetzsignal RS16 der Signalleitung 36 auf den Zustand mit hoher Impedanz, und tritt innerhalb der Einheit der Rücksetzfreigabezustand auf. Aus diesem Grund beginnt der Mikroprozessor 30 für die Tochtereinheit mit der Initialisierung, jedoch gibt es einen Fall, in welchem der Mikroprozessor nicht mit der Initialisierung beginnen kann, und nicht normal arbeiten kann, und zwar aus solchen Gründen wie etwa einem Ausfall oder dergleichen.

In diesem Fall kann der Mikroprozessor 30 für die Tochtereinheit kein Ausgangssignal OUTS an die Rücksetzsignalfreigabeschaltung 34 liefern, und daher behält das Rücksetzsignal RS12 auf der Signalleitung 5 den aktiven Zustand bei. Es gibt daher keine Möglichkeit, die Rücksetzung des Systems freizugeben, wenn der voranstehend geschilderte Zustand unverändert aufrechterhalten bleibt, so daß das System nicht gestartet werden kann.

Zur Lösung der voranstehend geschilderten Schwierigkeit wird zumindest in der Signalleitung 36, falls das Rücksetzsignal RS16 den Zustand vom aktiven Zustand zu einem Zustand mit hoher Impedanz ändert, ein Signal (auf hohem Pegel) von der Zeitgeberrücksetzschaltung 33 empfangen, die an die Signalleitung 36 angeschlossen ist, und setzt die Zeitgeberrücksetzschaltung 33 die Einschaltverzögerungszeitgeberschaltung 32 entsprechend dem eingegebenen Signal zurück.

In der Einschaltverzögerungszeitgeberschaltung 32 wird mit dem Heraufzählen begonnen, nachdem das Rücksetzen erfolgte, und wird ein Rücksetzfreigabesignal RSR von der Ausgangsklemme (OUTPUT) zu einem Zeitpunkt ausgegeben, wenn der Heraufzählvorgang für einen vorher eingestellten, bestimmten Zeitraum beendet ist. Dieses Rücksetzfreigabesignal RSR wird der Puffer-IC 31 und ebenso dem OR-Gate 35 über die Signalleitung 38 zugeführt.

Wenn das Rücksetzfreigabesignal RSR der Puffer-IC 31 zugeführt wird, und infolge der Tatsache, daß das Rücksetzfreigabesignal RSR in diesem Fall als Signal zum Schließen des Gates arbeitet, wird der Zustand, in welchem Daten von dem Verlängerungsbus 70 zum internen Bus 37 bis zu diesem Zeitpunkt hindurchgehen können, auf den Zustand umgeschaltet, in welchem durch Schließen des Gates dieser Durchgang gesperrt wird.

Die Steuerung wird zu dem Zweck durchgeführt, die Kommunikation nach außen abzuschneiden, so daß die Tochtereinheit 6, die nicht normal arbeitet, nicht in fehlerhafter Weise Signale an jede Einheit ausgibt, die an denselben Verlängerungsbus 70 angeschlossen ist. Daher nimmt die Tochtereinheit 6 einen Zustand an, in welchem die Tochtereinheit elektrisch gegenüber dem Verlängerungsbus 70 isoliert ist, also ihre Kommunikation in Bezug auf den Bus aktiv unterbrochen ist, und wie voranstehend geschildert wird von der Betrachtungsweise der Haupteinheit 1 aus angenommen, daß die Tochtereinheit 6 in dem System nicht existiert, so daß negative Einflüsse auf das System verhindert werden können, bevor der Effekt tatsächlich auftritt.

Andererseits wird ein Rücksetzfreigabesignal RSR auch dem OR-Gate 35 zugführt. Das OR-Gate 35 kann das Rücksetzfreigabesignal RSR darüber hinaus an die Rücksetzsignalfreigabeschaltung 34 schicken, indem es mit dem Signal eine OR-Verarbeitung durchführt, selbst wenn ein Ausgangssignal OUTS nicht von dem Mikroprozessor 30 für die Tochtereinheit dorthin geliefert wird.

Das Rücksetzfreigabesignal RSR, welches von der Einschaltverzögerungszeitgeberschaltung 32 ausgegeben wird, spielt daher die Rolle der Ausführung einer Freigabe der Rücksetzung mit demselben Effekt wie das Ausgangssignal OUTS, welches von dem Mikroprozessor 30 für die Tochtereinheit ausgegeben wird.

Wie voranstehend geschildert beginnt, wenn ein Rücksetzfreigabesignal RSR von der Rücksetzsignalfreigabeschaltung 34 empfangen wird, die Rücksetzsignalfreigabeschaltung 34 mit der Freigabe der Rücksetzung, ohne daß sie durch den Mikroprozessor 30 für die Tochtereinheit gesteuert wird. Dann wird der aktive Zustand des Rücksetzsignals RS12, welches auf der Signalleitung 5 vorhanden ist, in den Zustand mit hoher Impedanz umgeschaltet, und ist die Freigabe der Rücksetzung beendet.

In Bezug auf die Einschaltverzögerungszeitgeberschaltung 32 ist es in einem Fall, in welchem der Mikroprozessor 30 für die Tochtereinheit normal arbeitet, erforderlich, das Rücksetzfreigabesignal RSR so zu sperren, daß das Signal RSR nicht auf der Signalleitung 38 über die Zeitgeberrücksetzschaltung 33 ausgegeben wird. Aus diesem Grund wird ein Ausgangssignal OUTS, welches von dem Mikroprozessor 30 für die Tochtereinheit ausgegeben wird, im aktiven Zustand gehalten (auf hohem Pegel).

Wie voranstehend geschildert kann bei der Ausführungsform 2 selbst dann, wenn die Rücksetzung des Systems nicht freigegeben werden kann, trotz der Steuerung durch den Mikroprozessor 30 für die Tochtereinheit, beispielsweise infolge von Schwierigkeiten, die in der Tochtereinheit 6 aufgetreten sind, die Freigabe der Rücksetzung des Systems dadurch gesteuert werden, ohne daß eine Steuerung durch den Mikroprozessor 30 für die Tochtereinheit erfolgt, falls die Freigabe der Rücksetzung innerhalb des Mikroprozessors durchgeführt werden kann, nachdem ein längerer Zeitraum als jener für die Initialisierung der Tochtereinheit 6 durch die Einschaltverzögerungszeitgeberschaltung 32 seit einem Zeitraum gemessen wird, wenn die Rücksetzung freigegeben wird und der festgelegte Zeitraum abgelaufen ist.

Wenn die Rücksetzung des Systems durch die Einschaltverzögerungszeitgeberschaltung 32 freigegeben wird, befindet sich die Puffer-IC 31 in einem geschlossenen Zustand entsprechend dem Rücksetzfreigabesignal RSR, so daß das Ausgangssignal der Puffer-IC 31 den Zustand mit hoher Impedanz annimmt, was es ermöglicht, ein fehlerhaftes Ausgangssignal von der Tochtereinheit 6 an den Verlängerungsbus 70 zu verhindern.

Hierbei kann die Rücksetzsignalfreigabeschaltung 34 normal arbeiten, und ein Rücksetzsignal RS12 von der Signalleitung 5 von dem aktiven Zustand in den Zustand mit hoher Impedanz umschalten, so daß die Haupteinheit 1 nach Starten des Systems auf jede der Tochtereinheiten zugreifen kann, abgesehen von der Tochtereinheit 6, in welcher ein Fehler aufgetreten ist.

In einem Fall, in welchem ein Zeitraum zur Initialisierung der Tochtereinheit länger ist als jener der Haupteinheit, gibt gemäß der vorliegenden Erfindung wie voranstehend geschildert die Tochtereinheit ihre Rücksetzung frei, und beendet die Initialisierungsverarbeitung, und dann gibt die Tochtereinheit die Rücksetzung der Haupteinheit frei, und läßt die Haupteinheit die Initialisierungsverarbeitung durchführen, so daß die Tochtereinheit bereits mit dem Normalbetrieb zu einem Zeitpunkt begonnen hat, an welchem die Haupteinheit die Initialisierungsverarbeitung durchführt, wodurch die Haupteinheit normal auf die Tochtereinheit zu jedem Zeitpunkt zugreifen kann, nachdem die Haupteinheit die Initialisierungsverarbeitung beendet hat, was es ermöglicht, ein Kommunikationssystem zur Verfügung zu stellen, in welchem das System normal gestartet werden kann, bei einem einfachen Aufbau und einer einfachen Verarbeitung.

In einem Fall, in welchem irgendeine Tochtereinheit die Initialisierungsverarbeitung in einem längeren Zeitraum durchführt, verglichen mit dem Zeitraum der Haupteinheit, wobei es sich um den längsten Zeitraum sämtlicher Tochtereinheiten handelt, gibt gemäß einem weiteren Merkmal der vorliegenden Erfindung die Tochtereinheit ihre Rücksetzung frei und beendet die Initialisierungsverarbeitung, und dann gibt die Tochtereinheit die Rücksetzung der Haupteinheit frei, und läßt die Haupteinheit die Initialisierungsverarbeitung durchführen, so daß sämtliche Tochtereinheiten bereits mit dem normalen Betrieb zu einem Zeitpunkt begonnen haben, wenn die Haupteinheit die Initialisierungsverarbeitung durchführt, wodurch die Haupteinheit normal auf jede der Tochtereinheiten zu jedem Zeitpunkt zugreifen kann, nachdem die Haupteinheit die Initialisierungsverarbeitung beendet hat, was es ermöglicht, ein Kommunikationssystem zur Verfügung zu stellen, in welchem mit einem einfachen Aufbau und einer einfachen Verarbeitung das System normal gestartet werden kann.

In einem Fall, in welchem der Zeitraum zur Initialisierung der Tochtereinheit länger ist als der hierfür bei der Haupteinheit erforderliche Zeitraum, gibt gemäß einem weiteren Merkmal der vorliegenden Erfindung die Tochtereinheit automatisch die Rücksetzung der Haupteinheit frei, und läßt die Haupteinheit die Initialisierungsverarbeitung durchführen, wenn ein festgelegter Zeitraum, der länger ist als der Zeitraum für die Initialisierung, abgelaufen ist, nachdem die Rücksetzung der Tochtereinheit selbst freigegeben wurde, so daß die Tochtereinheit bis zur Initialisierung der Haupteinheit die Steuerung zur Verfügung stellt, selbst wenn die Tochtereinheit nicht die Initialisierungsverarbeitung beenden kann, selbst nachdem ein längerer Zeitraum als jener für die Initialisierung abgelaufen ist, und vermutet wird, daß sich die Tochtereinheit in einem anomalen Zustand befindet, was es ermöglicht, ein Kommunikationssystem zur Verfügung zu stellen, bei welchem das System mit einem einfachen Aufbau und einer einfachen Verarbeitung zumindest normal gestartet werden kann.

In einem Fall, wenn irgendeine Tochtereinheit die Initialisierungsverarbeitung durchführt, und zwar in einem längeren Zeitraum als jenem, der hierfür bei der Haupteinheit erforderlich ist, wobei es sich um den längsten Zeitraum sämtlicher Tochtereinheiten handelt, gibt gemäß einem weiteren Merkmal der vorliegenden Erfindung die Tochtereinheit automatisch die Rücksetzung der Haupteinheit frei, und läßt die Haupteinheit die Initialisierungsverarbeitung durchführen, wenn ein bestimmter Zeitraum, der länger als der Zeitraum für die Initialisierung ist, abgelaufen ist, nachdem die Rücksetzung der Tochtereinheit selbst freigegeben wurde, so daß die Tochtereinheit die Steuerung bis zur Initialisierung der Haupteinheit zur Verfügung stellt, selbst wenn die Tochtereinheit nicht die Initialisierungsverarbeitung beenden kann, selbst wenn ein längerer Zeitraum als jener für die Initialisierung abgelaufen ist, und vermutet wird, daß sich die Tochtereinheit in einem anomalen Zustand befindet, was es ermöglicht, ein Kommunikationssystem zur Verfügung zu stellen, bei welchem das System mit einem einfachen Aufbau und einer einfachen Verarbeitung zumindest normal gestartet werden kann.

Gemäß einem weiteren Merkmal der vorliegenden Erfindung wird die Tochtereinheit abgetrennt, nachdem ein bestimmter Zeitraum, der länger ist als der Zeitraum für die Initialisierung, abgelaufen ist, nachdem die Rücksetzung der Tochtereinheit freigegeben wurde, so daß die Ausgabe eines fehlerhaften Ausgangssignals von der Tochtereinheit an die Kommunikationsleitung verhindert werden kann, und infolge dieses Merkmals kann die Haupteinheit nach dem Start des Systems auf die Tochtereinheit zugreifen, was es ermöglicht, ein Kommunikationssystem zur Verfügung zu stellen, in welchem die Haupteinheit exakt irgendeinen anomalen Zustand in der voranstehend geschilderten Tochtereinheit feststellen kann.

Die vorliegende Anmeldung beruht auf der japanischen Patentanmeldung Nr. HEI 8-220176, die am 21. August 1996 beim japanischen Patentamt eingereicht wurde, und deren Gesamtinhalt durch Bezugnahme in die vorliegende Anmeldung eingeschlossen wird.

Claims (5)

1. Kommunikationssystem, welches aufweist:
eine Haupteinheit (1), die das Gesamtsystem steuert, und auch eine Initialisierungsverarbeitung in einem Vorgang zum Rücksetzen des Systems durchführt, nachdem die Rücksetzung der Haupteinheit (1) selbst freigegeben wurde; und
eine Tochtereinheit (2), die an die Haupteinheit (1) über eine Kommunikationsleitung angeschlossen ist, und eine Initialisierungsverarbeitung in dem Vorgang zum Rücksetzen des Systems mit einem längeren Zeitraum für die Initialisierung, verglichen mit dem Zeitraum für die Haupteinheit (1) durchführt, nachdem das Rücksetzen der Tochtereinheit (2) selbst freigegeben wurde; wobei die Tochtereinheit aufweist:
eine Initialisierungssteuervorrichtung (20) zum Steuern der Initialisierungsverarbeitung der Tochtereinheit selbst, durch Feststellung der Freigabe der Rücksetzung der Tochtereinheit in dem Vorgang zum Rücksetzen des Systems, und
eine Rücksetzfreigabevorrichtung (21) zum Freigeben der Rücksetzung der Haupteinheit (1), wenn die Initialisierungsverarbeitung beendet ist, entsprechend der Steuerung durch die Initialisierungssteuervorrichtung (20).

2. Kommunikationssystem, welches aufweist:
eine Haupteinheit (1) zum Steuern des Gesamtsystems und zur Durchführung einer Initialisierungsverarbeitung in einem Vorgang zum Rücksetzen des Systems, nachdem die Rücksetzung der Haupteinheit (1) selbst freigegeben wurde; und
mehrere Tochtereinheiten (2), die jeweils über eine Kommunikationsleitung (5) an die Haupteinheit (1) angeschlossen sind, und eine Initialisierungsverarbeitung in dem Vorgang zum Rücksetzen des Systems durchführen, nachdem die Rücksetzung der Tochtereinheit (2) selbst freigegeben wurde; wobei die Tochtereinheit (2) die Initialisierungsverarbeitung in einem längeren Zeitraum, verglichen mit jenem bei der Haupteinheit (1), durchführt, und auch mit dem längsten Zeitraum unter den Zeiträumen der mehreren Tochtereinheiten (2), und die Tochtereinheit (2) aufweist:
eine Initialisierungssteuervorrichtung (20) zum Steuern der Initialisierungsverarbeitung der Tochtereinheit (2) selbst, durch Feststellung der Freigabe der Rücksetzung der Tochtereinheit (2) in dem Vorgang zum Rücksetzen des Systems, und
eine Rücksetzfreigabevorrichtung (21) zur Freigabe der Rücksetzung der Haupteinheit (1), wenn die Initialisierungsverarbeitung fertig ist, entsprechend der Steuerung durch die Initialisierungssteuervorrichtung (20).

3. Kommunikationssystem, welches aufweist:
eine Haupteinheit (1), welche das Gesamtsystem steuert, und auch eine Initialisierungsverarbeitung in einem Vorgang zum Rücksetzen des Systems durchführt, nachdem die Rücksetzung der Haupteinheit (1) selbst freigegeben wurde; und
eine Tochtereinheit (6), die an die Haupteinheit (1) über eine Kommunikationsleitung (5) angeschlossen ist, und eine Initialisierungsverarbeitung in dem Vorgang zum Rücksetzen des Systems in einem längeren Zeitraum für die Initialisierung durchführt, verglichen mit dem Zeitraum für die Haupteinheit (1), nachdem das Rücksetzen der Tochtereinheit (6) selbst freigegeben wurde; wobei die Tochtereinheit (6) aufweist:
eine Zeitgebervorrichtung (32) zur Messung eines bestimmten Zeitraums, der vorher auf einen Wert eingestellt wurde, und länger ist als der Zeitraum zum Initialisieren der Tochtereinheit (6) selbst, nachdem die Rücksetzung der Tochtereinheit (6) selbst in dem Vorgang zum Rücksetzen des Systems freigegebe wurde;
eine Initialisierungssteuervorrichtung (30) zum Steuern des Initialisierungsvorgangs für die Tochtereinheit (6) selbst, durch Feststellung der Freigabe der Rücksetzung der Tochtereinheit (6) selbst; und
eine Rücksetzfreigabevorrichtung (34) zum Freigeben der Rücksetzung der Haupteinheit (1) entweder in einem Fall, in welchem die Initialisierungsverarbeitung entsprechend der Steuerung durch die Initialisierungssteuervorrichtung (30) beendet ist, oder in einem Fall, in welchem die Messung des bestimmten Zeitraums durch die Zeitgebervorrichtung (32) beendet ist.

4. Kommunikationssystem, welches aufweist:
eine Haupteinheit (1) zum Steuern des Gesamtsystems, und zur Durchführung einer Initialisierungsverarbeitung in einem Vorgang zum Rücksetzen des Systems, nachdem die Rücksetzung der Haupteinheit (1) selbst freigegeben wurde; und
mehrere Tochtereinheiten (6), die jeweils an die Haupteinheit (1) über eine Kommunikationsleitung (5) angeschlossen sind, und eine Initialisierungsverarbeitung in dem Vorgang zum Rücksetzen des Systems durchführen, nachdem die Rücksetzung der Tochtereinheit (6) selbst freigegeben wurde; wobei die Tochtereinheit (6), welche die Initialisierungsverarbeitung in einem längeren Zeitraum, verglichen mit jenem bei der Haupteinheit (1), durchführt, und auch in dem längsten Zeitraum unter den Zeiträumen sämtlicher mehrerer Tochtereinheiten (6), aufweist:
eine Zeitgebervorrichtung (32) zur Messung eines bestimmten Zeitraums, der vorher auf einen Wert eingestellt wird, und länger ist als der Zeitraum zur Initialisierung der Tochtereinheit (6) selbst, nachdem die Rücksetzung der Tochtereinheit (6) freigegeben wurde, in dem Vorgang zum Rücksetzen des Systems;
eine Initialisierungssteuervorrichtung (30) zum Steuern der Initialisierungsverarbeitung für die Tochtereinheit (6) selbst, durch Feststellung der Freigabe der Rücksetzung der Tochtereinheit (6) selbst; und
eine Rücksetzfreigabevorrichtung (34) zur Freigabe der Rücksetzung der Haupteinheit (1) entweder in einem Fall, in welchem die Initialisierungsverarbeitung beendet ist, entsprechend der Steuerung durch die Initialisierungssteuervorrichtung (30), oder in einem Fall, in welchem die Messung des bestimmten Zeitraums durch die Zeitgebervorrichtung (32) beendet ist.

5. Kommunikationssystem nach Anspruch 3 oder 4, dadurch gekennzeichnet , daß die Tochtereinheit (6) eine Kommunikationsunterbrechungsvorrichtung (31) aufweist, um die Kommunikationsleitung (5) in einem Fall zu unterbrechen, in welchem die Messung des bestimmten Zeitraums durch die Zeitgebervorrichtung (32) beendet ist.