DE19640071C2 - Frequency synthesizer working according to the principle of fractional frequency synthesis - Google Patents
Frequency synthesizer working according to the principle of fractional frequency synthesisInfo
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Description
Die Erfindung geht aus und betrifft einen Frequenzsynthesizer laut Oberbegriff des Hauptanspruches.The invention proceeds and relates to one Frequency synthesizer according to the preamble of the main claim.
Frequenzsynthesizer dieser Art sind bekannt (z. B. nach europäischer Patentschrift 0 125 790, 0 214 217 bzw. 0 429 217). Durch die Mehrfachintegration kann zwar das Rauschen verringert werden, ein Nachteil der bekannten Anordnungen ist jedoch, daß bei mehreren in Kette geschalteten Integratoren ein relativ großer Hub des dem Nachkommaanteil entsprechenden Zahlenwertes entsteht, der bei einer dreistufigen Kettenschaltung beispielsweise zwischen -7 und +8 schwankt. Dieser große Hub bedingt auch eine relativ große Phasenstörung, sobald nur kleine Nichtlinearitäten im Gesamtsystem vorliegen. Solche Nichtlinearitäten können beispielsweise durch den Phasendetektor der Phasenregelschleife auftreten. Auch mit der bekannten Maßnahme, die Integratorkette in mehrere kurze Integrator-Teilabschnitte und einen den Hub begrenzenden Quantisierer aufzuteilen (Europäische Patentschrift 0 429 217) kann die Integratorkettenschaltung bezüglich des Hubes nicht optimal dimensioniert werden.Frequency synthesizers of this type are known (e.g. after European patent 0 125 790, 0 214 217 and 0 429 217). Due to the multiple integration, the noise can can be reduced, a disadvantage of the known arrangements is that with several connected in chain Integrators a relatively large stroke of that Decimal part corresponding numerical value arises, the with a three-stage derailleur system, for example fluctuates between -7 and +8. This large stroke also means a relatively large phase disturbance as soon as only small ones There are nonlinearities in the overall system. Such Nonlinearities can, for example, by the Phase detector of the phase locked loop occur. Also with the known measure, the integrator chain in several short integrator sections and the hub limiting quantizer (European Patent Specification 0 429 217) Integrator chain circuit with regard to the stroke is not be optimally dimensioned.
Diese Nachteile gelten auch für einen bekannten Synthesizer der eingangs erwähnten Art, bei dem mehrere in Kette geschaltete Integratoren vorgesehen sind und die Ausgangswerte der einzelnen Integratoren über Bewertungsglieder in Vorwärtsrichtung einem ausgangsseitigen Addierer zugeführt werden (Aufsatz von Riley et al., "Delta-Sigma Modulation in Fractional-N Frequency Synthesis", IEEE. Journal of Solid-State Circuits, Vol. 28, Nr. 5, Mai 1993, Seiten 553-559, insbesondere Fig. 9). Hier ist eine Hubbegrenzung nur durch entsprechende Begrenzung mittels des Quantisierers auf Werte von +1/-1 möglich, diese bekannte Anordnung besitzt darüber hinaus den Nachteil der Instabilität.These disadvantages also apply to a known synthesizer of the type mentioned in the introduction, in which a plurality of integrators connected in a chain are provided and the output values of the individual integrators are fed to an output-side adder via evaluation elements in a forward direction (article by Riley et al., "Delta-Sigma Modulation in Fractional-N Frequency Synthesis ", IEEE. Journal of Solid-State Circuits, Vol. 28, No. 5, May 1993, pages 553-559, in particular Fig. 9). A stroke limitation is only possible here by appropriate limitation by means of the quantizer to values of + 1 / -1, this known arrangement also has the disadvantage of instability.
Es ist Aufgabe der Erfindung, einen Frequenzsynthesizer mit einer stabilen Integrator-Kettenschaltung zur Erzeugung des Nachkommaanteils zu schaffen, die sowohl bezüglich Rauschen als auch bezüglich des Hubes optimal dimensionierbar ist.It is an object of the invention to provide a frequency synthesizer with a stable integrator chain connection for Generation of the fractional part to create both in terms of noise as well as in terms of the stroke is dimensionable.
Diese Aufgabe wird ausgehend von einem Frequenzsynthesizer laut Oberbegriff des Hauptanspruches durch dessen kennzeichnende Merkmale gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.This task is based on a frequency synthesizer according to the preamble of the main claim characteristic features solved. advantageous Further training results from the subclaims.
Im Zusammenhang mit der Beurteilung der Stabilität von Sigma-Delta-Modulatoren ist es an sich bekannt, eine unterschiedlich gewichtete Rückkopplung des Ausgangswertes zu den Eingängen von in Kette geschalteten Integratoren in Betracht zu ziehen (Steiner Philip and Woodward Wand "Stability Analysis of the Second Order Σ-Δ Modulator" IN: Intern. Symposium on Circuits and Systems, ISCAS 1994, Vol. 5, S. 365-368 und Tapani Ritoniemi et al. "Design of Stable High Order 1-Bit Sigma-Delta Modulators" IN: IEEE Internat. Symposium on Circuits and Systems, 1990, Vol. 4, S. 3267-3270). Durch die erfindungsgemäße Anwendung dieser an sich bekannten Maßnahme bei einem nach dem Prinzip der fraktionalen Frequenzsynthese arbeitenden Frequenzsynthesizers in Kombination mit der bekannten Aufteilung der Integratorkette in mehrere kurze Integrator-Teilabschnitte wird der überraschende Vorteil erzielt, daß der Hub, mit dem der Nachkommaanteil am Ausgang der Integratorkette entsteht, automatisch stark begrenzt wird. Damit wird auch ein großer Phasenhub vermieden, der zu Problemen führen könnte, wenn nur kleine Nichtlinearitäten im System vorliegen. Außerdem kann der Frequenzteiler mit kleinem absoluten Teilerfaktor betrieben werden.In connection with the assessment of the stability of sigma-delta modulators, it is known per se to consider a differently weighted feedback of the output value to the inputs of chain-connected integrators (Steiner Philip and Woodward Wand "Stability Analysis of the Second Order Σ-Δ Modulator "IN: Intern. Symposium on Circuits and Systems, ISCAS 1994 , Vol. 5, pp. 365-368 and Tapani Ritoniemi et al." Design of Stable High Order 1-Bit Sigma-Delta Modulators "IN: IEEE International Symposium on Circuits and Systems, 1990, Vol. 4, pp. 3267-3270). By using this known measure according to the invention in a frequency synthesizer working on the principle of fractional frequency synthesis in combination with the known division of the integrator chain into several short integrator sections, the surprising advantage is achieved that the stroke with which the fractional part at the output of the Integrator chain is created, is automatically strongly limited. This also avoids a large phase shift that could lead to problems if there are only small non-linearities in the system. In addition, the frequency divider can be operated with a small absolute divider factor.
Die Erfindung wird im folgenden anhand schematischer Zeichnungen an Ausführungsbeispielen näher erläutert. The invention will now be described more schematically Drawings explained in more detail using exemplary embodiments.
Fig. 1 zeigt das Prinzipschaltbild eines nach dem Prinzip der fraktionalen Frequenzsynthese arbeitenden Frequenzsynthesizers mit einem phasengeregelten Oszillator 1, einem zwischen diesem Oszillator 1 und dem Phasendetektor 2 angeordneten Frequenzteiler 3 und einem in der Steuerleitung zwischen Phasendetektor 2 und dem in der Frequenz einstellbaren Oszillator 1 angeordneten Schleifenfilter 4. Der Frequenzteiler 3 ist auf ganzzahlige Teilungsverhältnisse N einstellbar, mit ihm wird die Ausgangsfrequenz fo des Oszillators 1 um den Faktor N auf eine Frequenz fi heruntergeteilt, die in dem Phasendetektor 2 mit der Referenzfrequenz fr einer Referenzfrequenzquelle 10 verglichen wird. Das Teilungsverhältnis N des Frequenzteilers 3 wird über eine Steuerschaltung 7 eingestellt, die ihrerseits über eine Einstellvorrichtung 5 gesteuert wird, in welcher ein gewünschtes gebrochen rationales Teilungsverhältnis P, F mit einem ganzzahligen Anteil P und einem Nachkommaanteil F als entsprechender Digitalwert einstellbar ist. Das Steuersignal 8 für die Einstellung des Frequenzteilers 3 wird in der Steuerschaltung 7 durch Addition des ganzzahligen Anteils P mit einem dem Nachkommaanteil F entsprechenden Wert ΔP in einem Addierer 6 erzeugt. Der dem Nachkommaanteil F entsprechende Wert ΔP wird gemäß den nachfolgenden in kurze Ketten aufgeteilten Integratorkettenschaltungen erzeugt. Fig. 1 shows the principle circuit diagram showing a working according to the principle of fractional frequency synthesis frequency synthesizer with a phase-controlled oscillator 1, arranged between this oscillator 1 and the phase detector 2 frequency divider 3 and, arranged in the control line between the phase detector 2 and the adjustable-frequency oscillator 1 Loop filter 4 . The frequency divider 3 is adjustable to integer division ratios N, with it the output frequency f o of the oscillator 1 is divided by the factor N to a frequency f i , which is compared in the phase detector 2 with the reference frequency f r of a reference frequency source 10 . The division ratio N of the frequency divider 3 is set by a control circuit 7 , which in turn is controlled by an adjusting device 5 , in which a desired fractionally rational division ratio P, F with an integral part P and a decimal point F can be set as a corresponding digital value. The control signal 8 for setting the frequency divider 3 is generated in the control circuit 7 by adding the integer part P with a value ΔP corresponding to the decimal part F in an adder 6 . The value ΔP corresponding to the fractional part F is generated in accordance with the following integrator chain circuits which are divided into short chains.
Fig. 2 zeigt eine Möglichkeit für die Aufteilung einer Integratorkette in mehrere kurze Integrator-Teilabschnitte A und B. Der erste Teilabschnitt A besteht aus einem einstufigen Integrator I1 mit einem nachfolgenden 1-Bit- Quantisierer Q1, dessen Ausgangswert über eine Verzögerungsstufe V dem Addierer 22 am Eingang des Integrators rückgekoppelt wird. Das Ausgangssignal des Quantisierers Q1 liefert den ersten Teilwert ΔP1, der dem Addierer 21 zugeführt wird. Das Fehlersignal wird über den Addierer 24 außerdem dem zweiten Integrator-Teilabschnitt B zugeführt, der in diesem Beispiel aus zwei in Kette geschalteten Integratoren I2 und I3 mit zugeordnetem ausgangsseitigen Quantisierer Q2 besteht. Der Quantisierer Q2 ist in diesem Fall begrenzt auf die Werte 0 und 1, das Ausgangssignal des Quantisierers wird wieder über eine Verzögerungsstufe V dem eingangsseitigen Addierer 24 und gleichzeitig auch dem zwischen den beiden Integratoren I2 und I3 angeordneten weiteren Addierer 25 rückgekoppelt. Der Ausgangswert des Quantisierers Q2 wird außerdem über einen einfachen Differenzierer D als zweiter Teilwert ΔP2 dem Addierer 21 zugeführt. Fig. 2 shows a way for the allocation of an integrator chain into several short integrator sections A and B. The first section A consists of a one-stage integrator I1 followed by a 1-bit quantizer Q1, the output value via a delay stage V to the adder 22 is fed back at the input of the integrator. The output signal of the quantizer Q1 supplies the first partial value ΔP1, which is fed to the adder 21 . The error signal is also fed via the adder 24 to the second integrator section B, which in this example consists of two integrators I2 and I3 connected in chain with an assigned output-side quantizer Q2. In this case, the quantizer Q2 is limited to the values 0 and 1, the output signal of the quantizer is fed back via a delay stage V to the adder 24 on the input side and at the same time also to the further adder 25 arranged between the two integrators I2 and I3. The output value of the quantizer Q2 is also fed to the adder 21 via a simple differentiator D as the second partial value ΔP2.
In dem Ausführungsbeispiel nach Fig. 2 ist zusätzlich noch eine Abspaltlogik 20 vorgesehen, durch welche der Nachkomma anteil F in seinen niederwertigen Anteil F' und seinen hö herwertigen Anteil F" aufgeteilt wird. Der niederwertige An teil F' wird in der aus den beiden Teilabschnitten A und B gebildeten Integratorkette zu den Teilwerten ΔP1 und ΔP2 aufbereitet, während der höherwertige Anteil F" in einem weiteren Integratorabschnitt C mit einem Integrator I9, einem Quantisierer Q3 und einer Verzögerungsstufe V im Rück kopplungskreis zu einem Teilwert ΔP3 umgesetzt wird, der ebenfalls dem Addierer 21 zugeführt wird. Aus diesen so je weils getrennt durch einzelne Integrator-Teilabschnitte A, B und C mit jeweils zugehörigem Quantisierer gebildeten Teil werten ΔP1, ΔP2, ΔP3 wird so in dem Addierer 21 der Gesamt wert ΔP gebildet, der dann im Addierer 6 mit dem ganzzahli gen Anteil P des gewünschten Teilungsverhältnisses zu dem Steuersignal für den Frequenzteiler 3 addiert wird.In the exemplary embodiment according to FIG. 2, a split-off logic 20 is additionally provided, by means of which the fractional part F is divided into its low-value part F 'and its higher-value part F ". The low-value part F' is made up of the two subsections A and B formed integrator chain processed to the partial values .DELTA.P1 and .DELTA.P2, while the higher order component F "in a further integrator section C with an integrator I9, a quantizer Q3 and a delay stage V in the feedback circuit is converted to a partial value .DELTA.P3, which is also the adder 21 is supplied. From these so Weil separated by individual integrator subsections A, B and C with respectively associated quantizer part values ΔP1, ΔP2, ΔP3, the total value ΔP is formed in the adder 21 , which is then in the adder 6 with the integer part P of the desired division ratio is added to the control signal for the frequency divider 3 .
Die Anordnung nach Fig. 2 besitzt einen Gesamthub von -2 bis +2 für einen eingangsseitigen Nachkommaanteil F zwischen -0,25 und 0,75.The arrangement according to FIG. 2 has a total stroke of -2 to +2 for a fractional part F on the input side between -0.25 and 0.75.
Fig. 3 zeigt eine Anordnung, bei der im Unterschied zu Fig. 2 auch der erste Integrator-Teilabschnitt A zweistufig aus gebildet ist und aus zwei in Kette angeordneten Integratoren I4 und I5 besteht. Der zugehörige Quantisierer Q1 ist in diesem Beispiel auf die Werte -1 bis 2 begrenzt. Ansonsten ist die Anordnung nach Fig. 3 mit der nach Fig. 2 gleich. Durch die Abspaltlogik 20 wird wieder erreicht, daß der nie derwertige Anteil F' nur im Bereich zwischen +0,25 und 0,75 liegt und der restliche Wertebereich über den höherwertigen Anteil F" im Integrator C erzeugt wird. Die Schaltung nach Fig. 3 besitzt einen Gesamthub zwischen -4 und +4. Fig. 3 shows an arrangement in which, in contrast to Fig. 2, the first integrator section A is formed in two stages and consists of two integrators I4 and I5 arranged in chain. The associated quantizer Q1 is limited to the values -1 to 2 in this example. Otherwise, the arrangement according to FIG. 3 is the same as that according to FIG. 2. The split-off logic 20 again ensures that the component F 'which is never significant is only in the range between +0.25 and 0.75 and the remaining range of values is generated via the higher component F "in the integrator C. The circuit according to FIG. 3 has a total stroke between -4 and +4.
Die Übertragungsfunktionen der Schaltungen nach den Fig. 2 und 3 besitzen keine Frequenzabhängigkeit und trotzdem einen kleinen Hub.The transmission functions of the circuits according to FIGS. 2 and 3 have no frequency dependency and still have a small stroke.
Die Ausführungsbeispiele nach den Fig. 4 und 5 zeigen, wie ein geringer Hub auch ohne Abspaltlogik 20 erreichbar ist, indem lange Periodizitäten im ersten Integrator-Teilab schnitt A vermieden werden. Dies kann beispielsweise dadurch erfolgen, daß ein kleines künstliches Rauschsignal S dem er sten Teilabschnitt A hinzuaddiert wird. Eine andere Möglich keit besteht darin, als Zusatzsignal S ein schnelles kohä rentes Signal in der ersten Stufe A aufzumodulieren. Dazu ist ein Integrator I10 mit 1-Bit-Quantisierer Q5 und Rück kopplung über eine Verzögerungsschaltung V vorgesehen. Dem Integrator I10 wird ein konstanter Zahlenwert von beispiels weise 0,5 zugeführt, der im Addierer 26 wieder subtrahiert wird. Das im Addierer 27 hinzuaddierte kohärente Signal S wird über ein Bewertungsglied K5, beispielsweise mit einem Faktor 3/16, dem Addierer 27 am Eingang des ersten Teilab schnittes A aufmoduliert. Fig. 5 zeigt die gleiche Anordnung wiederum wie nach Fig. 3 mit einem aus zwei Integratoren I4 und I5 bestehenden Integrator-Teilabschnitt und einem auf die Werte -1 bis +1 begrenzten Quantisierer Q1. Außerdem wird in diesem Ausführungsbeispiel das Ausgangssignal des Quantisierers Q2 des zweiten Abschnittes B über einen zwei fachen Differenzierer D2 als Teilwert ΔP2 dem Addierer 21 zugeführt. Ansonsten entspricht die Wirkungsweise der Schal tung nach Fig. 5 derjenigen nach Fig. 4.The exemplary embodiments according to FIGS. 4 and 5 show how a small stroke can also be achieved without a splitting logic 20 by avoiding long periodicities in the first integrator section A. This can be done, for example, by adding a small artificial noise signal S to the first subsection A. Another possibility is to modulate a fast coherent signal in the first stage A as additional signal S. For this purpose, an integrator I10 with 1-bit quantizer Q5 and feedback via a delay circuit V is provided. The integrator I10 is supplied with a constant numerical value of, for example, 0.5, which is subtracted again in the adder 26 . The added in the adder 27 coherent signal S is modulated via an evaluation element K5, for example with a factor 3/16, the adder 27 at the input of the first section A. FIG. 5 again shows the same arrangement as in FIG. 3 with an integrator section consisting of two integrators I4 and I5 and a quantizer Q1 limited to the values -1 to +1. In addition, in this exemplary embodiment, the output signal of the quantizer Q2 of the second section B is fed to the adder 21 as a partial value ΔP2 via a two-fold differentiator D 2 . Otherwise, the operation of the scarf device according to FIG. 5 corresponds to that of FIG. 4.
Durch das Aufmodulieren des kohärenten Signals ergeben sich Seitenbänder bei großer Offsetfrequenz, die einfach gefil tert werden können. Trotzdem kann der Hub für F zwischen -0,5 und 0,5 auf -3 bis +3 reduziert werden.The modulation of the coherent signal results in Sidebands at a high offset frequency that are simply filmed can be tert. Nevertheless, the stroke for F can be between -0.5 and 0.5 can be reduced to -3 to +3.
Die Ausführungsbeispiele zeigen, daß die Anzahl der Integra toren je Integrator-Teilabschnitt beliebig gewählt werden kann, es sind hierfür einfache einstufige Anordnungen oder auch zwei- oder mehrstufige Anordnungen möglich. Sie können auch unabhängig voneinander gewählt werden.The exemplary embodiments show that the number of integra gates can be chosen arbitrarily for each integrator section can, there are simple single-stage arrangements or two-stage or multi-stage arrangements are also possible. she can also be chosen independently.
Bei den anhand der Fig. 2 bis 5 dargestellten und beschriebenen Möglichkeiten für die Aufteilung der Integratorkette in mehrere kurze Integrator-Teilabschnitte wurde eine Rückkopplung beschrieben, bei der der Ausgangswert über jeweils gleich bemessene Bewertungsglieder mit der Bewertung 1 auf die in Kette geschalteten Integratoren rückgekoppelt wird. Damit ist zwar schon eine Reduzierung des Hubes möglich, was in manchen Fällen jedoch noch nicht ausreichend ist.In the case of the options for dividing the integrator chain into a number of short integrator sections shown and described with reference to FIGS. 2 to 5, a feedback has been described in which the output value is fed back to the integrators connected in chain with the rating 1 via rating elements of the same size , It is already possible to reduce the stroke, but in some cases this is not yet sufficient.
Gemäß der Erfindung wird daher eine Gewichtung der rückgekoppelten Werte vorgenommen, wie dies im Ausführungsbeispiel nach Fig. 6 beschrieben ist. Nach Fig. 6 wird der Nachkommaanteil F in Teilwerte ΔP1 und ΔP2 umgewandelt, die in einem Addierer 21 zu dem Gesamtwert ΔP addiert werden. Die erste Stufe A ist wieder wie in Fig. 4 einstufig ausgebildet, die zweite Stufe B dreistufig mit drei über Addierer in Kette geschalteten Integratorstufen I6, I7 und I8, der ersten Integratorstufe I6 wird der Ausgangswert des Quantisierers Q4 über ein Bewertungsglied K1 mit 1/4 gewichtet rückgekoppelt, dem zweiten Integrator I7 wird das Rückkopplungssignal gewichtet mit 1 zugeführt, ebenso dem Integrator I8. Das Ausgangssignal des Quantisierers Q4 wird über einen Differenzierer D wieder als Teilwert ΔP2 dem Addierer 21 zugeführt. Diese Anordnung nach Fig. 6 vereinigt die Vorteile, daß nichtlineare Schwingungen vermieden werden, indem die Integratorkette in kürzere Teilabschnitte aufgeteilt wird, mit den Vorteilen der automati schen Hubbegrenzung durch die gewichtete Rückkopplung des Ausgangssignals zu den einzelnen Integratorstufen. Der Hub im Quantisierer Q4 wird in diesem Beispiel auf -1 bis +1 be grenzt, damit ergibt sich ein Gesamthub von -2 bis +3 für F zwischen 0 und 1. Vorzugsweise ist zwischen den beiden Teil abschnitten A und B noch ein inverses Filter H angeordnet, das aufgrund der gewichteten Rückwärtskopplung als digitales FIR-Filter ausgebildet werden kann.According to the invention, the feedback values are therefore weighted, as is described in the exemplary embodiment according to FIG. 6. According to FIG. 6, the fractional part F in partial values and .DELTA.P1 .DELTA.P2 is converted, which are added in an adder 21 to the total value of .DELTA.P. The first stage A is again as in Fig. 4 are formed in one stage, the second stage B is three levels with three connected via adders in the chain integrator stages I6, I7 and I8, the first integrator stage I6 of the output value of the quantizer Q4 via an evaluation member K1 at 1 / 4 weighted feedback, the second integrator I7 is fed the feedback signal weighted with 1, likewise the integrator I8. The output signal of the quantizer Q4 is fed back to the adder 21 as a partial value ΔP2 via a differentiator D. This arrangement according to Fig. 6 combines the advantages that non-linear vibrations are avoided by dividing the integrator chain into shorter sections, with the advantages of the automatic stroke limitation by the weighted feedback of the output signal to the individual integrator stages. The stroke in the quantizer Q4 is limited to -1 to +1 in this example, resulting in a total stroke of -2 to +3 for F between 0 and 1. Preferably, there is an inverse filter between the two sections A and B. H arranged, which can be formed as a digital FIR filter due to the weighted feedback.
Als Integratoren I sind alle hierfür bekannten Schaltungen geeignet, jeder dieser Integratoren I besteht beispielsweise im Sinne der Fig. 7 aus einer Addierstufe 13 und einem Latch. Als Integratoren eignen sich auch andere beliebige Übertragungssysteme, die bei kleinen Frequenzen eine hohe Verstärkung aufweisen. Es sind beispielsweise auch Tiefpaß strukturen als Integratoren geeignet.All circuits known for this purpose are suitable as integrators I; each of these integrators I consists, for example in the sense of FIG. 7, of an adding stage 13 and a latch. Any other transmission systems which have a high amplification at low frequencies are also suitable as integrators. Low-pass structures are also suitable as integrators, for example.
Da in der Kettenschaltung nur Integratoren verwendet werden, kann die Übertragungsfunktion bei Bedarf auf einfache Weise durch inverse Filterung am Eingang kompensiert werden. Hier für eignen sich aufgrund der gewichteten Rückwärtskopplung digitale Filter in FIR-Struktur.Since only integrators are used in the derailleur, can do the transfer function easily if needed can be compensated by inverse filtering at the input. here are suitable due to the weighted feedback coupling digital filters in FIR structure.
Claims (8)
mit einem phasengeregelten Oszillator (1),
einem zwischen Oszillator (1) und Phasendetektor (2) angeordneten Frequenzteiler (3), der auf ganzzahlige Teilungsverhältnisse (N) einstellbar ist und dessen Ausgangsfrequenz (fi) im Phasendetektor (2) mit einer Referenzfrequenz (fr) verglichen wird,
einem in der Steuerleitung zwischen Phasendetektor (2) und dem in der Frequenz einstellbaren Oszillator (1) angeordneten Schleifenfilter (4),
einer Einstellvorrichtung (5), in welcher ein gewünschtes gebrochenes rationales Teilungsverhältnis (P, F) des Frequenzteilers (3) als Digitalwert einstellbar ist,
einer Steuerschaltung (7), über deren Ausgangssignal (8) das ganzzahlige Teilungsverhältnis (N) des Frequenzteilers (3) so gesteuert wird, daß ein dem Nachkommaanteil (F) des gewünschten Teilungsverhältnisses (P, F) entsprechendes gebrochenes Teilungsverhältnis simuliert und gleichzeitig das durch das periodische Umschalten des Teilungsverhältnisses entstehende trägernahe Phasenrauschen der Ausgangsfrequenz (fo) minimiert wird,
wobei das Ausgangssignal (8) der Steuerschaltung (7) durch Addition des ganzzahligen Anteils (P) des gewünschten gebrochenen Teilungsverhältnisses (P, F) mit einem dem Nachkommaanteil (F) entsprechenden Wert (ΔP) erzeugt wird und dieser Wert (ΔP) aus dem Nachkommaanteil durch Mehrfachintegration mittels einer Integratorkette gebildet wird, die in mehrere kurze Integrator-Teilabschnitte (A, B) mit jeweils einem oder mehreren in Kette geschalteten Integratoren (I1 bis I8) und jeweils einem den Hub begrenzenden Quantisierer (Q1, Q2) aufgeteilt ist und bei der die so in den einzelnen Integrator-Teilabschnitten gebildeten Teilwerte (ΔP1, ΔP2) zu dem dem Nachkommaanteil (F) entsprechenden Gesamtwert (ΔP) addiert werden,
dadurch gekennezeichnet,
daß bei mindestens einem dieser Integrator-Teilabschnitte (z. B. B) der am Ausgang des Quantisierers (Q4) erzeugte Wert über unterschiedlich bemessene Bewertungsglieder (K1, K2, K3) unterschiedlich gewichtet den Eingängen der in Kette geschalteten Integratoren (I6, I7, I8) rückgekoppelt wird.1. Frequency synthesizer working on the principle of fractional frequency synthesis
with a phase-controlled oscillator ( 1 ),
a frequency divider ( 3 ) arranged between the oscillator ( 1 ) and phase detector ( 2 ), which can be adjusted to integer division ratios (N) and whose output frequency (f i ) is compared in the phase detector ( 2 ) with a reference frequency (f r ),
a loop filter ( 4 ) arranged in the control line between the phase detector ( 2 ) and the frequency-adjustable oscillator ( 1 ),
a setting device ( 5 ) in which a desired fractional rational division ratio (P, F) of the frequency divider ( 3 ) can be set as a digital value,
a control circuit ( 7 ), via the output signal ( 8 ) of which the integer division ratio (N) of the frequency divider ( 3 ) is controlled so that a fractional division ratio corresponding to the fractional part (F) of the desired division ratio (P, F) is simulated and at the same time by the periodic switching of the division ratio to the carrier-near phase noise of the output frequency (f o ) is minimized,
wherein the output signal ( 8 ) of the control circuit ( 7 ) is generated by adding the integer part (P) of the desired fractional division ratio (P, F) with a value (ΔP) corresponding to the fractional part (F) and this value (ΔP) from the Decimal place is formed by multiple integration using an integrator chain, which is divided into several short integrator sections (A, B), each with one or more integrators connected in chain (I1 to I8) and each with a quantizer (Q1, Q2) that limits the stroke, and in which the partial values (ΔP1, ΔP2) formed in the individual integrator sections are added to the total value (ΔP) corresponding to the fractional part (F),
characterized by
that in at least one of these integrator sections (e.g. B) the value generated at the output of the quantizer (Q4) is weighted differently via differently dimensioned evaluation elements (K1, K2, K3) the inputs of the integrators (I6, I7, I8) is fed back.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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