DE19629736C2

DE19629736C2 - Semiconductor device with self-adjusting contact and manufacturing process therefor

Info

Publication number: DE19629736C2
Application number: DE19629736A
Authority: DE
Inventors: Takahisa Eimori; Hiroshi Kimura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-01-26
Filing date: 1996-07-23
Publication date: 2000-12-14
Anticipated expiration: 2016-07-24
Also published as: DE19629736A1

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung mit selbstjustierender Kontaktierung und ein Her stellungsverfahren für einen Alumini umkontakt nach einem selbstjustierenden Kontaktprozeß.The present invention relates to a semiconductor device with self-adjusting contact and a fro Positioning process for an aluminum changeover after a self-adjusting contact process.

Eine der Anmelderin bekannte Halbleitereinrichtung, die einen selbstjustierenden Kontaktprozeß verwendet, wird zuerst am Bei spiel eines dynamischen Direktzugriffsspeichers (DRAM) be schrieben. Fig. 17 zeigt eine Draufsicht und eine Quer schnittsansicht eines der Anmelderin bekannten DRAMs. Wie in Fig. 17 gezeigt ist, sind in einer Speicherzelle des DRAMs er ste Übertragungsgates (Wortleitungen: WL) auf einem Halbleiter substrat angeordnet und dann Bitleitungen (BL) darüber plaziert. Daher ist ein Bitleitungskontakt zwischen Wortleitungen gestaltet und erstreckt sich von oben in einen Zwischenraum zwischen den Wortleitungen.A semiconductor device known to the applicant, which uses a self-adjusting contact process, is first described in the example of a dynamic random access memory (DRAM). Fig. 17 shows a plan view and a cross-sectional view of a DRAM known to the applicant. As shown in FIG. 17, first transmission gates (word lines: WL) are arranged in a memory cell of the DRAM on a semiconductor substrate and then bit lines (BL) are placed above them. Therefore, a bit line contact is designed between word lines and extends from above into a space between the word lines.

Andererseits wurde mit Bezug zu dem Kondensator eine dreidimen sionale Zelle des gestapelten Typs oder eine Zelle des Graben typs anstatt der der Anmelderin bekannten Elektrode des Typs mit parallelen flachen Platten, die eine Grenze der Kapazität erreicht hat, entwickelt. Speziell bei dem gestapelten Typ ist der COB-Aufbau (Kondensator über der Bitleitung) unabhängig von dem Bitleitungskontakt fähig, die gesamte Fläche einer Ein heitszelle als einen Speicherbereich zu belegen. Daher wurde der COB-Aufbau wieder bewertet und wird ansteigend verwendet (siehe zum Beispiel IDEM Tech. Dig. 1988, Seiten 592-595). In diesem Aufbau ist, wie durch den Namen COB hingewiesen wird, der Kondensator oberhalb der Bitleitung angeordnet. Daher muß ein Kontakt des Kondensators, d. h. ein Speicherknotenkontakt innerhalb der durch die Bitleitungen und Wortleitungen gebilde ten Gittern gestaltet werden und der Kontakt muß von oberhalb in einen Zwischenraum zwischen den Gittern hineinfallen bzw. sich hineinerstrecken.On the other hand, a three-dimen- sion was made with respect to the capacitor sional cell of the stacked type or a cell of the trench typs instead of the electrode of the type known to the applicant with parallel flat plates, which is a limit of capacity has achieved. Especially with the stacked type the COB structure (capacitor over the bit line) independent of the bit line contact capable of covering the entire area of an on unit cell as a storage area. Therefore the COB structure is evaluated again and is used in increasing numbers (see for example IDEM Tech. Dig. 1988, pages 592-595). In this structure, as indicated by the name COB, the capacitor is arranged above the bit line. Therefore a contact of the capacitor, d. H. a storage node contact within those formed by the bit lines and word lines ten grids and the contact must be from above fall into a space between the bars or stretch yourself in.

Mit dem Fortschritt der ultrafeinen Prozeßtechnologie ist es zunehmend schwieriger geworden, die gesamte Abweichung im Über lapp oder die Abmessung derart zu steuern, daß sie kleiner sind als die fortschreitende Geschwindigkeit der Miniaturisierung. Wenn es eine Abweichung im überlappen gibt, kann beispielsweise der Bitleitungskontakt oder der Speicherknotenkontakt mit dem Übertragungsgate kurzgeschlossen sein, wie in Fig. 17 gezeigt ist. Es ist daher nötig, eine Prozeßverarbeitungstechnologie oder eine selbstjustierende Kontakttechnologie mit einem gewis sen Spielraum der Steuerbarkeit in lateraler Richtung in dem ultrafeinen Herstellungsprozeß zu erstellen.With the advancement of ultrafine process technology, it has become increasingly difficult to control the overall deviation in the overlap or the dimension such that they are less than the advancing speed of miniaturization. If there is a deviation in the overlap, for example, the bit line contact or the storage node contact may be short-circuited to the transfer gate, as shown in FIG. 17. It is therefore necessary to create a process processing technology or a self-adjusting contact technology with a certain latitude of controllability in the lateral direction in the ultrafine manufacturing process.

Fig. 18 zeigt ein Beispiel einer selbstjustierenden Kontakt technologie, die einen Siliziumnitridfilm verwendet. In der Technologie gibt es ein SiN-(Siliziumnitrid) Seitenwand verfahren und ein überdeckendes SiN-(Siliziumnitrid) Verfahren. Bei dem SiN-(Siliziumnitrid) Seitenwand verfahren (siehe beispielsweise US 5 270 240) werden eine obere und eine Seitenoberfläche einer Anschlußleitung mit einem Ni tridfilm bedeckt. Und bei dem überdeckenden SiN-Schichtverfah ren (siehe beispielsweise Küsters, K. H., et al., "A High Density 4 Mbit dRAM Process Using a Fully Overlapping Bitline Contact (FOBIC) Trench Cell", In: Symp. VLSI Tech. Dig. 1987, Seiten 93-94) wird ein Nitridfilm zwischen Zwischenschichtoxidschich ten gehalten. Bei beiden Verfahren ist es beabsichtigt, eine Bodenleitung, die als ein Übertragungsgate dient, mit einer SiN-Schicht zu bedecken, die als ein Ätzstopp dient. Bei dem SiN-Seitenwandverfahren wird eine Oxidschicht geätzt, um einen Kontakt mit einem Substrat zu machen, ohne den SiN-Film durch zuschneiden. Andererseits wird bei dem überdeckenden SiN- Verfahren das Ätzen einer Oxidschicht einmal auf einem SiN ge stoppt und dann wird das SiN und der unterliegende Oxidfilm derart geätzt, daß ein Kontakt mit dem Substrat gebildet wird. Fig. 18 shows an example of a self-aligned contact technology that uses a silicon nitride film. In technology there is a SiN (silicon nitride) sidewall process and an overlapping SiN (silicon nitride) process. In the SiN (silicon nitride) sidewall method (see for example US 5 270 240), an upper and a side surface of a connecting line are covered with a nitride film. And in the overlapping SiN layer process (see, for example, Küsters, KH, et al., "A High Density 4 Mbit dRAM Process Using a Fully Overlapping Bitline Contact (FOBIC) Trench Cell", In: Symp. VLSI Tech. Dig. 1987 , Pages 93-94), a nitride film is held between interlayer oxide layers. In both methods, it is intended to cover a bottom line that serves as a transmission gate with a SiN layer that serves as an etch stop. In the SiN sidewall process, an oxide layer is etched to make contact with a substrate without cutting through the SiN film. On the other hand, in the overlapping SiN method, the etching of an oxide layer on a SiN is stopped once, and then the SiN and the underlying oxide film are etched so as to make contact with the substrate.

Bei einer solchen Einrichtung mit einer Öffnung in einer Oxid schicht für einen selbstjustierenden Kontakt mit einem Nitrid film als Stopper gibt es die Schwierigkeit des Kontaktätzens für Aluminiumanschlüsse im späteren Verfahren. Fig. 19 zeigt verschiedene Zustände von Aluminiumkontakten, die durch bzw. in einer Zwischenschicht-Isolierschicht vorgesehen sind, und zeigt, daß die Kontakte in verschiedenen Tiefen in der Zwi schenschicht-Schicht gebildet sind. Wie in Fig. 19 gezeigt ist, wird, speziell wenn eine Zwischenschicht für den Alumi niumkontakt geebnet wird, der Kontakt in dem aktiven Bereich oder auf der Wortleitung tiefer und das Aspektverhältnis wird groß. In dem feinen Kontaktloch mit einem großen Aspektverhält nis tritt RIE-Verzögerung (Verzögerung beim reaktiven Io nenätzen) auf, wodurch die Ätzgeschwindigkeit am Boden des Lo ches verringert wird. Speziell bei dem selbstjustierenden Ver fahren, das einen Nitridfilm als Stopper verwendet, ist ein schwer zu ätzender Nitridfilm auf dem Boden des tiefen Kon taktloches angeordnet, wo die RIE-Verzögerung wahrscheinlich auftritt. Daher kann ein Überätzen oder ein Eindringen in einem Bitleitungsloch oder einem Zellplattenloch in dem oberen Ab schnitt auftreten, während eine Öffnung in der Nitridschicht in dem anderen, tiefen Loch hergestellt wird. In such a device with an opening in an oxide layer for a self-adjusting contact with a nitride film as a stopper, there is the difficulty of contact etching for aluminum connections in the later process. Fig. 19 shows various states of aluminum contacts provided through or in an interlayer insulating layer, and shows that the contacts are formed at different depths in the interlayer layer. As shown in FIG. 19, especially when an intermediate layer for the aluminum contact is leveled, the contact in the active area or on the word line becomes deeper and the aspect ratio becomes large. In the fine contact hole with a large aspect ratio, RIE delay (delay in reactive ion etching) occurs, which reduces the etching speed at the bottom of the hole. Especially in the self-adjusting method using a nitride film as a stopper, a difficult-to-etch nitride film is placed on the bottom of the deep contact hole where the RIE delay is likely to occur. Therefore, overetching or penetration may occur in a bit line hole or a cell plate hole in the upper portion while an opening is made in the nitride layer in the other deep hole.

Daher gibt es bei dem der Anmelderin bekannten Herstellungsver fahren einer Halbleitervorrichtung, die selbstjustierende Kon takte verwendet, verschiedene Schwierigkeiten in dem nachfol genden Verfahren des Bildens eines Aluminiumkontaktes.Therefore, there is the manufacturing process known to the applicant drive a semiconductor device, the self-adjusting Kon measures used, various difficulties in the successor ing process of forming an aluminum contact.

Die DE 43 37 355 A1 beschreibt eine Halbleitereinrichtung mit einem Halbleitersubstrat mit einer Mehrzahl von Substratkon taktabschnitten in einer Hauptoberfläche, einer auf der Haupto berfläche des Halbleitersubstrates aufgebrachten Isolier schicht, einem leitenden Abschnitt mit einem Kontaktabschnitt, der in der Isolierschicht nahe der Hauptoberfläche des Halblei tersubstrates angeordnet ist, einer in der Isolierschicht ange ordneten Siliziumnitridschicht zum Bedecken der Hauptfläche des Halbleitersubstrates mit Ausnahme von zumindest einem der Sub stratkontaktabschnitte, einem ersten Kontaktloch, das in einer selbstjustierenden Weise gebildet ist und sich in der Isolier schicht und durch die Siliziumnitridschicht bis zu einem ersten Substratkontaktabschnitt erstreckt, einem zweiten Kontaktloch, das durch die Isolierschicht vorgesehen ist und sich von der Oberfläche der Isolierschicht zu einem zweiten Substratkontakt abschnitt des Halbleitersubstrates erstreckt, und einem dritten Kontaktloch, das durch die Isolierschicht vorgesehen ist und sich von der Oberfläche der Isolierschicht zu dem Kontaktab schnitt des leitenden Abschnittes erstreckt, wobei die Kontakt löcher mit einem leitenden Material gefüllt sind.DE 43 37 355 A1 describes a semiconductor device a semiconductor substrate with a plurality of substrate con Clock sections in a main surface, one on the main Insulated surface of the semiconductor substrate layer, a conductive section with a contact section, that in the insulating layer near the main surface of the semi-lead tersubstrates is arranged, one in the insulating layer ordered silicon nitride layer to cover the main surface of the Semiconductor substrates with the exception of at least one of the sub stratkontaktabschnitte, a first contact hole, which in a self-adjusting way is formed and in the isolating layer and through the silicon nitride layer to a first Extends substrate contact portion, a second contact hole, that is provided by the insulating layer and is different from the Surface of the insulating layer for a second substrate contact section of the semiconductor substrate extends, and a third Contact hole provided through the insulating layer and from the surface of the insulating layer to the contact section of the conductive portion extends, the contact holes are filled with a conductive material.

Aus der EP 0 529 717 A2 ist eine Halbleitereinrichtung mit ei nem Halbleitersubstrat mit einer Mehrzahl von Substratkontakt abschnitten in einer Hauptfläche, ein auf der Hauptfläche des Halbleitersubstrates aufgebrachten Isolierschicht, einem lei tenden Abschnitt mit einem Kontaktabschnitt, der in der Iso lierschicht nahe der Hauptfläche des Halbleitersubstrates ange ordnet ist, einem ersten Kontaktloch, das in einer selbstju stierenden Weise gebildet ist und sich in der Isolierschicht bis zu einem ersten Substratkontaktabschnitt erstreckt, einem zweiten Kontaktloch, das durch die Isolierschicht vorgesehen ist und sich von der Oberfläche der Isolierschicht zu einem zweiten Substratkontaktabschnitt des Halbleitersubstrates er streckt, und einem dritten Kontaktloch, das durch die Isolier schicht vorgesehen ist und sich von der Oberfläche der Isolier schicht zu dem Kontaktabschnitt des leitenden Abschnittes er streckt, bekannt, wobei die Kontaktlöcher mit einem leitenden Material gefüllt sind.EP 0 529 717 A2 describes a semiconductor device with an egg nem semiconductor substrate with a plurality of substrate contact sections in a main area, one on the main area of the Semiconductor substrate applied insulating layer, a lei tendency section with a contact section, which is in the Iso layer close to the main surface of the semiconductor substrate is arranged, a first contact hole, which in a self-ju is formed in the insulating layer extends to a first substrate contact section, one second contact hole provided by the insulating layer is and from the surface of the insulating layer to one second substrate contact portion of the semiconductor substrate stretches, and a third contact hole through the insulation Layer is provided and from the surface of the insulating layer to the contact portion of the conductive portion stretches, known, the contact holes with a conductive Material are filled.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterein richtung und ein Herstellungsverfahren dafür zur Verfügung zu stellen, bei dem eine selbstjustierende Kontakttechnologie ein geführt wird, die eine Siliziumnitridschicht verwendet, und bei dem ein leitender Pfad, wie zum Beispiel ein Aluminiumkontakt, effektiv zwischen Schichten gebildet werden kann.The object of the present invention is to be a semiconductor direction and a manufacturing process for this available set a self-adjusting contact technology is performed, which uses a silicon nitride layer, and at which has a conductive path, such as an aluminum contact, can be effectively formed between layers.

Die Aufgabe wird durch die Halbleitereinrichtung des Anspruchs 1 oder das Herstellungsverfahren einer Halbleitereinrichtung des Anspruchs 6 gelöst.The object is achieved by the semiconductor device of the claim 1 or the manufacturing method of a semiconductor device of claim 6 solved.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben. Developments of the invention are set out in the dependent claims give.

Weitere Zweckmäßigkeiten ergeben sich aus der Be schreibung von Ausführungsformen der Erfindung anhand der Figu ren. Von den Figuren zeigen:Further expediencies result from the Be Description of embodiments of the invention with reference to the Figu ren. From the figures show:

Fig. 1(a) eine Draufsicht und Fig. 1 (a) is a plan view and

Fig. 1(b) eine Querschnittsansicht zum Erklären eines Aufbaues einer Halbleitereinrichtung entspre chend der ersten Ausführungsform der vor liegenden Erfindung; Fig. 1 (b) is a cross-sectional view for explaining a structure of a semiconductor device according to the first embodiment of the present invention;

Fig. 2 bis Fig. 5 Ansichten zum Erklären eines Herstellungs verfahrens einer Halbleitereinrichtung entsprechend der zweiten Ausführungsform der Erfindung; . Figs. 2 to 5 are views for explaining a manufacturing method of a semiconductor device according to the second embodiment of the invention;

Fig. 6(a) eine Draufsicht und Fig. 6(b) eine Quer schnittsansicht zum Erklären eines Aufbau es einer Halbleitereinrichtung entspre chend der dritten Ausführungsform der Erfindung; Fig. 6 (a) is a plan view and Fig. 6 (b) is a cross sectional view for explaining a structure of a semiconductor device according to the third embodiment of the invention;

Fig. 7 bis Fig. 10 Ansichten zum Erklären eines Herstellungs verfahrens einer Halbleitereinrichtung entsprechend der vierten Ausführungsform der Erfindung; . FIG. 7 to FIG 10 are views for explaining a manufacturing method of a semiconductor device according to the fourth embodiment of the invention;

Fig. 11 eine Querschnittsansicht zum Erklären eines Aufbaus einer Halbleitereinrichtung ent sprechend der fünften Ausführungsform der Erfindung; FIG. 11 is a cross-sectional view for explaining a structure of a semiconductor device accordingly to the fifth embodiment of the invention;

Fig. 12-Fig. 16 Ansichten zum Erklären des Herstellungsver fahrens der Halbleitereinrichtung entspre chend der sechsten Ausführungsform der Er findung, Fig. 12 Fig. 16 are views for explaining the Herstellungsver driving the semiconductor device accordingly to the sixth embodiment of the invention He,

Fig. 17 eine Ansicht eines der Anmelderin bekannten DRAM-Aufbaus, Fig. 17 is a view of the applicant known DRAM structure,

Fig. 18 eine Ansicht zum Erklären einer selbstju stierenden Kontakttechnologie unter Verwen dung einer Siliziumnitridschicht, und Fig. 18 is a view for explaining a selbstju bull forming contact technology under USAGE dung a silicon nitride layer, and

Fig. 19 eine Ansicht, die einen Zustand eines lei tenden Pfades (d. h. Aluminiumkontakt), der durch die Zwischenschicht-Isolierschicht vorgesehen ist. Fig. 19 is a view showing a state of a lei Tenden path (ie, aluminum contact), which is provided through the interlayer insulating layer.

First embodiment

Fig. 1(a) und 1(b) zeigen einen Aufbau einer Halbleitereinrich tung entsprechend der ersten Ausführungsform der vorliegenden Erfindung. Fig. 1(a) zeigt eine Draufsicht des Aufbaues und Fig. 1(b) zeigt eine Querschnittsansicht des Aufbaues. Bei der Erklärung dieser Ausführungsform wird ein DRAM als ein Beispiel einer Halbleitereinrichtung beschrieben. Die dargestellte Halb leitereinrichtung (DRAM) besteht aus einem Speicherzellenma trixabschnitt A ohne Aluminiumkontakt und aus einem peripheren Schaltungsabschnitt B mit einem Substrat, einem Übertragungsga te, Bitleitungen und einem Aluminiumkontakt mit einer Zellplat te. Fig. 1 (a) and 1 (b) show a structure of a semiconductor single rich processing according to the first embodiment of the present invention. Fig. 1 (a) shows a top view of the structure and Fig. 1 (b) shows a cross-sectional view of the structure. In explaining this embodiment, a DRAM is described as an example of a semiconductor device. The semiconductor device (DRAM) shown consists of a memory cell matrix section A without an aluminum contact and a peripheral circuit section B with a substrate, a transmission gate, bit lines and an aluminum contact with a cell plate.

Wie in den Figuren gezeigt ist, weist die Halbleitereinrichtung ein Halbleitersubstrat 1, eine Oxidschicht 2, die als eine er ste Isolierschicht dient, eine Oxidschicht 3, die als eine zweite Isolierschicht dient, eine Siliziumnitridschicht 4, eine Zwischenschicht-Isolierschicht oder eine Zwischenschicht- Oxidschicht 5, die als eine dritte Isolierschicht dient, lei tende Abschnitte 6 und 7 auf der ersten Oxidschicht 2, leitende Abschnitte 8 und 9 in der Zwischenschicht-Isolierschicht 5, ei nen anderen leitenden Abschnitt 10 in der Zwischenschicht- Isolierschicht 5 und seinen Kontaktdurchgang 11 auf.As shown in the figures, the semiconductor device has a semiconductor substrate 1 , an oxide layer 2 serving as a first insulating layer, an oxide layer 3 serving as a second insulating layer, a silicon nitride layer 4 , an interlayer insulating layer or an interlayer oxide layer 5 , which serves as a third insulating layer, conductive portions 6 and 7 on the first oxide layer 2 , conductive portions 8 and 9 in the interlayer insulating layer 5 , another conductive portion 10 in the interlayer insulating layer 5 and its contact passage 11 .

Das Halbleitersubstrat 1 weist eine Anzahl von auf einer Hauptfläche gebildeten Elementen auf. Auf dem Halbleiter substrat 1 sind ein Kontaktabschnitt 1a und ein Kontaktabschnitt 1b gezeigt. Die erste Oxidschicht 2 ist auf die Hauptfläche des Halbleitersubstrats 1 derart aufge bracht, daß eine Gateoxidschicht gebildet ist, und es ist eine Öffnung 2a um den Kontaktabschnitt 1a des Halbleitersubstrates 1 vorgesehen. Die zweite Oxidschicht 3 ist auf den leitenden Abschnitten 6 und 7 aufgebracht und so gebildet, daß sie sie bedeckt. Die zweite Oxidschicht 3, die den leitenden Abschnitt 6 bedeckt, weist eine Öffnung 3a auf, die um den Kontaktab schnitt 6a des leitenden Abschnittes vorgesehen ist.The semiconductor substrate 1 has a number of elements formed on a main surface. On the semiconductor substrate 1 , a contact section 1 a and a contact section 1 b are shown. The first oxide layer 2 is brought up on the main surface of the semiconductor substrate 1 in such a way that a gate oxide layer is formed, and an opening 2 a is provided around the contact section 1 a of the semiconductor substrate 1 . The second oxide layer 3 is applied to the conductive sections 6 and 7 and formed so that it covers them. The second oxide layer 3 , which covers the conductive section 6 , has an opening 3 a, which is provided around the contact section 6 a of the conductive section.

Die Siliziumnitridschicht (SiN) 4 ist auf der ersten Oxid schicht 2 und der zweiten Oxidschicht 3 aufgebracht und es ist eine Öffnung 4a in dem Kontaktabschnitt 1a der Hauptfläche des Halbleitersubstrates 1 vorgesehen und es ist eine Öffnung 4b in dem Kontaktabschnitt 6a des leitenden Abschnittes 6 vorgesehen. Die Siliziumnitridschicht 4 ist zum Zweck eines selbstjustie renden Kontaktes in dem Speicherzellenmatrixabschnitt A gebil det und ist auch gleichzeitig in dem peripheren Abschnitt B ge bildet.The silicon nitride layer (SiN) 4 is applied to the first oxide layer 2 and the second oxide layer 3 and there is an opening 4 a in the contact section 1 a of the main surface of the semiconductor substrate 1 and there is an opening 4 b in the contact section 6 a conductive section 6 provided. The silicon nitride layer 4 is formed for the purpose of a self-adjusting contact in the memory cell matrix section A and is also formed simultaneously in the peripheral section B.

Die Zwischenschicht-Isolierschicht 5 ist auf einem Bereich um den Kontaktabschnitt 1a der Hauptfläche des Halbleitersubstra tes 1, auf der ersten Oxidschicht 2 und auf der zweiten Oxid schicht 3 um den Kontaktabschnitt 6a des leitenden Abschnittes 6 und auf der Siliziumnitridschicht 4 aufgebracht. Die Zwi schenschicht-Isolierschicht 5 weist eine Öffnung 5a auf, die um den Kontaktabschnitt 1a des Halbleitersubstrates 1 vorgesehen ist. Die andere Öffnung 5b ist um den Kontaktabschnitt 6a des leitenden Abschnittes 6 vorgesehen. Die Zwischenschicht- Isolierschicht 5 weist eine weitere Öffnung 5c auf, die in ei nem Kontaktabschnitt 8a des leitenden Abschnittes 8, der in ei ner mittleren Position in der Zwischenschicht-Isolierschicht 5 angeordnet ist, vorgesehen ist. Es ist eine weitere Öffnung 5d in einem Kontaktabschnitt 9a des leitenden Abschnittes 9 vorgesehen.The interlayer insulating layer 5 is applied to an area around the contact section 1 a of the main surface of the semiconductor substrate 1 , on the first oxide layer 2 and on the second oxide layer 3 around the contact section 6 a of the conductive section 6 and on the silicon nitride layer 4 . The interlayer insulating layer 5 has an opening 5 a, which is provided around the contact portion 1 a of the semiconductor substrate 1 . The other opening 5 b is provided around the contact section 6 a of the conductive section 6 . The interlayer insulating layer 5 has a further opening 5 c, which is provided in egg nem contact portion 8 a of the conductive portion 8, which is arranged in egg ner central position in the interlayer insulating film. 5 A further opening 5 d is provided in a contact section 9 a of the conductive section 9 .

Der leitende Abschnitt 6 ist derart vorgesehen, daß er von der zweiten Oxidschicht 2 hervorsteht und Teil einer Wortleitung ist, die als ein Transfergate dient. Der leitende Abschnitt 7 ist derart angeordnet, daß er von der ersten Oxid schicht 2 hervorsteht und Teil einer Gateelektro de oder einer Wortleitung ist. Der leitende Abschnitt 8 ist Teil einer Bitleitung, die in einer mittleren Position in der Zwischenschicht-Isolierschicht 5 an geordnet ist, und weist einen Kontaktabschnitt 8a auf. Der lei tende Abschnitt 9 dient als eine Zell platte eines Kondensators, der in einer mittleren Positi on in der Zwischenschicht-Isolierschicht 5 angeordnet ist, und weist einen Kontaktabschnitt 9a auf. Der leitende Abschnitt 10 dient als eine Bitleitung, die in einer mittleren Position in der Zwischenschicht-Isolierschicht 5 in der gleichen Art wie der leitende Abschnitt 8 angeordnet ist, und weist einen Kontaktdurchgang 11 auf.The conductive portion 6 is provided so that it protrudes from the second oxide layer 2 and is part of a word line that serves as a transfer gate. The conductive portion 7 is arranged such that it protrudes from the first oxide layer 2 and is part of a gate electrode or a word line. The conductive section 8 is part of a bit line, which is arranged in a middle position in the interlayer insulating layer 5 , and has a contact section 8 a. The conductive portion 9 serves as a cell plate of a capacitor, which is arranged in a middle position in the interlayer insulating layer 5 , and has a contact portion 9 a. The conductive portion 10 serves as a bit line arranged in a middle position in the interlayer insulating layer 5 in the same manner as the conductive portion 8 , and has a contact via 11 .

In dem Speicherzellenmatrixabschnitt A dieser Halbleiterein richtung gibt es einen Bitleitungskontaktdurchgang 11 und einen Speicherknoten (nicht gezeigt), die als leitende Pfade zu dem Halbleitersubstrat 1 dienen, die mit einer selbstjustierenden Technologie hergestellt werden.In the memory cell matrix section A of this semiconductor device, there are a bit line contact passage 11 and a storage node (not shown) that serve as conductive paths to the semiconductor substrate 1 , which are manufactured with a self-aligning technology.

Andererseits gibt es in dem peripheren Schaltungsabschnitt B einen Bitleitungskontaktdurchgang 11, der gleichzeitig mit dem Bitleitungskontaktdurchgang 11 des Speicherzellenmatrixab schnittes A gebildet wird. Weiter gibt es obere Metalleitungen, sogenannte Aluminiumkontakte, in den Öffnungen 5a, 5b, 5c, 5d der Zwischenschicht-Isolierschicht 5, die derart gebildet sind, daß sie als Zwischenschichtleitungspfade dienen und die sich jeweils zu dem Kontaktabschnitt 1a des Halbleitersubstrats 1, dem Kontaktabschnitt 6a des leitenden Abschnittes 6, dem Kon taktabschnitt 8a des leitenden Abschnittes 8 in der mittleren Position und dem Kontaktabschnitt 9a des leitenden Abschnittes 9 in der mittleren Position erstrecken.On the other hand, in the peripheral circuit section B, there is a bit line contact passage 11 which is formed simultaneously with the bit line contact passage 11 of the memory cell matrix section A. Next there are upper metal lines, so-called aluminum contacts, in the apertures 5 a, 5 b, 5 c, 5 d of the intermediate insulating layer 5 which are formed such that they serve as interlayer conductive paths and each of which extends to the contact portion 1a of the semiconductor substrate 1 , the contact section 6 a of the conductive section 6 , the con tact section 8 a of the conductive section 8 in the middle position and the contact section 9 a of the conductive section 9 in the middle position.

Wie oben beschrieben, ist in der Halbleitereinrichtung entspre chend dieser ersten Ausführungsform die Siliziumnitridschicht von der umgebenden Fläche der Kontaktabschnitte, zu denen ein Kontakt mit der oberen Metalleitung (Aluminiumkontakt) gemacht ist, entfernt. Als Ergebnis gibt es in allen Abschnitten von Aluminiumkontakten keine Nitridschicht, die für die Selbstju stierung verwendet wird, und der Ätzstopp auf der Nitridschicht wird nicht verursacht.As described above, is in the semiconductor device According to this first embodiment, the silicon nitride layer from the surrounding surface of the contact sections to which a Made contact with the upper metal line (aluminum contact) is removed. As a result, there are in all sections of Aluminum contacts no nitride layer, which is necessary for the self Station is used, and the etch stop on the nitride layer is not caused.

Diese erste Ausführungsform kann auch wie folgt verstanden wer den. Bei der Halbleitereinrichtung entsprechend der ersten Aus führungsform ist eine Isolierschicht, die aus den Isolierschichten 2, 3 und 5 besteht, auf der Hauptoberfläche des Halbleiter substrates 1 aufgebracht und in dieser Halbleiter- bzw. Iso lierschicht 5 ist der leitende Abschnitt 6 in der Nähe der Hauptfläche des Halbleitersubstrates 1 angeordnet. Weiter ist die Siliziumnitridschicht 4 in dieser Isolierschicht derart an geordnet, daß die Hauptfläche des Halbleitersubstrates 1 und der leitende Abschnitt 6 bedeckt sind. Weiter ist ein leitender Pfad durch die Isolierschicht und die Siliziumnitridschicht 4 vorgesehen, der sich zu dem Kontaktabschnitt 6a des leitenden Abschnittes 6 erstreckt. Ähnlich ist ein leitender Pfad durch die Isolierschicht und die Siliziumnitridschicht 4 vorgesehen, der sich zu dem Kontaktabschnitt 1a des Halbleitersubstrates 1 erstreckt. Der Öffnungsdurchmesser der Siliziumnitridschicht 4 ist derart gebildet, daß er größer ist als die der leitenden Pfade. In der Isolierschicht sind andere leitende Abschnitte 8 und 9 angeordnet und es sind leitende Pfade durch die Isolier schicht vorgesehen, die sich zu den Kontaktabschnitten 8a und 9a von diesen leitenden Abschnitten erstrecken.This first embodiment can also be understood as follows. In the semiconductor device according to the first embodiment, an insulating layer consisting of the insulating layers 2 , 3 and 5 is applied to the main surface of the semiconductor substrate 1 and in this semiconductor or insulating layer 5 the conductive section 6 is in the vicinity of the Main surface of the semiconductor substrate 1 arranged. Next, the silicon nitride layer 4 is arranged in this insulating layer such that the main surface of the semiconductor substrate 1 and the conductive portion 6 are covered. Furthermore, a conductive path through the insulating layer and the silicon nitride layer 4 is provided, which extends to the contact section 6 a of the conductive section 6 . Similarly, a conductive path through the insulating layer and the silicon nitride layer 4 is provided, which extends to the contact portion 1 a of the semiconductor substrate 1 . The opening diameter of the silicon nitride layer 4 is formed such that it is larger than that of the conductive paths. In the insulating layer, other conductive sections 8 and 9 are arranged and there are conductive paths through the insulating layer, which extend to the contact sections 8 a and 9 a of these conductive sections.

Second embodiment

Fig. 2 bis 5 sind zur Erklärung eines Herstellungsverfahrens einer Halbleitereinrichtung entsprechend der zweiten Ausfüh rungsform der vorliegenden Erfindung. Dieses Herstellungsver fahren ist zur Herstellung der Halbleitereinrichtung des Auf baues, der in der ersten Ausführungsform beschrieben wurde, ge eignet. In den Figuren bezeichnen gleiche Bezugszeichen wie in Fig. 1 gleiche oder ähnliche Teile. Fig. 2 to 5 of a manufacturing method of a semiconductor device according to the second exporting are for explaining the addition of the present invention. This manufacturing method is suitable for manufacturing the semiconductor device of the construction described in the first embodiment. In the figures, the same reference symbols as in FIG. 1 designate the same or similar parts.

Es wird nun das Herstellungsverfahren beschrieben. Zuerst wird, wie in Fig. 2 gezeigt ist, eine erste Isolierschicht (Oxidschicht) 2 auf die Hauptfläche des Halbleitersubstrates 1 aufgebracht. Auf einem Teil dieser ersten Oxidschicht 2 werden ein leitender Abschnitt (Übertragungsgate) 6 und ein leitender Abschnitt (Wortleitung) 7 derart gebildet, daß sie davon her vorstehen. Diese leitenden Abschnitte 6 und 7 werden weiter mit einer zweiten Isolierschicht (Oxidschicht) 3 bedeckt.The manufacturing process will now be described. First, as shown in FIG. 2, a first insulating layer (oxide layer) 2 is applied to the main surface of the semiconductor substrate 1 . On part of this first oxide layer 2 , a conductive portion (transfer gate) 6 and a conductive portion (word line) 7 are formed so as to protrude therefrom. These conductive sections 6 and 7 are further covered with a second insulating layer (oxide layer) 3 .

Weiter wird eine Siliziumnitridschicht 4 auf die gesamte Ober fläche aufgebracht. Diese Siliziumnitridschicht 4 wird für ei nen selbstjustierenden Kontakt in dem Speicherzellenmatrixab schnitt A gebildet und wird auch gleichzeitig in dem peripheren Abschnitt B gebildet. Weiterhin wird eine vierte Isolierschicht (Siliziumoxidschicht) 5' auf die gesamte Oberfläche aufge bracht. Danach wird ein Resist 12 auf die gesamte Oberfläche aufgebracht und es werden Öffnungen in einem Bereich um den Kontaktabschnitt 1a des Halbleitersubstrates 1 und in einem Be reich um den Kontaktabschnitt 6a des leitenden Bereiches 6 ge bildet.Furthermore, a silicon nitride layer 4 is applied to the entire upper surface. This silicon nitride layer 4 is formed for a self-aligning contact in the memory cell matrix section A and is also formed in the peripheral section B at the same time. Furthermore, a fourth insulating layer (silicon oxide layer) 5 'is applied to the entire surface. Thereafter, a resist 12 is applied to the entire surface and openings are formed in a region around the contact section 1 a of the semiconductor substrate 1 and in a region around the contact section 6 a of the conductive region 6 .

Dann wird, wie in Fig. 3 gezeigt ist, die vierte Oxidschicht 5' selektiv von dieser Öffnung durch Ätzen entfernt. Weiter wird, wie in Fig. 4 gezeigt ist, der Resist 12 entfernt. Und unter Verwendung der verbleibenden vierten Oxidschicht 5' als Maske wird ein Naßätzen unter Verwendung von heißer Phosphorsäure oder ähnlichem durchgeführt, wodurch die Siliziumnitridschicht 4 selektiv entfernt wird.Then, as shown in Fig. 3, the fourth oxide layer 5 'is selectively removed from this opening by etching. Further, as shown in Fig. 4, the resist 12 is removed. And using the remaining fourth oxide layer 5 'as a mask, wet etching is performed using hot phosphoric acid or the like, thereby selectively removing the silicon nitride layer 4 .

Dann wird, wie in Fig. 5 gezeigt ist, die Siliziumoxidschicht 5, die als die Zwischenschicht-Isolierschicht dient, auf die gesamte Oberfläche einschließlich den oberen Teilen der ersten und zweiten Oxidschichten 2 und 3 auf dem Halbleitersubstrat 1 aufgebracht und eben gemacht. Die verbleibende vierte Oxid schicht 5' wird mit der Zwischenschicht-Oxidschicht 5 inte griert und daher wird sie nicht separat in der Figur gezeigt. Then, as shown in FIG. 5, the silicon oxide layer 5 serving as the interlayer insulating layer is applied to the entire surface including the upper parts of the first and second oxide layers 2 and 3 on the semiconductor substrate 1 and made flat. The remaining fourth oxide layer 5 'is integrated with the interlayer oxide layer 5 and therefore it is not shown separately in the figure.

In diesem Verfahren wird eine Öffnung durch die Siliziumnitrid schicht 4 auf dem Bitleitungskontaktabschnitt 1b in der Hauptfläche des Halbleitersubstrates 1 und der ersten Oxid schicht 2 vorgesehen und es wird ein Bitleitungskontaktdurch gang 11 darin gebildet. Weiter werden der leitende Abschnitt (Bitleitung) 8 und der leitende Abschnitt (Bitleitung) 10 in der Mittelposition der Zwischenschicht-Oxidschicht 5 angeord net. Weiterhin wird ein leitender Abschnitt (Zellenplatte) 9 ähnlich gebildet und in der Zwischenschicht-Oxidschicht vergra ben.In this method, an opening is provided through the silicon nitride layer 4 on the bit line contact portion 1 b in the main surface of the semiconductor substrate 1 and the first oxide layer 2 , and a bit line contact passage 11 is formed therein. Further, the conductive portion (bit line) 8 and the conductive portion (bit line) 10 are arranged in the middle position of the interlayer oxide layer 5 . Furthermore, a conductive portion (cell plate) 9 is formed similarly and buried in the interlayer oxide layer.

Danach wird durch Aufbringen eines Resists 13 und durch Bilden von Öffnungen an Positionen für Aluminiumkontakte von oben die Zwischenschicht-Oxidschicht 5 selektiv geätzt, wodurch Öffnun gen derart vorgesehen werden, daß leitende Pfade zu dem Kon taktabschnitt 1a des Halbleitersubstrates 1, dem Kontaktab schnitt 6a des leitenden Abschnittes 6, dem Kontaktabschnitt 8a des leitenden Abschnittes 8 und dem Kontaktabschnitt 9a des leitenden Abschnittes 9 vorbereitet werden. Dann wird der Re sist 13 entfernt und unter Verwendung der genannten Öffnungen der Zwischenschicht-Oxidschicht 5 werden die Aluminiumkontakte vervollständigt, so daß sie als leitende Pfade zu der Schaltung auf der oberen Seite der Zwischenschicht-Isolierschicht 5 die nen.Thereafter, the interlayer oxide layer 5 is selectively etched by applying a resist 13 and forming openings at positions for aluminum contacts from above, whereby openings are provided such that conductive paths to the contact section 1 a of the semiconductor substrate 1 , the contact section 6 a of the conductive section 6 , the contact section 8 a of the conductive section 8 and the contact section 9 a of the conductive section 9 are prepared. Then the Re sist 13 is removed and using the said openings of the interlayer oxide layer 5 , the aluminum contacts are completed so that they as the conductive paths to the circuit on the upper side of the interlayer insulating layer 5 the NEN.

Somit wird in dieser Ausführungsform die Oxidschicht 5' auf die Nitridschicht 4 überlagert und die Oxidschicht 5' wird durch das Resist 12 strukturiert. Und nach dem Entfernen des Resists 12 wird ein Naßätzen unter Verwendung von heißer Phosphorsäure oder ähnlichem und der Oxidschicht 5' als Maske durchgeführt.Thus, in this embodiment, the oxide layer 5 'is superimposed on the nitride layer 4 and the oxide layer 5 ' is structured by the resist 12 . And after the resist 12 is removed, wet etching is performed using hot phosphoric acid or the like and the oxide layer 5 'as a mask.

Wie oben beschrieben, wird entsprechend des Herstellungsverfah rens der Halbleitereinrichtung in dieser Ausführungsform die umgebende Siliziumnitridschicht von den Kontaktabschnitten, die in Kontakt mit der Metalleitung (Aluminiumkontakt) gebracht werden soll, entfernt. Als Ergebnis ist die in der Selbstju stierung verwendete Nitridschicht von allen Aluminiumkontakt flächen entfernt und die Schwierigkeit des Ätzstopps auf der Nitridschicht wird gelöst. In dem der Anmelderin bekannten Ver fahren des Entfernens der Nitridschicht durch Trockenätzen unter Verwendung des Resists als Maske gab es eine Möglichkeit, daß das Selektivitätsverhältnis zu der Oxidschicht nicht ausreichend war, wodurch das Substrat 1 abgeschnitten werden konnte. Andererseits wird in dieser Ausführungsform un ter Verwendung eines Naßätzens, dessen Selektivitätsverhältnis zu der Oxidschicht groß genug ist, ein stabiles Her stellungsverfahren frei von fehlerhaftem Abschneiden des Substrates und frei von Plasmaschäden erreicht.As described above, according to the manufacturing method of the semiconductor device in this embodiment, the surrounding silicon nitride layer is removed from the contact portions to be brought into contact with the metal line (aluminum contact). As a result, the nitride layer used in self-tuning is removed from all of the aluminum contact surfaces, and the difficulty of the etching stop on the nitride layer is solved. In the applicant's known method of removing the nitride layer by dry etching using the resist as a mask, there was a possibility that the selectivity ratio to the oxide layer was not sufficient, whereby the substrate 1 could be cut off. On the other hand, in this embodiment, using a wet etching whose selectivity ratio to the oxide layer is large enough, a stable manufacturing process free from erroneous cutting of the substrate and free from plasma damage is achieved.

Diese Ausführungsform kann auch wie folgt dargestellt werden. In dem Herstellungsverfahren gemäß dieser Ausführungsform wird die erste Isolierschicht 2 auf die Hauptfläche des Halbleiter substrates 1 aufgebracht. Dann wird der leitende Abschnitt 6 auf dieser ersten Isolierschicht 2 gebildet und dann wird der leitende Abschnitt 6 mit der zweiten Isolierschicht 3 bedeckt. Die erste Isolierschicht 2 und zweite Isolierschicht 3 werden mit der Siliziumnitridschicht 4 bedeckt. Die Siliziumnitrid schicht 4 wird zumindest in dem Bereich des Kontaktabschnittes 6a des leitenden Abschnittes entfernt und der entfernte Teil wird mit der dritten Isolierschicht 5 bedeckt. Eine Mehrzahl von Öffnungen werden in der dritten Isolierschicht 5 vorgesehen und die leitenden Pfade werden durch die dritte Isolierschicht 5 vorgesehen und erstrecken sich zu dem Kontaktabschnitt 6a des leitenden Abschnittes 6.This embodiment can also be represented as follows. In the manufacturing method according to this embodiment, the first insulating layer 2 is applied to the main surface of the semiconductor substrate 1 . Then, the conductive portion 6 is formed on this first insulating layer 2 , and then the conductive portion 6 is covered with the second insulating layer 3 . The first insulating layer 2 and the second insulating layer 3 are covered with the silicon nitride layer 4 . The silicon nitride layer 4 is removed at least in the region of the contact section 6 a of the conductive section and the removed part is covered with the third insulating layer 5 . A plurality of openings are provided in the third insulating layer 5 and the conductive paths are provided by the third insulating layer 5 and extend to the contact portion 6a of the conductive portion. 6

Third embodiment

Fig. 6(a) und (b) zeigen Zeichnungen des Aufbaus einer Halblei tereinrichtung entsprechend der dritten Ausführungsform der Er findung. Fig. 6(a) zeigt eine Draufsicht und Fig. 6(b) zeigt eine Querschnittsansicht des Aufbaus. Die dargestellte Halblei tereinrichtung (DRAM) ist aus einem Speicherzellenmatrixab schnitt A ohne Aluminiumkontakt und einem peripheren Schal tungsabschnitt B mit einem Substrat, einem Übertragungsgate, einer Bitleitung und einem Aluminiumkontakt auf einer Zellplat te gebildet. In den Figuren bezeichnen jeweils gleiche Bezugs zeichen wie in Fig. 1 gleiche oder ähnliche Teile. Fig. 6 (a) and (b) show drawings of the structure of a semiconductor device according to the third embodiment of the invention. Fig. 6 (a) shows a plan view and Fig. 6 (b) shows a cross-sectional view of the structure. The semiconductor device (DRAM) shown is formed from a memory cell matrix section A without an aluminum contact and a peripheral circuit section B with a substrate, a transmission gate, a bit line and an aluminum contact on a cell plate. In the figures, the same reference signs as in FIG. 1 denote the same or similar parts.

Wie in den Figuren gezeigt ist, weist die Halbleitereinrichtung ein Halbleitersubstrat 1, eine erste Oxidschicht 2, eine zweite Oxidschicht 3, eine Siliziumnitridschicht 4, eine Zwischen schicht-Isolierschicht 5, einen leitenden Abschnitt 6 und einen leitenden Abschnitt 7, die auf der erste Oxidschicht 2 gebildet sind, einen leitenden Abschnitt 8 und einen leitenden Abschnitt 9 die in der mittleren Position in der Zwischenschicht- Isolierschicht 5 angeordnet sind, einen weiteren leitenden Ab schnitt 10, der in der mittleren Position in der Zwischen schicht-Isolierschicht 5 angeordnet ist, und einen Kontakt durchgang 11 davon auf.As shown in the figures, the semiconductor device has a semiconductor substrate 1 , a first oxide layer 2 , a second oxide layer 3 , a silicon nitride layer 4 , an interlayer insulating layer 5 , a conductive section 6 and a conductive section 7 , which are on the first oxide layer 2 are formed, a conductive portion 8 and a conductive portion 9 which are arranged in the middle position in the interlayer insulating layer 5 , a further conductive portion 10 which is arranged in the middle position in the interlayer insulation layer 5 , and a contact passage 11 thereof.

Das Halbleitersubstrat 1 kann eine Anzahl von auf einer Hauptfläche davon gebildeten Elementen aufweisen. Ein Kontakt abschnitt 1a zum Kontaktieren zwischen den Schichten und ein Kontaktabschnitt 1b zum Kontaktieren des leitenden Abschnittes 10 sind hier gezeigt. Der erste Oxidfilm 2 ist auf die Hauptfläche des Halbleitersubstrates 1 derart aufgebracht, daß er eine Gateoxidschicht ist, und eine Öffnung 2a um den Kontaktabschnitt 1a des Halbleitersubstrates 1 aufweist.The semiconductor substrate 1 may have a number of elements formed on a main surface thereof. A contact section 1 a for contacting between the layers and a contact section 1 b for contacting the conductive section 10 are shown here. The first oxide film 2 is applied to the main surface of the semiconductor substrate 1 such that it is a gate oxide layer, and has an opening 2 a around the contact portion 1 a of the semiconductor substrate 1 .

Die zweite Oxidschicht 3 ist derart aufgebracht, daß die auf der ersten Oxidschicht 2 angeordneten leitenden Abschnitte 6 und 7 bedeckt sind. Die zweite Oxidschicht 3, die den leitenden Abschnitt 6 bedeckt, weist eine Öffnung 3a auf, die um den Kon taktabschnitt 6a des leitenden Abschnittes 6 vorgesehen ist.The second oxide layer 3 is applied in such a way that the conductive sections 6 and 7 arranged on the first oxide layer 2 are covered. The second oxide layer 3 , which covers the conductive section 6 , has an opening 3 a, which is provided around the contact section 6 a of the conductive section 6 .

Die Siliziumnitridschicht (SiN) 4 ist auf die erste Oxidschicht 2 und die zweite Oxidschicht 3 in dem Speicherzellenmatrixab schnitt A aufgebracht. In dem peripheren Schaltungsab schnitt B mit einem Aluminiumkontakt ist die Siliziumnitrid schicht (SiN) 4 auf der Oxidschicht 2 nur in dem Bereich, der den Bitleitungskontaktabschnitt 1b umgibt, und um den Bitlei tungskontaktdurchgang 11 aufgebracht. Diese Siliziumnitrid schicht 4 ist für den Zweck des selbstjustierenden Kontaktes in dem Speicherzellenmatrixabschnitt A gebildet und erlaubt gleichzeitiges Bilden von Kontaktflöchern auch in dem peripheren Abschnitt B.The silicon nitride layer (SiN) 4 is applied to the first oxide layer 2 and the second oxide layer 3 in the memory cell matrix section A. In the peripheral circuit section B with an aluminum contact, the silicon nitride layer (SiN) 4 on the oxide layer 2 is only applied in the area surrounding the bit line contact section 1 b and around the bit line contact passage 11 . This silicon nitride layer 4 is formed for the purpose of self-aligning contact in the memory cell matrix section A and allows simultaneous formation of contact holes in the peripheral section B.

Die Zwischenschicht-Isolierschicht 5 ist auf die erste Oxid schicht 2, die zweite Oxidschicht 3 und die Siliziumnitrid schicht 4 aufgebracht und weist eine Öffnung 5a auf, die um den Kontaktabschnitt 1a des Halbleitersubstrates 1 vorgesehen ist. Eine andere Öffnung 5b ist um den Kontaktabschnitt 6a des leitenden Abschnittes 6 vorgesehen. Weiter ist eine Öffnung 5c um einen Kontaktabschnitt 8a des leitenden Abschnittes 8 in der Mittelposition, die in der Zwischenschicht-Isolierschicht 5 vergraben ist, vorgesehen und eine Öffnung 5d ist um den Kon taktabschnitt 9a des leitenden Abschnittes 9 in der Mittelposi tion vorgesehen.The interlayer insulating layer 5 is applied to the first oxide layer 2 , the second oxide layer 3 and the silicon nitride layer 4 and has an opening 5 a which is provided around the contact section 1 a of the semiconductor substrate 1 . Another opening 5 b is provided around the contact section 6 a of the conductive section 6 . Next, an opening 5 c around a contact portion 8 a of the conductive portion 8 in the middle position, which is buried in the interlayer insulating layer 5 , and an opening 5 d is around the contact portion 9 a of the conductive portion 9 in the middle position intended.

Der leitende Abschnitt 6 ist Teil einer Wortlei tung, die als ein Transfergate dient. Der leitenden Abschnitt 7 ist eine Gateelektrode oder eine Wort leitung. Der leitende Abschnitt 8 ist eine Bitleitung, die in einer mittleren Po sition vergraben in der Zwischenschicht-Isolierschicht 5 ange ordnet ist, und weist einen Kontaktabschnitt 8a auf. Der lei tende Abschnitt 9 ist eine Zell platte eines Kondensators, der in der Zwischenschicht- Isolierschicht 5 vergraben ist, und weist einen Kontakt abschnitt 9a auf. Der leitende Abschnitt 10 ist eine Bitleitung in der gleichen Art wie der lei tende Abschnitt 6, der in der mittleren Position in der Zwi schenschicht-Isolierschicht 5 vergraben ist, und weist einen Kontaktdurchgang 11 zu dem Halbleitersubstrat 1 auf. The conductive section 6 is part of a word line which serves as a transfer gate. The conductive section 7 is a gate electrode or a word line. The conductive section 8 is a bit line, which is buried in a middle position in the interlayer insulating layer 5 , and has a contact section 8 a. The lei section 9 is a cell plate of a capacitor, which is buried in the interlayer insulating layer 5 , and has a contact section 9 a. The conductive portion 10 is a bit line in the same manner as the conductive portion 6 buried in the middle position in the interlayer insulating layer 5 , and has a contact passage 11 to the semiconductor substrate 1 .

In dem Speicherzellenmatrixabschnitt A dieser Halbleiterein richtung gibt es einen Bitleitungskontaktdurchgang 11 und einen Speicherknoten (nicht gezeigt), die als leitende Pfade zu dem Halbleitersubstrat 1 dienen, zu deren Herstellung eine selbstjustieren de Technologie verwendet wird.In the memory cell matrix section A of this semiconductor device, there are a bit line contact passage 11 and a storage node (not shown) which serve as conductive paths to the semiconductor substrate 1 , for the manufacture of which a self-adjusting technology is used.

Andererseits ist in dem peripheren Schaltungsabschnitt B ein Bitleitungskontaktdurchgang 11 gezeigt, der gleichzeitig mit dem Bitleitungskontaktdurchgang 11 des Speicherzellenmatrixab schnitt A gebildet ist. Weiter gibt es obere Metalleitungen, sogenannte Aluminiumkontakte, in den Öffnungen 5a, 5b, 5c, 5d der Zwischenschicht-Isolierschicht 5, die derart gebildet sind, daß sie als Zwischenschichtleitungspfade dienen und sich je weils zu dem Kontaktabschnitt 1a des Halbleitersubstrat 1, dem Kontaktabschnitt 6a des leitenden Abschnittes 6, dem Kontaktab schnitt 8a des leitenden Abschnittes 8 in der Mittelposition und dem Kontaktabschnitt 9a des leitenden Abschnittes 9 in der Mittelposition erstrecken.On the other hand, in the peripheral circuit section B, a bit line contact passage 11 is shown, which is formed simultaneously with the bit line contact passage 11 of the memory cell matrix section A. There are also upper metal lines, so-called aluminum contacts, in the openings 5 a, 5 b, 5 c, 5 d of the interlayer insulating layer 5 , which are formed in such a way that they serve as interlayer line paths and each because of the contact section 1 a of the semiconductor substrate 1 , the contact section 6 a of the conductive section 6 , the contact section 8 a of the conductive section 8 in the middle position and the contact section 9 a of the conductive section 9 extend in the middle position.

Die Bitleitung 10 und der Kontaktdurchgang 11 werden gleichzeitig in den Speicherzellenmatrixabschnitten A und B ge bildet.The bit line 10 and the contact via 11 are simultaneously formed in the memory cell matrix sections A and B.

Bei der Halbleitereinrichtung entsprechend dieser Ausführungs form wird die Nitridschicht 4 in dem peripheren Schaltungsabschnitt B nur um den Bitleitungskontakt 1b zurückgelassen. Die Nitridschicht um den Bitleitungskon takt 1b wird zurückgelassen, damit die Bitleitungskontakte in den Schaltungsabschnitten A und B gleichzeitig hergestellt werden können, da die Siliziumnitridschicht für die selbstjustierende Technologie des Bitleitungskontakts des Speicherzellenmatrixabschnittes A not wendig ist.In the semiconductor device according to this embodiment, the nitride layer 4 is left in the peripheral circuit section B only around the bit line contact 1 b. The nitride layer around the bit line contact 1 b is left behind so that the bit line contacts in the circuit sections A and B can be produced at the same time, since the silicon nitride layer is not necessary for the self-aligning technology of the bit line contact of the memory cell matrix section A.

Als Ergebnis des Anwendens des obigen Aufbaues wird die Nitrid schicht 4 von allen den Alu miniumkontaktflächen in dem peripheren Schaltungsabschnitt B entfernt, so daß das Problem des Ätzstopps auf der Nitrid schicht 4 nicht entsteht. In dieser Ausführungsform ist weiterhin die Fläche, bei der die Siliziumnitridschicht in der peripheren Schaltung zurückgelassen wird minimiert. Als Ergebnis der Minimierung der Siliziumni tridschicht mit großer dielektrischer Konstante, die unter bzw. zwischen den Leitungen in dem peripheren Schaltungsabschnitt angeordnet ist, ergibt sich der Vorteil, daß die Kapazität der Lei tungen reduziert werden kann und elektrische Eigenschaften, speziell die Betriebsgeschwindigkeit, kann verbessert werden.As a result of applying the above structure, the nitride layer 4 is removed from all of the aluminum contact pads in the peripheral circuit section B, so that the problem of the etching stop on the nitride layer 4 does not arise. In this embodiment, the area where the silicon nitride layer is left in the peripheral circuit is further minimized. As a result of minimizing the high dielectric constant silicon nitride layer disposed under or between the lines in the peripheral circuit section, there is an advantage that the capacitance of the lines can be reduced and electrical properties, especially the operating speed, can be improved become.

Diese Ausführungsform kann auch so dargestellt werden. In der Halbleitereinrichtung ist eine Isolier schicht, die die Isolierschichten 2, 3, 5 enthält, auf das Halbleitersubstrat 1, das Kontaktabschnitte 1a und 1b auf sei ner Hauptfläche aufweist, aufgebracht und in dieser Isolier schicht ist der leitende Abschnitt 6 nahe der Hauptfläche des Halbleitersubstrates 1 angeordnet. Weiter ist die Siliziumni tridschicht 4 in dieser Isolierschicht angeordnet und ist so strukturiert, daß die umgebende Fläche des Kontaktabschnittes 1b der Hauptfläche des Halbleitersubstrates 1 bedeckt ist, und in dem Bereich des Kontaktabschnittes 1a und des leitenden Abschnittes 6 entfernt ist. Weiterhin ist ein anderer leitender Ab schnitt 10 in der Isolierschicht angeordnet und ein Kontakt durchgang 11 ist so gebildet, daß er sich von dem leitenden Ab schnitt 10 zu dem Kontaktabschnitt 1b des Halbleitersubstrates 1 durch die Isolierschicht und die Siliziumnitridschicht 4 er streckt. Zusätzlich sind ein leitender Pfad, der sich zu dem Kontaktabschnitt 6a des leitenden Abschnittes 6 erstreckt, und ein leitender Pfad, der sich zu dem Kontaktabschnitt 1a des Halbleitersubstrates 1 erstreckt, durch die Isolierschicht ge bildet. Weiterhin sind leitende Pfade, die sich jeweils zu den Kontaktabschnitten 8a und 9a der leitenden Abschnitte 8 und 9 in der Isolierschicht erstrecken, durch die Isolierschicht vor gesehen. This embodiment can also be represented in this way. In the semiconductor device, an insulating layer containing the insulating layers 2 , 3 , 5 is applied to the semiconductor substrate 1 , which has contact sections 1 a and 1 b on its main surface, and in this insulating layer the conductive section 6 is close to the main surface of the semiconductor substrate 1 arranged. Next, the silicon ni tridschicht 4 is arranged in this insulating layer and is structured so that the surrounding surface of the contact portion 1 b of the main surface of the semiconductor substrate 1 is covered, and in the region of the contact portion 1 a and the conductive portion 6 is removed. Furthermore, another conductive section 10 is arranged in the insulating layer and a contact passage 11 is formed such that it extends from the conductive section 10 to the contact section 1 b of the semiconductor substrate 1 through the insulating layer and the silicon nitride layer 4 it stretches. In addition, a conductive path that extends to the contact portion 6 a of the conductive portion 6 , and a conductive path that extends to the contact portion 1 a of the semiconductor substrate 1 , ge through the insulating layer. Furthermore, conductive paths that each extend to the contact sections 8 a and 9 a of the conductive sections 8 and 9 in the insulating layer are seen through the insulating layer.

Fourth embodiment

Fig. 7 bis 10 zeigen das Herstellungsverfahren einer Halblei tereinrichtung entsprechend der vierten Ausführungsform der Er findung. Dieses Herstellungsverfahren ist zur Herstellung der Halbleitereinrichtung des Aufbaus, wie in der dritten Ausfüh rungsform beschrieben, geeignet. In den Zeichnungen bezeichnen die gleichen Bezugszeichen wie in Fig. 1 oder Fig. 2 gleiche oder ähnliche Teile. FIGS. 7 to 10 show the manufacturing process of a semiconducting tereinrichtung according to the fourth embodiment of he invention. This manufacturing method is suitable for manufacturing the semiconductor device of the structure as described in the third embodiment. In the drawings, the same reference numerals as in FIG. 1 or FIG. 2 denote the same or similar parts.

Nun wird das Herstellungsverfahren beschrieben. Wie in Fig. 7 gezeigt ist, wird eine erste Isolierschicht (Oxidschicht) 2 auf die Hauptfläche des Halbleitersubstrates 1 aufgebracht. Auf ei nem Teil dieses ersten Oxidfilmes 2 werden ein leitender Ab schnitt (Übertragungsgate) 6 und ein leitender Abschnitt (Wortleitung) 7 gebildet. Diese leitenden Abschnitte 6 und 7 werden weiter mit einem zweiten Isolierfilm (Oxidfilm) 3 be deckt. Weiter wird ein Siliziumnitridschicht 4 auf die gesamte Oberfläche aufgebracht. Diese Siliziumnitridschicht 4 ist für einen selbstjustierenden Kontakt in dem Speicherzellenmatrixab schnitt A gebildet und ist auch in dem peripheren Abschnitt B gebildet. Weiter ist ein vierter Isolierfilm (Siliziumoxidfilm) 5' auf die gesamte Oberfläche aufgebracht. Danach wird ein Resist 12 auf die gesamte Oberfläche aufge bracht. In dem peripheren Schaltungsabschnitt B mit Aluminium kontakten wird der Resist 12 entfernt, während er nur in dem Bereich um den Kontaktabschnitt 1b zurückbleibt. Dann wird, wie in Fig. 8 gezeigt ist, der vierte Oxidfilm 5' selektiv entfernt.The manufacturing process will now be described. As shown in FIG. 7, a first insulating layer (oxide layer) 2 is applied to the main surface of the semiconductor substrate 1 . On a part of this first oxide film 2 , a conductive portion (transmission gate) 6 and a conductive portion (word line) 7 are formed. These conductive sections 6 and 7 are further covered with a second insulating film (oxide film) 3 be. Furthermore, a silicon nitride layer 4 is applied to the entire surface. This silicon nitride layer 4 is formed for a self-aligning contact in the memory cell matrix section A and is also formed in the peripheral section B. Furthermore, a fourth insulating film (silicon oxide film) 5 'is applied to the entire surface. Then a resist 12 is placed on the entire surface. In the peripheral circuit section B with aluminum contacts, the resist 12 is removed, while it remains only in the area around the contact section 1 b. Then, as shown in Fig. 8, the fourth oxide film 5 'is selectively removed.

Dann wird, wie in Fig. 9 gezeigt ist, der verbleibende Resist 12 entfernt. Unter Verwendung des selektiv geätzten vierten Oxidfilmes 5' als Maske wird ein Naßätzen durch heiße Phosphor säure oder ähnlichem durchgeführt und die Siliziumnitridschicht 4 wird nur um den Bitleitungskontakt 1b zurückgelassen.Then, as shown in Fig. 9, the remaining resist 12 is removed. Using the selectively etched fourth oxide film 5 'as a mask, wet etching is acid due to hot phosphorus or the like carried out and the silicon nitride layer 4 is left only to the bit line 1 b.

Dann wird, wie in Fig. 10 gezeigt ist, die Siliziumoxidschicht 5, die als die Zwischenschicht-Isolierschicht dient, auf die gesamte Oberfläche einschließlich der ersten und zweiten Oxid schichten 2 und 3 und der Siliziumnitridschicht 4 auf dem Halb leitersubstrat 1 aufgebracht und eingeebnet. Die verbleibende vierte Oxidschicht 5' wird mit der Zwischenschicht-Oxidschicht 5 zusammengeführt und daher wird sie nicht in der Figur einzeln gezeigt. In diesem Verfahren wird eine Öffnung durch die Sili ziumnitridschicht 4 und die erste Oxidschicht 2 auf dem Bitlei tungskontaktabschnitt 1b in der Hauptfläche des Halbleiter substrates 1 vorgesehen und es wird ein Bitleitungskontakt durchgang 11 darin angeordnet. Weiter werden der leitende Ab schnitt (Bitleitung) 8 und der leitende Abschnitt (Bitleitung) 10 in der Mittelposition des Zwischenschicht-Oxidfilmes 5 ange ordnet. Weiter wird ein leitender Abschnitt (Zellplatte) 9 in einer ähnlichen Art gebildet und in der Zwischenschicht- Oxidschicht 5 vergraben.Then, as shown in FIG. 10, the silicon oxide layer 5 , which serves as the interlayer insulating layer, is applied to the entire surface including the first and second oxide layers 2 and 3 and the silicon nitride layer 4 on the semiconductor substrate 1 and leveled. The remaining fourth oxide layer 5 'is brought together with the interlayer oxide layer 5 and therefore it is not shown individually in the figure. In this method, an opening is provided through the silicon nitride layer 4 and the first oxide layer 2 on the bit line contact portion 1 b in the main surface of the semiconductor substrate 1 , and a bit line contact passage 11 is disposed therein. Further, the conductive portion (bit line) 8 and the conductive portion (bit line) 10 are arranged in the middle position of the interlayer oxide film 5 . Further, a conductive portion (cell plate) 9 is formed in a similar manner and buried in the interlayer oxide layer 5 .

Danach wird durch Aufbringen eines Resists 13 auf die gesamte Oberfläche und durch Bilden von Öffnungen an Positionen, bei denen Aluminiumkontakte von oben gebildet werden sollen, der Zwischenschicht-Oxidschicht 5 selektiv geätzt, wodurch Öffnun gen zu dem Kontaktabschnitt 1a des Halblei tersubstrates 1, dem Kontaktabschnitt 6a des leitenden Ab schnittes 6, dem Kontaktabschnitt 8a des leitenden Abschnittes 8 und dem Kontaktabschnitt 9a des leitenden Abschnittes 9 hergestellt werden. Dann wird der Resist 13 entfernt und unter Verwendung der Öffnungen der Zwischenschicht-Oxidschicht 5 werden die Aluminiumkontakte fertiggestellt. Then, by applying a resist 13 to the entire surface and forming openings at positions where aluminum contacts are to be formed from above, the interlayer oxide layer 5 is selectively etched, thereby opening the contact portion 1 a of the semiconductor substrate 1 , the Contact section 6 a of the conductive section 6 , the contact section 8 a of the conductive section 8 and the contact section 9 a of the conductive section 9 are made. Then the resist 13 is removed and using the openings of the interlayer oxide layer 5 , the aluminum contacts are completed.

Somit wird in dieser Ausführungsform die Nitridschicht 4 durch die Oxidschicht 5' bedeckt und die Oxidschicht 5' wird durch das Resist 12 bemustert und nach Entfernen des Resists 12 wird das Naßätzen unter Verwendung von heißer Phosphorsäure oder ähnlichem und unter Verwendung der Oxidschicht 5' als Maske durchgeführt.Thus, in this embodiment, the nitride layer 4 is covered by the oxide layer 5 'and the oxide layer 5 ' is patterned by the resist 12, and after the resist 12 is removed, the wet etching is performed using hot phosphoric acid or the like and using the oxide layer 5 'as a mask carried out.

Wie oben beschrieben, wird in dem Herstellungsverfahren der Halbleitereinrichtung entsprechend dieser Ausführungsform die Nitridschicht 4 von allen Flächen für Aluminiumkontakte in dem peripheren Schaltungsabschnitt B entfernt und die Schwierigkeit des Ätz stopps auf der Nitridschicht 4 wird gelöst. Weiter wird in die ser Ausführungsform die Fläche der Siliziumnitridschicht 4, die in dem peripheren Schaltungsabschnitt B verbleibt, anders als der dem Speicherzellenmatrixabschnitt A minimiert. Daher kann als Ergebnis der Minimierung der Siliziumnitridschicht mit ho her Dielektrizitätskonstante, die entlang der Leitungen in dem peripheren Schaltungsabschnitt B angeordnet sind, die Kapazität entlang den Leitungen reduziert werden und die elektrischen Ei genschaften, speziell die Betriebsgeschwindigkeit, kann verbes sert werden.As described above, in the manufacturing method of the semiconductor device according to this embodiment, the nitride layer 4 is removed from all areas for aluminum contacts in the peripheral circuit section B, and the difficulty of the etching stop on the nitride layer 4 is solved. Further, in this embodiment, the area of the silicon nitride layer 4 remaining in the peripheral circuit section B is minimized differently from that of the memory cell matrix section A. Therefore, as a result of minimizing the high dielectric constant silicon nitride layer arranged along the lines in the peripheral circuit section B, the capacitance along the lines can be reduced and the electrical properties, especially the operating speed, can be improved.

Bei dem der Anmelderin bekannten Verfahren des Entfernens der Nitridschicht durch Trockenätzen gab es die Möglichkeit, daß die Selektivität zu der Oxidschicht nicht groß genug ist, wodurch das Substrat 1 abgeschnitten werden kann. Auf der anderen Seite wird in dieser Ausführungsform mittels Naßätzens ein Selektivitätsverhältnis zu der Oxidschicht erreicht, das groß genug ist für ein stabiles Herstellungsverfahren, das frei von fehlerhaften Abschneiden des Substrates oder frei von Plasmaschäden ist.In the process of removing the nitride layer by dry etching known to the applicant, there was a possibility that the selectivity to the oxide layer was not large enough, whereby the substrate 1 can be cut off. On the other hand, in this embodiment, a selectivity ratio to the oxide layer is achieved by means of wet etching that is large enough for a stable manufacturing process that is free from faulty cutting of the substrate or free from plasma damage.

Diese Ausführungsform kann auch wie folgt dargestellt werden. Bei dem Herstellungsverfahren entsprechend dieser Ausführungs form wird die erste Isolierschicht 2 auf die Hauptoberfläche des Halbleitersubstrates 1 aufgebracht und der leitenden Ab schnitt 6 wird auf dieser ersten Isolierschicht 2 gebildet. Der leitenden Abschnitt 6 wird mit der leitenden Isolierschicht 3 bedeckt und dann werden die erste Isolierschicht 2 und die zweite Isolierschicht 3 mit der Siliziumnitridschicht 4 be deckt. Als nächstes wird die Siliziumnitridschicht 4 entfernt, wobei sie nur auf einem Teil der Hauptoberfläche, d. h. dem Bereich zum Bilden des Bitleitungskontaktes, des Halbleiter substrates 1 zurückbleibt. Dann wird die gesamte Oberfläche mit der dritten Isolierschicht 5 bedeckt und es wird eine Mehr zahl von Öffnungen in der dritten Isolierschicht 5 zur Verfü gung gestellt. Weiter wird ein leitender Pfad durch die dritte Isolierschicht 5 zur Verfügung gestellt, der sich zu dem Kon taktabschnitt 6a des leitenden Abschnittes 6 erstreckt.This embodiment can also be represented as follows. In the manufacturing method according to this embodiment, the first insulating layer 2 is applied to the main surface of the semiconductor substrate 1 and the conductive portion 6 is formed on this first insulating layer 2 . The conductive portion 6 is covered with the conductive insulating layer 3 , and then the first insulating layer 2 and the second insulating layer 3 are covered with the silicon nitride layer 4 . Next, the silicon nitride layer 4 is removed, leaving it only on a part of the main surface, ie the area for forming the bit line contact, of the semiconductor substrate 1 . Then the entire surface is covered with the third insulating layer 5 and a number of openings in the third insulating layer 5 is made available. Next, a conductive path through the third insulating layer 5 is provided, which extends to the contact section 6 a of the conductive section 6 .

Zusammenfassend ist ein wesentlicher Punkt der ersten bis vier ten Ausführungsform ein Aufbau, bei dem ein Ätzstoppmaterial für eine Oxidschicht, wie zum Beispiel eine Nitridschicht, auf einer unteren Leitung (Übertragungsgate) positioniert ist und bei dem das Ätzstoppmaterial in dem peripheren Schaltungsab schnitt zum Bilden von Aluminiumkontakten anders als in dem Speicherzellenmatrixabschnitt entfernt ist. In der ersten und zweiten Ausführungsform ist die Siliziumnitridschicht SiN nur um die gewünschten Kontakte in dem peripheren Schaltungsab schnitt, der die Aluminiumkontakte benötigt, entfernt, wobei in der dritten und vierten Ausführungsform die Siliziumnitrid schicht SiN nur um den Bitleitungskontakt in dem peripheren Schaltungsabschnitt, der die Aluminiumkontakte benötigt, zu rückgelassen ist. In summary, an essential point is the first to four th embodiment, a structure in which an etching stop material for an oxide layer, such as a nitride layer a lower line (transmission gate) is positioned and in which the etch stop material in the peripheral circuit ab cut differently to form aluminum contacts than in that Memory cell matrix section is removed. In the first and second embodiment, the silicon nitride layer is SiN only to the desired contacts in the peripheral circuit cut that needs the aluminum contacts removed, with in the third and fourth embodiment, the silicon nitride layer SiN only around the bit line contact in the peripheral Circuit section that needs the aluminum contacts is left behind.

Bei den Halbleiteteinrichtungen entsprechend der ersten und dritten Ausführungsform ist die Siliziumnitridschicht für den selbstjustierenden Kontakt in dem überdeckenden SiN-Verfahren in dem Speicherzellenmatrixabschnitt gebildet, und Leitungen, d. h. sogenannte Aluminiumkontakte, sind von der oberen Schicht durch die Siliziumnitirdschicht, die gleichzeitig in den peri pheren Schaltungsabschnitt gebildet ist, vorgesehen. Genauer, in der ersten und dritten Ausführungsform ist die Größe der Öffnung der Siliziumnitridschicht größer als die der leitenden Pfade mit ausreichenden Spielraum, d. h. größer als die Größe der Durchmesser der Aluminiumkontaktlöcher.In the semiconductor devices according to the first and third embodiment is the silicon nitride layer for the self-aligning contact in the covering SiN process formed in the memory cell matrix section, and lines, d. H. so-called aluminum contacts are from the top layer through the silicon nitride layer, which is simultaneously in the peri pheren circuit section is provided. More accurate, in the first and third embodiments, the size is Opening of the silicon nitride layer larger than that of the conductive Paths with sufficient scope, d. H. bigger than size the diameter of the aluminum contact holes.

Bei dem Herstellungsverfahren einer Halbleitereinrichtung ent sprechend der zweiten und vierten Ausführungsform wird die Si liziumnitridschicht 4 für den selbstjustierenden Kontakt in ei nem überdeckenden SiN-Verfahren in dem Speicherzellenmatrixab schnitt A gebildet und die Siliziumnitridschicht 4 wird in dem peripheren Schaltungsabschnitt 8 gleichzeitig gebildet. Es wer den sogenannte Aluminiumkontakte durch zur Verfügung stellen von leitenden Leitungen von der oberen Schicht durch die Sili ziumnitridschicht 4 gebildet. Genauer, in der zweiten und vier ten Ausführungsform wird die Siliziumnitridschicht 4 vorberei tend in Bereichen zum Bilden der Aluminiumkontakte in dem peri pheren Schaltungsabschnitt B entfernt und dann wird die Zwi schenschicht-Oxidschicht 5 darauf aufgebracht und danach werden die leitenden Pfade, d. h. Aluminiumkontakte, durch die Zwi schenschicht-Oxidschicht 5 gebildet. In the manufacturing method of a semiconductor device according to the second and fourth embodiments, the silicon nitride layer 4 for self-aligning contact is formed in a blanket SiN method in the memory cell matrix section A, and the silicon nitride layer 4 is formed in the peripheral circuit section 8 at the same time. It who formed the so-called aluminum contacts by providing conductive lines from the upper layer through the silicon nitride layer 4 . More specifically, in the second and fourth embodiments, the silicon nitride layer 4 is preparatively removed in areas for forming the aluminum contacts in the peripheral circuit section B, and then the interlayer oxide layer 5 is deposited thereon and then the conductive paths, that is, aluminum contacts, are through the interlayer oxide layer 5 is formed.

Fifth embodiment

Fig. 11 zeigt eine Querschnittsansicht des Aufbaues einer Halb leitereinrichtung entsprechend der fünften Ausführungsform die ser Erfindung. Die dargestellte Halbleitereinrichtung (DRAM) enthält einen Speicherzellenmatrixabschnitt A ohne Aluminium kontakt und einen peripheren Schaltungsabschnitt B mit einem Substrat, einem Übertragungsgate, einer Bitleitung und einem Aluminiumkontakt auf einer Zellplatte. In den Figuren bezeich nen gleiche Bezugszeichen wie in Fig. 1 jeweils gleiche oder ähnliche Teile. Fig. 11 shows a cross-sectional view of the structure of a semiconductor device according to the fifth embodiment of this invention. The semiconductor device (DRAM) shown contains a memory cell matrix section A without aluminum contact and a peripheral circuit section B with a substrate, a transmission gate, a bit line and an aluminum contact on a cell plate. In the figures, the same reference numerals as in FIG. 1 denote the same or similar parts.

Wie in der Darstellung gezeigt ist, weist die Halbleiterein richtung ein Halbleitersubstrat 1, eine erste Isolierschicht (Oxidschicht) 2, eine zweite Isolierschicht (Oxidschicht) 3, eine Siliziumnitridschicht 4, eine dritte Isolierschicht (Zwischenschicht-Isolierschicht) 5, einen leitenden Abschnitt (Übertragungsgate) 6 und einen leitenden Abschnitt (Wort leitung) 7 auf der ersten Oxidschicht 2, einen leitenden Ab schnitt (Bitleitung) 8 und einen leitenden Abschnitt (Zell platte) 9, die in der mittleren Position in der Zwischen schicht-Isolierschicht 5 vergraben sind, einen weiteren leiten den Abschnitt (Bitleitung) 10, der in der mittleren Position in der Zwischenschicht-Isolierschicht 5 vergraben ist, und einen Kontaktdurchgang 11 davon und einen dünnen fünften Isolierfilm (Oxidfilm) 14 auf.As shown in the illustration, the semiconductor device has a semiconductor substrate 1 , a first insulating layer (oxide layer) 2 , a second insulating layer (oxide layer) 3 , a silicon nitride layer 4 , a third insulating layer (interlayer insulating layer) 5 , a conductive section (transfer gate ) 6 and a conductive section (word line) 7 on the first oxide layer 2 , a conductive section (bit line) 8 and a conductive section (cell plate) 9 , which are buried in the middle position in the interlayer insulating layer 5 , another conducts the portion (bit line) 10 buried in the middle position in the interlayer insulating layer 5 and a contact passage 11 thereof and a thin fifth insulating film (oxide film) 14 .

Das Halbleitersubstrat 1 weist eine Anzahl von auf seiner Hauptfläche gebildeten Elementen auf und ein Kontaktabschnitt 1a zum Verbinden zwischen den Schichten und ein Kontaktab schnitt 1b zum Verbinden des leitenden Abschnitts 10 sind ge zeigt. Die erste Oxidschicht 2 ist auf die Hauptfläche des Halbleitersubstrates 1 aufgebracht und ist an einer Position geöffnet, durch die der Bitleitungskontaktdurchgang 11 sich er streckt. Die zweite Oxidschicht 3 ist auf die obere Oberfläche der leitenden Abschnitte 6 und 7 aufgebracht. Die zweite Oxid schicht 3 bedeckt die obere Oberfläche des leitenden Abschnit tes 6 und weist eine Öffnung 3a auf, die an dem Kontaktab schnitt 6a des leitenden Abschnittes 6 angeordnet ist.The semiconductor substrate 1 has a number of elements formed on its main surface and a contact section 1 a for connecting between the layers and a contact section 1 b for connecting the conductive section 10 are shown ge. The first oxide layer 2 is applied to the main surface of the semiconductor substrate 1 and is opened at a position through which the bit line contact passage 11 extends. The second oxide layer 3 is applied to the upper surface of the conductive sections 6 and 7 . The second oxide layer 3 covers the upper surface of the conductive Abschnit tes 6 and has an opening 3a, which is cut at the Kontaktab 6 a of the conductive portion 6 is disposed.

Der fünfte Oxidfilm 14 wird dünn auf die Seitenoberfläche der leitenden Abschnitte 6 und 7 und auf die Seiten und obere Ober fläche des darauf befindlichen Oxidfilms 3 aufgebracht. Dieser fünfte Oxidfilm 14 ist nicht immer notwendig und kann weggelas sen werden.The fifth oxide film 14 is thinly applied to the side surface of the conductive portions 6 and 7 and to the sides and top surface of the oxide film 3 thereon. This fifth oxide film 14 is not always necessary and can be omitted.

Die Siliziumnitridschicht 4 (SiN) ist auf die erste Oxidschicht 2 und auf eine vierte Oxidschicht 14 in dem Speicherzellenma trixabschnitt A aufgebracht. Andererseits ist die Siliziumni tridschicht 4 nur auf den ansteigenden Abschnitt des fünften Oxidfilmes 14, der als die Seitenflächen der leitenden Ab schnitte 6 und 7 in dem peripheren Schaltungsabschnitt B mit Aluminiumkontakten dient, aufgebracht. Die Siliziumnitrid schicht 4 ist für den Zweck des selbstjustierenden Kontaktes in dem Speicherzellenmatrixabschnitt A gebildet und ist auch gleichzeitig in dem peripheren Abschnitt B gebildet.The silicon nitride layer 4 (SiN) is applied to the first oxide layer 2 and to a fourth oxide layer 14 in the memory cell matrix section A. On the other hand, the silicon nitride layer 4 is only applied to the rising portion of the fifth oxide film 14 , which serves as the side surfaces of the conductive portions 6 and 7 in the peripheral circuit portion B with aluminum contacts. The silicon nitride layer 4 is formed in the memory cell matrix section A for the purpose of self-aligning contact and is also formed in the peripheral section B at the same time.

Die Zwischenschicht-Isolierschicht 5 ist auf der ersten Oxid schicht 2, dem fünften Oxidfilm 14 und der Siliziumnitrid schicht 4 aufgebracht und weist eine Öffnung 5a, die in dem Kontaktabschnitt 1a des Halbleitersubstrates 1 vorgesehen ist, und eine Öffnung 5b, die in dem Kontaktabschnitt 6a des leiten den Abschnittes 6 vorgesehen ist, auf. Weiter ist eine Öffnung 5c in einem Kontaktabschnitt 8a des leitenden Abschnittes 8, der in einer Mittelposition in der Zwischenschicht-Isolier schicht 5 vergraben ist, vorgesehen und eine Öffnung 5d ist an einem Kontaktabschnitt 9a des leitenden Abschnittes 9, der in einer Mittelposition angeordnet ist, vorgesehen. The interlayer insulating layer 5 is applied to the first oxide layer 2 , the fifth oxide film 14 and the silicon nitride layer 4 and has an opening 5 a, which is provided in the contact section 1 a of the semiconductor substrate 1 , and an opening 5 b, which in the contact section 6 a of the section 6 is provided on. Further, an opening 5 is c in a contact section 8 a of the conductive portion 8 of the layer at a center position in the interlayer insulation 5 is buried, is provided, and an opening 5 is d at a contact portion 9 a of the conductive portion 9, which in a Middle position is provided.

Der leitende Abschnitt 6 steht von der ersten Oxidschicht 2 hervor und ist eine Wortleitung, die als Übertragungsgate dient. Der leitende Abschnitt 7 ist ei ne Gateelektrode oder eine Wortleitung. Der leitende Abschnitt 8 ist eine Bitleitung, die in einer Mittelposition vergraben, in der Zwi schenschicht-Isolierschicht 5 angeordnet ist, und weist einen Kontaktabschnitt 8a auf.The conductive portion 6 protrudes from the first oxide layer 2 and is a word line that serves as a transmission gate. The conductive portion 7 is a gate electrode or a word line. The conductive section 8 is a bit line which is buried in a central position, is arranged in the interlayer insulating layer 5 , and has a contact section 8 a.

Der leitende Abschnitt 9 ist eine Zellplatte eines Kondensators, der in der Mittelposition vergraben in der Zwischenschicht-Isolierschicht 5 angeordnet ist, und weist einen Kontaktabschnitt 9a auf. Der leitende Ab schnitt 10 ist eine Bitleitung, die in der gleichen Art wie der leitende Abschnitt 8 in einer anderen Mittelposition in der Zwischenschicht- Isolierschicht 5 vergraben ist, und weist einen Kontaktdurch gang 11 zu dem Halbleitersubstrat 1 auf.The conductive portion 9 is a cell plate of a capacitor buried in the center position is arranged in the interlayer insulating film 5, and has a contact portion 9 a on. The conductive portion 10 is a bit line buried in the same manner as the conductive portion 8 in a different middle position in the interlayer insulating layer 5 , and has a contact passage 11 to the semiconductor substrate 1 .

In dem Speicherzellenmatrixabschnitt A dieser Halbleiterein richtung gibt es Bitleitungskontaktdurchgänge 11, die als lei tende Pfade zu dem Halbleitersubstrat 1 dienen, und einen Spei cherknotenkontakt (nicht gezeigt), für deren Herstellung eine selbstju stierende Technologie verwendet wird.In the memory cell matrix section A of this semiconductor device, there are bit line contact passages 11 serving as conductive paths to the semiconductor substrate 1 and a memory node contact (not shown), for the manufacture of which a self-adjusting technology is used.

Andererseits gibt es in dem peripheren Schaltungsabschnitt B einen Bitleitungskontaktdurchgang 11, der gleichzeitig mit dem Bitleitungskontaktdurchgang 11 des Speicherzellenmatrixab schnittes A gebildet werden soll. Weiterhin sind in den Öffnungen 5a, 5b, 5c, 5d der Zwischenschicht-Isolierschicht 5 die oberen Me talleitungen, sogenannte Aluminiumkontakte, derart gebildet, daß sie als Zwischenschichtleitungspfade dienen und sich je weils zu dem Kontaktabschnitt 1a des Halbleitersubstrates 1, dem Kontaktabschnitt 6a des leitenden Abschnittes 6, dem Kon taktabschnitt 8a des leitenden Abschnittes 8 in der Mittelposi tion und dem Kontaktabschnitt 9a des leitenden Abschnittes 9 in der Mittelposition erstrecken.On the other hand, there is a bit line contact passage 11 in the peripheral circuit section B which is to be formed simultaneously with the bit line contact passage 11 of the memory cell matrix section A. Further, in the apertures 5 a, 5 b, 5 c, 5 d of the interlayer insulating film 5, the upper Me talleitungen, so-called aluminum contacts formed such that they serve as interlayer conductive paths and each weils to the contact portion 1a of the semiconductor substrate 1 the contact section 6 a of the conductive section 6 , the contact section 8 a of the conductive section 8 in the middle position and the contact section 9 a of the conductive section 9 in the middle position.

Bei dieser Ausführungsform des selbstjustierenden Verfahrens des Seitenwand SiN-Types ist der Seitenwandoxidfilm 14 des Übertra gungsgates 6 dünn und in dem peripheren Schaltungs abschnitt B mit Aluminiumkontakten ist die Nitridschicht 4 nur auf den Seitenwänden des Übertragungsgates 6 zurückgelassen.In this embodiment of the self-adjusting method of the sidewall SiN type, the sidewall oxide film 14 of the transmission gate 6 is thin and in the peripheral circuit section B with aluminum contacts, the nitride layer 4 is only left on the sidewalls of the transmission gate 6 .

Als Ergebnis kann eine grobe Maske verwendet werden, die nur den Speicherzellenmatrixab schnitt A abdeckt. Es ist im Vergleich mit den anderen Masken zum Entfernen oder Zurücklassen nur auf der Peripherie der Schaltung eine einfache Bemusterung durchzuführen. Die Nitrid schicht 4 ist von allen Aluminiumkontakten in dem peripheren Schal tungsabschnitt B entfernt, wodurch das Problem des Ätz stopps auf der Nitridschicht gelöst wird.As a result, a rough mask covering only the memory cell matrix section A can be used. In comparison to the other masks for removing or leaving, simple sampling is only to be carried out on the periphery of the circuit. The nitride layer 4 is removed from all aluminum contacts in the peripheral circuit section B, thereby solving the problem of the etch stop on the nitride layer.

Diese Ausführungsform kann auch wie folgt dargestellt werden. Bei der Halbleitereinrichtung gemäß dieser Ausführungsform ist eine Isolierschicht, die die Isolierschichten 2, 3 und 5 ent hält, auf das Halbleitersubstrat 1 mit Kontaktabschnitten auf der Hauptfläche aufgebracht und in dieser Halbleiterschicht ist der leitende Bereich 6 nahe der Hauptfläche des Halbleiter substrates 1 derart angeordnet, daß er von der Hauptfläche her aus- bzw. hervorsteht. Weiter ist in dem peripheren Schaltungs abschnitt B die Siliziumnitridschicht 4 auf der Seitenfläche des leitenden Abschnittes 6 aufgebracht. Es ist ein leitender Pfad durch die Isolierschicht vorgesehen, der sich zu dem Kon taktabschnitt 6a des leitenden Abschnittes 6 erstreckt. Ähnlich ist ein anderer leitender Pfad durch die Isolierschicht vorge sehen, der sich zu dem Kontaktabschnitt 1a des Halbleiter substrates 1 erstreckt. In der Isolierschicht sind weiter lei tende Abschnitte 8 und 9 vorgesehen mit leitenden Pfaden durch die Isolierschicht, die sich zu den Kontaktab schnitten dieser leitenden Abschnitte erstrecken.This embodiment can also be represented as follows. In the semiconductor device according to this embodiment, an insulating layer containing the insulating layers 2 , 3 and 5 is applied to the semiconductor substrate 1 with contact portions on the main surface, and in this semiconductor layer, the conductive region 6 is arranged near the main surface of the semiconductor substrate 1 in such a manner that that it protrudes or protrudes from the main surface. Next, in the peripheral circuit section B, the silicon nitride layer 4 is applied to the side surface of the conductive section 6 . There is provided a conductive path through the insulating layer, which extends to the contact section 6 a of the conductive section 6 . Similarly, another conductive path is provided through the insulating layer, which extends to the contact section 1 a of the semiconductor substrate 1 . In the insulating layer further lei sections 8 and 9 are provided with conductive paths through the insulating layer, which cut to the Kontaktab these conductive sections extend.

Sixth embodiment

Fig. 12 bis 15 zeigen ein Herstellungsverfahren einer Halblei tereinrichtung entsprechend der fünften Ausführungsform dieser Erfindung. In den Darstellungen be zeichnen gleiche Bezugszeichen wie in Fig. 1 oder Fig. 2 glei che oder ähnliche Teile. Figs. 12 to 15 show a method of manufacturing a semiconducting tereinrichtung according to the fifth embodiment of this invention. In the illustrations, the same reference numerals as in FIG. 1 or FIG. 2 denote the same or similar parts.

Es wird nun das Herstellungsverfahren beschrieben. Wie in Fig. 12 gezeigt ist, wird eine erste Isolierschicht (Oxidschicht) 2 auf die Hauptfläche des Halbleitersubstrates 1 aufgebracht. Auf einem Teil dieser ersten Oxidschicht 2 werden ein leitender Ab schnitt (Übertragungsgate) 6 und ein leitender Abschnitt (Wortleitung) 7 derart gebildet, das sie von der ersten Oxid schicht 2 hervorstehen. Dann werden die obere Oberfläche der leitenden Abschnitte 6 und 7 weiter mit einer zweiten Isolier schicht (Oxidschicht) 3 bedeckt. Der fünfte Isolierfilm (Oxidfilm) 14 wird dünn auf die leitenden Abschnitte 6 und 7 und auf die peripheren Seitenflächen und die obere Oberfläche der darauf vorgesehenen zweiten Oxidschicht 3 aufgebracht.The manufacturing process will now be described. As shown in FIG. 12, a first insulating layer (oxide layer) 2 is applied to the main surface of the semiconductor substrate 1 . On a part of this first oxide layer 2 , a conductive section (transmission gate) 6 and a conductive section (word line) 7 are formed such that they protrude from the first oxide layer 2 . Then the upper surface of the conductive portions 6 and 7 are further covered with a second insulating layer (oxide layer) 3 . The fifth insulating film (oxide film) 14 is thinly applied to the conductive portions 6 and 7 and to the peripheral side surfaces and the upper surface of the second oxide layer 3 provided thereon.

Es wird eine Siliziumnitridschicht 4 auf die gesamte Oberfläche der zweiten Oxidschicht 3 und des fünften Oxidfilmes 14 aufge bracht. Diese Siliziumnitridschicht 4 ist für einen selbstju stierenden Kontakt in dem Speicherzellenmatrixabschnitt A ge bildet und wird gleichzeitig auch in dem peripheren Abschnitt B gebildet. Nach dem Bedecken der gesamten Oberfläche mit einem Resist 12, wird der Resist 12 von dem peripheren Schaltungsab schnitt B, in dem die zu bildenden Aluminiumkontakte sind, ent fernt, während der Resist in dem Speicherzellenmatrixabschnitt A verbleibt. A silicon nitride layer 4 is applied to the entire surface of the second oxide layer 3 and the fifth oxide film 14 . This silicon nitride layer 4 is formed for self-adjusting contact in the memory cell matrix section A and is also formed in the peripheral section B at the same time. After covering the entire surface with a resist 12 , the resist 12 is removed from the peripheral circuit section B in which the aluminum contacts to be formed are, while the resist remains in the memory cell matrix section A.

Weiter verbleibt, wie in Fig. 13 gezeigt, in dem peripheren Schaltungsabschnitt B, in dem der Resist 12 entfernt wurde, die Siliziumnitridschicht 4 nur auf den Seitenflächen der leitenden Bereiche 6 und 7, während sie von den anderen Flächen durch ein anisotropes Ätzen entfernt wird. In dieser Art werden jeweils der leitende Abschnitt 7 in dem Speicherzellenmatrixabschnitt A und die leitenden Abschnitte 6 und 7 in dem peripheren Schal tungsabschnitt B wie in Fig. 16(a) und 16(b) gebildet.Further, as shown in Fig. 13, in the peripheral circuit section B in which the resist 12 has been removed, the silicon nitride layer 4 remains only on the side surfaces of the conductive regions 6 and 7 while being removed from the other surfaces by anisotropic etching . In this manner, the conductive portion 7 in the memory cell matrix portion A and the conductive portions 6 and 7 in the peripheral circuit portion B are formed as in Figs. 16 (a) and 16 (b), respectively.

Dann wird, wie in Fig. 14 gezeigt ist, eine dritte Isolier schicht (Siliziumoxidschicht, der als eine Zwischenschicht- Isolierschicht dient) 5 auf die gesamte Oberfläche des Halblei tersubstrats 1 einschließlich der oberen Oberfläche der ersten Oxidschicht 2, der Siliziumnitridschicht 4 und des fünften Oxidfilmes 14 aufgebracht und eingeebnet. In diesem Verfahren wird eine Öffnung durch die erste Oxidschicht 2 auf dem Bitlei tungskontaktabschnitt 1b auf der Hauptfläche des Halbleiter substrates 1 vorgesehen und der Bitleitungskontaktdurchgang 11 wird angeordnet. Weiter werden der leitende Abschnitt (Bitleitung) 8 und der leitende Abschnitt (Bitleitung) 10 in der Mittelposition in der Zwischenschicht-Oxidschicht 5 ange ordnet. Weiterhin wird der leitende Abschnitt (Zellplatte) 9 ähnlich angeordnet und in der Zwischenschicht-Oxidschicht 5 vergraben. Danach wird ein Resist 13 auf die gesamte Oberfläche aufgebracht und es werden Öffnungen in Bereichen vorgesehen, bei denen Aluminiumkontakte von oberhalb benötigt werden.Then, as shown in FIG. 14, a third insulating layer (silicon oxide layer serving as an interlayer insulating layer) 5 is applied to the entire surface of the semiconductor substrate 1 including the top surface of the first oxide layer 2 , the silicon nitride layer 4 and the fifth Oxide film 14 applied and leveled. In this method, an opening is provided through the first oxide layer 2 on the bit line contact portion 1 b on the main surface of the semiconductor substrate 1 , and the bit line contact passage 11 is arranged. Further, the conductive portion (bit line) 8 and the conductive portion (bit line) 10 are arranged in the middle position in the interlayer oxide layer 5 . Furthermore, the conductive section (cell plate) 9 is arranged similarly and buried in the interlayer oxide layer 5 . Then a resist 13 is applied to the entire surface and openings are provided in areas where aluminum contacts from above are required.

Danach wird, wie in Fig. 15 gezeigt ist, die Zwischenschicht- Oxidschicht 5 selektiv von den Öffnungen des Resists 13 geätzt, wodurch Löcher derart gebildet werden, daß leitende Pfade zu dem Kontaktabschnitt 1a des Halbleitersubstrates 1, dem Kon taktabschnitt 6a des leitenden Abschnittes 6, dem Kontaktab schnitt 8a der Wortleitung 8 und dem Kontaktabschnitt 9a der Zellplatte 9 gebildet werden. Dann werden die erste Oxidschicht 2 auf dem Kontaktabschnitt 1a des Halbleitersubstrates 1 und die dritte Oxidschicht 3 und der fünfte Oxidfilm 14 auf den leitenden Abschnitt 6 gleichzeitig geätzt. Danach wird der Re sist 13 entfernt und es werden Aluminiumkontakte, die als lei tende Pfade zu den oberen Teilen dienen, in diesen Öffnungen in der Zwischenschicht-Oxidschicht 5 gebildet.Thereafter, as shown in Fig. 15, the interlayer oxide layer 5 is selectively etched from the openings of the resist 13 , thereby forming holes such that conductive paths to the contact portion 1 a of the semiconductor substrate 1 , the contact portion 6 a of the conductive Section 6 , the Kontaktab section 8 a of the word line 8 and the contact section 9 a of the cell plate 9 are formed. Then the first oxide layer 2 on the contact portion 1 a of the semiconductor substrate 1 and the third oxide layer 3 and the fifth oxide film 14 on the conductive portion 6 are etched simultaneously. Thereafter, the resist 13 is removed and aluminum contacts, which serve as conductive paths to the upper parts, are formed in these openings in the interlayer oxide layer 5 .

Somit werden in dieser Ausführungsform nach dem Bilden des lei tenden Abschnittes (Übertragungsgate) 6 der Dünnoxidfilm 14 und die Nitridschicht 4 akkurat (konform) in der Form der Gateelek trode entlang der Gateelektrodenform des leitenden Abschnittes (Übertragungsgate) 6 gebildet. Nach dem Bemustern des Re sists 13 in dem Speicherzellenmatrixabschnitt A wird die Ni tridschicht 4 in dem peripheren Schaltungsabschnitt B anisotrop trockengeätzt. Bei dem anisotropen Trockenätzen findet Ätzen nur in der senkrechten Richtung statt, so daß die Dicke der Ni tridschicht 4 in longitudinaler Richtung auf der Seitenoberflä che des leitenden Abschnittes (Übertragungsgate) 6 nur so wie die Seitenwand bleibt.Thus, in this embodiment, after forming the conductive portion (transfer gate) 6, the thin oxide film 14 and the nitride layer 4 are accurately (conform) in the shape of the gate electrode along the gate electrode shape of the conductive portion (transfer gate) 6 . After patterning the resist 13 in the memory cell matrix section A, the nitride layer 4 is anisotropically dry-etched in the peripheral circuit section B. In the anisotropic dry etching takes place only in the vertical direction, so that the thickness of the Ni tridschicht 4 in the longitudinal direction on the Seitenoberflä surface of the conductive portion (transfer gate) 6 remains only as the side wall.

In dieser Ausführungsform kann zum selektiven Ätzen der Siliziumnitridschicht 4 eine grobe Maske verwendet werden, die nur den Speicherzellenmatrixabschnitt A abdeckt. Es ist im Vergleich mit der anderen Maske zum Entfernen oder Zurücklassen in der Peripherie des Alumini umkontaktes nur eine einfache Bemusterung durchzuführen. Die im Schaltungsabschnitt A zur Selbstjustierung verwendete Nitrid schicht 4 wird im peripheren Schal tungsabschnitt B um alle Aluminiumkontakte herum entfernt, womit die Schwierigkeit des Ätz stopps auf der Nitridschicht gelöst wird.In this embodiment, a rough mask covering only the memory cell matrix section A can be used for the selective etching of the silicon nitride layer 4 . In comparison with the other mask for removing or leaving in the periphery of the aluminum contact, only a simple sampling is to be carried out. The nitride layer 4 used in circuit section A for self-adjustment is removed in peripheral circuit section B around all aluminum contacts, thus solving the difficulty of the etch stop on the nitride layer.

In dieser Ausführungsform wird weiterhin die Fläche, auf der die Siliziumnitridschicht in dem peripheren Schaltungsabschnitt B mit den Aluminiumkontakten zurückgelassen wird, minimiert, anders als in dem Speicherzellenmatrixabschnitt A. Als Ergebnis der Minimierung der Siliziumnitridschicht mit hoher Dielektri zitätskonstante, die entlang der Leitungen in dem peripheren Schaltungsabschnitt B mit den Aluminiumkontakten angeordnet ist, gibt es den Vorteil, daß die Kapazität entlang der Leitun gen reduziert werden kann und daß die elektrischen Eigenschaf ten, im speziellen die Betriebsgeschwindigkeit, verbessert wer den kann.In this embodiment, the area on which the silicon nitride layer in the peripheral circuit section B is left with the aluminum contacts, minimized, other than in the memory cell matrix section A. As a result minimizing the silicon nitride layer with high dielectric rate constant along the lines in the peripheral Circuit section B arranged with the aluminum contacts there is the advantage that the capacity along the line gene can be reduced and that the electrical properties ten, especially the operating speed, who improved that can.

Diese Ausführungsform kann auch wie folgt beschrieben werden. Bei dem Herstellungsverfahren entsprechend dieser Ausführungs form wird die erste Isolierschicht 2 auf die Hauptfläche des Halbleitersubstrates 1 aufgebracht und der leitende Abschnitt 6 wird auf dieser ersten Isolierschicht 2 gebildet. Dann wird der leitende Abschnitt 6 mit der zweiten Isolierschicht 3 bedeckt und die erste Isolierschicht 2 und die zweite Isolierschicht 3 werden mit der Siliziumnitridschicht 4 bedeckt. Nach dem Ent fernen der Siliziumnitridschicht 4, wobei dieselbe auf der Seitenfläche der leitenden Schicht 6 zurückbleibt, wird eine dritte Isolierschicht 5 aufgebracht und darin Öffnungen vorgesehen, so daß sich leitende Pfade durch die dritte Isolierschicht 5 zu dem Kontaktabschnitt 6a des leitenden Abschnittes 6 und zu dem Kontaktab schnitt 1a des Halbleitersubstrates 1 erstrecken. This embodiment can also be described as follows. In the manufacturing method according to this embodiment, the first insulating layer 2 is applied to the main surface of the semiconductor substrate 1 and the conductive portion 6 is formed on this first insulating layer 2 . Then, the conductive portion 6 is covered with the second insulating layer 3 , and the first insulating layer 2 and the second insulating layer 3 are covered with the silicon nitride layer 4 . After removal of the silicon nitride layer 4 , the same remaining on the side surface of the conductive layer 6 , a third insulating layer 5 is applied and openings are provided therein, so that conductive paths through the third insulating layer 5 to the contact section 6 a of the conductive section 6 and to the Kontaktab section 1 a of the semiconductor substrate 1 extend.

Bei der Halbleitereinrichtung entsprechend der fünften Ausfüh rungsform ist die Siliziumnitridschicht für den selbstjustie renden Kontakt in dem Speicherzellenmatrixabschnitt A gebildet, und die Siliziumni tridschicht ist gleichzeitig in dem peripheren Schaltungsab schnitt B gebildet, durch den die Leitungen oder die sogenann ten Aluminiumkontakte von der oberen Schicht vorgesehen sind. Genauer, bei der fünften Ausführungsform ist die Größe der Öff nung in der Siliziumnitridschicht größer mit genügendem Spiel raum als die Größe der leitenden Pfade, d. h. als die Größe des Durchmessers der Aluminiumkontaktlöcher.In the semiconductor device according to the fifth embodiment The silicon nitride layer is used for self-adjustment contact in the Memory cell matrix section A formed, and the silicon Ni tridschicht is simultaneously in the peripheral circuit section B formed through which the lines or the so-called th aluminum contacts are provided from the top layer. More specifically, in the fifth embodiment, the size of the opening voltage in the silicon nitride layer larger with sufficient play space as the size of the conductive paths, d. H. than the size of the Diameter of the aluminum contact holes.

Bei dem Herstellungsverfahren einer Halbleitereinrichtung ent sprechend der sechsten Ausführungsform wird die Siliziumnitrid schicht 4 für den selbstjustierenden Kontakt des SiN- Seitenwandverfahrens in dem Speicherzellenmatrix A gebildet, und die Siliziumnitridschicht 4 wird gleichzeitig in dem peri pheren Schaltungsabschnitt B gebildet, und es werden sogenannte Aluminiumkontakte durch zur Verfügung stellen von Leitungen von der oberen Schicht durch die Siliziumnitridschicht gebildet. Genauer, bei der sechsten Ausführungsform wird die Siliziumni tridschicht 4 vorläufig bzw. zuerst in dem Bereich zum Bilden der Aluminiumkontakte in dem peripheren Schaltungsabschnitt B entfernt und dann wird die Zwischenschicht-Oxidschicht 5 darauf aufgebracht. Und danach werden die leitenden Pfade, d. h. die Aluminiumkontakte, durch die Zwischenschicht-Oxidschicht 5 ge bildet.In the manufacturing method of a semiconductor device speaking ent of the sixth embodiment, the silicon nitride layer 4 formed for the self-aligned contact of the SiN sidewall method in the memory cell array A, and the silicon nitride layer 4 is formed simultaneously in the peri eral circuit portion B, and it will be so-called aluminum contacts due to Providing lines from the top layer formed by the silicon nitride layer. More specifically, in the sixth embodiment, the silicon nitride layer 4 is temporarily removed in the area for forming the aluminum contacts in the peripheral circuit section B, and then the interlayer oxide layer 5 is applied thereon. And then the conductive paths, ie the aluminum contacts, are formed by the interlayer oxide layer 5 .

Claims

1. semiconductor device with
a semiconductor substrate ( 1 ) with a plurality of substrate contact sections ( 1 a, 1 b) in a main area,
an insulating layer ( 2 , 3 , 5 ) applied to the main surface of the semiconductor substrate ( 1 ),
a conductive section with a contact section ( 6 a) which is arranged in the insulating layer ( 2 , 3 , 5 ) near the main surface of the semiconductor substrate ( 1 ),
one in the insulating layer ( 2 , 3 , 5 ) arranged silicon nitride layer ( 4 ) for covering the main surface of the semiconductor substrate ( 1 ) with the exception of at least one of the substrate contact sections ( 1 a) and of the contact section ( 6 a),
a first contact hole, which is formed in a self-adjusting manner with the silicon nitride layer ( 4 ) as an etching stop layer in a first circuit section (A) and in the insulating layer ( 2 , 3 , 5 ) and through the silicon nitride layer ( 4 ) up to a first substrate contact section it stretches,
a second contact hole ( 5 a), which is provided in a second circuit section (B) through the insulating layer ( 2 , 5 ) and extends from the surface of the insulating layer ( 2 , 3 , 5 ) to a second substrate contact section ( 1 a) Semiconductor substrates ( 1 ) extends, and
a third contact hole ( 5 b), which is provided in the second circuit section (B) through the insulating layer ( 3 , 5 ) and extends from the surface of the insulating layer ( 2 , 3 , 5 ) to the contact section ( 6 a) of the conductive Section ( 6 ) he stretches,
wherein the contact holes ( 5 a, 5 b) are filled with conductive material and the side surface of the second and third contact hole ( 5 a, 5 b) is completely covered by the insulating layer ( 2 , 3 , 5 ).

2. Semiconductor device according to claim 1, in which in the second circuit section (B) the silicon nitride layer ( 4 ) in the insulating layer ( 2 , 3 , 5 ) in a predetermined area surrounding a third substrate contact section ( 1 b) on the main surface of the semiconductor substrate ( 1 ) is provided and in the area of the other substrate contact sections ( 1 a) and the conductive section ( 6 ) is removed.

3. A semiconductor device according to claim 2, with a fourth contact hole, which extends in the insulating layer ( 2 , 3 , 5 ) and through the silicon nitride layer ( 4 ) to the third th substrate contact portion ( 1 b), wherein the first and fourth contact hole extend from a same upper conduction layer ( 10 ).

4. The semiconductor device as claimed in claim 1, in which in the second circuit section (B) the silicon nitride layer ( 4 ) is arranged only on one side surface of the conductive section ( 6 ) in the insulating layer ( 2 , 3 , 5 ).

5. Semiconductor device according to one of claims 1 to 4, with a conductor ( 8 ) with a contact portion ( 8 a), which is arranged in the insulating layer ( 2 , 3 , 5 ), and a fifth contact hole ( 5 c), which in the insulating layer ( 5 ) is provided and extends from the surface of the insulating layer ( 2 , 3 , 5 ) to the contact section ( 8 a) of the conductor ( 8 ).

6. Manufacturing method of a semiconductor device with the steps:
Applying a first insulating layer ( 2 ) to a main surface of a semiconductor substrate ( 1 ) with a plurality of substrate contact sections ( 1 a, 1 b) in the main surface,
Forming a conductive portion (6) with a cut Kontaktab (6 a) on the first insulating layer (2),
Applying a second insulating layer ( 3 ) to the conductive section ( 6 )
Applying a silicon nitride layer ( 4 ) to the first and second insulating layers ( 2 , 3 ) on the semiconductor substrate ( 1 ), removing the silicon nitride layer ( 4 ) from an area above a second substrate contact section ( 1 a) and from an area above the contact section ( 6 a) the conductive section ( 6 ),
Covering the entire surface with a third insulating layer ( 5 ),
Forming a first contact hole in a first circuit section (A) in a self-adjusting manner with the silicon nitride layer ( 4 ) as an etch stop layer, which is in the first, second and third insulating layers ( 2 , 3 , 5 ) and through the silicon nitride layer ( 4 ) extends to a first substrate contact section,
simultaneous formation of a second and third contact hole ( 5 a, 5 b) in a second circuit section (B),
wherein the second contact hole ( 5 a) extends through the first and third insulating layers ( 2 , 5 ) to the second substrate contact section ( 1 a) and the third contact hole ( 5 b) extends through the second and third insulating layers ( 3 , 5 ) to the contact section ( 6 a) of the conductive section ( 6 ) and filling the contact holes ( 1 a, 1 b) with conductive material.

7. The manufacturing method according to claim 6, wherein the silicon nitride layer ( 4 ) is removed such that it remains in the second circuit section (B) only above a third substrate contact section ( 1 b).

8. The manufacturing method according to claim 7, wherein a fourth contact hole is formed, which extends in the first and third insulating layers ( 2 , 5 ) and through the silicon nitride layer ( 4 ) to the third substrate contact section ( 1 b), the first and fourth contact hole on the same line level.

9. The manufacturing method according to claim 6, wherein the silicon nitride layer ( 4 ) in the second circuit section (B) is removed such that it remains only on one side surface of the conductive portion ( 6 ).

10. The production method according to one of claims 6 to 9, further comprising the steps:
Embedding a conductor ( 8 ) with a contact section ( 8 a) in the third insulating layer ( 5 ) and
Forming a fifth contact hole ( 5 c) in the third insulating layer ( 5 ) to the contact portion ( 8 a) of the conductor ( 8 ) simultaneously with the formation of the second and third contact hole ( 5 a, 5 b).