[go: up one dir, main page]

DE19621487A1 - Verfahren zur Herstellung von T-förmigen Gate-Elektroden - Google Patents

Verfahren zur Herstellung von T-förmigen Gate-Elektroden

Info

Publication number
DE19621487A1
DE19621487A1 DE19621487A DE19621487A DE19621487A1 DE 19621487 A1 DE19621487 A1 DE 19621487A1 DE 19621487 A DE19621487 A DE 19621487A DE 19621487 A DE19621487 A DE 19621487A DE 19621487 A1 DE19621487 A1 DE 19621487A1
Authority
DE
Germany
Prior art keywords
gate
dielectric
exposed
photoresist
polyimide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19621487A
Other languages
English (en)
Other versions
DE19621487B4 (de
Inventor
Juergen Dr Dickmann
Michael Berg
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Monolithic Semiconductors GmbH
Original Assignee
Daimler Benz AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Daimler Benz AG filed Critical Daimler Benz AG
Priority to DE19621487A priority Critical patent/DE19621487B4/de
Publication of DE19621487A1 publication Critical patent/DE19621487A1/de
Application granted granted Critical
Publication of DE19621487B4 publication Critical patent/DE19621487B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/015Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H10D64/0125

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Drying Of Semiconductors (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von T-förmigen Gate-Elektroden.
Die Gate-Technologie ist der anspruchsvollste Prozeßab­ schnitt innerhalb des Herstellungsprozesses von HFET′s. Die Gate-Technologie umfaßt das Gate-Recessing und die Herstellung der Gate-Elektrode. Das Gate-Recessing ist die durch Ätzung erfolgende Einstellung des notwendigen Ab­ standes der Gate-Elektroden vom leitenden Kanal. Insbeson­ dere im Hinblick auf eine Massenproduktion der Bauelemente muß dieser Prozeß autoinatisiert, gut reproduzierbar und homogen über die Waferoberfläche erfolgen. Der Gate-Wider­ stand wird durch die Verwendung von T-förmigen Gate-Quer­ schnitten reduziert.
Zur Herstellung von T-förmigen Gate-Querschnitten wird bisher als zu strukturierendes Dielektrikum Si₃N₄ verwen­ det. Dieses Dielektrikum wird aber von den Ätzgasen wäh­ rend des Recessing mit reaktiven Ionen angegriffen und es ist deshalb unmöglich die Gate-Länge reproduzierbar einzu­ stellen. Ein derartiges Verfahren ist aus der Veröffentli­ chung J.C. Huang et al in IEEE Electron Device Letters, Vol. 14, No. 9 (1993), S. 456 bekannt.
Der Erfindung liegt die Aufgabe zugrunde ein gattungsge­ mäßes Verfahren zur Herstellung von T-förmigen Gate-Elek­ troden anzugeben, das für eine Massenfertigung geeignet ist und mit dem Gate-Elektroden mit geringem Gate-Wider­ stand und gut reproduzierbaren Gate-Längen im sub-µm Be­ reich herstellbar sind.
Die Aufgabe wird gelöst durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale. Vorteilhafte Ausgestaltungen und/oder Weiterbildungen sind den Unteran­ sprüchen zu entnehmen.
Die Erfindung hat den Vorteil, daß als zu strukturierendes Dielektrikum ein Material verwendet wird, das eine ähnli­ che Ätzrate wie der anschließend auf das Dielektrikum auf­ gebrachte Photolack besitzt. Dadurch können die Parameter des Plasmaätzprozesses, der zur Definition des Gate-Fußes durchgeführt wird, so eingestellt werden, daß abgerundete Flanken im Dielektrikum gebildet werden und im Prozeßver­ lauf ein homogenes Zusammenwachsen von Gate-Fuß und Gate-Kopf gewährleistet wird.
Die Verwendung von z. B. Polyimid als zu strukturierendes Dielektrikum hat folgende Vorteile:
  • a) der Gate-Herstellungsprozeß ist für verschiedene Recess-Verfahren und beliebige Halbleitermateria­ lien geeignet,
  • b) für die Übertragung der belichteten Gate-Fuß-Struktur in das Polyimid ist lediglich ein Sauer­ stoffplasma erforderlich. Ein Ätzschritt mit fluorhaltigen Gasen entfällt,
  • c) das Polyimid kann je nach durchgeführtem Ausheiz­ schritt in seiner Lösungsmittelempfindlichkeit eingestellt werden,
  • d) nach der Plasmaätzung entsteht an den Flanken im Polyimid ein abgerundetes Profil und ermöglicht damit ein sicheres Zusammenwachsen von Gate-Fuß mit Gate-Kopf,
  • e) Polyimid wird von Ätzgasen während des Gate-Re­ cess-Verfahrens nicht angegriffen.
Die Erfindung wird im folgenden anhand eines Ausführungs­ beispiels beschrieben unter Bezugnahme auf schematische Zeichnungen.
In den Fig. 1a bis Fig. 1h ist der Herstellungsprozeß von T-förmigen Gate-Querschnitten schematisch dargestellt.
Auf einem Halbleitersubstrat 1 und einer Transistorschich­ tenfolge T auf der bereits ohmsche Kontakte 2 strukturiert sind und die Bauelemente voneinander isoliert sind, wird ganz flächig eine Polyimidschicht 3 mit einer Schichtdicke von z. B. 50-100 nm aufgeschleudert (Fig. 1a). Auf die Polyimidschicht 3 wird eine erste Photolackschicht 4, z. B. PMMA mit einer Schichtdicke von ca. 400 nm abgeschieden und belichtet. Die belichtete Geometrie definiert den Gate-Fuß und entspricht der Gate-Länge. Für die Belichtung werden für die Massenproduktion geeignete Maschinen wie etwa ein Stepper oder ein Elektronenstrahlschreiber verwendet. Nach der Belichtung erfolgt die Übertragung der belichteten Struktur in das darunterliegende Polyimid in einem Plasma­ reaktor mit z. B. Sauerstoffplasma (Fig. 1b). Polyimid und die erste Photolackschicht können durch das Sauerstoff­ plasma mit einer ähnlichen Ätzrate geätzt werden. Durch die Wahl der Prozeßparameter werden die Selektivität der Ätzrate und die Anisotropie von Polyimid und erster Photo­ lackschicht eingestellt. Im Polyimid entstehen abgerundete Flanken 5 (Fig. 1c). Durch dieses abgerundete Profil wird ein homogenes Zusammenwachsen von Gate-Fuß und Gate-Kopf möglich. Die erste Photolackschicht wird wieder entfernt.
Anschließend wird eine zweite Photolackschicht 6 für die Gate-Kopf Lithographie aufgeschleudert mit einer Schicht­ dicke von z. B. 600 nm. Es wird eine Maske für den Gate-Kopf erzeugt mit einer größeren Struktur als der Gate-Fuß (Fig. 1d).
Die Gate-Kopfbelichtung erfolgt vorteilhafterweise mit ei­ nem Stepper oder anderen kostengünstigen, für die Massen­ produktion geeigneten Technologien. Danach kann das Gate-Recess-Verfahren durchgeführt werden (Fig. 1e).
Danach wird ganz flächig die Gate-Metallisierung 8 aufge­ dampft (Fig. 1f). Die Gate-Metallschicht besitzt bei­ spielsweise eine Schichtdicke von 400 nm und besteht aus Ti/Pt/Au. Durch ein stufenweises Lift-Off-Verfahren wird die Metallschicht 8 und die Photolackschicht 6 und die Polyimidschicht 3 entfernt (Fig. 1g). Das Polyimid wird dabei nach dem Lift-off mit Lösungsmitteln vollständig entfernt, so daß die Gate-Elektrode 9, sowie der Source- und Drain-Kontakt freiliegen.
Die Lösungsmittelempfindlichkeit des Polyimids wird durch einen nach dem Aufbringen des Polyimids durchgeführten Ausheizschritt eingestellt. Die Verwendung von Polyimid als Dielektrikum hat dabei den Vorteil, daß es nicht wie z. B. Si₃N₄ mit reaktivem Ionengas z. B. CF₄/O₂-Gemisch ent­ fernt werden muß. Durch diesen Reinigungsprozeß ist an­ schließend eine vollständige Passivierung 10 des gesamten Recess-Bereiches und der einzelnen Bauelemente in einem Passivierungsschritt mit z. B. Si₃N₄ möglich (Fig. 1h).
Die Erfindung ist nicht auf die im Ausführungsbeispiel an­ gegebenen Materialien beschränkt, sondern z. B. kann als Dielektrikum auch ein Metall-Isolator-Metall (MIM)-Mate­ rial verwendet werden.

Claims (6)

1. Verfahren zur Herstellung von T-förmigen Gate-Elektro­ den, dadurch gekennzeichnet,
  • - daß auf einem Halbleitersubstrat, auf dem bereits die ohmschen Kontakte der Feldeffekttransistoren ausgebildet sind, ganz flächig ein zu strukturie­ rendes Dielektrikum abgeschieden wird, das eine annähernd gleiche Ätzrate besitzt wie das Material der anschließend aufzubringenden ersten Photolack­ schicht,
  • - daß die erste Photolackschicht belichtet wird und die belichtete Struktur den Gate-Fluß definiert,
  • - daß die belichtete Struktur mittels eines Plas­ maätzverfahrens in das darunterliegende Dielektri­ kum übertragen wird,
  • - daß eine zweite Photolackschicht zur Definition des Gate-Kopfes aufgebracht und strukturiert wird,
  • - daß ein Gate-Recess-Verfahren durchgeführt wird,
  • - daß nachfolgend die Gate-Metallisierung abgeschie­ den wird, und
  • - daß die Gate-Metallisierung, der Photolack und das Dielektrikum außerhalb des Gate-Bereiches entfernt werden und eine T-förmige Gate-Elektrode freige­ legt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß durch einen stufenweisen Lift-off Prozeß die Gate-Metalli­ sierung, der Photolack und das Dielektrikum entfernt wer­ den, daß anschließend das Dielektrikum vollständig mit Lö­ sungsmitteln entfernt wird und daß nachfolgend eine Passi­ vierung des gesamten Recess-Bereiches und der einzelnen Feldeffekttransistoren durchgeführt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß durch die Wahl der Parameter des Plasmaätzverfahrens die Selektivität der Ätzrate und die Anisotropie des Dielek­ trikums und des Photolacks eingestellt werden, derart daß abgerundete Flanken im Dielektrikum erzeugt werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als Dielektrikum Polyimid verwendet wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, da­ durch gekennzeichnet, daß die belichtete Struktur des Gate-Fußes in einem Plasmareaktor mit Sauerstoffplasma in das darunterliegende Polyimid übertragen wird und daß das Polyimid mit einer ähnlichen Ätzrate wie die erste Photo­ lackschicht geätzt wird.
6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Lösungsmittelempfindlichkeit des Dielektrikums durch einen Ausheizschritt eingestellt wird, der nach der Ab­ scheidung des Dielektrikums durchgeführt wird.
DE19621487A 1996-05-29 1996-05-29 Verfahren zur Herstellung von T-förmigen Gate-Elektroden Expired - Lifetime DE19621487B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19621487A DE19621487B4 (de) 1996-05-29 1996-05-29 Verfahren zur Herstellung von T-förmigen Gate-Elektroden

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19621487A DE19621487B4 (de) 1996-05-29 1996-05-29 Verfahren zur Herstellung von T-förmigen Gate-Elektroden

Publications (2)

Publication Number Publication Date
DE19621487A1 true DE19621487A1 (de) 1997-12-04
DE19621487B4 DE19621487B4 (de) 2007-09-20

Family

ID=7795552

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19621487A Expired - Lifetime DE19621487B4 (de) 1996-05-29 1996-05-29 Verfahren zur Herstellung von T-förmigen Gate-Elektroden

Country Status (1)

Country Link
DE (1) DE19621487B4 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19819200A1 (de) * 1998-04-29 1999-11-11 Fraunhofer Ges Forschung Verfahren zur Herstellung von Kontaktstrukturen in Halbleiterbauelementen
DE10117741A1 (de) * 2001-04-09 2002-10-17 United Monolithic Semiconduct Verfahren zur Herstellung eines Halbleiter-Bauelements mit T-förmigen Kontaktelektrode
CN112230798A (zh) * 2020-10-14 2021-01-15 京东方科技集团股份有限公司 显示面板及制作方法、显示设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63213372A (ja) * 1987-02-27 1988-09-06 Sharp Corp 電界効果型半導体装置
US5112763A (en) * 1988-11-01 1992-05-12 Hewlett-Packard Company Process for forming a Schottky barrier gate
JPH04274332A (ja) * 1991-02-28 1992-09-30 Mitsubishi Electric Corp 半導体装置の製造方法
JPH07169669A (ja) * 1993-12-14 1995-07-04 Mitsubishi Electric Corp 多層レジストパターンの形成方法,及び半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63213372A (ja) * 1987-02-27 1988-09-06 Sharp Corp 電界効果型半導体装置
US5112763A (en) * 1988-11-01 1992-05-12 Hewlett-Packard Company Process for forming a Schottky barrier gate
JPH04274332A (ja) * 1991-02-28 1992-09-30 Mitsubishi Electric Corp 半導体装置の製造方法
JPH07169669A (ja) * 1993-12-14 1995-07-04 Mitsubishi Electric Corp 多層レジストパターンの形成方法,及び半導体装置の製造方法

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
ENDO,Atsushi, YADA,Toshio: Thermal and Physical Properties and Etching Characteristics of PI Films. In: J. Electrochem. Soc., Vol.132, No.1, Jan. 1985, S.155-158 *
HITCHNER,J.E., O'ROURKE,G.D.: Polyimide Layers Having Tapered Via Holes. In: IBM Technical Disclosure Bulletin, Vol.20, No.4, Sep. 1977, S.1384 *
NUMMILA,K., et.al.: Fabrication of sub-100-nm T gates with SiN passivation layer. In: J. Vac. Sci. Technol. B 9 (6), Nov./Dec. 1991, S.2870- S.2874 *
Patents Abstracts of Japan, E-1319, Vol. 17, Feb. 12, 1993, No. 71 & JP 04274332 A *
Patents Abstracts of Japan, E-700, Vol. 13, Jan. 6, 1989, No. 2 & JP 63213372 A *
PEARTON,S.J., et.al.: Dry etch processing of GaAs/AIGaAs high electron mobility transistor structures. In: J. Vac. Sci. Technol. B 9 (5), Sep./Oct. 1991, S.2487-2496 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19819200A1 (de) * 1998-04-29 1999-11-11 Fraunhofer Ges Forschung Verfahren zur Herstellung von Kontaktstrukturen in Halbleiterbauelementen
US6423567B1 (en) 1998-04-29 2002-07-23 Fraunhofer Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Method for producing contact structures in solar cells
DE19819200B4 (de) * 1998-04-29 2006-01-05 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Solarzelle mit Kontaktstrukturen und Verfahren zur Herstellung der Kontaktstrukturen
DE10117741A1 (de) * 2001-04-09 2002-10-17 United Monolithic Semiconduct Verfahren zur Herstellung eines Halbleiter-Bauelements mit T-förmigen Kontaktelektrode
DE10117741B4 (de) * 2001-04-09 2008-05-21 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiter-Bauelements mit T-förmigen Kontaktelektrode
CN112230798A (zh) * 2020-10-14 2021-01-15 京东方科技集团股份有限公司 显示面板及制作方法、显示设备
CN112230798B (zh) * 2020-10-14 2024-03-15 京东方科技集团股份有限公司 显示面板及制作方法、显示设备

Also Published As

Publication number Publication date
DE19621487B4 (de) 2007-09-20

Similar Documents

Publication Publication Date Title
DE3689371T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung einschliesslich der Formierung einer vielschichtigen Interkonnektionsschicht.
DE3751219T2 (de) Verfahren zur Herstellung eines Schottky-Barriere- Feldeffekttransistors.
DE2738384C2 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE19929239A1 (de) Verfahren zur Herstellung von Halbleitern
DE3431155A1 (de) Duennfilm-transistor und verfahren zu dessen herstellung
DE3245313A1 (de) Verfahren zur herstellung von duennfilm-transistoren
DE2734982A1 (de) Verfahren zum herstellen von silicium enthaltenden leiterzuegen
DE19520768A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Dünnfilmwiderstand
DE1640486C3 (de) Verfahren zum reaktiven Zerstäuben von elementarem Silicium
DE69506646T2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung
DE3689971T2 (de) Herstellung einer halbleiteranordnung.
DE19852256A1 (de) Verfahren zum Ätzen von Platin
DE19621487A1 (de) Verfahren zur Herstellung von T-förmigen Gate-Elektroden
DE4446850A1 (de) Verfahren zur Herstellung eines Transistors für eine Halbleitervorrichtung
WO2002063671A2 (de) Verfahren zur herstellung eines halbleiter-bauelements mit einer t-förmigen kontaktelektrode
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors
DE2020531C2 (de) Verfahren zur Herstellung von Silizium-Höchstfrequenz-Planartransistoren
DE3219284C2 (de)
EP3791408B1 (de) Verfahren zum herstellen einer atomfalle sowie atomfalle
DE19723330B4 (de) Verfahren zur Herstellung von Dünnschichttransistoren und Dünnschichttransistor
DE2224468A1 (de) Verfahren zum aetzen von vorzugsweise glas- bzw. siliciumdioxydschichten
DE1564528A1 (de) Verfahren zum Herstellen eines elektrisch leitenden Kanals in einem kristallinen Halbleiterkoerper
EP1518266A1 (de) Verfahren zur herstellung eines hetero-bipolar-transistors und hetero-bipolar-transistor
DE68918738T2 (de) Planarisierungsverfahren der Oberflächen von Halbleiterbauelementen.
DE2532608C2 (de) Planardiffusionsverfahren zum Herstellen einer monolithisch integrierten Schaltung

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8127 New person/name/address of the applicant

Owner name: DAIMLERCHRYSLER AG, 70567 STUTTGART, DE

8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: UNITED MONOLITHIC SEMICONDUCTORS GMBH, 89081 ULM,

8364 No opposition during term of opposition
R082 Change of representative

Representative=s name: BAUR & WEBER PATENTANWAELTE, DE

R071 Expiry of right