DE19619923A1

DE19619923A1 - Halbleiterspeichervorrichtung mit in Anpassung an ein externes Steuersignal arbeitender Spannungserhöhungsschaltung

Info

Publication number: DE19619923A1
Application number: DE19619923A
Authority: DE
Inventors: Seung-Cheol Oh; Hoon Choi
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-05-17
Filing date: 1996-05-17
Publication date: 1996-11-21
Anticipated expiration: 2016-05-18
Also published as: JPH09106675A; TW293123B; GB9610302D0; JP3735824B2; KR960042726A; GB2301211A; GB2301211B; US5754075A; DE19619923C2; KR0142963B1

Description

Die vorliegenden Erfindung betrifft eine Halbleiterspei chervorrichtung mit einer Spannungserhöhungsschaltung und insbesondere eine Halbleiterspeichervorrichtung mit einer Spannungserhöhungsschaltung, welche eine Spannung er zeugt, die in einem aktiven Zustand, in dem eine Spei cherzellen-Zugriffsoperation ausgeführt wird, erhöht ist.

Die vorliegende Anmeldung basiert auf der koreanischen Anmeldung Nr. 12275/1995, die hier durch Literaturhinweis eingefügt ist.

Da die Dichte von Halbleiterspeichervorrichtungen immer höher wird, wird entsprechend die Betriebsspannung eines Chips immer niedriger. Die Betriebsspannung des Chips stellt die Leistungsversorgungsspannung dar, die an einen Transistor im Chip angelegt werden muß, um eine Schalt operation des Transistors auszuführen. Die Betriebsspan nung wird im Verhältnis zum Anstieg der Integrations dichte des Chips abgesenkt.

Beispielsweise wird im Fall eines dynamischen 4-MBit-RAM die Betriebsspannung bei 5 Volt gehalten, im Fall eines dynamischen 16-MBit-RAM, in dem ein Generator für eine interne Leistungsversorgungsspannung verwendet wird, wird jedoch die Betriebsspannung bei ungefähr 4 Volt gehalten. Ferner ist im Fall eines dynamischen 64-MBit-RAM die Betriebsspannung weiter auf ungefähr 3,3 Volt abgesenkt. Daher entsteht bei solchermaßen abgesenkter Betriebsspan nung des Chips das Problem, das es unmöglich ist, den Chip mit hoher Geschwindigkeit zu betreiben. Um dieses Problem zu lösen, wird vorgeschlagen, in der Halbleiter speichervorrichtung mit hoher Dichte eine Spannungserhö hungsschaltung vorzusehen, die zum Erhöhen der Betriebs spannung auf einen vorgegebenen Pegel verwendet wird.

Die Spannungserhöhungsschaltung erzeugt eine erhöhte Leistungsversorgungsspannung VPP, deren Pegel höher als derjenige der Betriebsspannung ist, die von außerhalb des Chips angelegt wird. Die erhöhte Leistungsversorgungs spannung VPP wird in einem Wortleitungstreiber und in einem Datenausgangspuffer im hochdichten dynamischen RAM verwendet. Der Wortleitungstreiber erhöht die Spannung der Wortleitung auf den Pegel der erhöhten Leistungsver sorgungsspannung VPP, während der Datenausgangspuffer die erhöhte Leistungsversorgungsspannung VPP verwendet, um eine Beschädigung von Daten in Abhängigkeit von einem Spannungsabfall während der Übertragung der Daten zum Ziel zu vermeiden. Um Daten der Speicherzelle in einem Bitleitungs-Leseverstärker mit einem NMOS-Leseverstärker und einem PMOS-Leseverstärker zu lesen, wird die erhöhte Leistungsversorgungsspannung VPP an eine Steuerelektrode eines N-Isoliertransistors angelegt, dessen Kanal an die Bitleitung angeschlossen ist, so daß zwei benachbarte Speicherzellenanordnungen den Bitleitungs-Leseverstärker gemeinsam nutzen können. Hierbei wird aufgrund einer Absenkung der Schwellenspannung des Isoliertransistors der Bitleitungs-Lesebereich reduziert, falls die Lei stungsversorgungsspannung V_cc typischerweise an die Steuerelektrode des Isolationstransistors angelegt wird.

Die obige Spannungserhöhungsschaltung des Standes der Technik, wie sie in Fig. 4 gezeigt ist, enthält einen Oszillator 12, eine Spannungserhöhungseinrichtung 14, einen Übertragungseinrichtung 16 und einen Detektor 18.

Fig. 2 ist ein Zeitablaufdiagramm der Operation der Spannungserhöhungsschaltung von Fig. 4. Mit Bezug auf Fig. 2 werden im folgenden die Operationen der Spannungs erhöhungsschaltung von Fig. 4 gemäß dem Stand der Technik erläutert.

Falls, wie in Fig. 2 gezeigt, die Leistungsversorgungs spannung V_cc an die internen Schaltungen des Chips ange legt wird, erzeugt der Oszillator 12 von Fig. 4 einen Takt mit einer vorgegebenen Periode, der an einen Ein gangsanschluß eines Invertierers 20 der Spannungserhö hungseinrichtung 14 angelegt wird. In diesem Zeitpunkt ist der Ausgangspegel des Oszillationssignalausgangs vom Oszillator 12 gleich dem Pegel der Leistungsversorgungs spannung V_cc. Wenn daher der Ausgangspegel des Oszilla tors 12 der Pegel der Massespannung V_ss ist, nimmt der Pegel eines Verbindungsknotens N1 eines MOS-Kondensators (im folgenden einfach als "Kondensator" bezeichnet), der an einen Ausgangsanschluß eines Invertierers 22 ange schlossen ist, der seinerseits mit dem Invertierer 20 in Serie geschaltet ist, den Wert "0" Volt an, wie in Fig. 2 gezeigt ist. In diesem Zeitpunkt wird der Spannungspegel an einem Verbindungsknoten N2 in der Erhöhungsschaltung 14 auf den Pegel "V_cc-V_th" vorgeladen, der durch Sub trahieren einer Schwellenspannung V_th des Transistors 26 von der Leistungsversorgungsspannung V_cc erhalten wird.

Falls der Pegel des Oszillationssignalausgangs vom Oszil lator 12 auf den Pegel der Leistungsversorgungsspannung V_cc von "0" Volt geändert wird, wird der Verbindungskno ten N1 der Erhöhungsschaltung 14 von "0" Volt auf den Pegel der Leistungsversorgungsspannung V_cc angehoben. In diesem Zeitpunkt wird die Spannung des Verbindungsknotens N2 zwischen dem Kondensator 24 der Erhöhungsschaltung 14 und dem Transistor 26 vom Pegel "V_cc-V_th", der durch die vom Invertierer 22 ausgegebene Leistungsversorgungs spannung V_cc vorgeladen wird, auf den Pegel "2V_cc-V_th" erhöht. Die auf den Pegel "2V_cc-V_th" erhöhte Leistungs versorgungsspannung des Verbindungsknotens N2 wird in Abhängigkeit von der obigen Operation über einen Übertra gungstransistor 28 an die obenerwähnte Schaltung gesen det. Daher wird der Pegel der erhöhten Leistungsversor gungsspannung wie in Fig. 2 gezeigt von einem Pegel V_cc- 2V_th durch die obige kontinuierliche Operation auf eine Spannung mit dem Pegel 2(V_cc-V_th) erhöht.

Falls, wie in Fig. 2 gezeigt, der Oszillator 12 von Fig. 4 eine aufeinanderfolgende Oszillationsoperation ausführt, wird der Pegel der erhöhten Leistungsversor gungsspannung VPP wie in Fig. 2 gezeigt kontinuierlich erhöht. Der Pegel der erhöhten Leistungsversorgungsspan nung VPP wird vom Detektor 18, der zwischen den Oszilla tor 12 und die erhöhte Leistungsversorgungsspannung VPP geschaltet ist, erfaßt. Der Detektor 18 erfaßt einen Spannungspegel, wenn die erhöhte Leistungsversorgungs spannung VPP den im voraus gesetzten Referenzpegel über steigt, und erzeugt dann ein Signal, um die Operation des Oszillators 12 zu sperren. Falls somit die erhöhte Lei stungsversorgungsspannung V-PP höher als der im voraus gesetzte Referenzpegel wird, wird die Operation des Oszillators 12 durch das vom Detektor 18 ausgegebene Sperrsignal angehalten, wodurch der Pegel der erhöhten Leistungsversorgungsspannung VPP abgesenkt wird.

Die erhöhte Leistungsversorgungsspannung VPP, die mit der Konfiguration von Fig. 4 erzeugt wird, wird an den Wort leitungstreiber, den Datenausgangspuffer und an eine Steuerelektrode des Isoliertransistors angelegt.

Fig. 3 ist ein Schaltbild, das den Wortleitungstreiber zum Ansteuern eines von einem Zeilendecodierer 30 ausge gebenen Wortleitungs-Wählsignals veranschaulicht. Der Wortleitungstreiber wird durch Eingeben der in der Erhö hungsschaltung wie etwa derjenigen von Fig. 4 erzeugten erhöhten Leistungsversorgungsspannung VPP betrieben. Die erhöhte Leistungsversorgungsspannung VPP wird an jede der Sources von ersten bis dritten PMOS-Transistoren 34, 38 und 40 sowie an einen Gegenvorspannungsanschluß, d. h. einen Substratvorspannungsanschluß 44 angelegt. Ein Drain des ersten PMOS-Transistors 34 ist an denjenigen eines ersten NMOS-Transistors 36 über einen internen Knoten 46 angeschlossen. Die Gates des ersten PMOS-Transistors 34 und des ersten NMOS-Transistors 36 sind gemeinsam an einen Ausgangsanschluß des Zeilendecodierers 30 ange schlossen.

Weiterhin ist ein Drain des dritten PMOS-Transistors 40 mit dem Drain des zweiten NMOS-Transistors 42 verbunden, während die Gates des dritten PMOS-Transistors 40 und des NMOS-Transistors 42 gemeinsam an den internen Knoten 46 angeschlossen sind. Eine Source und ein Drain des zweiten PMOS-Transistors 38 sind an die erhöhte Leistungsversor gungsspannung VPP bzw. an den internen Knoten 46 ange schlossen, während dessen Gate an den Ausgangsknoten 48 angeschlossen ist. Es ist bekannt, daß eine Struktur aus dem ersten PMOS-Transistor 34 und dem ersten NMOS-Transi stor 36 einerseits und eine weitere Struktur aus dem dritten PMOS-Transistor 40 und dem zweiten NMOS-Transi stor 42 Invertiererstrukturen sind. Die ersten bis drit ten PMOS-Transistoren 34, 38 und 40 sind mit ihren Sour ces und Drains in einer in einem P-Substrat ausgebildeten N-Wanne angeordnet.

Falls in dem obigen Wortleitungstreiber das Wortleitungs- Wählsignal im aktiven Zustand, beispielsweise dem logisch "hohen" Pegel, vom Zeilendecodierer 30 ausgegeben wird, wird das Signal an die Gates des ersten PMOS-Transistors 34 bzw. des ersten NMOS-Transistors 36 angelegt. In diesem Zeitpunkt ist der Pegel des Wortleitungs-Wählsi gnals, das vom Zeilendecodierer 30 ausgegeben wird, gleich demjenigen der internen Leistungsversorgungsspan nung. Das heißt, der Pegel ist niedriger als die erhöhte Leistungsversorgungsspannung VPP. Der erste PMOS-Transi stor 34 und der erste NMOS-Transistor 36 werden durch das Wortleitungs-Wählsignal, das an die entsprechenden Gates angelegt wird, ausgeschaltet bzw. eingeschaltet. Folglich nimmt das Potential des internen Knotens 46 den "niedrigen" Pegel an. Wenn das Potential des internen Knotens 46 "niedrigen" Pegel besitzt, legen der dritte PMOS-Transistor 40 und der zweite NMOS-Transistor 42 das Potential in ihre jeweiligen Gates an, wodurch sie einge schaltet bzw. ausgeschaltet werden. Folglich wird der Pegel des Ausgangsknotens 48 auf die erhöhte Spannung VPP angehoben, der an die Source des dritten PMOS-Transistors 40 angelegt wird, wobei das Signal der erhöhten Lei stungsversorgungsspannung VPP auf logisch "hohem" Pegel die Wortleitung WL freigibt.

Der zweite PMOS-Transistor 38, dessen Source und dessen Drain zwischen die erhöhte Leistungsversorgungsspannung VPP und den internen Knoten 46 geschaltet sind, wird eingeschaltet, wenn der Pegel des Ausgangsknotens 48 auf logisch "niedrigem" Pegel liegt, wodurch der interne Knoten 46 auf die erhöhte Leistungsversorgungsspannung VPP aufgeladen wird. Darüber hinaus legt der zweite PMOS- Transistor 38 die erhöhte Leistungsversorgungsspannung VPP an das Gate des zweiten NMOS-Transistors 42 an. Dadurch wird die Zeit, die zur Deaktivierung des Aus gangsknotens 48 erforderlich ist, reduziert.

Im Chip der Halbleiterspeichervorrichtung gibt es viele PMOS-Transistoren, die durch Eingeben der erhöhten Lei stungsversorgungsspannung VPP, die von der Erhöhungs schaltung von Fig. 4 und von Fig. 3 ausgegeben wird, betrieben werden müssen. Die vielen PMOS-Transistoren im Chip der Halbleiterspeichervorrichtung empfangen die erhöhte Leistungsversorgungsspannung VPP als Source- Spannungen. Es wird hauptsächlich ein Zeilendecodierer verwendet, der aus PMOS-Transistoren konfiguriert ist, wobei die erhöhte Leistungsversorgungsspannung VPP, die im Zeilendecodierer verwendet wird, von der Spannungser höhungsschaltung wie etwa derjenigen von Fig. 4 bereit gestellt werden sollte. Falls jedoch die erhöhte Lei stungsversorgungsspannung VPP, die von der Spannungserhö hungsschaltung mit der Konfiguration von Fig. 4 erzeugt wird, an den Substratvorspannungsanschluß und an den Sourceanschluß des PMOS-Transistors der wie in Fig. 3 gezeigt konstruierten Schaltung angelegt wird, entstehen wie im folgenden erläutert mehrere Probleme.

Zunächst ist die Kapazität des N-Wannenkondensators sehr groß, wobei der N-Wannenkondensator in einer inneren Vorspannungsanordnung an einen PN-Übergang des Sourcean schlusses des PMOS-Transistors angeschlossen ist, der an die erhöhte Leistungsversorgungsspannung VPP angeschlos sen ist. Somit kann ein Ausgang der Spannungserhöhungs einrichtung 14 in dem Fall, in dem die erhöhte Leistungs versorgungsspannung VPP unter Verwendung der Spannungser höhungsschaltung von Fig. 4 bereitgestellt wird, den gewünschten Pegel der erhöhten Leistungsversorgungsspan nung VPP nicht erreichen, wenn der Oszillator 12 einmal schwingt, wie in dem Zeitablaufdiagramm von Fig. 2 ge zeigt ist, weil der obige große Kondensator angesteuert werden sollte. Somit kann der Ausgang den gewünschten Pegel nur erreichen, wenn die Oszillatorausgänge mehrere zehnmal erzeugt werden. Das bedeutet, daß bei der Erhö hung der Leistungsversorgungsspannung V_cc auf den ge wünschten Pegel viel mehr Zeit erforderlich ist. Dadurch ist es schwierig, die Halbleiterspeichervorrichtung mit hoher Geschwindigkeit zu betreiben.

Wenn zweitens die Halbleiterspeichervorrichtung im Be reitschaftsmodus ist, können mehrere Probleme entstehen, falls viele Knoten vorhanden sind, die auf den Pegel der erhöhten Leistungsversorgungsspannung VPP vorgeladen werden müssen. Das heißt, falls zwischen einem Spannungs knoten (oder einer Leitung), der in bezug auf die Masse spannung V_ss die erhöhte Leistungsversorgungsspannung VPP verwendet, und dem auf die Leistungsversorgungsspannung V_cc oder das Referenzpotential vorgeladenen Knoten (oder Leitung) eine Brücke entsteht, wird in diesen Brückenbe reich ein Potentialgefälle erzeugt, wodurch der Pegel der erhöhten Leistungsversorgungsspannung VPP, die von dieser Spannungserhöhungsschaltung ausgegeben wird, abgesenkt wird. Da ferner der Detektor 18 den Pegel der erhöhten Leistungsversorgungsspannung VPP erfaßt, um den Oszilla tor 12 zu betreiben, wird die Spannungserhöhungsoperation der Spannungserhöhungsschaltung durch das Potentialge fälle kontinuierlich ausgeführt, wodurch der Stromver brauch während der Oszillations- und Spannungserhöhungs operationen erhöht wird. Folglich wird der Wirkungsgrad aufgrund des unnötigen Stromverbrauchs abgesenkt.

In dem Fall, in dem zwischen der erhöhten Leistungsver sorgungsspannung VPP und einer weiteren Leistungsversor gungsspannung eine Mikrobrücke auftritt, ist es ferner für die erhöhte Leistungsversorgungsspannung VPP schwie rig, irgendeinen Pegel zu erreichen, der während des Entwurfs angestrebt wird. Somit ist der Spannungspegel der Wortleitung niedriger als der gewünschte Pegel, wenn auf die erste Speicherzelle zugegriffen wird, so daß die Zugriffsoperation nicht gleichmäßig ausgeführt werden kann.

Es ist daher eine Aufgabe der vorliegenden Erfindung, für eine Halbleiterspeichervorrichtung eine Spannungserhö hungsschaltung zu schaffen, die eine Leistungsversor gungsspannung in Anpassung an ein externes Steuersignal erhöht und ausgibt.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung mit verbessertem Wirkungsgrad zu schaffen, indem das Potentialgefälle im Chip durch Verwendung einer ersten Spannungserhöhungs schaltung zum Erhöhen der Leistungsversorgungsspannung und einer zweiten Spannungserhöhungsschaltung zum Erhöhen der Leistungsversorgungsspannung in Anpassung an ein externes Steuersignal auf den kleinstmöglichen Wert gesenkt wird.

Es ist eine nochmals weitere Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung mit Peri pherieschaltungen zu schaffen, die mit einem PMOS-Transi stor betrieben werden, der durch Anlegen einer Ausgangs spannung einer ersten Spannungserhöhungsschaltung an den inneren Anschluß und außerdem durch Eingeben einer weite ren Ausgangsspannung einer zweiten Spannungserhöhungs schaltung an dessen Sourceanschluß betrieben wird, wobei die erste Spannungserhöhungsschaltung die Leistungsver sorgungsspannung als Antwort auf das Anlegen der Lei stungsversorgungsspannung erhöht und die zweite Erhö hungsschaltung die Leistungsversorgungsspannung als Antwort auf einen aktiven Zyklus erhöht.

Es ist eine nochmals weitere Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaf fen, mit der ein Potentialgefälle zwischen Knoten verhin dert wird und der Stromverbrauch während eines Bereit schaftsmodus reduziert wird, selbst wenn im Chip eine Brücke zwischen den Knoten mit voneinander verschiedenen Spannungspegeln auftritt.

Diese Aufgaben werden erfindungsgemäß gelöst durch eine Halbleiterspeichervorrichtung, wie sie in den unabhängi gen Ansprüchen definiert ist. Die abhängigen Ansprüche sind auf bevorzugte Ausführungsformen der vorliegenden Erfindung gerichtet.

Die erfindungsgemäße Halbleiterspeichervorrichtung mit einer Spannungserhöhungsschaltung enthält eine erste Spannungserhöhungsschaltung zum Erhöhen der Leistungsver sorgungsspannung auf einen ersten Pegel als Antwort auf das Anlegen der Leistungsversorgungsspannung, eine zweite Spannungserhöhungsschaltung zum Erhöhen der Leistungsver sorgungsspannung auf einen zweiten Pegel als Antwort auf das Anlegen eines externen Steuersignals sowie eine Peripherieschaltung mit einem PMOS-Transistor für die Eingabe der erhöhten Leistungsversorgungsspannungen mit dem ersten bzw. dem zweiten Pegel an einen Substratvor spannungsanschluß und an den Sourceanschluß des PMOS- Transistors sowie zum Ausgeben der erhöhten Leistungsver sorgungsspannung des zweiten Pegels an seinem Drainan schluß als Antwort auf ein an sein Gate anzulegendes Signal. Der obengenannte PMOS-Transistor ist der PMOS- Transistor, der in der N-Wanne im P-Substrat gebildet ist.

Die erste Erhöhungsschaltung gemäß der vorliegenden Erfindung erhöht die Leistungsversorgungsspannung als Antwort auf das Anlegen der von außerhalb bereitgestell ten Leistungsversorgungsspannung auf einen vorgegebenen Pegel. Die zweite Erhöhungsschaltung gemäß der vorliegen den Erfindung enthält einen ersten und einen zweiten Vorladungsknoten und einen spannungserhöhten Ausgangskno ten, einen Steuersignalgenerator zum Erzeugen eines Steuersignals, dessen Pegel als Antwort auf die Aktivie rung des von außen eingegebenen Steuersignals auf den Pegel der Leistungsversorgungsspannung erhöht wird, eine Vorladungseinrichtung zum Vorladen jedes der Knoten durch Anschließen zwischen die Leistungsversorgungsspannung, die ersten und zweiten Vorladungsknoten und den Ausgangs knoten sowie zum Isolieren der Vorladung als Antwort auf das obengenannte spannungserhöhte Steuersignal, eine Übertragungseinrichtung zum Übertragen der Spannung des zweiten Vorladungsknotens an den Ausgangsknoten als Antwort auf eine Spannung des ersten Vorladungsknotens und eine Spannungserhöhungseinrichtung zum Erhöhen der Spannungen der ersten und zweiten Vorladungsknoten auf den zweiten Pegel als Antwort auf die Eingabe des Steuer signals, wobei die Spannungserhöhungseinrichtung an Aus gangsanschlüsse der ersten und zweiten Vorladungsknoten und des Steuersignalgenerators angeschlossen ist. Die externen Steuersignale werden für den Zugriff von in der Speicherzelle in der Halbleiterspeichervorrichtung ge speicherten Daten bereitgestellt, wobei das Signal erfin dungsgemäß durch ein Zeilenadressen-Hinweissignal imple mentiert ist.

Falls gemäß der vorliegenden Erfindung die externe Lei stungsversorgungsspannung an die Halbleiterspeichervor richtung angelegt wird, erzeugt die erste Erhöhungsschal tung von Fig. 4 die externe Leistungsversorgungsspannung als erhöhte Leistungsversorgungsspannung VPP. Die von der ersten Spannungserhöhungsschaltung ausgegebene erhöhte Leistungsversorgungsspannung VPP wird an den Substratvor spannungsanschluß des PMOS-Transistors der Peripherie schaltung angelegt, der eine höhere Spannung als die Leistungsversorgungsspannung benötigt. Falls bei einem solchen Eingang das Steuersignal für den Datenzugriff in der Speicherzelle von außerhalb eingegeben wird, erhöht die zweite Spannungserhöhungsschaltung die externe Lei stungsversorgungsspannung auf die Spannung AVPP mit dem zweiten Pegel und legt diese an den Sourceanschluß des PMOS-Transistors an.

Weitere Merkmale und Vorteile der Erfindung werden deut lich beim Lesen der folgenden Beschreibung einer bevor zugten Ausführungsform, die auf die beigefügten Zeichnun gen Bezug nimmt; es zeigen:

Fig. 1 ein Schaltbild einer Erhöhungsschaltung gemäß der vorliegenden Erfindung;

Fig. 2 das bereits erwähnte Zeitablaufdiagramm der Erhöhungsschaltung von Fig. 4;

Fig. 3 das bereits erwähnte Schaltbild eines Wortlei tungstreibers, der durch die erhöhte Leistungs versorgungsspannung angesteuert wird, die von der Spannungserhöhungsschaltung von Fig. 4 ausgegeben wird;

Fig. 4 das bereits erwähnte Schaltbild einer Spannungs erhöhungsschaltung gemäß dem Stand der Technik;

Fig. 5 ein Zeitablaufdiagramm zur Erläuterung des Be triebs der Spannungserhöhungsschaltung von Fig. 1; und

Fig. 6 ein Schaltbild zur Erläuterung eines Wortlei tungstreibers, der durch eine erhöhte Spannung angesteuert wird, die von einer Spannungserhö hungsschaltung gemäß der vorliegenden Erfindung ausgegeben wird.

Fig. 1 ist ein Schaltbild, das eine Spannungserhöhungs schaltung gemäß der vorliegenden Erfindung veranschau licht, wobei diese Spannungserhöhungsschaltung eine externe Leistungsversorgungsspannung V_cc als Antwort auf ein angelegtes externes Steuersignal erhöht und die erhöhte Leistungsversorgungsspannung AVPP ausgibt. In Fig. 1 sind eine Spannungserhöhungseinrichtung 56, eine Übertragungseinrichtung 54 und eine Vorladungseinrichtung 52 gezeigt. Die Spannungserhöhungseinrichtung 56 erhöht die externe Leistungsversorgungsspannung auf die erhöhte Leistungsversorgungsspannung mit einem zweiten Spannungs pegel AVPP als Antwort auf den aktiven Zustand eines Zeilenadressen-Hinweissignals RASB, das von außen einge geben wird. Die Übertragungseinrichtung 54 überträgt eine Spannung an einen internen Knoten PN2, die durch die Spannungserhöhungseinrichtung 56 auf den Pegel der erhöh ten Leistungsversorgungsspannung AVPP erhöht worden ist. Die Vorladungseinrichtung 52 lädt die Ausgangsknoten PN1 und PN2 der Spannungserhöhungseinrichtung 56 und einen erhöhten Ausgangsknoten vor und hält die Vorladeoperation als Antwort auf die Aktivierung des Zeilenadressen-Hin weissignals RASB an.

Fig. 5 ist ein Zeitablaufdiagramm der in Fig. 1 gezeigten Spannungserhöhungsschaltung. Mit Bezug auf Fig. 5 wird die Funktionsweise der in Fig. 1 gezeigten Schaltung erläutert. Wie in Fig. 5 gezeigt, sind in einem Vorla dungsintervall, in dem das für den Datenzugriff der Speicherzelle verwendete Zeilenadressen-Hinweissignal RASB inaktiv ist, ein Takt PR und ein Zeilenadressen- Freigabesignal PXAE, die von einem (nicht gezeigten) Zeilenadressen-Hinweiseingabepuffer ausgegeben werden, sämtlich auf dem logisch "niedrigen" Pegel. Das Zeilen adressen-Freigabesignal PXAE meldet, daß die Zeilen adresse freigegeben ist, wenn das Zeilenadressen-Freiga besignal PXAE vom logisch "niedrigen" Pegel auf logisch "hohen" Pegel geändert wird. Wenn andererseits das Zei lenadressen-Freigabesignal PXAE vom logisch "hohen" Pegel auf logisch "niedrigen" Pegel geändert wird, meldet es, daß ein Signal zum Steuern der Wortleitung und eines Steuergates des Leseverstärkers inaktiv ist. Somit schafft ein NOR-Glied 50, in das der Takt PR und das Signal PXAE eingegeben werden, als Antwort auf die Akti vierung des Zeilenadressen-Hinweissignals RASB im Inter vall mit logisch "hohem" Pegel (VIH-Pegelintervall), in dem das Zeilenadressen-Hinweissignal RASB inaktiv ist, ein Signal mit logisch "hohem" Pegel für den internen Knoten N1, sofern der Takt PR nach Verstreichen eines vorgegebenen Zeitintervalls auf logisch "hohen" Pegel aktiviert wird.

Das Signal des internen Knotens N1 auf logisch "hohem" Pegel wird an die Eingangsanschlüsse von Invertierern 64 und 66 in der Spannungserhöhungseinrichtung 56 angelegt. Die Invertierer 64 und 66 kehren die Eingangssignale zu logisch "niedrigem" Pegel um und legen das Signal mit logisch "niedrigem" Pegel an die Knoten N2 bzw. N3 an, die an Spannungserhöhungskondensatoren 68 und 70 ange schlossen sind. Das Signal des internen Knotens N1 auf logisch "hohem" Pegel wird an die Gates der NMOS-Transi storen 58 und 60 bzw. an das Gate eines NMOS-Transistors 62 angelegt, wobei die NMOS-Transistoren 58 und 60 mit ihrem Drainanschluß und mit ihrem Sourceanschluß jeweils zwischen die Leistungsversorgungsspannung V_cc und den ersten Vorladungsknoten PN1 bzw. den zweiten Vorladungs knoten PN2 geschaltet sind und der NMOS-Transistor 62 mit seinem Drainanschluß und seinem Sourceanschluß an die Leistungsversorgungsspannung V_cc bzw. an den spannungser höhten Ausgangsknoten angeschlossen ist. Daher werden die NMOS-Transistoren 58, 60 und 62 eingeschaltet, wenn das Zeilenadressen-Hinweissignal RASB im inaktiven Zustand ist (logisch "hoher" Pegel) und die ersten und zweiten Vorladungsknoten PN1 und PN2 vorlädt und der erhöhte Ausgangsknoten auf dem Pegel "V_cc-V_th" liegt (hierbei ist die Spannung "V_th" eine Schwellenspannung des NMOS- Transistors) . Wie bekannt, werden die internen Knoten N2 und N3, die an einen Anschluß der Spannungserhöhungskon densatoren 68 und 70 angeschlossen sind, durch die obige Operation auf den Pegel der Massespannung V_ss wie in Fig. 5 gezeigt vorgeladen. Außerdem werden der erste und der zweite Vorladungsknoten PN1 bzw. PN2 und der span nungserhöhte Ausgangsknoten auf den Pegel "V_cc-V_th" wie in Fig. 5 gezeigt vorgeladen. Um, wie weiter in Fig. 5 gezeigt ist, auf die Daten in der Speicherzelle zuzugrei fen, wird, falls das von außerhalb eingegebene Zeilen adressen-Hinweissignal RASB auf den logisch "niedrigen" Pegel aktiviert wird, der vom Zeilenadressen-Hin weissignal-Eingangspuffer ausgegebene Takt PR auf logisch "hohen" Pegel geändert. Wenn danach ein vorgegebenes Zeitintervall verstrichen ist, wird das Zeilenadressen- Freigabesignal PXAE für die Freigabe des Zeilenadressen puffers (nicht gezeigt) auf den logisch "hohen" Pegel geändert. Somit ändert das NOR-Glied 50 den Pegel des internen Knotens N1 als Antwort auf die Änderung des Takts PR auf den logisch "hohen" Pegel auf den logisch "niedrigen" Pegel. In diesem Zeitpunkt sind sämtliche NMOS-Transistoren 58, 60 und 62, deren Gates an den internen Knoten N1 angeschlossen sind, ausgeschaltet.

Außerdem kehren die Invertierer 64 und 66, wovon jeweils ein Anschluß an den internen Knoten N1 angeschlossen ist, das Signal mit logisch "niedrigem" Pegel, das vom NOR- Glied 50 ausgegeben wird, um und geben dann das Signal mit logisch "hohem" Pegel an die internen Knoten N2 bzw. N3 aus. Die Signale der internen Knoten N2 und N3 auf logisch "hohem" Pegel werden an einem der Anschlüsse der Erhöhungskondensatoren 68 bzw. 70 angelegt, die auf den Pegel "V_cc-V_th" vorgeladen sind. Die jeweils anderen Anschlüsse der Spannungserhöhungskondensatoren 68 und 70 sind an die Vorladungsknoten PN1 und PN2 angeschlossen. Daher erhöhen die Spannungserhöhungskondensatoren 68 und 70 den Pegel "2V_cc-V_th" der ersten und zweiten Vorla dungsknoten PN1 bzw. PN2, die auf den Pegel "V_cc-V_th" vorgeladen sind, um die Leistungsversorgungsspannung V_cc, die an einen ihrer Anschlüsse angelegt wird, wie in Fig. 5 gezeigt ist. Die auf den Pegel "2V_cc-V_th" er höhte Spannung wird an die Gate- und Drainanschlüsse des NMOS-Transistors in der Übertragungseinrichtung 54 ange legt, so daß der Spannungspegel des erhöhten Ausgangskno tens auf den Pegel 2 (V_cc-V_th) erhöht wird, der durch Subtrahieren der Schwellenspannung der Übertragungsein richtung 54 von der erhöhten Spannung 2V_cc-V_th erhalten wird.

Um indessen den Zugriff auf die Daten in der Speicher zelle abzuschließen, wird, falls das Zeilenadressen- Hinweissignal RASB auf den logisch "hohen" Pegel geändert wird, der vom (nicht gezeigten) Zeilenadressen-Hin weissignal-Eingangspuffer ausgegebene Takt PR nun auf den logisch "niedrigen" Pegel geändert, wie in Fig. 5 gezeigt ist. Das Zeilenadressen-Freigabesignal PXAE, das vom Zeilenadressen-Hinweissignal-Eingangspuffer ausgegeben wird, wird jedoch nicht sofort-als Antwort auf die Eingabe des Zeilenadressen-Hinweissignals RASB auf lo gisch "hohem" Pegel-auf den logisch "niedrigen" Pegel geändert. Der Grund hierfür besteht darin, daß das Zei lenadressen-Hinweissignal PXAE im allgemeinen auf den logisch "niedrigen" Pegel geändert wird, wenn das Signal zum Steuern der Wortleitung und des Steuergates des Leseverstärkers ausgeschaltet wird. Es ist somit bekannt, das die Spannungserhöhungsschaltung von Fig. 1 gemäß der vorliegenden Erfindung kontinuierlich die Spannungserhö hungsoperation ausführt und kontinuierlich die erhöhte Leistungsversorgungsspannung AVPP ausgibt, bis das Signal zum Steuern der Wortleitung und des Steuergates des Leseverstärkers abgeschaltet wird, selbst wenn das Zei lenadressen-Hinweissignal RASB vom logisch "niedrigen" Pegel auf logisch "hohen" Pegel geändert wird. Falls dann das Steuersignal abgeschaltet wird und das Signal PXAE hierdurch vom logisch "hohen" Pegel auf logisch " niedri gen" Pegel geändert wird, wie in Fig. 5 gezeigt ist, gibt das NOR-Glied 50 das Signal mit logisch "hohem" Pegel an den internen Knoten N1 aus. Falls der Spannungspegel des internen Knotens N1 auf den logisch "hohen" Pegel geän dert wird, werden sämtliche NMOS-Transistoren 58, 60 und 62 in der Vorladungseinrichtung eingeschaltet, so daß die Vorladeoperation ausgeführt wird und die Ausführung der Spannungserhöhungsoperation angehalten wird.

Wie oben erwähnt, erhöht die Spannungserhöhungsschaltung gemäß der vorliegenden Erfindung die externe Leistungs versorgungsspannung V_cc auf die erhöhte Leistungsversor gungsspannung AVPP als Antwort auf die Aktivierung des von außerhalb angelegten Steuersignals, d. h. des Zei lenadressen-Hinweissignals RASB, und gibt die erhöhte Leistungsversorgungsspannung AVPP aus.

Obwohl oben nicht genau erläutert, ist es möglich, den Pegel der erhöhten Leistungsversorgungsspannung AVPP durch Einstellen der Schwellenspannung der NMOS-Transi storen zum Laden oder Vorladen der Spannungserhöhungskon densatoren einzustellen. Dadurch ist der Pegel der Span nungserhöhungsschaltung gemäß der vorliegenden Erfindung gleich oder größer als derjenige der erhöhten Leistungs versorgungsspannung VPP, die von der Spannungserhöhungs schaltung von Fig. 4 ausgegeben wird. Die Spannungserhö hungsschaltung gemäß der vorliegenden Erfindung mit der Konstruktion von Fig. 1 kann wirksam zum Betreiben der Peripherieschaltung der Halbleiterspeichervorrichtung zusammen mit der Spannungserhöhungsschaltung gemäß dem Stand der Technik verwendet werden. Vor der Erläuterung von Fig. 6 wird vereinbart, daß die Spannungserhöhungs schaltung mit der Konfiguration von Fig. 4 erste Span nungserhöhungsschaltung genannt wird und eine weitere Spannungserhöhungsschaltung mit der Konfiguration von Fig. 1 zweite Spannungserhöhungsschaltung genannt wird.

Fig. 6 ist ein Schaltbild, das einen Wortleitungstreiber veranschaulicht, der durch eine Spannungserhöhungsschal tung betrieben wird, die von der Spannungserhöhungsschal tung gemäß der vorliegenden Erfindung ausgegeben wird. In der in Fig. 6 gezeigten Konfiguration des Wortlei tungstreibers besitzen gleiche Komponenten die gleichen Bezugszeichen.

Wie in Fig. 6 gezeigt, wird die erhöhte Leistungsversor gungsspannung VPP, die von der ersten Spannungserhöhungs schaltung ausgegeben wird, an die inneren Vorspannungsan schlüsse 44 der ersten und dritten PMOS-Transistoren 34, 38 und 40 angelegt, die den Wortleitungstreiber aufbauen, während die erhöhte Leistungsversorgungsspannung AVPP, die von der zweiten Spannungserhöhungsschaltung ausgege ben wird, an die Sourceanschlüsse der PMOS-Transistoren 34, 38 bzw. 40 angelegt wird.

Falls nun die externe Leistungsversorgungsspannung V_cc an die Halbleiterspeichervorrichtung angelegt wird, wird der Oszillator der ersten Spannungserhöhungsschaltung in der Weise betätigt, daß er wie oben beschrieben die erhöhte Leistungsversorgungsspannung VPP erzeugt. Die von der ersten Spannungserhöhungsschaltung ausgegebene erhöhte Leistungsversorgungsspannung VPP wird an die inneren Vorspannungsanschlüsse 44 der ersten bis dritten PMOS- Transistoren 34, 38 und 40 des in Fig. 6 gezeigten Wort leitungstreibers angelegt. Währenddessen wird die Vorla dungsspannung "V_cc-V_th", die von der zweiten Spannungs erhöhungsschaltung ausgegeben wird, an die Sourcean schlüsse der ersten bis dritten PMOS-Transistoren 34, 38 und 40 im Bereitschaftsmodus angelegt, in welchem nicht auf Daten der Speicherzelle zugegriffen wird. Falls in einem solchen Zustand das Zeilenadressen-Hinweissignal RASB aktiviert wird, legt die zweite Spannungserhöhungs schaltung wie oben erwähnt die erhöhte Leistungsversor gungsspannung AVPP an die Sourceanschlüsse der PMOS- Transistoren 34, 38 und 40 an. Daher gibt der in Fig. 6 gezeigte Wortleitungstreiber die erhöhte Leistungsversor gungsspannung VPP und eine weitere erhöhte Leistungsver sorgungsspannung AVPP als Betriebsspannung aus. Falls hierbei vom Zeilendecodierer 30 wie oben angegeben ein Decodierungssignal ausgegeben wird, hebt dieses Decodie rungssignal die Wortleitung WL auf den Pegel der erhöhten Leistungsversorgungsspannung AVPP.

Falls daher die Halbleiterspeichervorrichtung im Bereit schaftsmodus ist, besitzt von den mehreren Potentialkno ten des Wortleitungstreibers nur eine Leitung, die mit der Wannenvorspannung der PMOS-Transistoren 34, 38 und 40, die in der N-Wanne mit P-Substrat gebildet sind, betrieben wird, den Pegel der erhöhten Leistungsversor gungsspannung VPP. Selbst wenn zwischen den Sourcean schlüssen der PMOS-Transistoren 34, 38 und 40 und einem weiteren Sourceanschluß mit anderem Pegel die Brücke entsteht, werden, da der Pegel der erhöhten Leistungsver sorgungsspannung VPP auf den Leckstrom abgesenkt wird, die Oszillations- und Spannungserhöhungsoperationen in der Spannungserhöhungsschaltung nicht ausgeführt, so daß der Stromverbrauch während des Bereitschaftsmodus redu ziert werden kann, wodurch der Wirkungsgrad in der Halb leiterspeichervorrichtung verbessert werden kann. Weiter hin schafft die Spannungserhöhungsschaltung von Fig. 6 Spannungen für die Sourceanschlüsse der PMOS-Transistoren 34, 38 und 40 des Wortleitungstreibers durch Operationen der zweiten Spannungserhöhungsschaltung im aktiven Zy klus, in dem auf Daten der Speicherzelle zugegriffen wird. Dadurch kann ein Fehler der Zugriffsoperation verhindert werden, indem der Spannungspegel der Wortlei tung der Speicherzelle erhöht wird, auf die ursprünglich mit der erhöhten Leistungsversorgungsspannung VPP zuge griffen wird. Der Fehler kann in Abhängigkeit vom Abfall des Spannungspegels der Wortleitung entstehen.

Obwohl in der obigen Ausführungsform der vorliegenden Erfindung der Wortleitungstreiber beschrieben worden ist, können innerhalb des Geistes und des Umfangs der vorlie genden Erfindung viele Abwandlungen vorgenommen werden. Dem Fachmann ist wohlbekannt, daß die vorliegende Erfin dung auf sämtliche Schaltungen angewendet werden kann, die die von der normalen Spannungserhöhungsschaltung auszugebende erhöhte Leistungsversorgungsspannung VPP an den Sourceanschluß des PMOS-Transistors anlegen. Daher braucht die Erfindung nicht auf den Wortleitungstreiber eingeschränkt zu werden.

Wie oben erwähnt, wird die erhöhte Leistungsversorgungs spannung AVPP, die höher als die externe Leistungsversor gungsspannung ist, an den Substratvorspannungsanschluß des PMOS-Transistors angelegt, der in der Peripherie schaltung angeordnet ist. Ferner wird die erhöhte Lei stungsversorgungsspannung AVPP von der Spannungserhö hungsschaltung gemäß der vorliegenden Erfindung an den Sourceanschluß des PMOS-Transistors angelegt. Dadurch ist es möglich, die Absenkung des Wirkungsgrades aufgrund eines Leckstroms während des Bereitschaftsmodus der Halbleiterspeichervorrichtung zu verhindern und außerdem einen Fehler bei der Zugriffsoperation zu verhindern.

Claims

1. Halbleiterspeichervorrichtung, gekennzeichnet durch
einen ersten und einen zweiten Vorladungsknoten (PN1, PN2) und einen spannungserhöhten Ausgangsknoten,
Vorladungseinrichtungen (58, 60) zum Vorladen jedes der Knoten (PN1, PN2) durch Anschließen zwischen die Leistungsversorgungsspannung (V_cc), den ersten und den zweiten Vorladungsknoten (PN1, PN2) und den span nungserhöhten Ausgangsknoten und zum Anhalten der Vorla dungsoperation als Antwort auf die Aktivierung eines externen Steuersignals (RASB), das eine Speicherzelle der Halbleiterspeichervorrichtung bezeichnet,
eine Übertragungseinrichtung (54) zum Übertragen einer Spannung des zweiten Vorladungsknotens (PN2) an den spannungserhöhten Ausgangsknoten als Antwort auf eine Spannung des ersten Vorladungsknotens (PN1), und
eine Spannungserhöhungseinrichtung (56) zum Erhöhen der Spannungen der ersten und zweiten Vorladungs knoten (PN1, PN2) auf einen zweiten Pegel (AVPP) als Antwort auf den Eingang eines Steuersignals (PR, PXAE), wodurch die Leistungsversorgungsspannung (V_cc) erhöht wird, so daß sie an das externe Steuersignal (RASB) angepaßt werden kann.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungserhöhungsein richtung (56) enthält:
einen ersten und einen zweiten Spannungserhö hungskondensator (68, 70) dessen spannungserhöhte Aus gangsanschlüsse an den ersten bzw. den zweiten Vorla dungsknoten (PN1, PN2) angeschlossen sind, und
einen ersten und einen zweiten Spannungserhö hungstreiber, die das externe Steuersignal (RASB), das mit einem Pegel der Leistungsversorgungsspannung (V_cc) an die Eingangsanschlüsse des ersten bzw. des zweiten Span nungserhöhungskondensators (68, 70) eingegeben wird, treiben.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vorladungseinrichtungen (58, 60) Schalter sind, die eine Vorladungsoperation ausführen, indem sie die Leistungsversorgungsspannung (V_cc) an den ersten und an den zweiten Vorladungsknoten (PN1, PN2) anlegen, und die die Vorladungsoperation beenden, indem sie während der Aktivierung des externen Eingangssteuersignals (RASB) abgeschaltet werden.

4. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Schalter jeweils NMOS-Transistoren (58, 60) sind.

5. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vorladungseinrichtungen (58, 60) durch NMOS- Transistoren verwirklicht sind, um den ersten bzw. den zweiten Vorladungsknoten (PN1, PN2) auf den Pegel der Leistungsversorgungsspannung (V_cc) vorzuladen und um die Vorladungsoperation als Antwort auf die Aktivierung des externen Steuersignals (RASB) zu beenden, wobei ihre Drainanschlüsse jeweils an die Leistungsversorgungsspan nung (V_cc) angeschlossen sind, ihre Sourceanschlüsse an den ersten bzw. den zweiten Vorladungsknoten (PN1, PN2) angeschlossen sind und an ihre Gateanschlüsse das externe Steuersignal (RASB) angelegt wird.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Übertragungseinrichtung (54) ein NNOS-Transi stor ist, dessen Drain- und Sourceanschlüsse an den zweiten Vorladungsknoten (PN2) bzw. den spannungserhöhten Ausgangsknoten angeschlossen sind und dessen Gate mit dem ersten Vorladungsknoten (PN1) verbunden ist.

7. Halbleiterspeichervorrichtung mit Spannungserhö hungsschaltung, gekennzeichnet durch
eine erste Spannungserhöhungsschaltung (12, 14, 16, 18) zum Erhöhen der Leistungsversorgungsspannung (V_cc) auf einen ersten Pegel (VPP) als Antwort auf das Anlegen der Leistungsversorgungsspannung (V_cc),
eine zweite Spannungserhöhungsschaltung (52, 54, 56) zum Erhöhen der Leistungsversorgungsspannung (V_cc) auf einen zweiten Pegel (AVPP) als Antwort auf das Anle gen eines externen Steuersignals (RASB) und
eine Peripherieschaltung (30-48) mit PMOS-Transi storen zum Anlegen der erhöhten Leistungsversorgungsspan nungen (VPP, AVPP) mit dem ersten bzw. dem zweiten Pegel an einen Substratvorspannungsanschluß bzw. an die Source anschlüsse der PMOS-Transistoren und zum Ausgeben der erhöhten Leistungsversorgungsspannung des zweiten Pegels (AVPP) an deren Drainanschlüssen als Antwort auf ein Signal, das an ihre Gateanschlüsse angelegt wird.

8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der PMOS-Transistor der PMOS-Transistor mit N- Wanne in einem P-Substrat ist.

9. Halbleiterspeichervorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß das externe Steuersignal ein Reihenadressen- Hinweissignal (RASB) ist.

10. Halbleiterspeichervorrichtung nach Anspruch 9, gekennzeichnet durch einen Steuersignalgenerator (50), der ein span nungserhöhtes Steuersignal mit dem Pegel der Leistungs versorgungsspannung (V_cc) an die zweite Spannungserhö hungseinrichtung (52, 54, 56) als Antwort auf die Akti vierung des externen Steuersignals (RASB) anlegt.

11. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der Steuersignalgenerator ein Zeilenadressen- Hinweissignal-Eingangspuffer für die Erzeugung eines Takts (PR), der als Antwort auf die Aktivierung eines Zeilenadressen-Hinweissignals (RASB) und eines Zeilen adressen-Freigabesignals (PXAE) aktiviert wird, welches seinerseits nach einem vorgegebenen Zeitintervall seit der Aktivierung des Takts (PR) aktiviert wird, sowie ein Logikgatter (50) enthält, das den Takt (PR) und das Zeilenadressen-Freigabesignal (PXAE) in Beziehung setzt und eine Torsteuerung für ein spannungserhöhtes Steuersi gnal ausführt.

12. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das Zeilenadressen-Freigabesignal (PXAE) kontinu ierlich aktiviert wird, bis ein Steuersignal abgeschaltet wird, wobei das Steuersignal zum Steuern einer Wortlei tung (WL) und eines Steuergates eines Leseverstärkers in der Halbleiterspeichervorrichtung verwendet wird.

13. Halbleiterspeichervorrichtung, die eine erhöhte Leistungsversorgungsspannung verwendet, die höher als die von außerhalb des Chips bereitgestellte Leistungsversor gungsspannung (V_cc) ist,
gekennzeichnet durch
eine Peripherieschaltung mit Invertierern, die aus PMOS- und NMOS-Transistoren (34 bis 42) gebildet sind,
eine erste Spannungserhöhungsschaltung (12, 14, 16, 18) zum Erhöhen der Leistungsversorgungsspannung (V_cc) auf einen ersten Pegel (VPP) und zum Anlegen der erhöhten Leistungsversorgungsspannung (VPP) an einen Substratvorspannungsanschluß (44) der PMOS-Transistoren (34, 38) und
eine zweite Spannungserhöhungsschaltung (52, 54, 56) zum Erhöhen der Leistungsversorgungsspannung (V_cc) auf einen zweiten Pegel (AVPP) und zum Anlegen der erhöh ten Leistungsversorgungsspannung (AVPP) an einen Source anschluß der PMOS-Transistoren (34, 38), wenn das externe Eingangssteuersignal (RASB) aktiv ist.

14. Halbleiterspeichervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die zweite Spannungserhö hungsschaltung enthält:
einen ersten und einen zweiten Vorladungsknoten (PN1, PN2) und einen spannungserhöhten Ausgangsknoten,
einen Steuersignalgenerator (50) zum Erzeugen eines spannungserhöhten Steuersignals mit dem Pegel der Leistungsversorgungsspannung (V_cc) als Antwort auf die Aktivierung des externen Eingangssteuersignals (RASB),
Vorladungseinrichtungen (58, 60) zum Vorladen jedes der Knoten (PN1, PN2) durch Anschließen zwischen die Leistungsversorgungsspannung (V_cc), den ersten und den zweiten Vorladungsknoten (PN1, PN2) und den span nungserhöhten Ausgangsknoten sowie zum Anhalten der Vorladungsoperation als Antwort auf das spannungserhöhte Steuersignal,
eine Übertragungseinrichtung (54) zum Übertragen einer Spannung des zweiten Vorladungsknotens (PN2) an den Ausgangsknoten als Antwort auf eine Spannung des ersten Vorladungsknotens (PN1) und
eine Spannungserhöhungseinrichtung (56) zum Erhöhen der Spannungen des ersten und des zweiten Vorla dungsknotens (PN1, PN2) auf den zweiten Pegel (AVPP) als Antwort auf den Eingang des Steuersignals, wobei die Spannungserhöhungseinrichtung (56) an die Ausgangsan schlüsse des ersten und des zweiten Vorladungsknotens (PN1, PN2) und an den Steuersignalgenerator (50) ange schlossen ist.

15. Halbleiterspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß der Steuersignalgenerator einen Zeilenadressen- Hinweissignal-Eingangspuffer zum Erzeugen eines Takts (PR), der als Antwort auf die Aktivierung eines Zeilen adressen-Hinweissignals (RASB) aktiviert wird, und eines Zeilenadressen-Freigabesignals (PXAE), das nach einem vorgegebenen Zeitintervall seit der Aktivierung des Takts (PR) aktiviert wird, sowie ein Logikgatter (50) enthält, das den Takt (PR) und das Zeilenadressen-Freigabesignal (PXAE) in Beziehung setzt und eine Torsteuerung für ein spannungserhöhtes Steuersignal ausführt.

16. Halbleiterspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß
die Spannungserhöhungseinrichtung (56) einen ersten und einen zweiten Spannungserhöhungskondensator (68, 70) enthält, deren spannungserhöhte Ausgangsan schlüsse mit dem ersten bzw. den zweiten Vorladungsknoten (PN1, PN2) verbunden sind, und
einen ersten und einen zweiten Spannungserhö hungstreiber, die ein spannungserhöhtes Steuersignal, das vom Logikgatter (50) an die Eingangsanschlüsse des ersten und des zweiten Kondensators (68, 70) angelegt wird, treiben.

17. Halbleiterspeichervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß die Vorladungseinrichtungen durch NMOS-Transisto ren (58, 60) verwirklicht sind, die den ersten bzw. den zweiten Vorladungsknoten (PN1, PN2) auf den Pegel der Leistungsversorgungsspannung (V_cc) vorladen und die Vorladungsoperation als Antwort auf die Aktivierung des externen Steuersignals (RASB) beenden, wobei deren Drain anschlüsse jeweils an die Leistungsversorgungsspannung (V_cc) und deren Sourceanschlüsse an den ersten bzw. den zweiten Vorladungsknoten (PN1, PN2) angeschlossen sind und deren Gateanschlüsse an das externe Steuersignal (RASB) angelegt werden.

18. Halbleiterspeichervorrichtung nach irgendeinem der Ansprüche 15 bis 17, dadurch gekennzeichnet, daß das Zeilenadressen-Freigabesignal (PXAE) kontinu ierlich aktiviert wird, bis ein Steuersignal abgeschaltet wird, wobei das Steuersignal zum Steuern einer Wortlei tung (WL) und eines Steuergates eines Leseverstärkers in der Halbleiterspeichervorrichtung verwendet wird.

19. Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die erhöhte Leistungsversorgungsspannung mit dem zweiten Pegel (AVPP), die an den Substratvorspannungsan schluß (44) der PMOS-Transistoren (34, 38) angelegt wird, größer oder gleich dem ersten Pegel (VPP) ist, der an deren Sourceanschlüsse angelegt wird.