DE19607351C2 - Verfahren zur Herstellung von Kondensatoren einer Halbleitervorrichtung - Google Patents
Verfahren zur Herstellung von Kondensatoren einer HalbleitervorrichtungInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur
Herstellung von Kondensatoren einer Halbleitervorrichtung und
insbesondere auf ein Verfahren zur Herstellung von Kondensatoren
mit einem vergrößerten Oberflächenbereich, mit einem Ätzvorgang
unter Nutzung eines Unterschiedes des Ätzselektivitätsverhält
nisses zwischen dotierten und undotierten Schichten in einer
hochintegrierten Halbleitervorrichtung, wodurch eine hohe Kapa
zität sichergestellt wird.
In den Druckschriften DE 44 46 983 A1 und GB 22 85 338 A ist be
reits die Verwendung dotierter amorpher Siliziumschichten und
undotierter amorpher Siliziumschichten als Material für Konden
satoren und die Verwendung des Ätzselektivunterschiedes zwischen
diesen Schichten beschrieben.
Der derzeitige Trend zur hohen Integration von Halbleitervor
richtungen bezieht unweigerlich eine Verringerung der Zell
abmessungen mit ein. Eine solche Verringerung der Zellabmes
sungen hat jedoch Schwierigkeiten bei der Ausbildung von Konden
satoren mit einer ausreichenden Kapazität zur Folge. Und zwar,
weil die Kapazität proportional zum Oberflächenbereich des
Kondensators ist.
Im Falle einer dynamischen Direktzugriffsspeichervorrichtung
(DRAM) mit einem Metalloxid-Halbleitertransistor (MOS) und einem
Kondensator, ist es insbesondere wichtig, den Bereich zu ver
kleinern, der vom Kondensator eingenommen wird, und trotzdem
eine hohe Kapazität des Kondensators für die hohe Integration
der DRAM-Vorrichtung zu erreichen.
Zur Vergrößerung der Kapazität sind verschiedenartige Unter
suchungen durchgeführt worden. Beispielsweise ist die Verwendung
eines dielektrischen Materials mit einer hohen Dielektrizitäts
konstante, die Ausbildung eines dünnen dielektrischen Filmes und
die Ausbildung von Kondensatoren mit einem vergrößerten Ober
flächenbereich unter Berücksichtigung der Tatsache bekannt, daß
die Kapazität des Kondensators proportional zur Fläche des Kon
densators und umgekehrt proportional zur Dicke des dielektri
schen Filmes ist, der den Kondensator bildet.
All diese Verfahren haben jedoch ihr eigenes Problem. Obwohl
verschiedene Materialien, wie etwa Ta2O5, TiO2 oder SrTiO2 als
Material mit einer hohen Dielektrizitätskonstante vorgeschlagen
wurden, wurden ihre Zuverlässigkeit und die Charakteristika des
dünnen Filmes nicht bestätigt. Aus diesem Grund ist es
schwierig, diese dielektrischen Materialien für Halbleiter
vorrichtungen in der praktischen Anwendung zu benutzen. Die
Verringerung der Dicke des dielektrischen Filmes hat eine
Beschädigung des dielektrischen Filmes zur Folge, wodurch die
Zuverlässigkeit des Kondensators nachhaltig beeinflußt wird.
Um die Oberfläche des Kondensators zu vergrößern, ist auch ein
zylindrischer Kondensatoraufbau vorgeschlagen worden. Im
folgenden wird ein Verfahren zur Herstellung eines solchen
zylindrischen Kondensatoraufbaus beschrieben.
Gemäß dieses Verfahrens wird ein Halbleitersubstrat vorbereitet,
das eine untere Isolierschicht hat. Dann wird ein Kontaktloch an
dem Halbleitersubstrat mit einem Ätzvorgang ausgebildet, wobei
eine Kontaktmaske derart benutzt wird, daß ein gewünschter
Abschnitt des Halbleitersubstrates unverdeckt bleibt. Auf diesem
Aufbau wird eine erste Leiterschicht ausgebildet. Die erste
Leiterschicht steht durch das Kontaktloch mit dem Halbleiter
substrat in Kontakt. Dann wird ein Oxidfilmmuster auf der ersten
Leiterschicht gemäß eines Ätzvorganges unter Verwendung einer
Speicherelektrodenmaske ausgebildet. Unter Verwendung des Oxid
filmmusters als Maske wird dann die erste Leiterschicht geätzt.
Gleichzeitig wird die untere Isolierschicht als Ätzbarriere
genutzt. Auf diesem Aufbau wird eine zweite Leiterschicht bis zu
einer gewünschten Dicke abgeschieden. Danach wird die zweite
Leiterschicht anisotropisch geätzt, wodurch jeweils zweite
Leiterschicht-Zwischenlagen auf den Seitenwänden des Oxidfilmes
ausgebildet werden. Diese Zwischenlagen stehen in Kontakt mit
der ersten Leiterschicht. Danach wird der Oxidfilm entfernt,
wodurch eine zylindrische Speicherelektrode ausgebildet wird. In
einem nachfolgenden Schritt werden ein dielektrischer Film und
eine Plattenelektrode auf der zylindrischen Speicherelektrode
ausgebildet. Auf diesem Weg erhält man einen zylindrischen
Kondensator. Durch Anwendung dieses Verfahrens kann ein Konden
sator mit einer Vielzahl zylindrischer Aufbauten ausgebildet
werden. Diese Verfahren beinhaltet jedoch die Schwierigkeit,
eine ausreichende Kapazität für hochintegrierte Halbleitervor
richtungen sicherzustellen.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren
zur Herstellung von Kondensatoren einer Halbleitervorrichtung
anzugeben, das dazu geeignet ist, einen Kondensatoraufbau, der
eine Speicherelektrode mit einer vergrößerten Oberfläche hat,
mit einem Ätzvorgang auszubilden, bei dem ein Unterschied des
Nassätzselektivitätsverhältnisses genutzt wird, wodurch man eine
ausreichende Kapazität erhält, die für eine hohe Integration der
Halbleitervorrichtung erforderlich ist.
Erfindungsgemäß wird diese Aufgabe durch die Merkmale des An
spruchs 1 gelöst.
Andere Ziele und Aspekte der Erfindung werden durch die folgende
Beschreibung der Ausführungsformen mit Bezugnahme auf die bei
liegenden Zeichnungen deutlich, in diesen sind:
Fig. 1 bis 8 Schnittansichten, die jeweils ein Verfahren zur
Herstellung von Kondensatoren einer Halbleitervorrichtung nach
vorliegender Erfindung zeigen.
Fig. 1 bis 8 zeigen aufeinanderfolgende Schritte eines Ver
fahrens zur Herstellung von Kondensatoren einer Halbleitervor
richtung jeweils in Übereinstimmung mit einer Ausführungsform
der vorliegenden Erfindung.
In Übereinstimmung mit dem Verfahren der vorliegenden Erfindung
wird ein Halbleitersubstrat 11 vorbereitet, und dann wird eine
untere Isolierschicht 13 auf dem Halbleitersubstrat 11 ausge
bildet, wie es in Fig. 1 gezeigt ist. Die untere Isolierschicht
13 enthält einen elementtrennenden Isolierfilm (nicht gezeigt),
eine Gateelektrode (nicht gezeigt) und einen Bereich mit ein
diffundierten Fremdatomen (nicht gezeigt). Danach wird die
untere Isolierschicht 13 mit einem Ätzvorgang unter Verwendung
einer Kontaktmaske (nicht gezeigt) geätzt, wodurch ein Kontakt
loch 15 ausgebildet wird. Durch das Kontaktloch 15 wird das
Halbleitersubstrat 11 an seinem gewünschten Abschnitt frei
gelegt.
Auf diesem Aufbau wird eine erste amorphe Siliziumschicht
ausgebildet, die in Kontakt mit dem Halbleitersubstrat 11 durch
das Kontaktloch 15 steht. Die erste Siliziumschicht hat einen
mehrschichtigen Aufbau, der alternierend dotierte und undotierte
amorphe Siliziumfilme 17 und 19 enthält. Jeder dotierte, amorphe
Siliziumfilm 17 ist mit n-Fremdionen in hoher Konzentration
dotiert. Der mehrschichtige Aufbau der ersten Siliziumschicht
hat eine gewünschte Anzahl und Dicken dotierter und undotierter,
amorpher Siliziumfilme 17 und 19. Der oberste Abschnitt der
ersten multiamorphen Siliziumschicht ist aus einem dotierten,
amorphen Siliziumfilm ausgebildet.
Die Bildung der dotierten und undotierten, amorphen Silizium
filme 17 und 19 wird durch den Gebrauch einer Siliziumquellen
gases, wie etwa SiH4, Si2H6 oder Si3H8 und einer Fremdquellen
gases, wie etwa PH3-Gas bei einer Temperatur von 450 bis 550°C
auf eine An-Ort- und -Stelle Art und Weise gemäß eines chemischen
Niederdruckbedampfungsverfahrens (LPCVD) durchgeführt. In diesem
Falle wird das Ein- und Ausfließen an Ort und Stelle gesteuert.
Im Fall des PH3-Gases wird das im PH3-Gas enthaltene Phosphor
als Fremdstoff (Verunreinigung) benutzt.
Die Bildung der dotierten und undotierten, amorphen Silizium
filme 17 und 19 kann auch mit einem plasmaverstärkten, chemi
schen Niederdruckbedampfungsverfahren (PECVD) durchgeführt
werden. In diesem Fall werden die amorphen Siliziumfilme 17 und
19 jeweils durch den Gebrauch verschiedener Bedampfungsmittel
ausgebildet.
Über dem ersten dotierten, amorphen Siliziumfilm 17, der der
oberste Film des in Fig. 2 gezeigten Aufbaus ist, wird dann ein
Oxidfilm 21 ausgebildet, wie es in Fig. 3 gezeigt ist. Der
Oxidfilm 21 besteht aus einem Oxid, das eine höhere Ätzqualität
hat, als die der unteren Isolierschicht 13. Beispielsweise ist,
während die untere Isolierschicht 13 aus einem Hochtemperatur
oxid (HTO) besteht, der Oxidfilm 21 aus einem Phosphorsilikat
glas (PSG) gefertigt. Der Oxidfilm 21 hat eine Dicke, die größer
ist als die Gesamtdicke der ersten amorphen Siliziumfilme 17 und
19. Anschließend wird ein photoresistentes Filmmuster 23 auf dem
Oxidfilm 21 mit einem Ätzvorgang unter Verwendung einer Spei
cherelektrodenmaske (nicht gezeigt) ausgebildet.
Durch die Verwendung des photoresistenten Filmmusters 23 als
Maske wird dann der Oxidfilm 21 geätzt, wodurch ein Oxid
filmmuster 21' ausgebildet wird, wie es in Fig. 4 gezeigt ist.
Danach wird das photoresistente Filmmuster 23 entfernt.
Auf diesem Aufbau wird eine zweite amorphe Siliziumschicht
ausgebildet, wie es in Fig. 5 gezeigt ist. Die zweite amorphe
Siliziumschicht hat einen mehrschichtigen Aufbau, der aus alter
nierenden, undotierten und dotierten, amorphen Siliziumfilmen 25
und 27 ausgebildet ist. Jeder dotierte, amorphe Siliziumfilm 27
ist mit n-Fremdionen in hoher Konzentration dotiert. Die Bildung
der amorphen Siliziumfilme 25 und 27 wird in gleicher Art und
Weise durchgeführt, wie die der amorphen Siliziumfilme 17 und
19. Der mehrschichtige Aufbau der zweiten amorphen Silizium
schicht hat eine gewünschte Anzahl und Dicken dotierter und
undotierter, amorpher Siliziumfilme 25 und 27. Die Anzahl und
die Dicken der undotierten und dotierten, amorphen Siliziumfilme
25 und 27 werden unter Berücksichtigung der Distanz von den
Zellen, die dazu benachbart angeordnet sind, festgelegt. Ins
besondere die Gesamtdicke der zweiten amorphen Siliziumfilme 25
und 27 sollte kleiner sein als die Hälfte der Distanz von den
dazu seitlich benachbart engeordneten Zellen, um zu verhindern,
daß diese einen Kurzschluß mit den benachbarten Zellen bilden.
Der mehrschichtige Aufbau der zweiten amorphen Siliziumfilme 25
und 27 wird dann auf seiner Gesamtoberfläche in seiner Dicke mit
einem Trockenätzverfahren geätzt, um das Oxidfilmmuster 21'
freizulegen, wie es in Fig. 6 gezeigt ist. Danach wird der
mehrschichtige Aufbau der ersten amorphen Siliziumfilme 17 und
19 auf der Gesamtoberfläche geätzt, wodurch die untere Isolier
schicht 13 freigelegt wird. In diesem Fall wird das Oxidfilm
muster 21' kaum geätzt, weil es einen großen Unterschied im
Ätzselektivitätsverhältnis zu jenem der amorphen Siliziumfilme
17, 19, 25 und 27 hat. Dementsprechend dient das Oxidfilmmuster
21' als Maske.
Anschließend wird das Oxidfilmmuster 21' mit einem Naßätzvorgang
unter Nutzung des Unterschiedes des Ätzselektivitätsverhält
nisses zwischen dem Oxidfilmmuster 21' und der amorphen
Siliziumfilme 17, 19, 25 und 27 entfernt, wie dies in Fig. 7
dargestellt ist. In diesem Fall wird das Entfernen des Oxid
filmmusters 21' durch den Gebrauch einer Hydrofluorinlösung (HF)
oder einer Pufferoxid-Ätzlösung (BOE) ausgeführt.
Der in Fig. 7 gezeigte Gesamtaufbau wird dann bei einer
Temperatur im Bereich von 600° bis 700°C in einer Inertgas
atmosphäre für 30 Minuten bis 5 Stunden angelassen, wie dies in
Fig. 8 gezeigt ist. Durch das Anlassen werden Fremdstoffe, die
in den dotierten, amorphen Siliziumfilmen 17 und 27 enthalten
sind, aktiviert. Während dieses Vorganges kristallisieren die
amorphen Siliziumfilme 17, 19, 25 und 27 zu Polysilizium.
Als Folge davon hat der Aufbau der Polysiliziumfilme 17, 19, 25
und 27, die auf dem Halbleitersubstrat 11 abgelagert sind, eine
zylindrische Form.
Danach werden die dotierten Polysiliziumfilme 17 und 27 im
Bereich einer gewünschten Breite unter Nutzung des Unterschiedes
des Ätzselektivitätsverhältnisses geätzt, wie dies in Fig. 8
dargestellt ist. In diesem Fall wird eine HNO3/CH3COOH/HF-Lösung
zum Ätzen verwendet. Infolgedessen haben die Seitenwände des
zylindrischen Aufbaus eine Unregelmäßigkeit, die eine Vielzahl
von Stiften enthält. Dieser Aufbau wird einem thermischen Prozeß
bei einer Temperatur im Bereich von 600° bis 1500°C unterzogen,
so daß die Fremdionen, die in den Polysiliziumfilmen 17 und 27
enthalten sind, in die Polysiliziumfilme 19 und 25 eindiffun
dieren können, wodurch diese Filme 19 und 25 dotiert werden. Als
Folge davon erhält man eine zylindrische Speicherelektrode 29
mit einer vergrößerten Oberfläche.
Der Schritt des Dotierens der Polysiliziumfilme 19 und 25 wird
unter Verwendung von POCl3 durchgeführt. Alternativ dazu werden
Phosphorionen in den Polysiliziumfilmen 19 und 25 durch Fließen
lassen eines PH3-Gases als das Fremdstoffquellengas bei einer
Temperatur von 600° bis 1500°C dotiert.
In einem anschließenden Schritt werden ein dielektrischer Film
(nicht gezeigt) und eine Plattenelektrode (nicht gezeigt) nach
einander auf der Oberfläche der Speicherelektrode ausgebildet.
Somit erhält man einen Kondensator mit einer ausreichenden
Kapazität für hohe Integration von Halbleitervorrichtungen. In
diesem Fall besteht der dielektrische Film aus einem Material
mit einer besseren dielektrischen Charakteristik. Beispielsweise
hat der dielektrische Film einen NO oder ONO Kompositaufbau. Die
Plattenelektrode kann aus Polysilizium, Polycide oder einem dazu
ähnlichen Leitermaterial bestehen.
Gemäß der vorliegenden Erfindung kann eine Speicherelektrode des
mehrzylindrischen Typs ausgebildet werden. In diesem Fall werden
verschiedene Oxidfilme durch Beeinflussuung der Größe des Oxid
filmes 21 ausgebildet, der mit einem Ätzvorgang unter Verwendung
der Speicherelektrodenmaske ausgebildet wird. Infolgedessen wird
eine Speicherelektrode mit zwei oder vier Zylindern ausgebildet,
von denen jeder eine Unregelmäßigkeit dergestalt hat, wie sie
oben erwähnt wurde.
Obwohl der oberste Abschnitt der ersten amorphen Siliziumschicht
aus einem dotierten, amorphen Siliziumfilm ausgebildet ist, und
die untersten Abschnitte der zweiten amorphen Siliziumschicht
aus einem undotierten, amorphen Siliziumfilm ausgebildet sind,
können diese gemäß der dargestellten Ausführungsform der vorlie
genden Erfindung in gegensätzlicher Art zum oben beschriebenen
Fall ausgebildet werden.
Wie aus der vorangegangenen Beschreibung deutlich wird, sieht
die vorliegende Erfindung ein Verfahren zur Herstellung von
Kondensatoren einer Halbleitervorrichtung vor, das dazu geeignet
ist, eine Speicherelektrode mit Unregelmäßigkeiten an ihren
Seitenwänden auszubilden, die eine vergrößerte Oberfläche
aufweist, aufgrund eines Ätzvorganges unter Nutzung eines
Unterschiedes im Ätzselektivitätsverhältnis zwischen dotierten
und undotierten Siliziumfilmen vorsieht, wodurch man nicht nur
eine ausreichende Kapazität, die zur hohen Integration der
Halbleitervorrichtung nötig ist, sondern auch eine Verbesserung
der Zuverlässigkeit erhält.
Claims (13)
1. Verfahren zur Herstellung von Kondensatoren einer Halbleitervorrichtung, folgende
Schritte enthaltend:
teilweises Entfernen einer unteren Isolierschicht (13), die auf einem Halbleitersubstrat (11) ausgebildet ist, wodurch ein Kontaktloch (15) ausgebildet wird, durch das ein gewünschter Abschnitt des Halbleitersubstrats freigelegt wird;
Ausbilden dotierter amorpher Leiterfilme (17) und undotierter amorpher Leiterfilme (19) in alternierender Weise auf dem Aufbau, den man nach der Ausbildung des Kontaktlochs (15) erhält, wodurch eine erste amorphe Leiterschicht ausgebildet wird, die einen derartig mehr schichtigen Aufbau hat, dass der oberste der dotierten amorphen Leiterfilme oder der oberste der undotierten amorphen Leiterfilme einen obersten Abschnitt des mehrschich tigen Aufbaus bildet;
Ausbilden eines Isolierfilmmusters (21) auf dem obersten dotierten amorphen Leiterfilm mit einem Ätzvorgang unter Verwendung einer Speicherelektrodenmaske;
Ausbilden undotierter amorpher Leiterfilme (25) und dotierter amorpher Leiterfilme (27) in alternierender Art auf dem Aufbau, den man nach Ausbildung des Isolierfilmmusters erhält, wodurch eine zweite amorphe Leiterschicht ausgebildet wird;
Ätzen des Aufbaus, den man nach Ausbildung der zweiten amorphen Leiterschicht (25, 27) an der ganzen Oberfläche durch die Gesamtdicke der ersten und zweiten amorphen Leiter schicht unter einer Bedingung erhält, dass das Isolierfilmmuster (21) und die untere Isolier schicht (13) als Ätzbarriere genutzt werden;
Entfernen des Isolierfilmmusters (21) mit einem Nassätzvorgang;
Annealen der ersten und zweiten amorphen Leiterschicht (17, 25; 19, 27) bei einer be stimmten Temperatur für eine bestimmte Zeit, wodurch erste und zweite kristalline Leiter schichten ohne Eindiffundieren von Fremdstoffen ausgebildet werden;
Ätzen dotierter Abschnitte (17, 27) der ersten und zweiten kristallinen Leiterschichten über eine gewünschte Breite mit einem Nassätzvorgang, wodurch ein unregelmäßiger Aufbau der ersten und zweiten kristallinen Leiterschicht ausgebildet wird;
und Dotieren von Fremdionen in undotierten Abschnitten (19, 25) der ersten und zweiten kristallinen Leiterschicht, wodurch eine zylindrische Speicherelektrode (29) ausgebildet wird, die einen unregelmäßigen Aufbau an jeder ihrer Seitenwände hat.
teilweises Entfernen einer unteren Isolierschicht (13), die auf einem Halbleitersubstrat (11) ausgebildet ist, wodurch ein Kontaktloch (15) ausgebildet wird, durch das ein gewünschter Abschnitt des Halbleitersubstrats freigelegt wird;
Ausbilden dotierter amorpher Leiterfilme (17) und undotierter amorpher Leiterfilme (19) in alternierender Weise auf dem Aufbau, den man nach der Ausbildung des Kontaktlochs (15) erhält, wodurch eine erste amorphe Leiterschicht ausgebildet wird, die einen derartig mehr schichtigen Aufbau hat, dass der oberste der dotierten amorphen Leiterfilme oder der oberste der undotierten amorphen Leiterfilme einen obersten Abschnitt des mehrschich tigen Aufbaus bildet;
Ausbilden eines Isolierfilmmusters (21) auf dem obersten dotierten amorphen Leiterfilm mit einem Ätzvorgang unter Verwendung einer Speicherelektrodenmaske;
Ausbilden undotierter amorpher Leiterfilme (25) und dotierter amorpher Leiterfilme (27) in alternierender Art auf dem Aufbau, den man nach Ausbildung des Isolierfilmmusters erhält, wodurch eine zweite amorphe Leiterschicht ausgebildet wird;
Ätzen des Aufbaus, den man nach Ausbildung der zweiten amorphen Leiterschicht (25, 27) an der ganzen Oberfläche durch die Gesamtdicke der ersten und zweiten amorphen Leiter schicht unter einer Bedingung erhält, dass das Isolierfilmmuster (21) und die untere Isolier schicht (13) als Ätzbarriere genutzt werden;
Entfernen des Isolierfilmmusters (21) mit einem Nassätzvorgang;
Annealen der ersten und zweiten amorphen Leiterschicht (17, 25; 19, 27) bei einer be stimmten Temperatur für eine bestimmte Zeit, wodurch erste und zweite kristalline Leiter schichten ohne Eindiffundieren von Fremdstoffen ausgebildet werden;
Ätzen dotierter Abschnitte (17, 27) der ersten und zweiten kristallinen Leiterschichten über eine gewünschte Breite mit einem Nassätzvorgang, wodurch ein unregelmäßiger Aufbau der ersten und zweiten kristallinen Leiterschicht ausgebildet wird;
und Dotieren von Fremdionen in undotierten Abschnitten (19, 25) der ersten und zweiten kristallinen Leiterschicht, wodurch eine zylindrische Speicherelektrode (29) ausgebildet wird, die einen unregelmäßigen Aufbau an jeder ihrer Seitenwände hat.
2. Verfahren nach Anspruch 1, bei dem die undotierten Filme der ersten und zweiten
amorphen Leiterschichten (19, 25) in einer Atmosphäre eines Siliziumquellengases mit
einem chemischen Niederdruckbedampfungsverfahren ausgebildet werden.
3. Verfahren nach Anspruch 2, bei dem das Siliziumquellengas SiH4, Si2H8 oder Si3H8 ent
hält.
4. Verfahren nach Anspruch 1, bei dem die dotierten Filme (17, 27) der ersten und zweiten
amorphen Leiterschichten in einer Atomsphäre eines Siliziumquellengases gemeinsam mit
PH3 als ein Fremdstoffquellengas mit einem chemischen Niederdruckbedampfungsverfah
ren ausgebildet werden.
5. Verfahren nach Anspruch 1, bei dem die Filme der ersten und zweiten amorphen Leiter
schichten (17, 19, 25, 27) mit einem plasmaverstärkten chemischen Bedampfungsverfahren
ausgebildet werden.
6. Verfahren nach Anspruch 1, bei dem das Isolierfilmmuster (21) aus einem Oxidfilm mit
einer Ätzqualität besteht, die höhere ist als die der unteren Isolierschicht.
7. Verfahren nach Anspruch 1, bei dem die untere Isolierschicht (13) ein Hochtemperatur
oxid enthält und das Isolierfilmmuster ein Phosphorsilikatgas enthält.
8. Verfahren nach Anspruch 1, bei dem das Isolierfilmmuster eine Dicke hat, die größer ist
als jene der ersten amorphen Leiterschicht.
9. Verfahren nach Anspruch 1, bei dem die zweite amorphe Leiterschicht (25, 27) eine
Dicke hat, die kleiner ist als die Hälfte ihrer Distanz von den Zellen, die zu ihr benachbart
angeordnet sind.
10. Verfahren nach Anspruch 1, bei dem der Schritt des Dotierens der Fremdionen in den
undotierten Abschnitten (19, 25) der ersten und zweiten kristallinen Leiterschichten den
Schritt des Fließenlassens eines Fremdstoffquellengases zu den undotierten Abschnitten
bei einer Temperatur im Bereich von 600° bis 1500° enthält.
11. Verfahren nach Anspruch 1, bei dem der Schritt des Dotierens der Fremdionen in den
undotierten Abschnitten (19, 25) der ersten und zweiten kristallinen Leiterschichten den
Schritt des Dotierens von POCl3 in den undotierten Abschnitt enthält.
12. Verfahren nach Anspruch 1, bei dem der unterste Abschnitt der zweiten amorphen Lei
terschicht (25, 27) den dotierten (27) amorphen Leiterfilm enthält.
13. Verfahren nach Anspruch 1, bei dem der Nassätzvorgang, der für die dotierten (17, 27)
Abschnitte der ersten und zweiten kristallinen Leiterschichten verwendet wird, den Schritt
des Ätzens der dotierten Abschnitte mit einer HNO3/CH3COOH/HF-Lösung entsprechend
des Unterschieds ihres Ätzselektivitätsverhältnisses von den undotierten Abschnitten der
ersten und zweiten kristallinen Leiterschichten enthält.
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| US6146967A (en) | 1997-08-20 | 2000-11-14 | Micron Technology, Inc. | Selective deposition of amorphous silicon film seeded in a chlorine gas and a hydride gas ambient when forming a stacked capacitor with HSG |
| US5920763A (en) * | 1997-08-21 | 1999-07-06 | Micron Technology, Inc. | Method and apparatus for improving the structural integrity of stacked capacitors |
| TW351016B (en) * | 1997-11-25 | 1999-01-21 | United Microelectronics Corp | Manufacturing method of capacitor of D-RAMs |
| TW364203B (en) * | 1997-12-12 | 1999-07-11 | United Microeclectronics Corp | Method for producing DRAM capacitor |
| US6358793B1 (en) * | 1999-02-26 | 2002-03-19 | Micron Technology, Inc. | Method for localized masking for semiconductor structure development |
| US6639266B1 (en) | 2000-08-30 | 2003-10-28 | Micron Technology, Inc. | Modifying material removal selectivity in semiconductor structure development |
| KR100368935B1 (ko) * | 2000-10-27 | 2003-01-24 | 삼성전자 주식회사 | 반도체 장치의 실린더형 스토리지 노드 형성방법 |
| EP1421607A2 (de) | 2001-02-12 | 2004-05-26 | ASM America, Inc. | Verbesserter prozess zur ablagerung von halbleiterfilmen |
| KR100818074B1 (ko) * | 2001-12-07 | 2008-03-31 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| WO2004009861A2 (en) | 2002-07-19 | 2004-01-29 | Asm America, Inc. | Method to form ultra high quality silicon-containing compound layers |
| US7294582B2 (en) | 2002-07-19 | 2007-11-13 | Asm International, N.V. | Low temperature silicon compound deposition |
| US7253084B2 (en) | 2004-09-03 | 2007-08-07 | Asm America, Inc. | Deposition from liquid sources |
| US7629267B2 (en) | 2005-03-07 | 2009-12-08 | Asm International N.V. | High stress nitride film and method for formation thereof |
| WO2007075369A1 (en) * | 2005-12-16 | 2007-07-05 | Asm International N.V. | Low temperature doped silicon layer formation |
| CN1988077B (zh) * | 2005-12-25 | 2011-08-03 | 群康科技(深圳)有限公司 | 电容制造方法 |
| US7629256B2 (en) | 2007-05-14 | 2009-12-08 | Asm International N.V. | In situ silicon and titanium nitride deposition |
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| JP5873270B2 (ja) * | 2011-08-31 | 2016-03-01 | 富士フイルム株式会社 | エッチング方法、これに用いられるシリコンエッチング液、及び半導体基板製品の製造方法 |
| CN113496954B (zh) * | 2020-04-08 | 2023-08-29 | 长鑫存储技术有限公司 | 存储器的形成方法及存储器 |
| CN113889572A (zh) * | 2020-07-02 | 2022-01-04 | 无锡华润上华科技有限公司 | 半导体器件及其制作方法 |
| CN112864097B (zh) * | 2021-01-14 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| US12127389B2 (en) | 2021-01-14 | 2024-10-22 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4446983A1 (de) * | 1993-12-28 | 1995-06-29 | Hyundai Electronics Ind | Verfahren zur Herstellung eines Kondensators einer Halbleitervorrichtung |
| GB2285338A (en) * | 1993-12-29 | 1995-07-05 | Hyundai Electronics Ind | Method for fabricating capacitor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192871A (en) * | 1991-10-15 | 1993-03-09 | Motorola, Inc. | Voltage variable capacitor having amorphous dielectric film |
| KR960006745B1 (ko) * | 1991-12-31 | 1996-05-23 | 현대전자산업주식회사 | 반도체 기억장치의 전하저장전극 제조방법 |
| TW227628B (de) * | 1992-12-10 | 1994-08-01 | Samsung Electronics Co Ltd | |
| US5286668A (en) * | 1993-02-03 | 1994-02-15 | Industrial Technology Research Institute | Process of fabricating a high capacitance storage node |
| KR940022841A (ko) * | 1993-03-22 | 1994-10-21 | 김광호 | 반도체장치의 커패시터 및 그 제조방법 |
| JP2817645B2 (ja) * | 1995-01-25 | 1998-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1995
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1996
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4446983A1 (de) * | 1993-12-28 | 1995-06-29 | Hyundai Electronics Ind | Verfahren zur Herstellung eines Kondensators einer Halbleitervorrichtung |
| GB2285338A (en) * | 1993-12-29 | 1995-07-05 | Hyundai Electronics Ind | Method for fabricating capacitor |
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