DE19537888C1

DE19537888C1 - Decoder gate for addressing semiconductor memory or control logic circuit

Info

Publication number: DE19537888C1
Application number: DE1995137888
Authority: DE
Inventors: Klaus Dipl Ing Oberlaender; Wolfgang Dipl Phys Pockrandt; Holger Sedlak
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1995-10-11
Filing date: 1995-10-11
Publication date: 1997-01-23
Anticipated expiration: 2015-10-12
Also published as: WO1997014221A1

Abstract

The decoder gate, with a number of inputs (IN1,...INn) and at least 2 outputs (OUT1,OUT2), has 2 potential terminals (P1,P2) respectively coupled to a supply voltage (VDD) and earth (VSS). An initial group of inputs are associated with the control electrodes (G1,...Gn-1) of respective transistors (T1,..Tn-1) of similar type, connected in series between the first potential terminal (P1) and a connection node (V) and with the control electrodes (H1,...Hn-1) of switching transistors (S1,..Sn-1) of opposite type connected in parallel between the outputs. Two remaining inputs receive complementary input signals, each associated with a series circuit of 2 switching transistors of opposite type (Qn,Rn, Qn+1,Rn+1).

Description

Die Erfindung bezieht sich auf ein Decodergatter mit n+1 Ein gängen und wenigstens zwei Ausgängen, welches eine erste und eine zweite Potentialklemme, wobei die eine Potentialklemme einer Spannungsversorgung und die andere Potentialklemme ei nem Massenanschluß zugeordnet ist, eine Anzahl von n-1 in Reihenschaltung zwischen der ersten Potentialklemme und einem Verbindungsknoten verbundenen Schalttransistoren eines ersten Leitungstyps, deren Steueranschluß jeweils einem der n-1 Ein gänge zugeordnet ist, sowie eine Anzahl von n-1 in Parallel schaltung zwischen den zumindest zwei Ausgängen verbundenen Schalttransistoren eines zweiten Leitungstyps, deren Steuer anschluß jeweils einem der n-1 Eingänge zugeordnet ist, auf weist.The invention relates to a decoder gate with n + 1 A gears and at least two exits, a first and a second potential terminal, the one potential terminal a power supply and the other potential terminal ei is assigned a mass connection, a number of n-1 in Series connection between the first potential terminal and one Connection nodes connected switching transistors of a first Line type, the control connection of each one of the n-1 on gears is assigned, as well as a number of n-1 in parallel circuit connected between the at least two outputs Switching transistors of a second line type, their control is assigned to one of the n-1 inputs points.

Ein derartiges Decodergatter wird beispielsweise bei der Adressierung von Halbleiterspeichern verwendet. Bei derzeit bekannten Speichern mit hoher Speicherdichte tritt häufig das Problem auf, daß der Decoder für die Auswahl der Speicherzel len sehr klein ausgebildet werden muß, um vorzugsweise an den Seitenrändern des Speicherfeldes des Halbleiterspeichers Platz zu finden. Bei einem weiteren Beispiel für die Anwen dung eines solchen Decodergatters wird ein solches sehr häu fig auch in Steuerlogik-Schaltungen und anderen Digital- Schaltungen verwendet, um bestimmte Konditionen auszudecodie ren.Such a decoder gate is used for example in the Addressing semiconductor memories used. At present known memories with a high storage density often occur Problem on that the decoder for the selection of the memory cell len must be made very small, preferably to the Side edges of the memory field of the semiconductor memory To find space. Another example for users Such a decoder gate becomes very common fig also in control logic circuits and other digital Circuits used to decode certain conditions ren.

Die in herkömmlicher Weise bekannten Speicherdecoder gibt es in mehreren Varianten. Bei dem schaltungstechnisch einfach sten, jedoch flächenmäßig ungünstigsten Speicherdecoder mit einem Nandgatter gemäß Fig. 3 und einem Norgatter gemäß Fig. 4, wie sie beispielsweise aus "Halbleiterschaltungstechnik" von Tietze, Schenk, 10. Auflage, 1993, Seite 216 bzw. "MOS- Schaltungen" von Böhm, Markus, Frech-Verlag Stuttgart, 2. The memory decoders known in the conventional manner are available in several variants. In the simplest in terms of circuit technology, but in terms of area, it is the most unfavorable memory decoder with a Nand gate according to FIG. 3 and a Norg gate according to FIG. Circuits "by Böhm, Markus, Frech-Verlag Stuttgart, 2.

Auflage, 1980, Seiten 24 und 25 bekannt sind, sind die Ansteuerleitungen aus den n Adressbits einzeln mit Hilfe von Nand- bzw. Norgattern bzw. Mischgattern voll auszucodieren, beispielsweise über eine direkte Abbildung der Mi nimal- bzw. Maximalterme. Für jede Select-Leitung werden hierbei 2×n Transistoren und aufgrund von weit entfernten, getrennten p- und n-Wannen 4×n Adreßleitungen benötigt. Die durch die Multiplikatoren 2 bzw. 4 bedingte hohe Zahl von Eingängen stellt bei einer solchen Lösung auch ein Problem im Layout des Schaltungsentwurfes dar, da sowohl der parallele, als auch der serielle Teil des Decoders entsprechend des Wer tes von n flächenmäßig größer wird, und sich das Nand- bzw. Norgatter somit in zwei Richtungen ausdehnt.Edition, 1980, pages 24 and 25 are known Control lines from the n address bits individually using Fully encode Nand or Norgattern or mixed gates, for example via a direct image of the Mi nimal or maximum terms. For each select line here 2 × n transistors and due to distant, separate p and n wells 4 × n address lines required. The by the multipliers 2 and 4 high number of With such a solution, entrances also pose a problem in Layout of the circuit design since both the parallel, as well as the serial part of the decoder according to who tes of n increases in area, and the nand or Norgatter thus expands in two directions.

Bei demgegenüber flächenmäßig günstigeren Varianten wird eine Precharge-Logikschaltung verwendet. Hierbei wird zwar je Adressleitung nur ein Transistor benötigt, je Select-Leitung also insgesamt n Transistoren und ein Precharge-Transistor, dafür ist jedoch eine Precharge-Logik mit all ihren Nachtei len, insbesondere hinsichtlich von Charge-Sharing-Effekte und hinsichtlich einer zusätzlichen, zeitkritischen Ansteuerung vorzusehen.In contrast, in terms of area cheaper, a Precharge logic circuit used. This is true Address line requires only one transistor per select line a total of n transistors and a precharge transistor, but there is a precharge logic with all its disadvantages len, especially with regard to charge sharing effects and with regard to an additional, time-critical control to provide.

Der Erfindung liegt die Aufgabe zugrunde, ein schaltungstech nisch einfacheres und gleichzeitig eine geringere Fläche be nötigendes Decodergatter mit n+1 Eingängen und wenigstes zwei Ausgängen zur Verfügung zu stellen.The invention is based, a circuit tech nisch simpler and at the same time a smaller area necessary decoder gate with n + 1 inputs and at least two To provide outputs.

Diese Aufgabe wird durch ein Decodergatter nach Anspruch 1 gelöst.This object is achieved by a decoder gate according to claim 1 solved.

Erfindungsgemäß ist vorgesehen, daß an dem n-ten und dem n+1- ten Eingang komplementär zueinander ausgebildete Eingangs signale anliegen, und dem n-ten und dem n+1-ten Eingang eine erste und eine zweite Serienschaltung bestehend jeweils aus in Reihe zwischen der zweiten Potentialklemme und dem Verbin dungsknoten verbundenen Schalttransistoren des ersten und des zweiten Leitungstyps zugeordnet ist, wobei die Steueran schlüsse der Schalttransistoren der ersten Serienschaltung dem n-ten Eingang, und die Steueranschlüsse der Schalttransi storen der zweiten Serienschaltung dem n+1-ten Eingang zuge ordnet sind. Hierbei ist insbesondere vorgesehen, daß die in Parallelschaltung zwischen den zumindest zwei Ausgängen ver bundenen Schalttransistoren des zweiten Leitungstyps, deren Steueranschluß jeweils einem der n-1 Eingänge zugeordnet ist, zwischen den Schalttransistoren des zweiten Leitungstyps der ersten und zweiten Serienschaltung und den Schalttransistoren des ersten Leitungstyps der ersten und zweiten Serienschal tung verbunden sind. Hierbei kann vorgesehen sein, daß der Schalttransistor des ersten Leitungstyps ein n-Kanal-Transi stor und der Schalttransistor des zweiten Leitungstyps ein p- Kanal-Transistor darstellt, oder der Schalttransistor des ersten Leitungstyps ein p-Kanal-Transistor und der Schalt transistor des zweiten Leitungstyps ein n-Kanal-Transistor darstellt.According to the invention, it is provided that at the nth and n + 1- th input complementary to each other signals are present, and the nth and n + 1th inputs first and a second series connection each consisting of in series between the second potential terminal and the connector Switching transistors connected to the first and the second line type is assigned, the Steueran short circuits of the switching transistors of the first series connection the nth input, and the control connections of the switching transistors interfere with the second series connection to the n + 1-th input are arranged. It is particularly provided that the in Ver parallel connection between the at least two outputs bound switching transistors of the second conductivity type, the Control connection is assigned to one of the n-1 inputs, between the switching transistors of the second conductivity type first and second series circuit and the switching transistors of the first line type of the first and second series scarf tion are connected. It can be provided that the Switching transistor of the first line type an n-channel transi stor and the switching transistor of the second conduction type a p- Channel transistor, or the switching transistor of the first conduction type a p-channel transistor and the switch transistor of the second conductivity type an n-channel transistor represents.

Die Anzahl n kann einen beliebig hohen Wert größer als 2 an nehmen. Hierbei kann das Decodergatter insbesondere ein Spei cher-Decodergatter zur Decodierung von n Adreßbits sein, wo bei das niederwertigste Adreßbit zur Adressierung des Spei chers dem n-ten und dem n+1-ten Eingang des Decodergatters in zueinander komplementärer Form zugeordnet ist. Prinzipiell könnte aber jedes beliebige Adreßbit herangezogen werden, jedoch ist die Verwendung des niederwertigsten am besten.The number n can have any value greater than 2 to take. The decoder gate can in particular be a memory cher decoder gate for decoding n address bits where at the least significant address bit for addressing the memory the nth and n + 1th inputs of the decoder gate in complementary form is assigned. In principle any address bit could be used, however, the use of the least significant is best.

Erfindungsgemäß ist somit ein Decodergatter in Nand- bzw. Nor-Struktur vorgesehen, welches eine reduzierte Form von jeweils zwei herkömmlichen Nand- bzw. Norgattern darstellt. Bei der erfindungsgemäßen Kombination zweier herkömmlicher Nand- bzw. Norgatter unterscheidet sich das dem n-ten bzw. n+1-ten Eingang zugeordnete Eingangssignal in der Polarität, und alle restlichen Eingänge von 1 bis n-1 sind mit der glei chen Polarität der Eingangssignale angeschlossen. Die Erfin dung beruht somit auf der Erkenntnis, daß die gemeinsamen Eingänge von 1 bis n-1 in den beiden Einzel-Gattern redundant ausdecodiert werden. Die gemeinsamen Eingänge von 1 bis n-1 gehen jeweils nur auf einen seriellen n bzw. p-Kanal-Transi stor, der die Schaltung mit VSS bzw. VDD verbindet, sowie jeweils auf einen parallelen bidirektionalen p- bzw. n Kanal- Transistor, der zwischen die beiden Ausgänge geschaltet ist.According to the invention, a decoder gate in Nand or Nor structure is provided, which is a reduced form of each represents two conventional Nand or Norgattern. In the inventive combination of two conventional Nand- or Norgatter differs in that the nth or Input signal assigned to n + 1 th input in polarity, and all remaining inputs from 1 to n-1 are the same Chen polarity of the input signals connected. The Erfin Thus, manure is based on the knowledge that the common Inputs from 1 to n-1 in the two individual gates redundant be decoded. The common inputs from 1 to n-1 only go to a serial n or p-channel transi stor, which connects the circuit with VSS or VDD, as well each on a parallel bidirectional p- or n-channel Transistor that is connected between the two outputs.

Weitere Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnung. Es zeigt:Further advantages and advantages of the invention result themselves from the description of exemplary embodiments the drawing. It shows:

Fig. 1 einen Schaltplan eines ersten Ausführungsbeispiels des erfindungsgemäßen Decodergatters in Nand-Struktur; Fig. 1 is a circuit diagram of a first embodiment of the decoder according to the invention in gate NAND structure;

Fig. 2 einen Schaltplan eines weiteren Ausführungsbeispiels des erfindungsgemäßen Decodergatters in Nor-Struktur; Fig. 2 is a circuit diagram of another embodiment of the decoder according to the invention in gate Nor-structure;

Fig. 3 einen Schaltplan eines herkömmlichen Nandgatters; und Fig. 3 is a circuit diagram of a conventional Nandgatters; and

Fig. 4 einen Schaltplan eines herkömmlichen Norgatters. Fig. 4 is a circuit diagram of a conventional Norgatters.

Das in Fig. 1 dargestellte Decodergatter in Nand-Struktur gemäß einem ersten Ausführungsbeispiel besitzt eine Anzahl von n+1 Eingängen IN1, IN2, . . . , INn, /INn und zwei Ausgänge OUT1 und OUT2. Eine erste Potentialklemme P1 ist einem Mas senanschluß VSS, eine zweite Potentialklemme P2 einer Span nungsversorgung VDD zugeordnet. Die Decodergatterschaltung besitzt eine Anzahl von n-1 Schalttransistoren T1 bis Tn-1 eines ersten Leitungstyps, die in Reihenschaltung zwischen der ersten Potentialklemme P1 und einem Verbindungsknoten V geschaltet sind, und deren Steueranschlüsse bzw. Gatean schlüsse GI bis Gn-1 jeweils einem der n-1 Eingänge IN1 bis INn-1 zugeordnet sind. Die Schaltung besitzt ferner eine An zahl von n-1 Schalttransistoren S1 bis Sn-1, die parallel zwischen den beiden Ausgängen OUT1 und OUT2 geschaltet sind, und deren Steueranschlüsse bzw. Gateanschlüsse H1 bis Hn-1 jeweils einem der n-1 Eingänge IN1 bis INn-1 zugeordnet sind. An dem n-ten bzw. dem n+1-ten Eingang liegen die komplementär (invertiert) zueinander ausgebildeten Eingangssignale INn bzw. /INn an. Dem n-ten Eingang und dem n+1-ten Eingang ist eine erste Serienschaltung bestehend aus den beiden in Reihe zwischen der zweiten Potentialklemme P2 und dem Verbindungs knoten V verbundenen Schalttransistoren Qn des ersten Lei tungstyps und Rn des zweiten Leitungstyps, sowie eine zweite Serienschaltung bestehend aus den beiden in Reihe zwischen der zweiten Potentialklemme P2 und dem Verbindungsknoten V verbundenen Schalttransistoren Qn+1 des ersten Leitungstyps und Rn+1 des zweiten Leitungstyps zugeordnet. Die Steueran schlüsse bzw. Gateanschlüsse Jn und In der Schalttransistoren Qn und Rn sind dem n-ten Eingang INn zugeordnet, während die Steueranschlüsse bzw. Gateanschlüsse Jn+1 und In+1 der Schalttransistoren Qn+1 und Rn+1 dem komplementären, n+1-ten Eingang /INn zugeordnet sind. Die in Parallelschaltung zwi schen den beiden Ausgängen OUT1 und OUT2 verbundenen Schalt transistoren S1 bis Sn-1, deren Gateanschlüsse jeweils einem der n-1 Eingänge zugeordnet sind, sind zwischen den Schalt transistoren Rn und Rn+1 des zweiten Leitungstyps der ersten und zweiten Serienschaltung und den Schalttransistoren Qn und Qn+1 des ersten Leitungstyps der ersten und zweiten Serien schaltung geschaltet.The decoder gate shown in Fig. 1 in NAND structure according to a first embodiment has a number of n + 1 inputs IN1, IN2,. . . , INn, / INn and two outputs OUT1 and OUT2. A first potential terminal P1 is assigned to a ground connection VSS, a second potential terminal P2 is assigned to a voltage supply VDD. The decoder gate circuit has a number of n-1 switching transistors T1 to Tn-1 of a first line type, which are connected in series between the first potential terminal P1 and a connection node V, and whose control connections or gate connections GI to Gn-1 each one of the n -1 inputs IN1 to INn-1 are assigned. The circuit also has a number of n-1 switching transistors S1 to Sn-1, which are connected in parallel between the two outputs OUT1 and OUT2, and their control connections or gate connections H1 to Hn-1 each one of the n-1 inputs IN1 to INn-1 are assigned. The complementary (inverted) input signals INn and / INn are present at the nth and n + 1th inputs. The n-th input and the n + 1-th input is a first series circuit comprising the two switching transistors Qn of the first line type and Rn of the second line type connected in series between the second potential terminal P2 and the connection node V, and a second series circuit consisting of the two switching transistors Qn + 1 of the first line type and Rn + 1 of the second line type connected in series between the second potential terminal P2 and the connection node V. The control connections or gate connections Jn and In the switching transistors Qn and Rn are assigned to the nth input INn, while the control connections and gate connections Jn + 1 and In + 1 of the switching transistors Qn + 1 and Rn + 1 are the complementary, n + 1st input / INn are assigned. The switching transistors S1 to Sn-1 connected in parallel between the two outputs OUT1 and OUT2, whose gate connections are each assigned to one of the n-1 inputs, are between the switching transistors Rn and Rn + 1 of the second conductivity type of the first and second series circuits and the switching transistors Qn and Qn + 1 of the first conductivity type of the first and second series circuits.

Bei dem in Fig. 2 dargestellten Decodergatter in Nor-Struktur gemäß einem zweiten Ausführungsbeispiel der Erfindung sind die Schalttransistoren wie aus der Figur ersichtlich hin sichtlich der Leitungstypen und der Anschlüsse an die Poten tialklemmen vertauscht ausgebildet.In the decoder gate shown in Fig. 2 in Nor structure according to a second embodiment of the invention, the switching transistors are evident as shown in the figure towards the line types and the connections to the potential tial terminals swapped.

Das erfindungsgemäße Decodergatter gemäß den Fig. 1 oder Fig. 2 wird insbesondere bei der Ansteuerung eines Halbleiterspei chers verwendet. Liegt hierbei an den gemeinsamen Signalen IN1 bis INn-1 der Eingänge von 1 bis n-1 des Decodergatters die richtige Adresse an, sind die bidirektionalen Transisto ren Sn bis Sn-1 gesperrt, und die Ausgänge sind über die se riellen n- bzw. p-Kanal-Transistoren T1 bis Tn-1 mit VSS bzw. VDD verbunden. In diesem Fall reduziert sich die Funktions weise der Schaltung auf die von zwei Invertern. Diese ent scheiden, welcher der Ausgänge selektiert ist. Liegt an den gemeinsamen Signalen IN1 bis INn-1 an den Eingängen von 1 bis n-1 des Decodergatters eine falsche Adresse an, so wird die Schaltung durch die seriellen n- bzw. p-Kanal-Transistoren T1 bis Tn-1 von VSS bzw. VDD getrennt und der entsprechende bi direktionale p- bzw. n-Kanal-Transistor öffnet. Da über einen der beiden p- bzw. n-Kanal-Transistoren der beiden Inverter jedoch immer VDD bzw. VSS an einem der beiden Ausgänge OUT1, OUT2 anliegt, wird über den geöffneten bidirektionalen p- bzw. n Kanal-Transistor der jeweils andere Ausgang OUT1 bzw. OUT2 auf die gleiche (inaktive) Polarität gezogen bzw. gehal ten.The decoder gate according to FIG. 1 or FIG. 2 is used in particular when driving a semiconductor memory. If the correct address is present on the common signals IN1 to INn-1 of the inputs from 1 to n-1 of the decoder gate, the bidirectional transistors Sn to Sn-1 are blocked and the outputs are connected via the serial n- or p-channel transistors T1 to Tn-1 connected to VSS or VDD. In this case, the function of the circuit is reduced to that of two inverters. These decide which of the outputs is selected. If there is an incorrect address on the common signals IN1 to INn-1 at the inputs 1 to n-1 of the decoder gate, the circuit is switched by the serial n or p-channel transistors T1 to Tn-1 from VSS or VDD separated and the corresponding bi-directional p- or n-channel transistor opens. However, since VDD or VSS is always present at one of the two outputs OUT1, OUT2 via one of the two p- or n-channel transistors of the two inverters, the respective other output becomes via the opened bidirectional p- or n-channel transistor OUT1 or OUT2 drawn or held to the same (inactive) polarity.

Die erfindungsgemäße Lösung kommt also bezogen auf die Zahl n mit einer Anzahl von n+1 Transistoren je Select-Leitung aus, so daß gegenüber herkömmlichen Nand- bzw. Norgattern eine Anzahl von n-1 Transistoren eingespart wird. Dies führt im ganzen Decoder bei einer Anzahl von 2ⁿ Select-Leitungen zu einer Flächen- und damit Stromeinsparung von entsprechend 2ⁿ·(n-1) Transistoren.The solution according to the invention therefore makes do with a number of n + 1 transistors per select line, based on the number n, so that a number of n-1 transistors is saved compared to conventional Nand or Norgatterns. With a number of 2 ⁿ select lines, this leads to an area and thus current saving of 2 ⁿ · (n-1) transistors in the entire decoder.

Claims

1. Decoder gate with a number of n + 1 inputs (IN1 to INn-1, INn, / INn) and at least two outputs (OUT1, OUT2), which has:
a first (P1) and a second potential terminal (P2), one potential terminal of a voltage supply (VDD) and the other potential terminal being assigned to a ground connection (VSS),
a number of n-1 connected in series between the first potential terminal (P1) and a connection node (V) which switching transistors (T1 to Tn-1) of a first line type, the control connection (G1 to Gn-1) each one of the n- 1 inputs (IN1 to INn-1) is assigned,
a number of n-1 in parallel between the at least two outputs (OUT1, OUT2) connected switching transistors (S1 to Sn-1) of a second line type, the control connection (H1 to Hn-1) of each of the n-1 inputs (IN1 to INn-1), characterized in that
at the n-th (INn) and the n + 1-th input (/ INn) there are complementary input signals, and the n-th and the n + 1-th input have a first and a second series circuit, each consisting of switching transistors (Qn, Rn, Qn + 1, Rn + 1) connected in series between the second potential terminal (P2) and the connection node (V) are assigned to the first and second conduction type, the control connections (Jn, In) of the switching transistors (Qn, Rn) of the first series connection to the nth input (INn), and the control terminals (In + 1, Jn + 1) of the switching transistors (Qn + 1, Rn + 1) of the second series connection to the n + 1th Input (/ INn) are assigned.

2. Decoder gate according to claim 1, characterized in that the in parallel connection between the at least two outputs gen (OUT1, OUT2) connected switching transistors (S1 to Sn-1) of the second line type, the control connection (H1 to Hn-1) each assigned to one of the n-1 inputs (IN1 to INn-1) between the switching transistors (Rn, Rn + 1) of the second Line type of the first and second series connection and the Switching transistors (Qn, Qn + 1) of the first conductivity type first and second series connection are connected.

3. Decoder gate according to claim 1 or 2, characterized net that the switching transistor of the first conductivity type an n- Channel transistor and the switching transistor of the second Lei device type represents a p-channel transistor, or the switching transistor of the first conductivity type a p-channel transistor and the switching transistor of the second conductivity type is an n-channel Represents transistor.

4. Decoder gate according to claim 1 to 3, characterized net that the decoder gate for a memory decoder Decoding of n address bits is the least significant Address bit for addressing the memory the nth (INn) and the n + 1-th input (/ INn) of the decoder gate to each other complementary form is assigned.

5. Decoder gate according to claim 1 to 4, characterized in net that it represents a Nand gate or a Nor gate.

6. Decoder gate according to claim 1 to 5, characterized in net that the number n is any value greater than 2, is in particular equal to 8.