DE19526798C1

DE19526798C1 - Arrangement for controlling bidirectional, asynchronous and serial transfer of data packets

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Publication number: DE19526798C1
Application number: DE1995126798
Authority: DE
Inventors: Karl-Heinz Dr Ing Niemann; Helmut Dipl Ing Michel; Thomas Dipl Ing Guenther
Original assignee: Hartmann and Braun AG
Current assignee: ABB AG Germany
Priority date: 1995-07-14
Filing date: 1995-07-14
Publication date: 1997-05-15
Anticipated expiration: 2015-07-15

Abstract

The arrangement contains at least one of a number of buffer devices (44,45) consisting of a first and second buffer memory (441/442, 451/452) connected in parallel. The first buffer (441,451) has a multiple stage memory stack, whose contents can only be read in the order of storage. The second buffer (442,452) is a single stage register. Each memory plane of the memory stack and the register have the dimensions of a maximum length data packet. The data packet in the register is transferred in preference to the data packets in the memory stack of the first buffer memory using priority selection.

Description

Die Erfindung betrifft eine Anordnung zur Steuerung der bidirektionalen, asynchronen und seriellen Übertragung von Datenpaketen begrenzter Länge zwischen einer Datenverarbeitungseinrichtung und einem an einer Busleitung eines prioritätspersistenten Bussystems angeschlossenen Bustreiber.The invention relates to an arrangement for controlling the bidirectional, asynchronous and serial transmission of data packets of limited length between one Data processing device and one on a bus line priority-persistent bus system connected bus drivers.

Derartige Anordnungen zur Steuerung der Übertragung zwischen einer Datenverarbeitungseinrichtung und einem Bustreiber werden allgemein als Controller bezeichnet und sind in angepaßter Konfiguration für verschiedene Bussysteme verfügbar. Beispielsweise sind für Bussysteme nach der CAN-Spezifikation die CAN- Controller PHILIPS 82C200, PHILIPS 82592, INTEL 82527 und INTEL 82526 bekannt. Dabei weisen Bussysteme nach der CAN-Spezifikation die gattungsbildenden Merkmale der bidirektionalen, asynchronen und seriellen Übertragung von Datenpakten begrenzter Länge bei prioritätspersistenten Zugriffsverfahren auf.Such arrangements for controlling the transmission between one Data processing equipment and a bus driver are commonly used as controllers designated and are in a customized configuration for different bus systems available. For example, for bus systems according to the CAN specification, the CAN Controllers PHILIPS 82C200, PHILIPS 82592, INTEL 82527 and INTEL 82526 known. According to the CAN specification, bus systems have the generic ones Features of bidirectional, asynchronous and serial transmission of Data packets of limited length with priority-persistent access methods.

Die genannten CAN-Controller weisen als gemeinsame Ausstattungsmerkmale mindestens einen Bitflußprozessor zur zeitlichen Koordination der Sende- und Empfangsprozesse entsprechend einem vorgebbaren Übertragungsprotokoll auf, dem eine Empfangseinrichtung und eine Sendeeinrichtung zugeordnet sind, sowie Mittel zur Steuerung des Controllers und Mittel zur Anpassung der Kommunikationsschnittstelle zu der angeschlossenen Datenverarbeitungseinrichtung, die durch einen Datenbus, einen Adreßbus und einen Steuersignalbus gebildet ist. Die Empfangseinrichtung ist eingangsseitig mit dem Bustreiber und ausgangsseitig mit einem Puffermittel zur abrufbaren Zwischenspeicherung von empfangenen Datenpaketen verbunden und umfaßt Selektionsmittel zur Auswahl von Datenpaketen aus einem über die Busleitung übertragenen Datenstrom. Die Sendeeinrichtung ist ausgangsseitig mit einem Bustreiber verbunden. Der Sendeeinrichtung ist ein Puffermittel zur Zwischenspeicherung von zu sendenden Datenpakten vorgeschaltet.The CAN controllers mentioned have common features at least one bit flow processor for timing the transmission and Reception processes according to a predefinable transmission protocol, the a receiving device and a transmitting device are assigned, and means for controlling the controller and means for adapting the Communication interface to the connected data processing device, which is formed by a data bus, an address bus and a control signal bus. The Receiving device is on the input side with the bus driver and on the output side with a buffer means for the temporary storage of received Data packets connected and includes selection means for selecting data packets from a data stream transmitted via the bus line. The sending device is connected to a bus driver on the output side. The sending device is a Buffer means for intermediate storage of data packets to be sent upstream.

Im einzelnen ist der PHILIPS 82C200 mit einem Sende- und einem Empfangskanal ausgestattet, wobei die Puffermittel jeden Kanals als Register zur Zwischenspeicherung genau einen Datenpaketes ausgeführt sind. Daraus folgt nachteiligerweise, daß jedes empfangene Datenpaket unverzüglich durch die Datenverarbeitungseinrichtung auszulesen ist. Dazu wird für jedes empfangene Datenpaket ein Unterbrechungssignal generiert und an die Datenverarbeitungseinrichtung gesendet. Bei aufeinanderfolgendem Empfang mehrerer Datenpakete ist die Datenverarbeitungseinrichtung in nicht mehr vernachlässigbarem Maße mit der prozeduralen Durchführung des Datentransfers belastet, da jede Unterbrechung des hauptsächlich ablaufenden Datenverarbeitungsprogrammes mit einer Sicherung der aktuellen Abarbeitungszustandes beginnt und mit einem Rücklesen des Abarbeitungszustandes vor der Unterbrechung endet, so daß die Abarbeitung des hauptsächlich ablaufenden Datenverarbeitungsprogrammes zeitlich stark eingeschränkt ist. Insbesondere in Systemen mit echtzeitfähig abzuarbeitenden Datenverarbeitungsprogrammen, wie beispielsweise in der Automatisierungstechnik, führen diese Einschränkungen zu unzulässigen Blockaden.In detail, the PHILIPS 82C200 has one transmit and one receive channel equipped, the buffer means of each channel as a register for Caching exactly one data packet are executed. It follows disadvantageous that each received data packet immediately by the Data processing device can be read out. This is done for each received Data packet generates an interrupt signal and sent to the Data processing device sent. With successive reception of several data packets is no longer the data processing device in negligible with the procedural implementation of the data transfer burdened, because every interruption of the mainly running Data processing program with a backup of the current Processing status begins and the processing status is read back ends before the interruption, so that the processing of the mainly running Data processing program is severely limited in time. Especially in Systems with real-time capable data processing programs, such as in automation technology, for example, these restrictions result impermissible blockages.

In Kenntnis dieser Beschränkungen ist der CAN-Controller vom Typ PHILIPS 82592 mit einem internen Microcontroller ausgestattet, der es erlaubt, eine Mehrzahl von Datenpakten während einer Unterbrechung mit der Datenverarbeitungseinheit auszutauschen. Nachteilig an dieser Kombination ist jedoch, daß der implementierte Microcontroller eine eigene Betriebssoftware benötigt, die in Abhängigkeit von der Aktualisierung der Betriebssoftware der Datenverarbeitungseinrichtung zu warten und zu pflegen ist. Darüber hinaus sind zur Kommunikation der Datenverarbeitungseinrichtung mit dem implementierten Microcontroller zweitorige Schreib-/Lese-Speicher, sogenannte Dual-Ported-RAMs, erforderlich, so daß die Gesamtanordnung sehr aufwendig ist. Knowing these restrictions, the CAN controller is of type PHILIPS 82592 equipped with an internal microcontroller that allows a plurality of Data packets during an interruption with the data processing unit exchange. A disadvantage of this combination, however, is that the implemented one Microcontroller requires its own operating software, which depends on the Maintenance of the operating software of the data processing device and is to be maintained. In addition, the communication Data processing device with the implemented two-port microcontroller Read / write memory, so-called dual-ported RAMs, is required so that the Overall arrangement is very expensive.

Darüber hinaus ist aus der DE 41 04 957 A1 eine Schaltung zur Verbindung eines Mikroprozessorsystems mit einem Kommunikationskanal zur seriellen Datenübertragung bekannt, die für die Senderichtung und für die Empfangsrichtung jeweils separate FIFO- Speicher (First-In-First-Out) zur abrufbaren Zwischenspeicherung von Datenpaketen aufweist.In addition, DE 41 04 957 A1 discloses a circuit for connecting a Microprocessor system with a communication channel for serial data transmission known, the separate FIFO for the sending direction and for the receiving direction Has memory (first-in-first-out) for the temporary storage of data packets.

Weiterhin ist aus der US 5 084 837 bekannt, eine Speicheranordnung zum Datentransfer zwischen zwei asynchronen Prozessorsystemen als aufeinanderfolgende Speicherstufen auszuführen. Zur Verkürzung der Durchlaufzeit eines Datenpaketes bei geringem Datentransfer ist vorgesehen, aufeinanderfolgende Speicherstufen durch Bypass-Signalwege zu überbrücken.Furthermore, US Pat. No. 5,084,837 discloses a memory arrangement for data transfer between two asynchronous processor systems as successive memory levels to execute. To reduce the throughput time of a data packet with low data transfer it is intended to successive memory stages by bypass signal paths bridge.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Anordnung der gattungsgemäßen Art anzugeben, die bei einfachem Aufbau die Datenverarbeitungseinrichtung weitgehend von Kommunikationsprozeduren entlastet und dabei ohne zusätzlichen Microcontroller auskommt.The invention is therefore based on the object, an arrangement of Specify generic type, which with a simple structure Data processing device largely relieved of communication procedures without the need for an additional microcontroller.

Erfindungsgemäß wird diese Aufgabe mit den Mitteln des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den Patentansprüchen 2 bis 7 beschrieben.According to the invention, this object is achieved with the means of claim 1. Advantageous embodiments of the invention are in claims 2 to 7 described.

Die Erfindung wird nachstehend am Beispiel eines CAN-Controllers näher erläutert. Dazu ist in Fig. 1 ein Prinzipschaltbild eines Controllers 4 mit Peripheriezuordnung dargestellt.The invention is explained in more detail below using the example of a CAN controller. 1 by a schematic circuit diagram of a controller 4 is shown with peripheral assignment in Fig..

Im einzelnen ist ein Bustreiber 2 an Busleitungen 1 eines prioritätspersistenten Bussystems angeschlossen, um zu versendende Datenpakete zur Anpassung an die Busphysik zu verstärken und in Empfangsrichtung Datenpakete aus dem Leitungssignal zu regenerieren. Der Controller 4 ist mit einem Sendekanal und einem Empfangskanal an den Bustreiber 2 angeschlossen. Der Controller 4 besteht im wesentlichen aus einem Bitflußprozessor 41 zur zeitlichen Koordination der Sende- und Empfangsprozesse entsprechend einem vorgebbaren Übertragungsprotokoll, einer Empfangseinrichtung 42, einer Sendeeinrichtung 43 und Mitteln 46 zur Steuerung und Anpassung des Controllers 4 an eine vorgebbare Schnittstelle zur Kommunikation mit einer nachgeordneten Datenverarbeitungseinrichtung 3.In particular, a bus driver 2 is connected to bus lines 1 of a priority-persistent bus system in order to amplify data packets to be sent for adaptation to the bus physics and to regenerate data packets from the line signal in the receiving direction. The controller 4 is connected to the bus driver 2 with a transmit channel and a receive channel. The controller 4 essentially consists of a bit flow processor 41 for the time coordination of the transmission and reception processes in accordance with a predefinable transmission protocol, a reception device 42 , a transmission device 43 and means 46 for controlling and adapting the controller 4 to a predefinable interface for communication with a downstream data processing device 3rd

Dabei sind der Empfangseinrichtung 42 Puffermittel 44 für empfangene Datenpakete und der Sendeeinrichtung 43 Puffermittel 45 für zu sendende Datenpakete zugeordnet.The receiving device 42 is assigned buffer means 44 for received data packets and the sending device 43 has buffer means 45 for data packets to be sent.

Die Datenverarbeitungseinrichtung 3 ist über einen Datenbus 31, einen Adreßbus 32 und einen Steuersignalbus 33 mit den Mitteln 46 zur Steuerung und Anpassung des Controllers 4 verbunden.The data processing device 3 is connected via a data bus 31 , an address bus 32 and a control signal bus 33 to the means 46 for controlling and adapting the controller 4 .

Der Bitflußprozessor 41 ist mit der Empfangseinrichtung 42, der Sendeeinrichtung 43 und den Mitteln 46 zur Steuerung und Anpassung verbunden. The bit flow processor 41 is connected to the receiving device 42 , the transmitting device 43 and the means 46 for control and adaptation.

Die Puffermittel für empfangene Datenpakete 44 bestehen aus einem ersten und einem zweiten Pufferspeicher 441 und 442, die einander parallelgeordnet sind. Dabei ist der erste Pufferspeicher 441 ein mehrstufiger Speicherstapel, dessen Inhalte ausschließlich in der Reihenfolge ihres Einspeicherns auslesbar sind. Derartige Speicherstapel sind für sich als sog. FIFO-Speicher, First-In-First-Out, bekannt. Der zweite Pufferspeicher 442 der Puffermittel 44 für empfangene Datenpakete ist ein einstufiges Register. Jede Speicherebene des Speicherstapels und das Register sind zur Aufnahme eines Datenpaketes maximaler Länge geeignet.The buffer means for received data packets 44 consist of a first and a second buffer memory 441 and 442 , which are arranged in parallel with one another. The first buffer memory 441 is a multi-level memory stack, the contents of which can only be read out in the order in which they were stored. Such memory stacks are known per se as so-called FIFO memories, first-in-first-out. The second buffer memory 442 of the buffer means 44 for received data packets is a one-stage register. Each storage level of the storage stack and the register are suitable for receiving a data packet of maximum length.

Ein solches Datenpaket besteht nach der CAN-Spezifikation aus bis zu maximal 10 Byte, die aus einem Bezeichner mit einer Länge von 2 Byte und bis zu 8 Byte Daten zusammengesetzt sind. Demgemäß ist jede Speicherebene des Speicherstapels und das Register zur Aufnahme von jeweils 10 Byte langen Datenpaketen ausgelegt.According to the CAN specification, such a data packet consists of up to a maximum 10 bytes consisting of an identifier with a length of 2 bytes and up to 8 bytes Data is composed. Accordingly, each storage level of the Memory stack and the register for recording 10 bytes long each Data packets designed.

In gleicher Weise sind die Puffermittel 45 zur Zwischenspeicherung zu sendender Datenpakete aus einem ersten und einem zweiten Pufferspeicher 451 und 452 aufgebaut, die einander parallelgeordnet sind. Dabei ist der erste Pufferspeicher 451 ein mehrstufiger Speicherstapel vom FIFO-Typ und der zweite Pufferspeicher 452 ein einstufiges Registers. Jede Speicherebene des Speicherstapels und das Register sind zur Aufnahme eines Datenpaketes der maximalen Länge von 10 Byte gemäß der CAN-Spezifikation ausgelegt.In the same way, the buffer means 45 for temporarily storing data packets to be sent are constructed from a first and a second buffer memory 451 and 452 , which are arranged in parallel with one another. The first buffer memory 451 is a multi-level memory stack of the FIFO type and the second buffer memory 452 is a one-level register. Each memory level of the memory stack and the register are designed to accommodate a data packet with a maximum length of 10 bytes in accordance with the CAN specification.

Sowohl für die Puffermittel 44 für empfangene Datenpakete als auch für die Puffermittel 45 für zu sendende Datenpakete ist das Datenpaket im Register des zweiten Pufferspeichers 442 oder 452 gegenüber den Datenpaketen im Speicherstapel des ersten Pufferspeichers 441 oder 451 prioritätsselektiv bevorzugt übertragbar.Both for the buffer means 44 for received data packets and for the buffer means 45 for data packets to be sent, the data packet in the register of the second buffer memory 442 or 452 can preferably be transferred with priority priority over the data packets in the memory stack of the first buffer memory 441 or 451 .

Vorteilhafterweise wird durch die Vorsehung von Speicherstapeln erreicht, daß für eine Mehrzahl aufeinanderfolgend austauschbarer Datenpakete zwischen dem Controller 4 und der Datenverarbeitungseinrichtung 3 jeweils nur einmal die Unterbrechungsprozedur und die anschließende Wiederherstellung des Zustandes vor der Unterbrechung erforderlich sind. Dadurch wird eine wesentliche Entlastung der Datenverarbeitungseinrichtung 3 von Kommunikationsprozeduren und damit deren Freisetzung für abzuarbeitende Datenverarbeitungsprogramme erreicht. Darüber hinaus wird trotz der Stapelung empfangener und zu sendender Datenpakete in den Speicherstapel 441 und 451 durch jeweils parallelgeordnete Register 442 und 452 und der prioritätsselektiven Bevorzugbarkeit deren Inhalte ein schnellstmöglicher Datendurchsatz für hochpriore Datenpakete, wie beispielsweise Alarme in der Automatisierungstechnik, gewährleistet.The provision of memory stacks advantageously means that the interrupt procedure and the subsequent restoration of the state before the interruption are required only once for a plurality of successively exchangeable data packets between the controller 4 and the data processing device 3 . As a result, the data processing device 3 is substantially relieved of communication procedures and thus released for data processing programs to be processed. In addition, despite the stacking of received and to be sent data packets in the memory stacks 441 and 451, registers 442 and 452, each arranged in parallel, and the priority-selective preference of their contents ensure the fastest possible data throughput for high-priority data packets, such as alarms in automation technology.

In weiterer Ausgestaltung der Erfindung umfaßt die Empfangseinrichtung 42 Mittel zur kaskadierten Selektion von empfangenen Datenpaketen. Dabei sind in einer ersten Selektionsstufe 421 priorisierte Datenpakete zur Zwischenspeicherung in dem Register 442 selektierbar und in einer der ersten folgenden zweiten Selektionsstufe 442 empfangene Datenpakete zur Zwischenspeicherung im Speicherstapel 441 selektierbar.In a further embodiment of the invention, the receiving device 42 comprises means for the cascaded selection of received data packets. In a first selection stage 421 prioritized data packets for intermediate storage in the register 442 can be selected and received data packets 442 in one of the first selectable following second selection stage for the intermediate storage in the memory stack 441st

Dazu wird jedes empfangene Datenpaket durch einen Mustervergleich in der ersten Selektionsstufe 441 auf hochpriore Weiterleitungsanforderungen untersucht und im Falle des Zutreffens im Register 442 der Puffermittel 44 für empfangene Datenpakete zwischengespeichert. Soweit hochpriore Weiterleitungsanforderungen nicht bestehen, wird das empfangene Datenpaket durch einen weiteren Mustervergleich in der zweiten Selektionsstufe 422 auf Adressierung auf die angeschlossene Datenverarbeitungseinrichtung 3 untersucht und im Falle des Zutreffens in der nächsten freien Speicherebene des Speicherstapels 441 abgelegt sowie andernfalls verworfen.For this purpose, each received data packet is examined by means of a pattern comparison in the first selection stage 441 for high-priority forwarding requests and, if applicable, buffered in the buffer means 44 for received data packets 44 in the register 442 . If there are no high-priority forwarding requests, the received data packet is examined by means of a further pattern comparison in the second selection stage 422 for addressing to the connected data processing device 3 and, if applicable, is stored in the next free memory level of the memory stack 441 and is otherwise discarded.

In Senderichtung ist den parallelgeordneten Pufferspeichern 451 und 452 des Puffermittels 45 zur Zwischenspeicherung von zu sendenden Datenpaketen ein gemeinsamer Vorrangschalter 5 nachgeschaltet.A common priority switch 5 is connected downstream of the parallel-arranged buffer memories 451 and 452 of the buffer means 45 for the temporary storage of data packets to be sent.

In einer ersten Konfiguration kann dabei vorgesehen sein, daß bei leerem Register des zweiten Pufferspeichers 452 der Vorrangschalter 5 zur Verbindung des ersten Pufferspeichers 451 mit der Sendeeinrichtung 43 und bei datenhaltigem Register des zweiten Pufferspeichers 452 zur Verbindung des zweiten Pufferspeichers 452 mit der Sendeeinrichtung 43 geschaltet ist.In a first configuration it can be provided that when the register of the second buffer memory 452 is empty, the priority switch 5 is connected to connect the first buffer memory 451 to the transmitter 43 and when the register of the second buffer memory 452 contains data to connect the second buffer memory 452 to the transmitter 43 .

Vorteilhafterweise wird dabei ein hochprior zu sendendes Datenpaket in dem Register des zweiten Pufferspeichers 452 zwischengespeichert, wobei die daraus resultierende Datenhaltigkeit des Registers mit einer der Priorität des zu sendenden Datenpaketes entsprechenden, bevorzugten Weiterleitung desselben zur Sendeeinrichtung 43 quittiert wird.Advantageously, a data packet to be sent with high priority is temporarily stored in the register of the second buffer memory 452 , the resulting data retention of the register being acknowledged with a preferred forwarding of the same to the sending device 43 corresponding to the priority of the data packet to be sent.

In einer zweiten Konfiguration kann vorgesehen sein, bei datenhaltigem ersten Pufferspeicher 451 und datenhaltigem Register des zweiten Pufferspeichers 452 mit dem Vorrangschalter den Pufferspeicher 451 oder 452 mit der Sendeeinrichtung 43 zu verbinden, dessen Datenpaket die höhere Priorität aufweist und bei gleicher Priorität der zur Sendung anstehenden Datenpakete das Register des zweiten Pufferspeichers 452 mit der Sendeeinrichtung 43 zu verbinden.In a second configuration it can be provided, in the case of data-containing first buffer memory 451 and data-containing register of second buffer memory 452, to connect buffer memory 451 or 452 to transmission device 43 with the priority switch, whose data packet has the higher priority and, with the same priority, the data packets waiting to be sent to connect the register of the second buffer memory 452 to the transmitting device 43 .

In vorteilhafter Weise ist dabei unabhängig vom Ort der Zwischenspeicherung eines Datenpaketes in einem der Pufferspeicher 451 und 452 im Puffermittel 45 für zu sendende Datenpakete stets das höherpriore Datenpaket in seiner Weiterleitung bevorzugt.Advantageously, regardless of the location of the intermediate storage of a data packet in one of the buffer memories 451 and 452 in the buffer means 45, the higher priority data packet is always preferred in its forwarding for data packets to be sent.

In weiterer Ausgestaltung der Erfindung ist vorgesehen, daß der erste und der zweite Pufferspeicher 441 und 442 des Puffermittels 44 zur Zwischenspeicherung empfangener Datenpakete und der erste und der zweite Pufferspeicher 451 und 452 des Puffermittels 45 zur Zwischenspeicherung von zu sendenden Datenpaketen separat adressierbar sind. Vorteilhafterweise ist dadurch jeder einzelne Pufferspeicher 441, 442, 451 und 452 für die Datenverarbeitungseinrichtung 3 gezielt lesbar bzw. beschreibbar.In a further embodiment of the invention, it is provided that the first and the second buffer memories 441 and 442 of the buffer means 44 for buffering received data packets and the first and second buffer memories 451 and 452 of the buffer means 45 for buffering data packets to be sent can be addressed separately. Advantageously, each individual buffer memory 441 , 442 , 451 and 452 can thus be read or written specifically for the data processing device 3 .

In weitergehender Ausgestaltung der Erfindung ist dem jeweils ersten Pufferspeicher 441 und 451 der Puffermittel 44 und 45 zur Zwischenspeicherung von Datenpaketen jeweils ein Zeiger 4411 und 4511 zugeordnet, der seitens der Datenverarbeitungseinrichtung 3 adressierbar ist und dessen Inhalt gleich der Anzahl der in dem zugeordneten Pufferspeicher 441 und 451 abgelegten Datenpakete ist.In a further embodiment of the invention, each of the first buffer memories 441 and 451 of the buffer means 44 and 45 for temporarily storing data packets is assigned a pointer 4411 and 4511 , which can be addressed by the data processing device 3 and whose content is equal to the number of those in the assigned buffer memory 441 and 451 stored data packets is.

Die Inhalte dieser Zeiger 4411 und 4511 sind zur effektiven Verwaltung der als FlFO- Speicher ausgeführten Pufferspeicher 441 und 451 für die Datenverarbeitungseinrichtung 3 lesbar, so daß in vorteilhafter Weise in Empfangsrichtung unabhängig von einem durch den Controller 4 zu generierendes Unterbrechungssignal anhand des Füllungsgrades des Speicherstapels 441 entscheidbar ist, ob eine Übernahme von Datenpaketen in Ausführungspausen des hauptsächlich ablaufenden Datenverarbeitungsprogrammes zweckmäßig ist.The contents of these pointers 4411 and 4511 are for the effective management of the buffer memory constructed as FlFO- memory 441 and 451 read by the data processing device 3, so that in an advantageous manner in the receiving direction independent of a reference by the controller 4 to be generated interrupt signal the degree of filling of the memory stack 441 It can be decided whether it is advisable to take over data packets in the pauses in execution of the data processing program, which is mainly running.

In Senderichtung ist auf diese vorteilhafte Weise bereits vor einer versuchten Übergabe von zu sendenden Datenpaketen von der Datenverarbeitungseinrichtung 3 an den Controller 4 detektierbar, ob und wieviel Aufnahmekapazität im Speicherstapel 451 zum Zeitpunkt der Abfrage noch frei ist, um weitere zur Versendung anstehende Datenpakete zu übergeben.In the transmission direction, it can be detected in this advantageous manner, before an attempted transfer of data packets to be sent, from the data processing device 3 to the controller 4 whether and how much recording capacity in the memory stack 451 is still free at the time of the query in order to transfer further data packets to be sent.

In weiterer Ausgestaltung der Erfindung kann vorgesehen sein, daß die jeweils zweiten Pufferspeicher 442 und 452 der ersten und zweiten Puffermittel 44 und 45 separat und gemeinsam deaktivierbar sind. Diese Ausgestaltung kann besonders dann vorteilhaft sein, wenn in der Datenverarbeitungseinrichtung 3 ein möglichst unterbrechungsfrei zu haltendes, Echtzeiterfordernissen zu genügendes Datenverarbeitungsprogramm zur Abarbeitung ansteht. In Vorbereitung eines solchen werden der Speicherstapel 441 und das Register 442 komplett ausgelesen und das Register 442 durch Deaktivierung blockiert und nach Ablauf der besonderen Routine wieder freigegeben.In a further embodiment of the invention it can be provided that the respective second buffer stores 442 and 452 of the first and second buffer means 44 and 45 can be deactivated separately and together. This embodiment can be particularly advantageous if a data processing program is to be processed in the data processing device 3 that is to be kept as uninterrupted as possible and meets real-time requirements. In preparation for one, the memory stack 441 and the register 442 are read out completely and the register 442 is blocked by deactivation and released again after the special routine has ended.

BezugszeichenlisteReference list

1 Busleitung
2 Bustreiber
3 Datenverarbeitungseinrichtung
4 Controller
5 Vorrangschalter
41 Bitflußprozessor
42 Empfangseinrichtung
43 Sendeeinrichtung
44 Puffermittel für empfangene Datenpakete
45 Puffermittel für zu sendende Datenpakete
46 Mittel zur Steuerung und Anpassung
31 Datenbus
32 Adreßbus
33 Steuersignalbus
441 Speicherstapel
442 Register
4411 Zeiger
451 Speicherstapel
452 Register
4511 Zeiger
421, 422 Selektionsstufen 1 bus line
2 bus drivers
3 data processing device
4 controllers
5 priority switches
41 bit flow processor
42 receiving device
43 transmitting device
44 buffer means for received data packets
45 buffer means for data packets to be sent
46 Means of control and adaptation
31 data bus
32 address bus
33 control signal bus
441 memory stacks
442 registers
4411 hands
451 memory stacks
452 registers
4511 hands
421 , 422 selection levels

Claims

1. Arrangement for controlling the bidirectional, asynchronous and serial transmission of data packets of limited length between a data processing device connected via a data bus, an address bus and a control signal bus and a bus driver connected to a bus line of a priority-persistent bus system, which as components has at least one bit flow processor for the time coordination of the Sending and receiving processes according to a predefinable transmission protocol, to which a receiving device, the input of which is connected to the bus driver and which comprises selection means for selecting data packets from a data stream transmitted via the bus line, and a transmitting device, the output of which is connected to the bus driver, are assigned Buffer means for retrievable intermediate storage of received data packets are arranged downstream of the receiving device and buffer means for retrievable intermediate storage of Data packets to be sent are connected upstream and have means for controlling these components and means for adapting to the data bus, the address bus and the control signal bus of the connected data processing device, characterized in that at least one of the buffer means ( 44 , 45 ) consists of a first and a second There are buffer memories ( 441/442 , 451/452 ) which are arranged in parallel with one another, the first buffer memory ( 441 , 451 ) being a multi-stage memory stack, the contents of which can only be read out in the order in which they were stored, and the second buffer memory ( 442 , 452 ) is a one-stage register, each storage level of the memory stack and the register having the dimension of a data packet of maximum length, and that the data packet in the register of the second buffer memory ( 442 , 452 ) is priority-selective compared to the data packets in the memory stack of the first buffer memory ( 441 , 451 ) preferably transferable is.

2. Arrangement according to claim 1, characterized in that the parallel buffer stores ( 451 , 452 ) of the buffer means ( 45 ) for intermediate storage of data packets to be transmitted is followed by a common priority switch ( 5 ) which, when the register of the second buffer store ( 452 ) is empty Connection of the first buffer memory ( 451 ) to the transmitting device ( 43 ) and, in the case of a data-containing register, of the second buffer memory ( 452 ) for connecting the second buffer memory ( 452 ) to the transmitting device ( 43 ).

3. Arrangement according to claim 1, characterized in that the receiving device ( 42 ) has means for cascaded selection of received data packets, wherein in a first selection stage ( 421 ) prioritized data packets for intermediate storage in the register of the second buffer memory ( 442 ) of the buffer means ( 44 ) can be selected for the intermediate storage of received data packets and data packets for intermediate storage in the memory stack of the first buffer memory ( 441 ) of the buffer means ( 44 ) for intermediate storage of received data packets can be selected in a first, second selection stage ( 422 ).

4. Arrangement according to one of claims 1 to 3, characterized in that the first and the second buffer memory ( 441 , 442 ) of the buffer means ( 44 ) for temporarily storing received data packets and the first and the second buffer memory ( 451 , 452 ) of the buffer means ( 45 ) can be separately addressed for intermediate storage of data packets to be sent.

5. Arrangement according to one of claims 1 to 4, characterized in that a pointer ( 4411 , 4511 ) is assigned to the respective first buffer memory ( 441 , 451 ) of the buffer means ( 44 , 45 ) for the intermediate storage of data packets, which is on the part of the data processing device ( 3 ) is addressable and its readable content is equal to the number of data packets stored in the assigned buffer memory ( 441 , 451 ).

6. Arrangement according to one of claims 1 to 5, characterized in that the respective second buffer memory ( 442 , 452 ) of the first and second buffer means ( 44 , 45 ) can be deactivated separately and together.

7. Arrangement according to claim 2, characterized in that the priority switch ( 5 ) with data-containing first buffer memory ( 451 ) and data-containing register of the second buffer memory ( 452 ) and with a priority of the data packet in the register of the second buffer memory ( 452 ) exceeding the priority of next data packet to be sent is connected in the first buffer memory ( 451 ) to connect the first buffer memory ( 451 ) to the transmitting device ( 43 ).