DE19505272A1

DE19505272A1 - Feldeffekttransistor und Verfahren zu dessen Herstellung

Info

Publication number: DE19505272A1
Application number: DE19505272A
Authority: DE
Inventors: Yasutaka Kohno
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-02-18
Filing date: 1995-02-16
Publication date: 1995-08-24
Also published as: US5888860A; JPH07231002A; GB9502251D0; GB2286720A; JP3631506B2; GB2286720B

Description

Die vorliegende Erfindung bezieht sich auf einen Feldef fekttransistor, bei dem eine Gate-Elektrode in einer Aus nehmung angeordnet ist, die in einer aktiven Schicht gebil det ist, und auf ein Verfahren zur Herstellung des Feldef fekttransistors.

Die Fig. 7(a)-7(e) zeigen Schnittansichten, in denen Her stellungsschritte eines herkömmlichen Verfahrens zur Her stellung eines Feldeffekttransistors (im folgenden auch als FET bezeichnet) veranschaulicht sind.

Wie in Fig. 7(a) gezeigt ist, wird anfänglich eine Schicht 2 aus GaAs des Leitungstyps n mit einer Dotierungskonzen tration von 3×10¹⁷ cm^-3 und einer Dicke von 300 nm (3000 Å) auf einem halbisolierenden (halbleitenden) Substrat 1 aus GaAs mittels Molekularstrahl-Epitaxie (im folgenden auch als MBE bezeichnet) aufgebracht. Anschlie ßend wird, wie in Fig. 7(b) gezeigt ist, auf der Schicht 2 aus GaAs des Leitungstyps n ein SiO₂-Film 3 mit einer Dicke von ungefähr 300 nm (3000 Å) mittels chemischer Plasma- Dampfabscheidung (im folgenden auch als Plasma-CVD bezeich net) aufgebracht.

Bei dem in Fig. 7(c) gezeigten Schritt wird ein Resist bzw. Photolackmuster 4 mit einer Öffnung 4a, die eine vor bestimmte Breite besitzt, mittels eines herkömmlichen pho tolithographischen Verfahrens auf der Schicht 2 aus GaAs des Leitungstyps n ausgebildet.

Unter Benutzung des Photolack-Musters 4 als Maske wird der SiO₂-Film 3 durch die Öffnung 4a hindurch einem reaktiven Ionenätzen mittels einer Gasmischung aus CHF₃ und O₂ ausge setzt, wodurch eine Öffnung 3a in dem Film 3 aus SiO₂ ge bildet wird. Hieran schließt sich die Entfernung des Photo lack-Musters 4 an (Fig. 7(d)).

Beim Schritt gemäß Fig. 7(e) wird die in der Öffnung 3a freiliegende Schicht 2 aus GaAs des Leitungstyps n unter Benutzung des SiO₂-Films 3 als Maske einer Trockenätzung zur Beseitigung eines vorgegebenen Abschnitts der Schicht 2 aus GaAs ausgesetzt, wodurch eine Ausnehmung 2a gebildet wird. Anschließend wird ein SiO₂-Film 5 mit einer Dicke von ungefähr 500 nm auf dem SiO₂-Film 3 und in der Ausnehmung 2a aufgebracht.

Bei dem in der Fig. 7(f) gezeigten Schritt wird der SiO₂- Film 5 einem reaktiven Ionenätzen mittels einer Gasmischung aus CHF₃ und O₂ ausgesetzt. Da der Ätzvorgang anisotrop in einer Richtung senkrecht zu der Oberfläche der Schicht 2 aus GaAs fortschreitet, bleiben Abschnitte 5a des SiO₂- Films 5 auf den einander gegenüberliegenden seitlichen Oberflächen der Ausnehmung 2a bestehen. Diese Abschnitte 5a werden im folgenden als Seitenwände bezeichnet.

Danach werden aufeinanderfolgend ein WSi-Film 6 und ein Au- Film 7 durch Sputtern auf dem SiO₂-Film 3, den Seitenwänden 5a und dem Boden der Ausnehmung 2a aufgebracht (Fig. 7(g)). Der Film 7 aus Au und der Film 6 aus WSi werden durch Ionenabtragung bzw. durch reaktives Ionenätzen gemustert, wodurch sich eine in Fig. 7(h) gezeigte Gate-Elektrode B ergibt.

Nach Entfernung des SiO₂-Films 3 und der Seitenwände 5 mit tels einer wäßrigen BHF-Lösung werden Source- und Draine lektroden 9a und 9b, die ein ohmisch leitendes Metall ent halten, auf der Schicht 2 aus GaAs auf den entgegengesetz ten Seiten der Gate-Elektrode 8 gebildet, um einen FET 100 fertigzustellen.

Bei dem herkömmlichen Verfahren zur Herstellung eines FET werden die Seitenwände 5a auf den einander gegenüberliegen den Seitenflächen der Ausnehmung 2a ausgebildet und die Gate-Elektrode 8 wird auf einem Teil des Bodens der Ausneh mung zwischen den Seitenwänden 5a gebildet. Bei diesem Ver fahren wird eine Gate-Elektrode mit einer exakt verringer ten bzw. reduzierten Gatelänge mit hoher Zuverlässigkeit in der Ausnehmung 2a ausgebildet. Da die Breite der Seitenwand 5a von der Dicke des SiO₂-Films 5 abhängt, kann die Breite der Seitenwand 5a mittels der Dicke des SiO₂-Films 5 verän dert werden. Daher wird ein Öffnungsbereich mit einer Brei te, die gleich groß ist wie eine gewünschte Gatelänge der Gate-Elektrode 8, am Boden der Ausnehmung 2 mit hoher Ge nauigkeit ausgebildet.

Jedoch ist zur Verringerung der Gatelänge mit hoher Genau igkeit nicht nur eine exakte Steuerung der Dicke des SiO₂- Films 5 im Schritt gemäß Fig. 7(e) erforderlich, sondern auch eine starke Anisotropie des Reaktionsionenätzens des SiO₂-Films beim Schritt gemäß Fig. 7(f) notwendig. Wenn bei diesem reaktiven Ionenätzen die angelegte Hochfrequenzspan nung vergrößert und der Druck des Ätzgases zur Erhöhung der Anisotropie des Ätzens verringert wird, wird die Ätzselek tivität zwischen der Schicht 2 aus GaAs und dem SiO₂-Film 5 verringert, so daß nicht nur der SiO₂-Film 5, sondern auch die Schicht 2 aus GaAs des Leitungstyps n geätzt werden, wie es in Fig. 7(f) durch einen strichliniert gezeichneten Kreis A dargestellt ist. In diesem Fall verändert sich die Dicke der aktiven Schicht 2 aus n-GaAs unterhalb der Gate- Elektrode bei einem fertiggestellten Transistor, wodurch sich Veränderungen der Betriebseigenschaften ergeben. Ge nauer gesagt verändert sich bei der vorstehend beschriebe nen aktiven Schicht 2 aus n-GaAs mit einer Dotierungskon zentration von 3×10¹⁷ cm^-3 der Strom des Transistors um ungefähr 1 mA je Gatebreite von 100 µm, wenn die aktive Schicht 2 mit einem Übermaß von 1,3 nm in der Richtung senkrecht zur Oberfläche der aktiven Schicht 2 geätzt wird.

Diese Veränderung kann in gewissem Ausmaß durch Verkleine rung der Dotierungskonzentration der aktiven Schicht ver ringert werden. Wenn die Dotierungskonzentration der akti ven Schicht nämlich verringert wird, verringert sich der je Dickeneinheit fließende Strom, wodurch die Veränderung des Stroms abhängig von der Änderung der Dicke der aktiven Schicht verringert ist. Wenn jedoch die Dotierungskonzen tration der aktiven Schicht verkleinert ist, ist die gegen seitige Konduktanz (Steilheit bzw. mutual conductance) des Transistors verschlechtert und die Verstärkung während ei nes Hochfrequenzbetriebs des Transistors ist verringert.

Allgemein vergrößert sich bei einem FET die Gate-Durch bruchsspannung, die einen erheblichen Einfluß auf die Aus gangseigenschaften besitzt, mit einer Zunahme des Abstands zwischen einem Rand einer Gate-Elektrode und einem Rand ei ner Gate-Ausnehmung (im folgenden auch als Abstand zwischen Gate-Rand und Ausnehmungsrand bezeichnet). Daher kann auch bei dem in den Fig. 7(a) bis 7(i) gezeigten herkömmlichen Verfahren der Abstand zwischen Gate-Rand und Ausnehmungs rand durch Vergrößern der Breite der Ausnehmung 2a erhöht werden. Jedoch müssen bei dem herkömmlichen Verfahren so wohl die Breite der Ausnehmung 2a als auch die Breite der Seitenwand 5a vergrößert werden, um den Abstand zwischen Gate-Rand und Ausnehmungsrand zu erhöhen. Da die Breite der Seitenwand 5a von der Dicke des SiO₂-Film 5 abhängt, muß die Dicke des SiO₂-Films 5 vergrößert werden, um die Breite der Seitenwand 5a zu erhöhen. Die Ätzgenauigkeit beim Ätzen des SiO₂-Films 5 (Fig. 7(f)) verringert sich dann, wodurch sich eine Veränderung der Gatelänge und eine Zunahme der Ätzzeit ergibt.

Es ist bekannt, daß die Gate-Durchbruchsspannung mit einer Verringerung der Dotierungskonzentration an der Grenzfläche zwischen der aktiven Schicht und der Gate-Elektrode zu nimmt. Bei einem herkömmlichen Verfahren wird die Erhöhung der Gate-Durchbruchsspannung jedoch durch Einfügen einer Schicht mit niedriger Dotierungskonzentration in einer ak tiven Schicht und durch Ausbilden einer Gate-Elektrode, die die Schicht mit niedriger Dotierungskonzentration kontak tiert, erreicht. In diesem Fall ist die Schicht mit niedri ger Dotierungskonzentration in der aktiven Schicht in den Bereichen zwischen den Source- und Drain-Elektroden vorhan den, so daß sich der Gate-Source-Widerstand vergrößert.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfah ren zum Herstellen eines FET zu schaffen, bei dem Seiten wände in einer Ausnehmung, die in einer aktiven Schicht ge bildet ist, gebildet werden und eine Gate-Elektrode unter Benutzung der Seitenwände als Masken hergestellt wird, wo bei mit diesem Verfahren ein FET mit geringerer Veränderung der Betriebseigenschaften mit hoher Reproduzierbarkeit er zeugt werden soll.

Es ist eine weitere Aufgabe der Erfindung, ein Verfahren zum Herstellen eines FET, bei dem Seitenwände in einer Aus nehmung einer aktiven Schicht gebildet werden und eine Ga te-Elektrode unter Heranziehung der Seitenwände als Masken erzeugt wird, zu schaffen, bei dem der Abstand zwischen Gate-Rand und Ausnehmungsrand zur Vergrößerung der Gate- Durchbruchsspannung vergrößert werden kann, ohne daß die Dicke eines isolierenden Films, der zur Ausbildung der Sei tenwände gemustert wird, vergrößert wird, so daß der Ab stand zwischen Gate-Rand und Ausnehmungsrand ohne Verände rung der Gatelänge und ohne Zunahme der für die Herstellung erforderlichen Zeit vergrößert werden kann.

Weiterhin soll mit der vorliegenden Erfindung ein FET mit verringertem Gate-Source-Widerstand und vergrößerter Gate- Durchbruchsspannung geschaffen werden.

Weitere Zielsetzungen und Vorteile der Erfindung sind aus der nachfolgenden Beschreibung ersichtlich.

In Übereinstimmung mit einem ersten Gesichtspunkt der vor liegenden Erfindung wird bei einem Verfahren zur Herstel lung eines FET eine aktive Schicht, die eine Schicht mit geringer Dotierungskonzentration enthält, gebildet, eine Ausnehmung in der aktiven Schicht derart hergestellt, daß der Boden der Ausnehmung in der Halbleiterschicht mit ge ringer Dotierungskonzentration liegt. Weiterhin werden Sei tenwände in der Ausnehmung ausgebildet und eine Gate-Elek trode wird in der Ausnehmung unter Heranziehung der Seiten wände als Masken gebildet. Daher kann die Gatelänge durch die Seitenwände exakt verringert werden. Selbst wenn die aktive Schicht durch anisotropes Ätzen zur Ausbildung der Seitenwände geätzt wird, wird die Halbleiterschicht mit niedriger Dotierungskonzentration dem Ätzen ausgesetzt, so daß ein sich von der Halbleiterschicht mit niedriger Dotie rungskonzentration unterscheidender Teil der aktiven Schicht, in dem ein größerer Teil des Kanalstroms fließt, durch das Ätzen nicht nachteilig beeinflußt wird. Daher än dert eine Veränderung der Dicke der aktiven Schicht den Ka nalstrom des Transistors nicht.

In Übereinstimmung mit einem zweiten Aspekt der vorliegen den Erfindung wird bei einem Verfahren zur Herstellung ei nes FET auf einem Substrat eine aktive Schicht, die eine erste Halbleiterschicht mit einer ersten Elementzusammen setzung und eine dünne zweite Halbleiterschicht, die eine zweite Elementzusammensetzung besitzt und in die es der Halbleiterschicht eingefügt ist, aufweist, gebildet, eine Ausnehmung in der aktiven Schicht derart hergestellt, daß der Boden der Ausnehmung die dünne zweite Halbleiterschicht nicht erreicht, Seitenwände in der Ausnehmung gebildet, ein Abschnitt der ersten Halbleiterschicht unterhalb der Aus nehmung selektiv mittels eines anisotropen Ätzens unter Be nutzung der Seitenwände als Masken und der zweiten Halblei terschicht als eine Ätzstopschicht weggeätzt, um die zweite Halbleiterschicht in einem Teil des Bodens der Ausnehmung freizulegen, und es wird eine Gate-Elektrode in der Ausneh mung unter Benutzung der Seitenwände als Masken derart ge bildet, daß sie die zweite Halbleiterschicht am Boden der Ausnehmung kontaktiert. Daher kann die Gatelänge durch die Seitenwände exakt verringert werden. Ferner ist die Dicke der aktiven Schicht unterhalb der Gate-Elektrode stets die Summe der Dicken der zweiten Halbleiterschicht und eines Teils der ersten Halbleiterschicht unterhalb der zweiten Halbleiterschicht, so daß Feldeffekttransistoren mit gleichförmigen Betriebseigenschaften mit hoher Reproduzier barkeit hergestellt werden. Da ferner ein Aufbau mit ver grabenem Gate hergestellt wird, wird eine unerwünschte Aus dehnung einer Oberflächen-Verarinungsschicht während eines Hochfrequenzbetriebs unterdrückt und die Verschlechterung der Ausgangseigenschaften während des Hochfrequenzbetriebs verringert.

Gemäß einem dritten Aspekt der vorliegenden Erfindung wird bei dem vorstehend beschriebenen Verfahren zur Herstellung eines FET eine Halbleiterschicht mit niedriger Dotierungs konzentration auf der zweiter Halbleiterschicht in der ak tiven Schicht ausgebildet und die Ausnehmung wird derart ausgebildet, daß der Boden innerhalb der Schicht mit nied riger Dotierungskonzentration liegt. Daher ist die Schicht mit niedriger Dotierungskonzentration an der Oberfläche der aktiven Schicht auf den entgegengesetzten Seiten der Gate- Elektrode vorhanden, wodurch eine unerwünschte Ausbreitung einer Oberflächen-Verarmungsschicht während eines Hochfre quenzbetriebs unterdrückt und eine Verschlechterung der Ausgangseigenschaften während des Hochfrequenzbetriebs ver ringert wird.

Gemäß einem vierten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines FET geschaffen, bei dem eine aktive Schicht, die eine erste Halbleiterschicht mit einer ersten Elementzusammensetzung und eine dünne zweite Halbleiterschicht, die eine zweite Elementzusammensetzung besitzt und in die erste Halbleiterschicht eingefügt ist, aufweist, auf einem Substrat ausgebildet wird, ein isolie render Film auf der aktiven Schicht gebildet wird und ein vorgegebener Abschnitt des isolierenden Films zur Bildung einer Öffnung entfernt wird, eine Ausnehmung durch selekti ves Ätzen der aktiven Schicht unter Benutzung des isolie renden Films als Maske und der zweiten Halbleiterschicht als Ätzstopschicht derart gebildet wird, daß die zweite Halbleiterschicht am Boden der Ausnehmung freigelegt ist und entgegengesetzte Enden der Ausnehmung sich unter den isolierenden Film erstrecken, Seitenwände in der Ausnehmung gebildet werden und eine Gate-Elektrode in der Ausnehmung unter Benutzung der Seitenwände als Masken hergestellt wird. Bei diesem Verfahren wird eine Ausnehmung, die brei ter als die Öffnung der isolierenden Ätzmaske ist, durch Steuern der für das Ätzen der Ausnehmung erforderlichen Zeit erzeugt. Daher ist es im Gegensatz zu dem herkömmli chen Verfahren nicht notwendig, die Dicke des isolierenden Films der Seitenwände zu vergrößern, wenn die Ausnehmungs breite zur Erhöhung des Abstands zwischen Gate-Rand und Ausnehmungsrand vergrößert wird.

Demzufolge wird eine unerwünschte Erhöhung der Zeit zum Ät zen des isolierenden Films und eine Veränderung der Seiten wandbreite, die beim herkömmlichen Verfahren auftreten, vermieden.

Gemäß einem fünften Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines Feldeffekttransistors geschaffen, bei dem eine aktive Schicht auf einem Substrat ausgebildet wird, die eine erste Halbleiterschicht mit ei ner ersten Elementzusammensetzung, eine dünne zweite Halb leiterschicht, die eine zweite Elementzusammensetzung be sitzt und an einer ersten Position in der ersten Halblei terschicht angeordnet ist, und eine dünne dritte Halblei terschicht aufweist, die die zweite Elementzusammensetzung besitzt und an einer zweiten Position in der ersten Halb leiterschicht angeordnet ist, wobei die zweite Position um einen vorgegebenen Abstand höher liegt als die erste Posi tion und wobei ein Abschnitt der ersten Halbleiterschicht zwischen der zweiten und der dritten Halbleiterschicht eine niedrige Dotierungskonzentration besitzt. Danach wird ein isolierender Film auf der aktiven Schicht ausgebildet und ein vorgegebener Abschnitt des isolierenden Films wird zur Bildung einer Öffnung entfernt. Eine Ausnehmung wird durch selektives Ätzen der aktiven Schicht unter Benutzung des isolierenden Films als Maske und der dritten Halbleiter schicht als Ätzstopschicht derart ausgebildet, daß die dritte Halbleiterschicht am Boden der Ausnehmung freiliegt und sich entgegengesetzte Enden der Ausnehmung unter den isolierenden Film erstrecken. Seitenwände werden in der Öffnung des isolierenden Films und in der Ausnehmung gebil det und die dritte Halbleiterschicht und die erste Halblei terschicht werden selektiv durch anisotropes Ätzen unter Benutzung des isolierenden Films und der Seitenwände als Masken und der zweiten Halbleiterschicht als Ätzstopschicht geätzt, um die zweite Halbleiterschicht in einem Teil des Bodens der Ausnehmung freizulegen. Eine Gate-Elektrode wird in der Ausnehmung unter Benutzung der Seitenwände als Mas ken derart ausgebildet, daß sie die zweite Halbleiter schicht kontaktiert. Wenn daher, wie vorstehend beschrie ben, die Ausnehmungsbreite zur Vergrößerung des Abstands zwischen Gate-Rand und Ausnehmungsrand vergrößert wird, wird eine unerwünschte Zunahme der Ätzzeit für den isolie renden Film und eine Veränderung der Breite der Seitenwand vermieden. Weiterhin ist die Schicht mit niedriger Dotie rungskonzentration an der Oberfläche der aktiven Schicht an den entgegengesetzten Seiten der Gate-Elektrode vorhanden und ein Teil der Gate-Elektrode ist in der Schicht mit niedriger Dotierungskonzentration vergraben. Daher wird bei einem fertiggestellten FET eine unerwünschte Ausbreitung einer Oberflächen-Verarmungsschicht während eines Hochfre quenzbetriebs vermieden und die Beeinträchtigung der Aus gangseigenschaften während des Hochfrequenzbetriebs verrin gert.

Gemäß einem sechsten Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines FET eine Ausneh mung in einer aktiven Schicht gebildet und eine Halbleiter schicht mit niedriger Dotierungskonzentration wird selektiv an einer inneren Oberfläche der Ausnehmung zur Bildung ei ner Gate-Ausnehmung mit einer inneren Oberfläche der Halb leiterschicht gebildet. Eine Gate-Elektrode wird in der Gate-Ausnehmung hergestellt. Daher ist die Schicht mit niedrigerer Dotierungskonzentration nicht in einem Bereich der aktiven Schicht unterhalb der Source- und Drain-Elek troden vorhanden und die Gate-Elektrode ist auf der Schicht mit niedrigerer Dotierungskonzentration ausgebildet. Demzu folge ist die Gate-Durchbruchsspannung des fertiggestellten FET ohne Vergrößerung des Gate-Source-Widerstands erhöht.

In Übereinstimmung mit einem siebten Aspekt der vorliegen den Erfindung besitzt die Halbleiterschicht mit niedrigerer Dotierungskonzentration bei dem vorstehend beschriebenen Verfahren zur Herstellung des FET eine Elementzusammenset zung, die sich von der Elementzusammensetzung der aktiven Schicht unterscheidet, und eine Bandabstands-Energie, die größer ist als die Bandabstands-Energie der aktiven Schicht. Daher ist die Gate-Durchbruchsspannung des FET noch weiter vergrößert.

In Übereinstimmung mit einem achten Ausführungsbeispiel der vorliegenden Erfindung wird bei einem Verfahren zur Her stellung eines FET eine aktive Schicht, die eine erste Halbleiterschicht mit einer erste Elementzusammensetzung und eine dünne zweite Halbleiterschicht, die eine zweite Elementzusammensetzung besitzt und in der ersten Halblei terschicht angeordnet ist, aufweist, auf einem Substrat ausgebildet. Ein vorgegebener Abschnitt der aktiven Schicht wird selektiv unter Heranziehung der zweiten Halbleiter schicht als eine Ätzstopschicht weggeätzt, um eine erste Ausnehmung zu bilden, in der die zweite Halbleiterschicht am Boden freiliegt. Eine Halbleiterschicht mit niedriger Dotierungskonzentration, die die erste Elementzusammenset zung besitzt, wird selektiv an der Innenoberfläche der er sten Ausnehmung zur Bildung einer zweiten Ausnehmung ausge bildet, die eine Innenoberfläche der Halbleiterschicht mit niedriger Dotierungskonzentration besitzt. Seitenwände wer den in der zweiten Ausnehmung gebildet und die Halbleiter schicht mit niedriger Dotierungskonzentration wird selektiv durch anisotropes Ätzen unter Benutzung der Seitenwände als Masken und der zweiten Halbleiterschicht als Ätzstopschicht weggeätzt, um die zweite Halbleiterschicht in einem Teil des Bodens der zweiten Ausnehmung freizulegen. Eine Gate- Elektrode wird in der zweiten Ausnehmung unter Heranziehung der Seitenwände als Masken derart gebildet, daß sie die zweite Halbleiterschicht kontaktiert. Daher ist die Schicht mit niedriger Dotierungskonzentration nicht in einem Be reich der aktiven Schicht unterhalb der Source- und Drain- Elektroden vorhanden und die Gate-Elektrode, die eine exakt verringerte Gatelänge besitzt, ist in der Schicht mit nied riger Dotierungskonzentration vergraben. Weiterhin ist die Dicke der aktiven Schicht unterhalb der Gate-Elektrode stets die Summe der Dicken der zweiten Halbleiterschicht und eines Teils der ersten Halbleiterschicht unter der zweiten Halbleiterschicht. Daher ist beim fertiggestellten FET die Gate-Durchbruchsspannung ohne Zunahme des Gate- Source-Widerstands vergrößert und die Ausgangseigenschaften während des Hochfrequenzbetriebs sind nicht verschlechtert. Als Ergebnis werden Feldeffekttransistoren mit gleichförmi gen Betriebseigenschaften und hoher Reproduzierbarkeit her gestellt.

Die Erfindung wird nachstehend anhand von Ausführungsbei spielen unter Bezugnahme auf die Zeichnungen näher be schrieben. Es zeigen:

Fig. 1(a)-1(e) Schnittansichten, die Herstellungs schritte bei einem ersten Ausführungsbeispiel des erfin dungsgemäßen Verfahrens zur Herstellung eines Feldeffekt transistors veranschaulichen,

Fig. 2(a)-2(f) Schnittansichten, die Herstellungs schritte bei einem zweiten Ausführungsbeispiel des erfin dungsgemäßen Verfahrens zur Herstellung eines Feldeffekt transistors zeigen,

Fig. 3(a)-3(f) Schnittansichten, die Herstellungs schritte bei einem dritten Ausführungsbeispiel des erfin dungsgemäßen Verfahrens zur Herstellung eines Feldeffekt transistors veranschaulichen,

Fig. 4(a) eine Schnittansicht, die einen größeren Ver fahrensschritt bei einem vierten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Feldef fekttransistors veranschaulicht, während Fig. 4(b) eine Schnittansicht zeigt, die einen durch das Verfahren herge stellten Feldeffekttransistor veranschaulicht,

Fig. 5(a)-5(d) Schnittansichten, die Herstellungs schritte bei einem fünften Ausführungsbeispiel des erfin dungsgemäßen Verfahrens zur Herstellung eines Feldeffekt transistors zeigen,

Fig. 6(a)-6(d) Schnittansichten, die Verfahrens schritte bei einem siebten Ausführungsbeispiel des erfin dungsgemäßen Verfahrens zum Herstellen eines Feldeffekt transistors veranschaulichen, und

Fig. 7(a)-7(e) Schnittansichten, die Verfahrens schritte bei einem herkömmlichen Verfahren zum Herstellen eines Feldeffekttransistors zeigen.

Ausführungsbeispiel 1

Die Fig. 1(a)-1(e) zeigen Schnittansichten, die Verfahrens schritte bei einem ersten Ausführungsbeispiel des erfin dungsgemäßen Verfahrens zum Herstellen eines Feldeffekt transistors veranschaulichen. In den Fig. bezeichnen die selben Bezugszeichen wie in den Fig. 7(a)-7(e) dieselben oder einander entsprechende Teile. Das Bezugszeichen 20 be zeichnet eine Schicht aus GaAs des Leitungstyps n, das Be zugszeichen 21 eine Schicht aus GaAs des Leitungstyps n⁻, das Bezugszeichen 22 eine Schicht aus GaAs des Leitungstyps n⁺ und das Bezugszeichen 200 einen Feldeffekttransistor (FET).

Zunächst werden, wie in Fig. 1(a) dargestellt ist, auf ei nem halbisolierendem Substrat 1 aus GaAs aufeinanderfolgend die Schicht 20 aus GaAs des Leitungstyps n (n-GaAs) mit ei ner Dotierungskonzentration von 6×10¹⁷ cm^-3 und einer Dicke von 50 nm, die Schicht 21 aus GaAs des Leitungstyps n⁻(n⁻-GaAs) mit einer Dotierungskonzentration von 5×10¹⁶ cm^-3 und einer Dicke von 150 nm (1500 Å), und die Schicht 22 aus GaAs des Leitungstyps n⁺ (n⁺-GaAs) mit einer Dotierungskonzentration von 2×10¹⁸ cm^-3 und einer Dicke von 100 nm aufgebracht. Vorzugsweise läßt man diese Schich ten mittels MBE aufwachsen.

Beim Schritt gemäß Fig. 1(b) wird auf der Schicht 22 aus n⁺-GaAs ein SiO₂-Film 3 mit einer Dicke von ungefähr 300 nm mittels Plasma-CVD abgeschieden und ein vorgegebener Ab schnitt des SiO₂-Films 3 wird selektiv durch reaktives Ionenätzen mittels desselben Verfahrens, wie es bereits un ter Bezugnahme auf die Fig. 7(c) und 7(d) erläutert wurde, entfernt, wodurch eine Öffnung 3a gebildet wird.

Unter Benutzung des SiO₂-Films 3 als Maske wird die in der Öffnung 3a freiliegende Schicht 22 aus n⁺-GaAs einem ani sotropen Trockenätzen zur Beseitigung eines Teils der Schicht 22 unterzogen. Nachfolgend wird die Schicht 21 aus n⁻-GaAs durch anisotropes Trockenätzen bis zu einer vorge gebenen Tiefe von der Oberfläche geätzt, wodurch eine Aus nehmung 2a gebildet wird. Danach wird wie bei dem herkömm lichen Verfahren ein SiO₂-Film 5 mit einer Dicke von unge fähr 500 nm auf dem SiO₂-Film 3 und in der Ausnehmung 2a mittels Plasma-CVD abgeschieden (Fig. 1(c)). Die Dicke ei nes Abschnitts der Schicht 21 aus n⁻-GaAs unterhalb der Ausnehmung 2a muß größer als 50 nm sein, so daß in der Schicht 20 aus n-GaAs und der Schicht 21 aus n⁻-GaAs ein Kanal ausgebildet ist.

Beim Schritt gemäß Fig. 1(d) werden Seitenwände 5a in der Ausnehmung 2a in derselben Weise gebildet, wie es vorste hend unter Bezugnahme auf die Fig. 7(f) und 7(e) erläu tert wurde, wonach sich die Erzeugung einer Gateelektrode 8 in derselben Weise, wie es unter Bezugnahme auf die Fig. 7(g) und 7(h) erläutert wurde, anschließt. Um den in Fig. 1(e) gezeigten Feldeffekttransistor 200 zu vervollständi gen, werden Source- und Drainelektroden 9a und 9b auf der Schicht 22 aus n⁺-GaAs an den entgegengesetzten Seiten der Gatelektrode 8 ausgebildet.

Bei dem Feldeffekttransistor 200 fließt ein größerer Teil des Kanalstroms in der Schicht 20 aus n-GaAs und der Kanal strom ist durch die Dotierungskonzentration der Schicht 20 aus n-GaAs bestimmt.

Bei dem vorstehend beschriebenen Herstellungsverfahren wird die Schicht 22 aus n⁺-GaAs ausgebildet, um die Source- und Drainelektroden 9a und 9b zu ohmischen Elektroden werden zu lassen.

Bei dem vorstehend beschriebenen ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors ist die Ausnehmung 2a derart ausge bildet, daß der Boden in der Schicht 21 aus n⁻-GaAs ange ordnet ist, die Seitenwände 5a in dieser Ausnehmung 2a ge bildet sind und die Gateelektrode 8 unter Benutzung der Seitenwände 5a als Masken hergestellt wird. Selbst wenn die Schicht 21 aus n⁻-GaAs, die am Boden der Ausnehmung 2a frei liegt, teilweise geätzt wird und die Dicke der Schicht 21 aus n⁻-GaAs in diesem Teil verringert ist, wenn die Seiten wände 5a ausgebildet werden, verändert sich der Kanalstrom nicht wesentlich, da ein größerer Teil des Kanalstroms im fertiggestellten Feldeffekttransistor 200 durch die Schicht 20 aus n-GaAs fließt. Daher werden Feldeffekttransistoren mit geringerer Veränderung der Betriebseigenschaften und mit hoher Reproduzierbarkeit sowie verbesserter Ausbeute rate, verglichen mit dem herkömmlichen Verfahren, herge stellt.

Bei dem gemäß dieser Ausführungsform des Verfahrens herge stellten Feldeffekttransistor 200 wird während des Hochfre quenzbetriebs eine hohe Steilheit aufrechterhalten, da der Kanalstrom von der Schicht 20 aus n-GaAs abhängt, so daß die Verstärkung während des Hochfrequenzbetriebs nicht ab sinkt. Da weiterhin die Schicht 21 aus n⁻-GaAs an der Grenzfläche zwischen der aktiven Schicht und der Gateelek trode 8 vorhanden ist, ist die Gate-Durchbruchsspannung vergrößert und die Ausgangseigenschaften sind verbessert. Da ferner die Schicht 21 aus n⁻-GaAs an der Oberfläche der aktiven Schicht auf den gegenüberliegenden Seiten der Ga teelektrode 8 freiliegt, ähnlich wie dies bei einem in der japanischen Patentanmeldungsveröffentlichung Nr. 49626/1992 vorgeschlagenen GaAs-FET der Fall ist, ist eine uner wünschte Ausbreitung der Oberflächen-Verarmungsschicht auf grund von Elektronen, die durch die Oberflächenzustände in der aktiven Schicht an den gegenüberliegenden Seiten der Gateelektrode gefangen sind, während des Hochfrequenzbe triebs unterdrückt, so daß eine Verschlechterung der Aus gangseigenschaften während des Hochfrequenzbetriebs redu ziert ist.

Ausführungsbeispiel 2

Die Fig. 2(a) bis 2(f) zeigen Schnittansichten, die Ver fahrensschritte bei einem zweiten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zur Herstellung eines Feldef fekttransistors veranschaulichen. Bei diesen Figuren bezei chnen dieselben Bezugszeichen wie in den Fig. 1(a) bis 1(e) dieselben oder entsprechende Teile. Die Bezugszeichen 21a und 21b bezeichnen Schichten aus n⁻-GaAs und das Be zugszeichen 23 bezeichnet eine Schicht aus AlGaAs des Lei tungstyps n. Das Bezugszeichen 300 bezeichnet einen Feldef fekttransistor. Wie in Fig. 2(a) gezeigt ist, werden an fänglich auf einem halbisolierendem Substrat 1 aus GaAs aufeinanderfolgend die Schicht 20 aus n-GaAs mit einer Do tierungskonzentration von 6×10¹⁷ cm^-3 und einer Dicke von 50 nm, die Schicht aus n⁻-GaAs mit einer Dotierungskonzen tration von 5×10¹⁶ cm^-3 und einer Dicke von 50 nm, die Schicht 23 aus n-AlGaAs mit einer Dotierungskonzentration von 5×10¹⁷ cm^-3 und einer Dicke von 5 nm, die Schicht 21b aus n⁻-GaAs mit einer Dotierungskonzentration von 5×10¹⁶ cm^-3 und einer Dicke von 200 nm und die Schicht 22 aus n⁺-GaAs mit einer Dotierungskonzentration von 2×10¹⁸ cm^-3 und einer Dicke von 100 nm aufgebracht. Vor zugsweise läßt man diese Schichten mittels MBE aufwachsen.

Bei dem in Fig. 2(b) gezeigten Schritt wird ein SiO₂-Film 3 mit einer Dicke von ungefähr 300 nm durch Plasma-CVD auf der Schicht 22 aus n⁺-GaAs aufgebracht und in derselben Weise, wie dies bei dem herkömmlichen Verfahren erläutert wurde, mit Muster versehen, um eine Öffnung 3a zu bilden.

Bei dem in Fig. 2(c) gezeigten Schritt wird ein Abschnitt der Schicht 22 aus n⁺-GaAs, der in der Öffnung 3a des SiO₂- Films 3 freiliegt, unter Verwendung des SiO₂-Films 3 als Maske selektiv mittels anisotropem Trockenätzen entfernt. Nachfolgend wird die Schicht 21b aus n⁻-GaAs durch ani sotropes Trockenätzen partiell bis zu einer Tiefe von 100 nm von der oberen Oberfläche weggeätzt, wodurch eine Aus nehmung 2a gebildet wird.

Danach werden mittels derselben Verfahrensschritte, die un ter Bezugnahme auf die Fig. 7(e) und 7(f) beschrieben wurden, Seitenwände 5a in der Ausnehmung 2a ausgebildet (Fig. 2(d)).

Bei dem Schritt gemäß Fig. 2(e) wird ein Abschnitt der Schicht 2lb aus n⁻-GaAs unterhalb der Ausnehmung 2a unter Einsatz der Seitenwände 5a als Masken selektiv durch reak tives Trockenätzen oder Ionenätzen unter Benutzung einer Gasmischung aus Cl₂ und SF₆ entfernt. Die Schicht 23 aus n- AlGaAs dient als Ätzstopschicht. Als Ergebnis des Ätzens ist die Schicht 23 aus n-AlGaAs am Boden der Ausnehmung 2a, bei dem eine Gateelektrode anzuordnen ist, freigelegt.

Danach wird in derselben Weise, wie dies unter Bezugnahme auf die Fig. 7(g) und 7(h) beschrieben wurde, eine Gateelektrode 8 in der Ausnehmung 2a ausgebildet und Source- und Drainelektroden 9a und 9b werden auf der Schicht 22 aus n⁺-GaAs gebildet, wodurch der in Fig. 2(f) gezeigte Feldeffekttransistor 300 fertiggestellt ist.

Bei diesem Feldeffekttransistor 300 ist ein Kanal durch die Schicht 20 aus n-GaAs, die Schicht 21 aus n⁻-GaAs und die Schicht 23 aus n-AlGaAs gebildet und ein größerer Teil des Kanalstroms fließt in der Schicht 20 aus n-GaAs. Der Kanal strom ist durch die Dotierungskonzentration der Schicht 20 aus n-GaAs bestimmt.

Bei dieser zweiten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen eines Feldeffekttransistors wird die am Boden der Ausnehmung 2a freiliegende Schicht 21b aus n⁻-GaAs nach der Ausbildung der Seitenwände 5a in der Aus nehmung 2a selektiv unter Benutzung der Seitenwände 5a als Masken und der Schicht 23 aus n-AlGaAs als Ätzstopschicht weggeätzt und die Gateelektrode 8 wird auf der Oberfläche der durch das Ätzen freigelegten Schicht 23 aus n-AlGaAs gebildet. Daher ist die Dicke eines Abschnitts der aktiven Schicht unterhalb der Gateelektrode 8, in dem ein Kanal ausgebildet ist, durch die Gesamtheit der Dicken der Schicht 23 aus n-AlGaAs, der Schicht 21a aus n⁻-GaAs und der Schicht 20 aus n-GaAs bestimmt. Folglich werden Feldef fekttransistoren mit gleichförmigen Betriebseigenschaften mit hoher Reproduzierbarkeit und verbesserter Ausbeuterate, verglichen mit dem herkömmlichen Verfahren, hergestellt.

Da bei dem in Übereinstimmung mit diesem zweiten Ausfüh rungsbeispiel des erfindungsgemäßen Verfahrens hergestell ten Feldeffekttransistor 300 der Kanalstrom von der Schicht 20 aus n-GaAs abhängt, wird während des Hochfrequenzbe triebs eine hohe Steilheit beibehalten, so daß die Verstär kung während des Hochfrequenzbetriebs nicht absinkt. Da weiterhin die Schicht 21b aus n⁻-GaAs an der Oberfläche der aktiven Schicht auf den entgegengesetzten Seiten der Gateelektrode 8 freiliegt und ein unteres Ende der Gateelektrode 8 in der Schicht 21b aus n⁻-GaAs vergraben ist, ist die Ausbreitung der Oberflächen-Verarmungsschicht während des Hochfrequenzbetriebs im Vergleich zum Feldef fekttransistor 200 gemäß dem ersten Ausführungsbeispiel noch weiter unterdrückt, so daß die Verschlechterung der Ausgangseigenschaften während des Hochfrequenzbetriebs noch weiter reduziert ist. Da ferner die Schicht 21b aus n⁻-GaAs an einem Teil der Grenzfläche zwischen der aktiven Schicht und der Gateelektrode 8 vorhanden ist, ist die Gate-Durch bruchsspannung vergrößert, auch wenn die Erhöhung nicht so groß ist wie bei dem Feldeffekttransistor 200 gemäß dem er sten Ausführungsbeispiel.

Ausführungsbeispiel 3

Die Fig. 3(a) bis 3(f) zeigen Schnittansichten, die Ver fahrensschritte bei einem dritten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Feldef fekttransistors veranschaulichen. Bei den Figuren bezeich nen dieselben Bezugszeichen wie in den Fig. 2(a) bis 2(f) dieselben oder entsprechende Teile.

Das Bezugszeichen 2b bezeichnet eine Ausnehmung, das Be zugszeichen 5b bezeichnet Seitenwände, das Bezugszeichen 24 bezeichnet eine Schicht aus n-AlGaAs und das Bezugszeichen 400 bezeichnet einen Feldeffekttransistor.

Wie in Fig. 3(a) gezeigt ist, läßt man anfänglich auf ei nem halbisolierendem Substrat 1 aus GaAs aufeinanderfolgend eine Schicht 20 aus n-GaAs mit einer Dotierungskonzentrati on von 6×10¹⁷ cm^-3 und einer Dicke von 50 nm, eine Schicht 21a aus n⁻-GaAs mit einer Dotierungskonzentration von 5×10¹⁶ cm^-3 und einer Dicke von 50 nm, eine Schicht 23 aus n-AlGaAs mit einer Dotierungskonzentration von 5×10¹⁷ cm^-3 und einer Dicke von 5 nm, eine Schicht 21b aus n⁻-GaAs mit einer Dotierungskonzentration von 5×10¹⁶ cm^-3 und einer Dicke von 100 nm, eine Schicht 24 aus n-AlGaAs mit einer Dotierungskonzentration von 5×10¹⁷ cm^-3 und ei ner Dicke von 15 nm und eine Schicht 22 aus n⁺-GaAs mit ei ner Dotierungskonzentration von 2×10¹⁸ cm^-3 und einer Dicke von 100 nm aufwachsen.

Bei dem in Fig. 3(b) gezeigten Schritt wird ein SiO₂-Film 3 mit einer Dicke von ungefähr 300 nm auf der Schicht 22 aus n-GaAs mittels Plasma-CVD aufgebracht und in derselben Weise, wie dies bei dem herkömmlichen Verfahren beschrieben wurde, mit Muster versehen bzw. gestaltet, um eine Öffnung 3a zu bilden.

Bei dem in Fig. 3(c) gezeigten Schritt wird die Schicht 22 aus n⁺+-GaAs, die in der Öffnung 3a freiliegt, unter Benut zung des SiO₂-Films 3 mit der Öffnung 3a als Maske einem selektiven Naß- oder Trockenätzen unterzogen. Die Schicht 24 aus n-AlGaAs dient als Ätzstopschicht. Bei dem Ätzvor gang wird ein Bereich der Schicht 22 aus n⁺-GaAs, der di rekt unterhalb der Öffnung 3a des SiO₂-Films 3 liegt, wege geätzt und weiterhin werden auch Abschnitte des Films 22 aus GaAs unterhalb des SiO₂-Films 3 an jeder Seite in der querverlaufenden Richtung um ungefähr 200 nm geätzt, wo durch eine Ausnehmung 2b gebildet wird, die um ungefähr 400 nm breiter ist als die Breite der Öffnung 3a. Auch wenn bei diesem zweiten Ausführungsbeispiel die Breite der Ausneh mung 2b am Boden um ungefähr 400 nm breiter ist als die Breite der Öffnung 3a, kann die Breite der Ausnehmung 2b durch Steuern der Ätzzeit geändert werden.

Bei dem Schritt gemäß Fig. 3(d) werden Seitenwände 5b in der Ausnehmung 2b in derselben Weise ausgebildet, wie dies unter Bezugnahme auf die Fig. 7(e) und 7(f) beschrieben wurde. Die Seitenwände 5b füllen den Raum der Ausnehmung 2b unterhalb des SiO₂-Films 3 aus.

Beim Schritt gemäß Fig. 3(e) wird die Schicht 24 aus n- AlGaAs selektiv mit Hilfe einer wäßrigen Lösung aus Wein säure und Wasserstoffperoxid unter Einsatz der Seitenwände als Masken naßgeätzt und die Schicht 21b aus n⁻-GaAs wird selektiv durch reaktive Trockenätzung mit Hilfe eines Gas gemischs aus Cl₂ und SF₆ unter Einsatz der Schicht 23 aus n-AlGaAs als Ätzstopschicht geätzt. Als Ergebnis des Ätzens ist die Schicht 23 aus n-AlGaAs am Boden der Ausnehmung 2b dort, wo eine Gateelektrode anzuordnen ist, freigelegt.

Danach wird eine Gateelektrode 8 in derselben Weise, wie dies unter Bezugnahme auf die Fig. 7(g) und 7(h) be schrieben wurde, erzeugt, woran sich die Ausbildung von Source- und Drainelektroden 9a und 9b auf der Schicht 21 aus n⁺-GaAs anschließt, wodurch der in Fig. 3(f) gezeigte Feldeffekttransistor 400 fertiggestellt ist.

Bei dem Feldeffekttransistor 400 ist ein Kanal durch die Schicht 20 aus n-GaAs, die Schicht 21 aus n⁻-GaAs und die Schicht 23 aus n-AlGaAs gebildet und ein größerer Teil des Kanalstroms fließt in der Schicht 20 aus n-GaAs. Daher wird der Kanalstrom durch die Dotierungskonzentration der Schicht 20 aus n-GaAs bestimmt.

Bei dem vorstehend beschriebenen dritten Ausführungsbei spiel des erfindungsgemäßen Verfahrens zum Herstellen eines Feldeffekttransistors wird die Ausnehmung 2b mit einer Bo denbreite, die größer ist als die Breite der Öffnung 3a des als Ätzmaske dienenden SiO₂-Films 3, durch Steuern der für das Ätzen der Ausnehmung benötigten Zeit erzeugt. Zusätz lich füllen die Seitenwände 5b den Raum der Ausnehmung 2b unterhalb des SiO₂-Films 3. Bei dem unter Bezugnahme auf die Fig. 7(a) bis 7(e) beschriebenen herkömmlichen Ver fahren muß zur Vergrößerung des Abstands zwischen Gaterand und Ausnehmungsrand für hohe Gate-Durchbruchsspannung nicht nur die Breite der Ausnehmung 2a, sondern auch die Breite der Seitenwand 5a durch Vergrößerung der Dicke des SiO₂- Films 5 erhöht werden. Jedoch führt eine Vergrößerung der Dicke des SiO₂-Films 5 zu einer Erhöhung der für die Her stellung erforderlichen Zeit und zu Variationen der Breite der Seitenwand 5a. Demgegenüber wird bei dem Verfahren ge mäß der dritten Ausführungsform der Erfindung die Breite der Seitenwand 5b nicht durch Vergrößerung der Dicke des SiO₂-Films 5, sondern durch Erhöhung der Breite der Ausneh mung 2b vergrößert. Daher sind die vorstehend beschriebenen Probleme des herkömmlichen Verfahrens beseitigt. Demzufolge ist dann, wenn der Abstand von Gaterand zu Ausnehmungsrand zur Erhöhung der Gate-Durchbruchsspannung vergrößert wird, die Veränderung der Gatelänge verringert und die Ausbeute rate im Vergleich zum herkömmlichen Verfahren vergrößert.

Ferner ist bei dem gemäß dem vorstehend beschriebenen Ver fahren hergestellten Feldeffekttransistor 400 die aktive Schicht an den entgegengesetzten Seiten der Gateelektrode 8 die Schicht 21b aus n⁻-GaAs mit Ausnahme der Oberfläche der aktive Schicht und ein unteres Ende der Gateelektrode 8 ist in der Schicht 21b aus n⁻-GaAs vergraben. Dieser Aufbau des Feldeffekttransistors 400 ist im wesentlichen identisch mit dem Aufbau des Feldeffekttransistors 300 gemäß dem zweiten Ausführungsbeispiel, so daß dieselben Effekte erzielt wer den, die beim zweiten Ausführungsbeispiel beschrieben wur den.

Ausführungsbeispiel 4

Fig. 4(a) zeigt eine Schnittansicht, die einen größeren Verfahrens schritt bei einem dritten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Feldef fekttransistors veranschaulicht, während Fig. 4(b) eine Schnittansicht zeigt, die einen nach diesem Verfahren her gestellten Feldeffekttransistor zeigt. In der Figur be zeichnen dieselben Bezugszeichen wie in den Fig. 1(a) bis 1(e) dieselben oder entsprechende Teile. Das Bezugszei chen 25 bezeichnet eine Schicht aus n⁻-AlGaAs und das Be zugszeichen 500 bezeichnet einen Feldeffekttransistor.

Dieses vierte Ausführungsbeispiel des Herstellungsverfah rens für einen Feldeffekttransistor ist im Grundsatz iden tisch mit dem Herstellungsverfahren gemäß dem ersten Aus führungsbeispiel, mit der Ausnahme, daß die Schicht 25 aus n⁻-AlGaAs anstelle der Schicht 21 aus n⁻-GaAs eingesetzt wird. Fig. 4(a) zeigt den Aufbau nach der Ausbildung der Seitenwände 5a in der Ausnehmung 2a.

Bei diesem Herstellungsverfahren werden dieselbe Funktion und derselbe Effekt erzielt, wie sie anhand des ersten Aus führungsbeispiels erläutert wurden. Zusätzlich ist die Ga te-Durchbruchsspannung des Feldeffekttransistors 500 im Vergleich zum Feldeffekttransistor 200 gemäß dem ersten Ausführungsbeispiel noch weiter erhöht, da die die Gateelektrode 8 kontaktierende Schicht niedriger Dotie rungskonzentration AlGaAs enthält, das einen Energiebandab stand besitzt, der breiter ist als der Energiebandabstand von GaAs.

Ausführungsbeispiel 5

Die Fig. 5(a) bis 5(d) zeigen Schnittansichten, die Ver fahrensschritte bei einem fünften Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Feldef fekttransistors veranschaulichen. In den Figuren bezeichnen dieselben Bezugszeichen wie in den Fig. 1(a) bis 1(e) dieselben oder entsprechende Teile. Das Bezugszeichen 26 bezeichnet eine Schicht aus n-GaAs, das Bezugszeichen 26a eine Rille, die in der Schicht 26 aus n-GaAs ausgebildet ist, das Bezugszeichen 27 eine Schicht aus n⁻ -GaAs und das Bezugszeichen 600 einen Feldeffekttransistor.

Anfänglich läßt man die Schicht 26 aus n-GaAs mit einer Do tierungskonzentration von 3×10¹⁷ cm^-3 und einer Dicke von 300 nm auf einem halbisolierendem Substrat 1 aus GaAs mit Hilfe der Molekularstrahlepitaxie (MBE) aufwachsen. Danach wird in gleicher Weise, wie dies unter Bezugnahme auf die Fig. 7(b) bis 7(d) beim Stand der Technik beschrieben wurde, die Rille 26a mit vorgegebener Tiefe in der Oberflä che der Schicht 26 aus n-GaAs durch anisotropes Trockenät zen unter Benutzung des SiO₂-Films 3 als Maske ausgebildet (Fig. 5(a)).

Die Schicht 27 aus n⁻-GaAs wird unter Einsatz des SiO₂- Films 3 als Maske selektiv auf der Innenoberfläche der Rille 26a mittels MOCVD aufgebracht. Die Schicht 27 aus n⁻- GaAs besitzt eine Dotierungskonzentration von 5×10¹⁶ cm^-3 und eine Dicke von 100 nm. Als Ergebnis wird eine Ausneh mung 2c mit einer Innenoberfläche aus der Schicht 27 aus n -GaAs erzeugt (Fig. 5(b)).

Danach werden, wie in Fig. 5(c) gezeigt ist, Seitenwände 5a in der Ausnehmung 2c in derselben Weise gebildet, wie dies unter Bezugnahme auf die Fig. 7(e) und 7(f) be schrieben wurde. Um den in Fig. 5(d) gezeigten Feldeffekt transistor 600 fertigzustellen, werden eine Gateelektrode 8 und Source- und Drainelektroden 9a und 9b in derselben Weise hergestellt, wie dies unter Bezugnahme auf die Fig. 7(g) und 7(i) erläutert wurde.

Bei dem Feldeffekttransistor 600 ist ein Kanal durch die Schicht 26 aus n-GaAs und die Schicht 27 aus n⁻-GaAs gebil det und ein größerer Teil des Kanalstroms fließt in der Schicht 26 aus n-GaAs. Daher ist der Kanalstrom durch die Dotierungskonzentration der Schicht 26 aus n-GaAs bestimmt.

Bei dem fünften Ausführungsbeispiel des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors wird die Schicht 27 aus n⁻-GaAs selektiv auf der Innenoberfläche der in der Schicht 26 aus n-GaAs gebildeten Rille 26a aus gebildet, um die Ausnehmung 2c mit einer Innenoberfläche aus der Schicht 27 aus n⁻-GaAs zu bilden, und die Gateelek trode 8 wird in der Ausnehmung 2c ausgebildet. Daher verän dert sich in gleicher Weise wie bei dem vorstehend be schriebenen ersten Ausführungsbeispiel des Verfahrens der Kanalstrom selbst dann nicht sehr stark, wenn der Boden der Ausnehmung 2c, d. h. ein Anteil der Schicht 27 aus n⁻-GaAs, bei der Ausbildung der Seitenwände 5a geätzt wird und die Dicke der Schicht 27 in diesem Bereich variiert, da ein größerer Teil des Kanalstroms in der Schicht 26 aus n-GaAs fließt, so daß sich ein Feldeffekttransistor ergibt, der geringere Schwankung der Betriebseigenschaften besitzt.

Weiterhin ist bei dem nach dem fünften Ausführungsbeispiel des Verfahrens hergestellten Feldeffekttransistors 600 die Gateelektrode 8 in der Ausnehmung 2c mit einer Innenober fläche aus der Schicht 27 aus n⁻-GaAs, die selektiv in der Rille 26a der Schicht 26 aus n-GaAs ausgebildet ist, ange ordnet und die Schicht 27 aus n⁻-GaAs ist an der Grenzflä che zwischen der aktiven Schicht und der Gateelektrode 8 und bei einem Teil der aktiven Schicht auf den entgegenge setzten Seiten der Gateelektrode vorhanden. Daher ist ähn lich wie beim Feldeffekttransistor 200 gemäß dem ersten Ausführungsbeispiel die Gate-Durchbruchsspannung vergrößert und die Verringerung der Verstärkung und die Verschlechte rung der Ausgangseigenschaften während des Hochfrequenzbe triebs sind verkleinert. Da ferner die Schicht mit niedri ger Dotierungskonzentration nicht in einem Bereich der ak tiven Schicht unterhalb der Source- und Drainelektroden 9a und 9b vorhanden ist, ist die Gate-Durchbruchsspannung ohne Vergrößerung des Gate-Source-Widerstands erhöht.

Ausführungsbeispiel 6

Das sechste Ausführungsbeispiel des erfindungsgemäßen Ver fahrens zur Herstellung eines Feldeffekttransistors ist grundsätzlich identisch mit dem fünften Ausführungsbeispiel des Herstellungsverfahrens, mit der Ausnahme, daß anstelle der Schicht 27 aus n⁻-GaAs eine Schicht aus n⁻-AlGaAs mit derselben Dotierungskonzentration und Dicke wie die Schicht 27 aus n⁻-GaAs selektiv in der Rille 26a ausgebildet ist.

Da die Verfahrensschritte des Herstellungsverfahrens gemäß diesem sechsten Ausführungsbeispiel identisch sind mit den Verfahrensschritten, die bereits anhand der Fig. 5(a) bis 5(d) erläutert wurden, ist eine nochmalige Wiederholung der Beschreibung nicht erforderlich.

Bei dem sechsten Ausführungsbeispiel des erfindungsgemäßen Feldeffekttransistor-Herstellungsverfahrens ist die Gate- Durchbruchsspannung im Vergleich zum Feldeffekttransistor 600 gemäß dem fünften Ausführungsbeispiel noch weiter er höht, da die die Gateelektrode kontaktierende Schicht mit niedriger Dotierungskonzentration AlGaAs enthält, das einen Energiebandabstand besitzt, der breiter als der Energie bandabstand von GaAs ist.

Ausführungsbeispiel 7

Die Fig. 6(a) bis 6(d) zeigen Schnittansichten, die Her stellungsschritte bei einem siebten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Feldef fekttransistors veranschaulichen. In den Figuren bezeichnen dieselben Bezugszeichen wie in den Fig. 2(a) bis 2(f) dieselben oder entsprechende Teile. Die Bezugszeichen 26b und 26c bezeichnen Schichten aus n-GaAs, das Bezugszeichen 26d bezeichnet eine Rille und das Bezugszeichen 28 bezeich net eine Schicht aus n-AlGaAs.

Wie in Fig. 6(a) gezeigt ist, läßt man anfänglich auf ei nem halbisolierendem Substrat 1 aus GaAs die Schicht 26b aus n-GaAs mit einer Dotierungskonzentration von 3×10¹⁷ cm^-3 und einer Dicke von 100 nm, die Schicht 28 aus n-AlGaAs mit einer Dotierungskonzentration von 5×10¹⁷ cm^-3 und einer Dicke von 10 nm und die Schicht 26c aus n-AlGaAs mit einer Dotierungskonzentration von 3×10¹⁷ cm^-3 und einer Dicke von 200 nm aufwachsen.

Danach wird die Schicht 26c aus n-GaAs einem anisotropen Ätzen unter Heranziehung eines SiO₂-Films 3 als Maske und der Schicht 28 aus n-AlGaAs als Ätzstopschicht in gleicher Weise wie bei dem herkömmlichen, unter Bezugnahme auf die Fig. 7(b) bis 7(d) erläuterten Verfahren unterzogen, um eine Rille 26d mit einer bodenseitigen Oberfläche aus der Schicht 28 aus n-AlGaAs zu bilden. Danach wird die Schicht 27 aus n⁻-GaAs mit einer Dotierungskonzentration von 5×10¹⁶ cm^H3 h und einer Dicke von 100 nm selektiv in der Rille 26d unter Benutzung des SiO₂-Films 3 als Maske mit tels MOCVD aufgebracht, wodurch eine Ausnehmung 2c mit ei ner Innenoberfläche aus der Schicht 27 aus n⁻-GaAs erzeugt wird (Fig. 6(b)).

Nach Ausbildung der Seitenwände 5a in derselben Weise, wie dies unter Bezugnahme auf die Fig. 7(e) und 7(f) erläu tert wurde, wird ein Abschnitt der Schicht 27 aus n⁻-GaAs selektiv durch reaktives Trockenätzen mittels einer Gasmi schung aus Cl₂ und SF₆ unter Heranziehung der Seitenwände 5a als Maske und der Schicht 28 aus n-AlGaAs als Ätzstop schicht entfernt, wodurch die Schicht 28 aus n-AlGaAs an einem Teil des Bodens der Ausnehmung 2c freigelegt wird (Fig. 6(c)).

Schließlich werden eine Gateelektrode 8 und Source- und Drainelektroden 9a und 9b in derselben Weise ausgebildet, wie dies unter Bezugnahme auf die Fig. 7(g) bis 7(i) er läutert wurde, um den in Fig. 6(d) gezeigten Feldeffekt transistor 700 zu vervollständigen.

Bei dem Feldeffekttransistor 700 ist ein Kanal durch die Schicht 28 aus n-AlGaAs und die Schicht 26b aus n-GaAs ge bildet und ein größerer Teil des Kanalstroms fließt in der Schicht 26b aus n-GaAs, so daß der Kanalstrom durch die Do tierungskonzentration der Schicht 26b aus n-GaAs bestimmt ist.

Bei diesem sechsten Ausführungsbeispiel des erfindungsgemä ßen Verfahrens zum Herstellen eines Feldeffekttransistors ist die Dicke eines Abschnitts der aktiven Schicht unter halb der Gateelektrode 8, in dem der Kanal gebildet ist, die Geamtheit der Dicken der Schicht 26 aus n-AlGaAs und der Schicht 26b aus n-GaAs. Daher wird wie bei dem vorste hend beschriebenen zweiten Ausführungsbeispiel ein Feldef fekttransistor mit kleinerer Schwankung der Betriebseigen schaften mit hoher Reproduzierbarkeit hergestellt.

Bei dem nach diesem siebten Ausführungsbeispiel des erfin dungsgemäßen Verfahrens hergestellten Feldeffekttransistor 700 ist die Schicht 27 aus n⁻-GaAs an der Oberfläche der aktiven Schicht auf den gegenüberliegenden Seiten der Gateelektrode vorhanden und ein Ende der Gateelektrode 8 ist in der Schicht 27 aus n⁻-GaAs eingebettet. Daher ist die Gate-Durchbruchsspannung bei dem hergestellten Feldef fekttransistor 700 erhöht und die Verringerung der Verstär kung und die Verschlechterung der Ausgangseigenschaften während des Hochfrequenzbetriebs sind reduziert. Da die Schicht mit niedriger Dotierungskonzentration in einem Be reich der aktiven Schicht unterhalb der Source- und Drain elektroden 9a und 9b nicht vorhanden ist, ist ferner die Gate-Durchbruchsspannung ohne Vergrößerung des Gate-Source- Widerstands erhöht.

Auch wenn bei dem vorstehend beschriebenen ersten, zweiten und vierten Ausführungsbeispiel anisotropes Ätzen einge setzt wird, wenn die Ausnehmung in der aktiven Schicht ge bildet wird, kann die Ausnehmung auch durch isotropes Ätzen gebildet werden. Auch in diesem Fall werden dieselben Ef fekte, wie sie vorstehend beschrieben wurden, erzielt.

Während bei dem vorstehend beschriebenen fünften und sech sten Ausführungsbeispiel anisotropes Ätzen eingesetzt wird, wenn die Rille in der aktiven Schicht gebildet wird, kann die Rille auch durch isotropes Ätzen gebildet werden. Auch in diesem Fall werden dieselben, vorstehend beschriebenen Effekte erzielt.

Claims

1. Verfahren zum Herstellen eines Feldeffekttransistors (Fig. 1(a) bis 1(e)), bei dem
eine aktive Schicht gebildet wird, die eine Schicht (21) mit niedriger Dotierungskonzentration aufweist,
eine Ausnehmung (2a) in der aktiven Schicht derart ge bildet wird, daß der Boden der Ausnehmung (2a) in der Schicht (21) mit niedriger Dotierungskonzentration liegt,
Seitenwände (5a) in der Ausnehmung (2a) gebildet wer den, und
eine Gateelektrode (8) in der Ausnehmung (2a) unter Benutzung der Seitenwände (5a) als Masken gebildet wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die aktive Schicht GaAs enthält.

3. Verfahren zum Herstellen eines Feldeffekttransistors (Fig. 2(a) bis 2(f)), bei dem
eine aktive Schicht gebildet wird, die eine erste Halbleiterschicht (20, 21a, 21b, 22) mit einer ersten Ele mentzusammensetzung und eine zweite, dünne Halbleiter schicht (23) aufweist, die eine zweite Elementzusammenset zung besitzt und in die erste Halbleiterschicht (20, 21a, 21b, 22) eingefügt ist,
eine Ausnehmung (2a) derart in der aktiven Schicht ge bildet wird, daß der Boden der Ausnehmung (2a) die zweite dünne Halbleiterschicht (23) nicht erreicht,
Seitenwände (5a) in der Ausnehmung (2a) gebildet wer den,
ein Abschnitt der ersten Halbleiterschicht (21b) un terhalb der Ausnehmung (2a) durch anisotropes Ätzen unter Heranziehung der Seitenwände (5a) als Masken und der zwei ten Halbleiterschicht (23) als Ätzstopschicht selektiv weg geätzt wird, wodurch die zweite Halbleiterschicht (23) an einem Teil des Bodens der Ausnehmung (2a) freigelegt wird, und
unter Heranziehung der Seitenwände (5a) als Masken ei ne Gateelektrode (8) in der Ausnehmung (2a) derart gebildet wird, daß die Gateelektrode (8) die zweite Halbleiter schicht (23) am Boden der Ausnehmung (2a) kontaktiert.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die erste Elementzusammensetzung GaAs und die zweite Ele mentzusammensetzung AlGaAs ist.

5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeich net, daß ein Abschnitt der ersten Halbleiterschicht (21b) am Boden der Ausnehmung (2a) niedrige Dotierungskonzentra tion besitzt.

6. Verfahren zum Herstellen eines Feldeffekttransistors (Fig. 3(a) bis 3(f)), bei dem
eine aktive Schicht gebildet wird, die eine erste Halbleiterschicht (20, 21a, 21b, 22) mit einer ersten Ele mentzusammensetzung und eine zweite, dünne Halbleiter schicht (24), die eine zweite Elementzusammensetzung be sitzt und in die erste Halbleiterschicht (20, 21a, 21b, 22) eingefügt ist, aufweist,
ein isolierender Film (3) auf der aktiven Schicht aus gebildet und ein vorgegebener Abschnitt des isolierenden Films (3) zur Bildung einer Öffnung (3a) entfernt wird,
eine Ausnehmung (2b) durch selektives Ätzen der akti ven Schicht unter Heranziehung des isolierenden Films (3) als Maske und der zweiten Halbleiterschicht (24) als Ätz stopschicht derart gebildet wird, daß die zweite Halblei terschicht (24) am Boden der Ausnehmung (2b) freigelegt wird und sich entgegengesetzte Enden der Ausnehmung (2b) unter den isolierenden Film (3) erstrecken,
Seitenwände (5b) in der Ausnehmung (2b) gebildet wer den, und
eine Gateelektrode (8) in der Ausnehmung (2b) unter Benutzung der Seitenwände (5b) als Masken ausgebildet wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die erste Elementzusammensetzung GaAs und die zweite Ele mentzusammensetzung AlGaAs ist.

8. Verfahren zum Herstellen eines Feldeffekttransistors (Fig. 3(a) bis 3(f)), bei dem
eine aktive Schicht gebildet wird, die eine erste Halbleiterschicht (20, 21a, 21b, 22) mit einer ersten Ele mentzusammensetzung, eine zweite, dünne Halbleiterschicht (24), die eine zweite Elementzusammensetzung besitzt und an einer ersten Position in der ersten Halbleiterschicht angeordnet ist, und eine dritte, dünne Halbleiterschicht (23) aufweist, die die zweite Elementzusammensetzung besitzt und an einer zweiten Position in der ersten Halbleiterschicht angeordnet ist, wobei die erste Position um einen vorgegebenen Abstand höher liegt als die zweite Position und wobei ein Abschnitt der ersten Halbleiterschicht (21b) zwischen der zweiten und der dritten Halbleiterschicht (24, 23) niedriger Dotierungskonzentration besitzt,
ein isolierender Film (3) auf der aktiven Schicht ge bildet und ein vorgegebener Abschnitt des isolierenden Films (3) zur Bildung einer Öffnung (3a) entfernt wird,
eine Ausnehmung (2b) durch selektives Ätzen der akti ven Schicht und unter Heranziehung des isolierenden Films (3) als Maske und der zweiten Halbleiterschicht (24) als Ätzstopschicht derart gebildet wird, daß die zweite Halb leiterschicht (24) am Boden der Ausnehmung (2b) freigelegt wird und entgegengesetzte Enden der Ausnehmung (2b) sich unter den isolierenden Film (3) erstrecken,
Seitenwände (5b) in der Öffnung (3a) des isolierenden Films (3) und in der Ausnehmung (2b) gebildet werden,
die zweite Halbleiterschicht (24) und die erste Halb leiterschicht (21b) unter Benutzung des isolierenden Films (3) und der Seitenwände (5b) als Masken selektiv durch ani sotropes Ätzen mit der dritten Halbleiterschicht (23) als Ätzstopschicht geätzt wird, wodurch die dritte Halbleiter schicht (23) an einem Teil des Bodens der Ausnehmung (2b) freigelegt wird, und
eine Gateelektrode (8) in der Ausnehmung (2b) unter Benutzung der Seitenwände (5b) als Masken derart ausgebil det wird, daß sie die dritte Halbleiterschicht (23) be rührt.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die erste Elementzusammensetzung GaAs und die zweite Ele mentzusammensetzung AlGaAs ist.

10. Verfahren zum Herstellen eines Feldeffekttransistors (Fig. 5(a) bis 5(d)), bei dem
eine Rille (26a) mit einer Innenoberfläche in einer aktiven Schicht (26) mit einer Elementzusammensetzung und einer Bandabstandsenergie bzw. einem Energiebandabstand ausgebildet wird,
auf der Innenoberfläche der Rille (26a) selektiv eine Halbleiterschicht (27) mit einer niedrigen Dotierungskon zentration ausgebildet wird, wodurch eine Ausnehmung (2c) geschaffen wird, die eine durch die Halbleiterschicht (27) gebildete Innenoberfläche besitzt, und
eine Gateelektrode (8) in der Ausnehmung (2c) gebildet wird.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die aktive Schicht und die Halbleiterschicht (27) mit niedriger Dotierungskonzentration GaAs enthalten.

12. Verfahren, nach Anspruch 10 oder 11, dadurch gekenn zeichnet, daß die Halbleiterschicht (27) mit niedriger Do tierungskonzentration eine Elementzusammensetzung, die sich von der Elementzusammensetzung der aktiven Schicht (26) un terscheidet, und eine Bandabstandsenergie bzw. einen Ener giebandanstand besitzt, der größer ist als der Energie bandabstand der aktiven Schicht (26).

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die aktive Schicht (26) GaAs aufweist und die Halblei terschicht (27) mit niedriger Dotierungskonzentration AlGaAs enthält.

14. Feldeffekttransistor (Fig. 5(d)) mit
einer aktiven Schicht (26) mit einer Ausnehmung (26a) in einer vorgebenen Position, wobei die Ausnehmung eine In nenoberfläche besitzt und die aktive Schicht (26) eine Ele mentzusammensetzung und eine Bandabstandsenergie bzw. einen Energiebandabstand aufweist,
einer Halbleiterschicht (27) niedriger Dotierungskon zentration, die die Innenoberfläche der Ausnehmung (26a) abdeckt, und
einer Gateelektrode (8), die in der Ausnehmung (26a) angeordnet ist und die Halbleiterschicht (27) niedriger Do tierungskonzentration kontaktiert.

15. Feldeffekttransistor nach Anspruch 14, dadurch gekenn zeichnet, daß die aktive Schicht (26) und die Halbleiter schicht (27) niedriger Dotierungskonzentration GaAs enthal ten.

16. Feldeffekttransistor nach Anspruch 14, dadurch gekenn zeichnet, daß die Halbleiterschicht (27) niedriger Dotie rungskonzentration eine Elementzusammensetzung, die sich von der Elementzusammensetzung der aktiven Schicht (26) un terscheidet, und eine Bandabstandsenergie bzw. einen Ener giebandabstand besitzt, der größer ist als der Energie bandabstand der aktiven Schicht (26).

17. Feldeffekttransistor nach Anspruch 16, dadurch gekenn zeichnet, daß die aktive Schicht (26) GaAs enthält und die Halbleiterschicht (27) niedriger Dotierungskonzentration AlGaAs aufweist.

18. Verfahren zum Herstellen eines Feldeffekttransistors (Fig. 6(a) bis 6(d)), bei dem
eine aktive Schicht gebildet wird, die eine erste Halbleiterschicht (26b, 26c) mit einer ersten Elementzusam mensetzung und eine zweite, dünne Halbleiterschicht (28), die eine zweite Elementzusammensetzung besitzt und in der ersten Halbleiterschicht (26b, 26c) angeordnet ist, auf weist,
ein vorgegebener Abschnitt der aktiven Schicht unter Benutzung der zweiten Halbleiterschicht (28) als Ätzstop schicht selektiv weggeätzt wird, wodurch eine Rille (26d) gebildet wird, in der die zweite Halbleiterschicht (28) am Boden freigelegt ist,
an der Innenoberfläche der Rille (26d) selektiv eine Halbleiterschicht (27) niedriger Dotierungskonzentration, die die erste Elementzusammensetzung besitzt, ausgebildet wird, wodurch eine Ausnehmung (2c) mit einer durch die Halbleiterschicht (27) niedriger Dotierungskonzentration gebildeten Innenoberfläche geschaffen wird,
Seitenwände (5a) in der Ausnehmung (2c) gebildet wer den,
die Halbleiterschicht (27) niedriger Dotierungskonzen tration selektiv unter Benutzung der Seitenwände (5a) als Masken durch anisotropes Ätzen unter Heranziehung der zwei ten Halbleiterschicht (28) als Ätzstopschicht weggeätzt wird, um die zweite Halbleiterschicht (28) an einem Teil des Bodens der Ausnehmung (2c) freizulegen, und
eine Gateelektrode (8) in der Ausnehmung (2c) unter Heranziehung der Seitenwände (5a) als Masken derart gebil det wird, daß die Gateelektrode die zweite Halbleiter schicht (28) kontaktiert.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß die erste Elementzusammensetzung GaAs und die zweite Elementzusammensetzung AlGaAs ist.