DE1762874C3 - Verfahren und Schaltungsanordnungen zur Empfängersynchronisation in Anlagen der digitalen Datenübertragung - Google Patents

Description

Die Erfindung betrifft Verfahren und Schaltungsanordnungen zur Empfängersynchronisation in Anlagen der digitalen Datenübertragung, bei denen die Valenzwechsel der aufgenommenen Daten als Synchronisierkriterien benutzt werden und auf der Empfangsseite eine kontinuierlich umlaufende Ringzählkette vorgesehen ist, deren Umlaufzeit angenähert gleich der Folgezeit der aufeinanderfolgenden Daten-Valenzwechsel ist, und bei denen die Einschaltung einer vorgegebenen Stelle der Ringzählkette als zeitliches Kriterium für die Decodierung der aufgenommenen Datenbits dient und die Umlaufzeit der Ringzählkette bei Abweichungen von der Folgezeit der Valenzwechsel verzögert oder beschleunigt wird.

Bei der synchronen Datenübertragung muß der Empfänger imstande sein, aus den aufgenommenen Dißitaldaten den Datentakt wiederzugewinnen. Er muß

dazu einen Taktgeber enthalten, dessen Phasenlage mit der Phasenlage der aufgenommenen Daten übereinstimmt. Es sind Verfahren bekannt, nach denen die Steuerkriterien des Empfängertaktgebers von den Valenzwechseln der aufgenommenen Daten abgeleitet werden, d. h. bei binären Datenübertragungen von Wechseln zwischen »0« und »1«. Wenn längere Zeit keine solchen Valenzwechsel, auftreten, weil entweder die Übertragung unterbrochen wird oder weil längere monotone Folgen von Daten gleichbleibender Valenz übertragen werden, besteht die Gefahr des Außertrittfallens des Empfängertaktgebers. Dies kann so erheblich werden, daß die Daten nicht mehr korrekt auf Grund der Valenzwechsel des empfangenen Signals wiedergewonnen werden können. Ein idealer Empfängertaktgeber soll hinreichende Stabilität aufweisen, wenn über einen längeren Zeitraum keine Valenzwechsel im empfangenen Signal auftreten. Wenn jedoch wieder Valenzwechsel auftreten, muß geprüft werden, wie die zeitliche Lage des zwischenzeitlich frei gelaufenen Empfängertaktgebers zu den nun wieder erkannten Valenzwechseln ist.

Es ist durch die deutsche Auslegeschrift 11 63 902 eine Schaltungsanordnung zur Synchronisierung beim Empfang von binären Signalen bekanntgeworden, deren Aufgabe es ist, Anzeige- oder Indeximpulse zu erzeugen, die sich genau jeweils auf die Mitte der empfangenen Trenn- und Zeichenimpulse beziehen, wobei diese von einer entfernten Nachrichtenquelle stammen. Die Lösung dieser Aufgabe ist gekennzeichnet durch eine erste Zählschaltung, der zu einem bestimmten Zeitpunkt von einem Taktgenerator Taktimpulse zur Erzeugung der Takt-Anzeigeimpulse zugeführt werden, durch eine zweite Zählschaltung, die sowohl Vorwärts- als auch Rückwärtszählung durchführen kann und die durch eine Eingangsschaltung, der die Empfangssignale zugeführt werden, zeitweise mit dem Taktgenerator verbunden wird; ferner durch eine Zählrichtungssteuerschaltung, die über die erste Zählschaltung die zweite Zählschaltung zur Vorwärts- oder Rückwärtszählung veranlaßt durch eine Fehlerkorrekturschaltung, die vom Taktgenerator und der Eingangsschaltung derart gesteuert wird, daß sie das Anlegen von Taktimpulsen des Taktgenerators an die erste Zählschaltung sperrt, wenn das Auftreten der Takt-Anzeigeimpulse am Ausgang der ersten Zählschaltung verzögert werden soll, und daß sie ferner ein besonderes Signal von der zweiten zui ersten Zählschaltung überträgt, wenn das Auftreten dei Takt-Anzeigeimpulse am Ausgang der ersten Zählschaltung beschleunigt werden soll. Es werden also zwecks Anpassung der Folgefrequenz des Taktgenerators ar die Folgefrequenz der empfangenen Datensignale be der zur Erzeugung der Takt-Anzeigeimpulse durchge führten Aufzählung von Taktgeneratorimpulsen diese zur Verzögerung des Zählvorganges gesperrt oder zui Beschleunigung des Zählvorganges durch besondere Signale ergänzt.

Durch die deutsche Patentschrift 11 28 460 wurde eir Verfahren und eine Schaltungsanordnung zum Auf rechterhalten des Gleichlaufs der Sende- und Emp fangseinrichtungen in Synchron-Telegrafieranlagen be kannt. Mit den darin beschriebenen Maßnahmen sollei labile Gleichlaufphasen stabilisiert werden, so daß lanj andauernde Synchronisiervorgänge bei Umstoßen de: labilen Gleichiauiphasenlage entfallen. Dies wire dadurch erreicht, daß die Regelung der Umlaufphasen lage in Richtung auf diejenige Gleichlaufphasenlag« erfolgt, die der momentan vorhandenen Umlaufphasen

lage am nächsten liegt. Eine zürn Phasenvergleich erforderliche Rechteckwechselspannung wird aus einem quarzgesteuerten, hochkonstanten Oszillator abgeleitet. Zwei Frequenzteilerstufen teilen die Frequenz des Oszillators so weit, daß die erforderliche _s Rechteckwechselspannungsfrequenü: entsteht. Bei Bedarf können kleine Phasenkorrekturen in einem nachgeschalteten Phasenschieber durchgeführt werden, auf dessen Ausgang eine Umpoleinrichtung folgt, über die die Bezugswechselspannung und eine zu ihr komplementäre Spannung einer Prüfeinrichtung zugeführt werden. Diese Prüfschaltung bewirkt eine Veränderung des ersten der beiden genannten Frequenzteiler so, daß dessen Teilverhältnis für kurze Zeit je nach Phasenfehler vergrößert oder verkleinert wird. Die Umpoleinrichtung wird durch die Ausgangsspannung eines Gegentaktmodulators gesteuert.

Ein weiteres Ausführungsbeispiel entsprechend der genannten Patentschrift 11 28 460 verwendet ebenfalls einen hochkonstanten Oszillator, dessen Ausgangswechselspannung zunächst einen verstellbaren Phasenschieber passiert und anschließend in einem Frequenzteiler heruntergeteilt wird. Von diesem Frequenzteiler werden zwei gegenphasige Spannungen abgenommen und zwei Frequenzhalbierern zugeführt Deren Ausgangsspannungen wiederum werden zwei Gegentaktmodulatoren eingegeben, deren andere Eingänge die empfangene Synchronisierwechselspannung aufnehmen. Auf die beiden Ringmodulatoren folgt dann wiederum eine Umpoleinrichtung, ein Siebglied und ein ^₀ Steuerverstärker mit einem Servomotor, der den auf den Quarzoszillator folgenden Phasenschieber verstellt.

Der gerätemäßige Aufwand ist in beiden Fällen entsprechend der genannten Patentschrift sehr erheblich. Beim zweiten Ausführungsbeispiel werden sogar mechanisch betätigte Teile verwendet. Beim ersten genannten Ausführungsbeispiel dagegen ist eine Fehlerausregulierung nur in einer vorgegebenen festen Stufe möglich.

Verglichen mit dem umfangreichen Aufwand ist bereits die vorangehend genannte Lösung entsprechend der deutschen Auslegeschrift 11 63 902 wesentlich vorteilhafter, da diese keine analog arbeitenden Schaltkreise oder gar mechanisch sich verstellende Elemente benötigt, sondern nur digitale Schaltkreise, moderner Technik entsprechend.

Demgegenüber stellt sich die Erfindung die Aufgabe, mit ein und derselben Zählschaltung, einer Ringzählkeltc, sowohl die auftretenden Phasenfehler zu erkennen als auch dieselben auszugleichen. Zwecks Anpassung so der beiden Folgefrequenzen aneinander werden keine Impulse unterdrückt oder zusätzliche Signale hinzugefügt, sondern in viel einfacherer, vorteilhafter Weise die wirksame Slellcnzahl der verwendeten Ringzählkettc verringert oder vergrößert und der erzeugte Takt ss quaikontinuierlich korrigiert. Dazu wird ferner die Möglichkeit angegeben, nicht fortlaufend Anpassungsoperationcn durchzuführen, was leicht zu einer Überrcgclung führen könnte.

Diese Aufgabe wird nnch der Erfindung dadurch <«, gelöst, daß laufend die Phasenlage der Daten-Valcnzwcchscl in bezug auf die Umlaufistcllung der Ringzählkctte gemessen wird und daß bei voreilendcr Phasenlage der Daten-Valcnzwechsel die Ringzählkette um mindestens eine Stelle verkürzt und/oder bei nachlau- (,_s fender Phasenlage um mindestens eine Stelle verlängert wird.

Ausgestaltungen zur Vermeidung von Übcrregclungen und zur Variierung der Ringzählkette in verschieden großen Stufen in Abhängigkeit von der Größe des ermittelten Phasenfehlers sowie Schaltungsanordnungen zur Durchführung der genannten Verfahren sind in den Unteransprüchen angegeben.

Ein Ausführungsbeispiel ist in den Zeichnungen dargestellt und wird im folgenden näher beschrieben. Es zeigt

F i g. 1 ein Blockschaltbild der Schaltungsanordnung nach der Erfindung,

Fig.2 eine Ringzählkette mit variierbarer Stellenzahl.

F i g. 3 eine Rasterschaltung zur Synchronisierung der gesamten Schaltungsanordung mit den Eingangsdaten-Valenzwechseln,

F i g. 3a das Zeitschaubild der Rasterschaltung gemäß Fig. 3.

F i g. 4 eine Fehlererkennerschaltung zur Erkennung von Phasenfehlern,

F i g. 4a das Zeitschaubild einer Fehlererkennerschaltung gemäß F i g. 4 und

F i g. 5 Fehlerdifferenz- und Umlaufzähler und die zu ihnen gehörige Zählerdifferenz-Abtastlogik.

Üblicherweise wird bei der synchronen Übertragung die ablaufende Zeit in einzelne Bitabschnitte eingeteilt. Entsprechend dem Datenpegel, der innerhalb eines solchen Bitabschnittes herrscht, wird bei der binären Datenübertragung eine »1« oder »0« auf der Empfangsseite erkannt Deshalb muß der Empfängertaktgeber, der empfangsseitig diese Bitabschnitte einteilt, gleichphasig mit den empfangenen Daten laufen, wobei eine ausreichende Genauigkeit erforderlich ist. Vorteilhafterweise findet die entsprechende Datenpegelabtastung zur Decodierung der aufgenommenen Datenbits in der Mitte der Bitabschnitte statt.

Zur Einteilung der einzelnen Bitabschnitte sieht die Erfindung einen Oszillator mit der Frequenz / vor und des weiteren eine als Frequenzteiler wirkende Ringzähl· kette, die die Frequenz / durch einen Faktor K odei durch K + 1 teilt. Dabei dauert jeder entsprechend derr gewählten Faktor ablaufende Zyklus eine Zeit /C/odei (K+ \yf.Kund /sind so gewählt, daß »/kleiner als Ti und To kleiner als (K + l)//ist. To ist die Zeitdauer dei Bitabschnitte. Wenn in einem /Vkomplette Teilungsgän ge enthaltenen Zeitraum π Teilungen durch K mit N - / Teilungsgängen durch (K + 1) gemischt ablaufen, dant haben die durch die als Frequenzteiler wirkend« Ringzählkette abgegebenen Signale die folgend« Durchschnittsdauer:

7 _ " K-N-ii K -\- 1

Diese Signale liegen ungefähr in Phase mit einer durch einen Generator mit der Frequenz 1/Terzeugtei Signal, vorausgesetzt, daß die η Teilungen mit der Faktor K ungefähr gleichmäßig über die N Teilungci d. h. über N Umläufe der Ringzählkettc, verteilt sine Die Durchschnittsdauer Twird sich der verlangten Ze To um so besser annähern, je größer N ist. Dc Synchronisierspielraum des Empfängers ist dann durc den Bereich KJ/"bis (K + ly/gegeben.

Das Ausführungsbeispiel nach F i g. 1 umfaßt di folgenden Einzelheiten:

Einen Oszillator 11 mit der Frequenz /,

eine zehnteilige Ringzählkettc 12, bei der de Ausgang der neunten Stelle mit dem Eingang d<

ersten Stelle verbunden wird, wenn eine Ringzählketten-Verkürzungsschaltung eingeschaltet ist,
eine Rasterschaltung 13,
eine Fehlererkennerschaltung 14,
einen Fehlerdifferenzzähler 15, der »1« addiert oder subtrahiert, wenn die Fehlererkennerschaltung 14 während eines Umlaufes der Ringzählkette 12 einen Phasenfehler feststellt, wobei der Fehlerdifferenzzähler 15 jeweils den Wert η als Differenz zwischen positiven und negativen Phasenfehlern kumuliert,

einen Umlaufzähler 16, der jeweils eine »1« in jedem Umlauf der Ringzählkette 12 aufaddiert, mit dem maximalen Fassungsvermögen N und eine Zählerdifferenz-Abtastlogik 17, die durch die Zähler 15 und 16 gesteuert wird und auf die Verkürzungsschallung einwirkt.

Im folgenden wird angenommen, daß die verwendeten bistabilen Schaltungen durch ins Positive gehende Pegelwechsel gesteuert werden.

Der Oszillator 11, der Rechteckwellensignale mit der Frequenz f erzeugt, schaltet die zehnstellige Ringzählkette 12 schrittweise fort. Jeweils nur eine der zehn Stellen ist eingeschaltet. Eine eingeschaltete Stelle wird gelöscht, wenn auf ihren linken Eingang ein neuer positiver Pegelwechsel gegeben wird. Dabei wird ein positiver Pegelwechsel am linken Ausgang dieser Stelle abgegeben, der dem rechten Eingang der nächstfolgenden Stelle zugeführt wird und diese dabei einschaltet. Wenn die Verkürzungsschaltung eingeschaltet ist, dann wirkt der linke Ausgang der Stelle 9 direkt auf den rechten Eingang der Stelle 1. Wenn dagegen die Verkürzungsschaltung ausgeschaltet ist, dann wirkt der linke Ausgang der Stelle 9 auf den rechten Eingang der Stelle 10. Im ersten Falle, d. h, wenn die Vcrkürzungsschaltung eingeschaltet ist, entspricht die Umlaufzeit der Ringzählkettc 9//· im zweiten Falle ist die Umlaufzeit10/i

Ein Differentationselement, das in F i g. 2 als Kondensator dargestellt ist, befindet sich in der vom linken Ausgang der Stelle 9 ausgehenden Leitung, womit gewährleistet ist, daß die beiden Torschaltungen, deren je ein Eingang mit je einem Ausgang einer bistabilen Schaltung V3 verbunden ist, nur am Ende der Einschaltzeit der Stelle 9 ein Signal weiter übertragen können.

Die Zeitabschnitte 11 bis f 9 und gegebenenfalls auch r 10 werden durch die Einschaltung der zugehörigen Stellen 1 bis 9 und gegebenenfalls 10 der Ringzählkettc 12 definiert. Mit diesen Zeitabschnitten werden die Funktionen der Schaltungsanordnung gesteuert.

Die Rastcrschaltung 13 zur Synchronisierung gibt einen Impuls mit der Zeitdauer l/fab, wenn ein positiver Valenzwechsel über die Eingangsleitung Perkannt wird. Wenn ein solcher Valenzwechsel während der als Richtwerte angenommenen Zeitabschnitte f 4. f 5 oder /6 einläuft, wird die Phasenlage der Ringzählkeltc zu den aufgenommenen Datenimpulsen als richtig bctrachtci. Wenn jedoch ein Valcnzwcchsel in den Zeitabschnitt M, f 2 oder 13 fallt, dann wird die Phaseninge der Ringzahlkctte als nacheilend betrachtet und der Umlaufzyklus auf neun Stellen beschrankt; dies entspricht einem Frequenzteilungsfaktor 9. Die im Fehlcrdiffcrcnzzählcr 15 gespeicherte Zahl η ist dabei zu erhöhen, Wenn der Valcnzwecliscl in einem der Zcitabschniv ; 17, f 8, 19 oder f 10 liegt, dann wird die Phase der Ringzählkctte 12 als vorcilcnd betrachtet. Die Zahl η im Fehlerdifferenzzähler 15 wird verringert und der Teilungsfaktor auf 10 erhöht. Das Kommando für das Beschleunigen oder Verzögern der Phasenlage, d. h. für das Verkürzen oder Verlängern der Ringzählkette s 12, wird durch den Fehlercrkenner 14 ausgelöst, der Impulse zur Erhöhung oder zur Erniedrigung der Zahl π im Fehlerdifferenzzähler 15 liefert.

Die Rasterschaltung 13 zur Synchronisierung enthält eine erste bistabile Schaltung 31, die durch die positiven

,o Valenzwechsel der Datenimpulse über die Leitung P eingeschaltet wird. Der 1-Ausgang (+) der bistabilen Schaltung 31 bereitet das öffnen der UND-Schaltung 32 vor, die somit den vom Oszillator 11 einlaufenden nächsten Impuls zum 1 -Eingang (E) einer zweiten bistabilen Schaltung 33 hindurchgelangen läßt. Diese zweite bistabile Schaltung 33 wird durch den nächstfolgenden Impuls vom Oszillator 11 wieder gelöscht und schaltet damit über ihren O-Ausgang (O) auch die erste bistabile Schaltung 31 wieder aus.

Es tritt somit ein Impuls am 1-Ausgang ( + ) der zweiten bistabilen Schaltung 33 auf, dessen Ende mit dem nächsten positiven Pegelwechsel des Oszillators 11 zusammenfällt.

Der Fehlererkenner 14 zur Erkennung von Phasenfehlern enthält zwei UND-Schaltungen 41 und 42, welche bei Valenzwechseln mit zu stark abweichender Phasenlage entweder zur Erhöhung der Zahl η im Fehlerdifferenzzähler 15 über Leitung 43 oder zur Erniedrigung der Zahl π über Leitung 44 beitragen, je nachdem, ob die Valenzwechselsignale über die Leitung Pin die Zeitabschnitte f 1 bis f 3 oder die Zeitabschnitte / 7 bis 110, d. h. außerhalb der vorgegebenen Richtwerte /4 bis /6, fallen. Um eine unnötige Veränderung des Standes des Fehlerdifferenzzählers 15 und auch eine Überregelung zu vermeiden, sind zwei zusätzliche bistabile Schaltungen Vl und V 2 vorgesehen. Die bistabile Schaltung Vl wird am Ende eines Valenzwechsels eingeschaltet, der in einen der Zeitabschnitte /1 bis 13 fällt, und sperrt die UND-Schaltung 41 dann so lange, bis V1 selbst wieder gelöscht worden ist. Diese Löschung erfolgt im Zeitabschnitt f6, vorausgesetzt, daß die bistabile Schaltung V3 der Ringzählketten-Verkürzungsschaltung durch die Abtastlogik 17 eingeschaltet worden ist, die über die Zähler 15 und 16 im Zeitabschnitt f5 wirksam wird. Die UND-Schaltung 41 wird erneut eingeschaltet, sobald wieder eine Oszillatortakt-Division durch 9 durchzuführen ist.

Ähnlich sperrt die bistabile Schaltung V2, welche am Ende eines Valenzwechsels eingeschaltet wird, der in

so einen der Zeitabschnitte Π bis flO fallt, die UND-Schaltung 42, bis erneut eine Division durch 10 fallig ist. Es ist zu bemerken, daß die bistabile Schaltung Vl während ein und desselben Umlaufes der Ringzählkette 12 ein- und wieder ausgeschaltet wird, während-

ss dem die bistabile Schaltung V2 am Ende eines Umlaufes eingeschaltet und anschließend während des nächsten Umlaufes wieder zurückgekippt wird. Damit die beiden bistabilen Schaltungen Vl und V2 jeweils nur am Ende eines Impulses über die UND-Schaltungen 41 und 42

(<n eingeschaltet werden, sind Inverter /mit differenzierenden Ausgängen vor den 1-Eingängen^ der bistabilen Schaltungen angeordnet.

Die beiden Zähler 15 und 16 und diC'Zählcrdiffercnz-Abtastlogik 17 arbeiten zusammen.' Der Fchlerdiffc-

ds rcnzzöhlcr 15 ist ein BinärzShlcr, der bei Vnlcnzwechscln außerhalb der Zeitabschnitte f4 bir, /6 entweder über die Leitung 43 aufwärts oder über die Leitung 44 abwärts zählt. Rr hält die jeweilige Zahl η bereit, die der

ermittelten Differenz zwischen positiven und negativen Phasenfehlern entspricht. Der Umlaufzähler 16 ist ein Binärzähler, der pro Umlauf der Ringzählkette 12 im Zeitabschnitt i5 um »1« weitergeschaltet wird. Sein maximaler Zählerstand ist N. Wenn er diesen erreicht hat, beginnt er wieder von vorn mit »0« zu zählen.

Die beiden Zähler 15 und 16 besitzen beide die gleiche Stellenzahl, nämlich 5. Dies entspricht einem N = 32. Es soll nun erreicht werden, daß η Ringzählkettenumläufe mit neun Stellen während N Gängen ablaufen, solange der Inhalt des Zählers 15 während dieser Λ/Gänge nicht verändert wird.

Um dies zu erreichen, ist je eine Stelle des Zählers 15 und je eine Stelle des Zählers 16 gemeinsam mit je einem Eingang jeweils einer UND-Schaltung der Abtastlogik 17 verbunden. Die entsprechenden Ausgänge des Zählers 16 sind über Differenzierglieder geführt, die als Kondensatoren dargestellt sind. Die höchste Stelle des Zählers 15 ist dabei kreuzweise mit der niedrigsten Stelle des Zählers 16 zusammengeführt usf. Die Ausgänge der fünf UND-Schaltungen der Abtastlogik 17 sind über eine ODER-Schaltung verbunden und wirken auf den 1-Eingang^ der bistabilen Schaltung V3 der Verkürzungsschaltung.

livi Zeitabschnitt f5 jedes Ringzählkettenumlaufes wird der Umlaufzähler 16 weitergeschaltet. Wenn dabei mittels der UN D-Schaltungen, die jeweils eine Stelle des Zählers 15 und eine Stelle des Zählers 16 verknüpfen, eine Koinzidenz erkannt wird, wird ein Impuls auf die I-Seite der bistabilen Schaltung V3 gegeben und diese eingeschaltet. Das Ergebnis ist die Verkürzung der Ringzählkette 12 auf neun Stellen.

Die Häufigkeit, mit der eine Stelle des Zählers 16 umgeschaltet wird, ist umgekehrt proportional der Anordnung dieser Stelle innerhalb des Zählers 16 von links nach rechts. Die Stelle 2° gewechselt z. B. von 0 nach 1 bei 32 Umläufen 16mal, die Stelle 2¹ nur 8mal und die Stelle 2⁴ gar nur 1 mal.

Hieraus geht hervor, daß bei einer kreuzweisen Verknüpfung der einzelnen Stellen beider Zähler 15 und 16 innerhalb von N Umläufen maximal η Steuerimpulse für das Einschalten der bistabilen Schaltung V3 abgegeben werden.

Nachstehend sei die Arbeitsweise der gesamten Schaltungsanordnung zusammengefaßt:

Im Normalbetrieb läuft die Ringzählkette 12 pro Umlauf über ihre zehn Stellen 1 bis 10 ab. Die Vale·''.wechsel der aufgenommenen Datenimpulse fallen dabei idealerweise in die Zeitabschnitte ί 4, / 5 oder i6. Die Mitte jedes eingangs betrachteten Bitabschnittes fällt etwa in den Zeitabschnitt 11, so daß dieser zur Auswertung der Bitvalcnz in einem Decodierer benutzt werden kann. Die Weitergabe der Datensignale erfolgt dabei zu den internen Verarbeitungskreisen des Empfängers über eine Leitung 18, währenddem über eine Leitung 19 von der Stelle 11 der Ringzählkctte pro Umlauf je ein Impuls als Dccodierkrilcrium gegeben wird.

Im Zeitabschnitt f 5 wird der Umlaufzähler 16 um »I« erhöht und dabei gegebenenfalls bei Koinzidenz zweier verknüpfter Stellen der Zähler 15 und 16 die bistabile Schaltung V3 der Verkürzungsschaltung eingeschaltet. Somit ist nun der Ausgang der neunten Stelle der Ringzählkctte 12 mit dem Eingang der ersten Stelle

verbunden, und die Zeit eines Umlaufes ist 9/f. Solange keine Einschaltung der bistabilen Schaltung V3 erfolgt, wird die Stelle 10 der Ringzählkette 12 nicht umgangen, und die Dauer eines Umlaufes ist \0/f. Nach jeder Einschaltung der bistabilen Schaltung V3 im Zeitabschnitt f5 eines Umlaufes wird sie jedoch im Zeitabschnitt f1 des nächstfolgenden Umlaufes wieder gelöscht.

Wenn ein Valenzwechsel in bezug auf den Umlauf der Ringzählkette 12 zu weit voreilt, fällt er bereits in einen der Zeitabschnitte 11 bis r3. Ein Signal »Erhöhung n« wird dann über die Leitung 43 abgegeben und am Ende dieses Signals die bistabile Schaltung Vl eingeschaltet. Diese blockiert nun die UND-Schaltung 41 und verhindert damit die weitere Bildung eines Signals »Erhöhung n«, bis wieder die bistabile Schaltung V3 in einem Zeitabschnitt r5 bei Koinzidenz zweier verknüpfter Stellen der Zähler 15 und 16 erneut einschaltet und ein verkürzter Umlauf der Ringzählkette 12 über neun Stellen durchzuführen ist. Wenn die bistabile Schaltung V3 eingeschaltet ist, wird im nächsten Zeitabschnitt f 6 die bistabile Schaltung V1 wieder zurückgestellt.

Wenn ein Valenzwechsel in bezug auf den Umlauf der Ringzählkette 12 zu spät liegt, fällt er in einen der Zeitabschnitte f 7 bis f 10. Ein Signal »Erniedrigung n« wird dann über die Leitung 44 abgegeben und am Ende dieses Signals die bistabile Schaltung V2 eingeschaltet. Die bistabile Schaltung V2 blockiert nun die UND-Schaltung 42 und verhindert damit die weitere Bildung eines Signals »Erniedrigung n«, bis die bistabile Schaltung V3 im gelöschten Zustand die Durchgabe eines Signals im Zeitabschnitt f 6 über die UND-Schaltung vor dem 0-Eingang (A)dzr bistabilen Schaltung V2 deren Löschung ermöglicht.

Es ist einzusehen, daß der Inhalt η des Fehlerdifferenzzählers 15 während der Übertragung laufend an die Schwankungen der Bitabschnittsdaue. angepaßt wird. Die Zahl η gibt jeweils die mittlere Dauer der aufgenommenen Bitabschnitte an. Diese Zahl wird im Zähler 15 gespeichert und für den Fall bereitgehalten, daß in den einlaufenden Signalen eine Zeitlang keine Valenzwechsel vorkommen. Somit ermöglicht es die Erfindung auch, bei einem längeren Ausbleiben von Valenzwechseln die Frequenz des Decodierkriteriums im Empfänger auf einem konstanten Wert zu halten, der der mittleren Dauer der übertragenen Bitabschnitte vor dem Ausbleiben der Valenzwcchsel entspricht. Es ist dann Sicherheit für eine korrekte Abtastphasenlagc gegeben, bis wieder neue Valenzwechsel auftreten, Vorausgesetzt ist allerdings, daß sich die Geschwindigkeit der übertragenen Daten in der valenzwechselloseti Zwischenzeit nicht abnormal ändert.

Die Erfindung ist nicht auf das gegebene Beispic beschränkt; insbesondere können auch mehr als zwe verschiedene Teilungsfaktoren vorgesehen werden wenn z. B. nicht nur eine Stelle der Ringzählkctte sondern jeweils deren mehrere oder auch selektiv eini oder mehrere umgangen werden. Die Auswahl, ob cin< oder mehrere Stellen zu umgehen sind, wird dann nich nur vom Vcrglcichscrgebnis des Fehlcrerkcnners l· abhängig gemacht, sondern gleichzeitig auch von de Größe des Wertes n, welche erkennen läßt, ob es siel um einen größeren oder nur um einen kleinere Phasenfehler handelt, der auszugleichen ist.

llioivii 4 Dliiil /LM

Claims (8)

Patentansprüche:

1. Verfahren zur Empfängersynchronisation in Anlagen der digitalen Datenübertragung, bei denen die Valenzwechsel der aufgenommenen Daten als Synchronisierkriterien benutzt werden und auf der Empfangsseite eine kontinuierlich umlaufende Ringzählkette vorgesehen ist, deren Umlaufzeit angenähert gleich der Folgezeit der aufeinanderfolgenden ι ο Daten-Valenzwechsel ist, und bei denen die Einschaltung einer vorgegebenen Stelle der Ringzählkette als zeitliches Kriterium für die Decodierung der aufgenommenen Datenbits dient und die Umlaufzeii der Ringzählkette bei Abweichungen von der Folgezeit der Valenzwechsel verzögert oder beschleunigt wird, dadurch gekennzeichnet, daß laufend die Phasenlage der Daten-Valenzwechsel in bezug auf die Umlaufstellung der Ringzählkette (12) gemessen wird und daß bei voreilender Phasenlage der Daten-Valenzwechsel die Ringzählkette (12) um mindestens eine Stelle (10) verkürzt und/oder bei nachlaufender Phasenlage um mindestens eine Stelle (10) verlängert wird.

2. Verfahren nach Anspruch 1, dadurch gekenn- 2s zeichnet, daß die Fehlerdifferenz zwischen den Voreilungen und den Nachläufen (in 15) ermittelt wird und daß die Variierung der Stellenzahl der Ringzählkette (12) in Abhängigkeit von der Größe der Fehlerdifferenz durchgeführt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Gesamtzahl der Umläufe der Ringzählkette (12) laufend (in 16) ermittelt wird und daß die Variierung der Stellenzahl o'er Ringzählkette (12) jeweils bei großer Fehlerdifferenz bereits nach einem oder wenigen und bei kleiner Fehlerdifferenz erst nach einer größeren Anzahl von Umläufen durchgeführt wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß bei kleinen Phasenfehlern zwischen den Daten-Valenzwechseln und der Umlaufzeit der Ringzählkette (12) die Ringzählkette (12) um nur eine Stelle und bei großen Phasenfehlern die Ringzählkette (12) um mehr als eine Stelle variiert wird.

5. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 3, .^Kennzeichnet durch die Kombination der folgenden Merkmale:

a) Ein Oszillator (11), dessen Frequenz ein Vielfaches der Frequenz der einlaufenden Daten-Valenzwechsel ist, und eine von diesem Oszillator (11) fortschaltbare Ringzählkette (12).

b) Eine.aus zwei bistabilen Schaltungen (31, 33) und einer UND-Schaltung (32) bestehende Rasterschaltung (13), bei der der erste Eingang (E) der ersten bistabilen Schaltung (31) mit der ankommenden Datenimpulsleitung, der erste Ausgang ( + ) der ersten bistabilen Schaltung (31) mit dem ersten Eingang der UND-Schaltung (32), der zweite Eingang der UND-Schaltung (32) mit dem Ausgang des die Ringzählkette (12) fortschaltenden Oszillators (11), der Ausgang der UND-Schaltung (32) mit dem ersten Eingang (E) der zweiten bistabilen Schaltung (33), der zweite Ausgang (O) der zweiten bistabilen Schaltung (33) mit dem zweiten Eingang (A) der ersten bistabilen Schaltung (31) und der zweite Eingang (A) der zweiten bistabilen Schaltung (33) mit dem Ausgang des Oszillators (13) verbunden ist.

c) Eine zwei UND-Schaltungen (41,42) aufweisende Fehlererkennerschaltung (14). bei der der erste Eingang beider UND-Schahungen (41,<J-2) mit dem ersten Ausgang ( + ) der zweiten bistabilen Schaltung (33) der Rasterschaltung (13), der zweite Eingang der ersten UND-Schaltung (41) mit dem Ausgang mindestens einer niedriger geordneten Stelle (1, 2, 3) und der zweite Eingang der zweiten UND-Schaltung (42) mit dem Ausgang mindestens einer höher geordneten Stelle (7,8,9,10) der Ringzählkette (12) verbunden ist.

d) Ein Kehlerdifferenzzähler (15), dessen Additionseingang (Erhöhung n) mit dem Ausgang der ersten UND-Schaltung (41) und dessen Subtraktionseingang (Erniedrigung n) mit dem Ausgang der zweiten UND-Schaltung (42) der Fehlererkennerschaltung (14) verbunden ist.

e) Ein Umlaufzähler (16) gleicher Stellenzahl, dessen Additionseingang mit dem Ausgang mindestens einer der ständig im Umlaufkreis liegenden Stellen (5) der Ringzählkette (12) verbunden ist.

f) Eine Zählerdifferenz-Abtastlogik (17) mit einer den Stellen jedes der beiden Zähler (15, 16) gleichen Anzahl von UND-Schaltungen, bei der ■der erste Eingang jeder UN D-Schaltung jeweils mit einem Ausgang der einzelnen Stellen des Fehlerdifferenzzählers (15) in aufsteigender Reihenfolge und der zweite Eingang der UND-Schaltungen in ab- oder aufsteigender Reihenfolge jeweils mit einem Ausgang der einzelnen Stellen des Umlatfzählers (16) verbunden sind.

g) Eine aus einer bistabilen Schaltung (Vd) und zwei UND-Schaltungen (& 1, & 2) bestehende Ringzählketten-Verkürzungsschaltung, bei der der erste Eingang (E) der bistabilen Schaltung (V3) mit den Ausgängen sämtlicher UND-Schaltungen der Zählerdifferenz-Abtastlogik (17), der zweite Eingang (A) der bistabilen Schaltung (V3) mit dem Ausgang einer der niedriger geordneten, ständig im Umlaufkreis liegenden Stellen (1) der Ringzählkette (12), der erste Ausgang ( + ) der bistabilen Schaltung (V3) mit dem ersten Eingang der zweiten (& 2) und der zweite Ausgang (O) der bistabilen Schaltung (V3) mit dem ersten Eingang der ersten UND-Schaltung (& 1), die zweiten Eingänge beider UND-Schaltungen (&\, &2) über ein Differenzierglied mit dem Ausgang der ständig im Umlaufkreis liegenden letzten Stelle

(9) der Ringzählkette (12), der Ausgang der zweiten UND-Schaltung (&2) mit dem ersten Eingang der ständig im Umlaufkreis liegenden ersten Stelle (1) der Ringzählkette (12), der Ausgang der ersten UND-Schaltung (& 1) mit dem ersten Eingang der nicht ständig im Umlaufkreis liegenden ersten Stelle (10) der Ringzählkette (12) und der Ausgang der nicht ständig im Umlaufkreis liegenden letzten Stelle

(10) mit dem ersten Eingang der ständig im Umlaufkreis liegenden ersten Stelle (1) verbunden ist.

I,) Der Ausgang einer der ständig im Umlaufkreis liegenden Stellen (1) der Ringzählkette (12) bildet den Ausgang (Leitung 19) zum Takteingang des Decodieren für die aufgenommenen Datenimpulse.

6. Schaltungsanordnung gemäß Anspruch 5, dadurch gekennzeichnet, daß die Ausgänge der Stellen des Fehlerdifferenz- oder des Umlaufzählei s (15, 16) mit den Eingängen der jeweils zwei Zählerstellen des Fehlerdifferenz- und des Umlaufzählers (15, 16) verknüpfenden UND-Schaltungen der Abtastlogik (17) über Differenzierglieder (Kondensatoren) verbunden sind.

7. Schaltungsanordnung nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, daß die UND-Schaltungen (41,42) der Fehlererkennerschaltung (14) mit je einem dritten Eingang ausgebildet sind, welcher mit dem zweiten Ausgang (O) je einer zusätzlichen bistabilen Schaltung (Vi, V2) verbunden ist, deren erster Ausgang unbenutzt ist, deren erster Eingang (E) über je einen Inverter (I) mit differenzierendem Ausgang mit dem Ausgang der zugehörigen UND-Schaltung (41, 42) selbst und deren zweiter Eingang (A) mit dem Ausgang einer der ständig im Umlaufkreis liegenden Stellen (6) der Ringzählkette (12) verbunden ist.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß zwischen den zweiten Eingang (A)der zusätzlichen bistabilen Schaltungen (Vi, V2) und den Ausgang der mit diesem zweiten Eingang (A) verbundenen Stelle (6) der Ringzählkette (12) jeweils eine Torschaltung eingefügt ist, deren Steuereingang mit einem der beiden Ausgänge (O, + ) der bistabilen Schaltung (V3) der Ringzählketten-Verkürzungsschaltung verbunden ist, daß der Steuereingang der ersten Torschaltung vor dem zweiten Eingang (A) der ersten zusätzlichen bistabilen Schaltung (Vi) vor dem dritten Eingang der ersten UND-Schaltung (41) der Fehlererkennerschaltung (14) mit dem ersten Ausgang ( + ) der bistabilen Schaltung (V3) der Ringzählketten-Verkürzungsschaltung und daß der Steuereingang der zweiten Torschaltung vor dem zweiten Eingang (A) der zweiten zusätzlichen bistabilen Schaltung (V 2) mit dem zweiten Ausgang (O) der bistabilen Schaltung (VZ) der Ringzählketten-Verkürzungsschaltung verbunden ist.