DE1524132C

DE1524132C - Tax star for a register

Info

Publication number: DE1524132C
Application number: DE19661524132
Authority: DE
Inventors: Atsushi Washizuka Isamu Osaka Asada (Japan)
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1965-05-24
Filing date: 1966-05-23
Publication date: 1973-02-22

Description

Die Erfindung betrifft ein Steuersystem für wenigstens ein Register, das in einer Anzahl von Speicherstellen wenigstens zwei gesonderte numerische Informationen in Form binär codierter Dezimalzahlen speichert, deren jeweilige Codierungen aus mehreren an eine Eingangsklemme des Registers angelegten Bits bestehen und deren Grenzen zu ihrer Unterscheidung jeweils durch Grenzmarken gekennzeichnet sind, mit einer Prüfschaltung, die in Abhängigkeit vom Vorhandensein einer Grenzmarke am Ausgang des RegistersThe invention relates to a control system for at least one register which is in a number of storage locations stores at least two separate pieces of numerical information in the form of binary coded decimal numbers, their respective codings from several bits applied to an input terminal of the register exist and the boundaries of which are each marked by boundary marks to distinguish them, with a test circuit, which depends on the presence of a limit mark at the output of the register

(a — m)+ (a — n) = 2a — (m+ n) = a (a - m) + (a - n) = 2a - (m + n) = a

Dies bedeutet, daß, sowohl insgesamt 2a Multiplikanden- und Multiplikatorstellen vorhanden sind, nur »α« Stellen, d.h. die Hälfte der Gesamtstellenzahl wirksam werden, während die andere Hälfte, d.h. eben- < falls »α« Stellen vergeudet werden. Dies ist ein erheblicher Nachteil.This means that if there are a total of 2a multiplicand and multiplier digits, only "α" digits, ie half of the total number of digits, are effective, while the other half, ie also "α" digits, are wasted. This is a significant disadvantage.

Um die obenerwähnte Vergeudung zu vermeiden, wäre es offenbar zweckmäßig, den Multiplikanden und den Multiplikator beide in einem einzigen Register zu speichern. In der Praxis ist es jedoch schwierig, ein einzelnes Register auf die gewünschte Anzahl von Stellen aufzuteilen und zu erreichen, daß die beiden Teile die ihren Zuordnungen entsprechenden unterschiedlichen Steuervorgänge durchführen.In order to avoid the above-mentioned waste, it would obviously be useful to use the multiplicand and store the multiplier both in a single register. In practice, however, it is difficult to to divide a single register among the desired number of digits and to achieve that the two Parts carry out the different control processes corresponding to their assignments.

Es ist beispielsweise bekannt (»IBM Form 74,863-2«, April 1964, Seiten 16 bis 24), in einem einzigen Register zwei gesonderte Datenworte in_;entspre-■■·· chenden Feldern zu speichern und zum Zweck ihrer Unterscheidung durch Wortmarken voneinander zu trennen. Die Wortmarken werden einem Steuerkreis zugeführt, der entsprechend der Stellenwertinformation das Register unterschiedlich steuert. Die Wortlänge kann variabel sein, und die Felder des Registers können genau der Stellenzahl der zu verarbeitenden Daten angepaßt werden. Diese Wortmarken beistehen im bekannten System aus einem einzigen Bit, nämlich dem höchststelligen Bit des jeweiligen Wor-It is known, for example ("IBM Form 74,863-2", April 1964, pages 16 to 24), two separate data words in a single register _; ■■ ·· appropriate fields to be saved and to be separated from one another by word marks for the purpose of distinguishing them. The word marks are fed to a control circuit which controls the register differently according to the position information. The word length can be variable, and the fields of the register can be adapted precisely to the number of digits in the data to be processed. In the known system, these word marks consist of a single bit, namely the highest-digit bit of the respective word.

tes. Es ist schwierig, dieses Bit von den übrigen Bits des Wortes zu unterscheiden.tes. It is difficult to distinguish this bit from the rest of the bits in the word.

Der Erfindung liegt die Aufgabe zugrunde, ein System zur seriellen Steuerung eines sowohl einen Multiplikanden als auch einen Multiplikator enthaltenden Registers anzugeben, das in möglichst einfacher Weise auf das Erscheinen der Grenzmarke zwischen diesen beiden Worten anspricht.The invention is based on the object of a system for the serial control of both a multiplicand as well as a register containing a multiplier, which is as simple as possible Way responds to the appearance of the boundary mark between these two words.

Die Erfindung löst diese Aufgabe dadurch, daß bei einem Steuersystem der eingangs genannten Art die Grenzmarken durch Redundanzcodierungen gebildet sind, welche jeweils aus mehreren Bits bestehen, deren Kombinationen sich von den Codierungen der Dezimalzahlen unterscheiden und von diesen nicht benötigt werden, und welche ebenfalls an die Eingangsklemme des Registers angelegt werden, und daß mit dem Ausgang des Registers eine Prüfschaltung gekoppelt ist, die beim Erscheinen dieser Redundanzcodierungen kontinuierliche Ausgangssignale für die Auswahleinrichtung erzeugt. ? The invention solves this problem in that, in a control system of the type mentioned at the beginning, the limit marks are formed by redundancy codes, which each consist of several bits, the combinations of which differ from the codes of the decimal numbers and are not required by them, and which are also assigned to the Input terminal of the register are applied, and that a test circuit is coupled to the output of the register, which generates continuous output signals for the selection device when these redundancy codes appear. ?

Die Erfindung hat den Vorteil, daß die Grenzmarke für die oben erläuterte Teilsteuerung des Registers sehr einfach identifizierbar ist. Beispielsweise ist ) es möglich, daß die Dezimalzahlencodierungen jeweils aus vier Bits bestehen und aus den Kombinatiönen 0000 bis 1001 ausgewählt sind, daß die Redundanzcodierungen aus den Kombinationen 1100, 1101, 1110 und 1111 gewählt werden, und daß die Redundanzcodierungen (und damit die Grenzmarke) von den Dezimalzahlencodierungen durch Feststellung des Auftretens der Kombination 11 an den oberen beiden Bitstellen unterschieden werden.The invention has the advantage that the limit mark for the partial control of the register explained above is very easy to identify. For example, it is possible that the decimal number encodings in each case consist of four bits and are selected from the combinations 0000 to 1001 that the redundancy codes can be selected from the combinations 1100, 1101, 1110 and 1111, and that the Redundancy codes (and thus the limit mark) from the decimal number codes by determination the occurrence of the combination 11 can be distinguished in the upper two bit positions.

Nachfolgend wird ein Anwendungsbeispiel der Erfindung anhand der Zeichnungen beschrieben. Es zeigenAn application example of the invention is described below with reference to the drawings. It show

Fig. la und Ib graphische Darstellungen von Ausgangszuständen unterschiedlicher Register bei einem Multipliziervorgang, ' '. ■ La and Ib are graphic representations of the output states of different registers during a multiplication process, ″. ■

Fig. 2 das Blockschaltbild eines Registersteuersystems, . '2 shows the block diagram of a register control system, . '

Fig. 3 eine graphische Darstellung von Registerausgangszuständen zu den jeweiligen Ziffernzeiten,3 is a graphical representation of register output states at the respective digit times,

F i g. 4 eine Folge von Signalen, die die verschiedenen Beziehungen der einzelnen Ziffernzeiten und Bitzeiten veranschaulicht,F i g. 4 a sequence of signals showing the various relationships between the individual digit times and bit times illustrates

F i g. 5 Signale an verschiedenen Stellen des Registersteuersystems undF i g. 5 signals at different points in the register control system and

F i g. 6 das Blockschaltbild einer bevorzugten Ausführungsform des Systems. ■F i g. 6 is a block diagram of a preferred embodiment of the system. ■

Wie in Fig. la und Ib dargestellt ist, lassen sich durch Speicherung eines Multiplikanden mit m Stellen und eines Multiplikators mit η Stellen in einem einzigen Register Leerstellen im Register vermeiden, wenn sie zusammen die α Stellen (Normalstellen) des Produktes haben. Wie eingangs schon erwähnt wurde, wären solche Leerstellen gemäß Fig. la unvermeidbar, wenn Multiplikand und Multiplikator getrennt gespeichert würden.As shown in Fig. La and Ib, by storing a multiplicand with m digits and a multiplier with η digits in a single register, blanks in the register can be avoided if they together have the α digits (normal digits) of the product. As already mentioned at the beginning, such blanks according to FIG. 1 a would be unavoidable if the multiplicand and multiplier were stored separately.

F i g. 2 zeigt in Blockform die wesentlichen Schaltungseinheiten eines Rechenwerks mit einem Schieberegister SR, bei dem eine gesonderte Steuerung für die in der gewünschten Weise aufgeteilten Stellenwerte erforderlich ist, sowie mit der dazugehörigen Steuerschaltung.F i g. 2 shows in block form the essential circuit units of an arithmetic logic unit with a shift register SR, in which a separate control is required for the place values divided in the desired manner, as well as with the associated control circuit.

Der Ausgang T₀ und der Eingang T₁ des Schieberegisters SR sind normalerweise durch eine Schieberegister-Steuerstufe RC untereinander verbunden, und ein Schiebesignal (nicht gezeigt) sorgt dafür, daß der Registerinhalt umläuft, wobei für einen Umlauf jeweils die Ziffernzeit verwendet wird. Es sei nun angenommen, daß die Anzahl der Ziffern oder Stellen des Registers SR »α« betrage, die Ziffernzeit durch Ziffernzeitsignale (T₁, T₂...T₁), die von einem Ziffernzeitzähler (nicht gezeigt) geliefert werden, bestimmt werde, und daß die Beziehung zwischen den Ziffern oder Stellen des ■ am Registerausgang zu den einzelnen Ziffernzeiten erscheinenden Registerinhalts so sei, wie es in F i g. 3 veranschaulicht ist- In F i g. 3 bedeuten MSD die höchste Stelle und LSD die niedrigste Stelle. The output T ₀ and the input T _{1 of} the shift register SR are normally connected to one another by a shift register control stage RC , and a shift signal (not shown) ensures that the register contents circulate, the digit time being used for each circulation. It is now assumed that the number of digits or positions in the register SR is "α", the digit time is determined by digit time signals (T ₁ , T ₂ ... T ₁ ) which are supplied by a digit time counter (not shown) , and that the relationship between the digits or positions of the register contents appearing at the register output at the individual digit times is as shown in FIG. 3 is illustrated- In FIG. 3, MSD is the highest and LSD is the lowest.

Es sei angenommen, daß jede Ziffernstelle durch eine binär verschlüsselte ,Dezimalzahl von z.B. vier Bits gebildet werde, daß die Anzahl sämtlicher Bits des Schieberegisters SR Aa betrage und daß der Registerinhalt mit einer Periode von Aa Bitzeiten umlaufe. · Die 4-Bitzeit wird durch einen Bitzähler (nicht gezeigt) gezählt und durch Bitzeitsignale I₁ bis t₄ festgelegt. ' ■It is assumed that each digit position is formed by a binary-coded decimal number of, for example, four bits, that the number of all bits in the shift register SR is Aa and that the register contents circulate with a period of Aa bit times. The 4-bit time is counted by a bit counter (not shown) and determined by bit-time signals I ₁ to t ₄ . '■

Zwischen den Ziffernzeitsignalen T₁ bis T_a und den Bitzeitsignalen J₁ bis t₄ besteht dann die in Fig. 4 veranschaulichte Beziehung.The relationship illustrated in FIG. 4 then exists between the digit time signals T ₁ to T _a and the bit time signals J ₁ to t _4.

Die bei einer derartigen Einrichtung am Ausgang T₀ des Schieberegisters SR während jeder Ziffernzeit, d.h. während jeder 4-Bitzeit erscheinende Information ist eine numerische Information, und. da man es im vorliegenden Falle mit binär verschlüsselten Zahlen zu tun hat, erscheinen am Registerausgarig nur die Dezimalwerte 0 bis 9, d. h. die Binärwerte 0000 bis 1001. Jedoch werden bei den üblichen Rechenwerken darüber' ninaus sechs der insgesamt 16 (2⁴) verschiedenartigen Informationswerte (Z⁴), die durch vier Bits dargestellt werden können, nämlich die Dezimalwerte 10 bis 15 (die Binärwerte von 1010 bis 1111) normalerweise als Redundanzcodierung vergeudet, d. h. nicht genutzt.The information appearing in such a device at the output T _{0 of} the shift register SR during every digit time, ie during every 4-bit time, is numerical information, and. Since in the present case one is dealing with binary encrypted numbers, only the decimal values 0 to 9 appear on the register, i.e. the binary values 0000 to 1001. However, with the usual arithmetic units, six of the total of 16 (2 ⁴ ) different information values are generated (Z ⁴ ), which can be represented by four bits, namely the decimal values 10 to 15 (the binary values from 1010 to 1111) are normally wasted, ie not used, as redundancy coding.

' Erfindungsgemäß..wird eine dieser Redundanzcodierungen, die nachfolgend »Grenzcode« genannt wird, dazu verwendet, als Grenzmarke die Grenze zwischen zwei verschiedenen Arten von numerischen Werten anzuzeigen, wenn diese verschiedenen Werte in einem einzigen Register gespeichert werden. Es sei beispielsweise angenommen, daß als Grenzcode 1111 verwendet werde. Die Festlegung des Grenzcodes geschieht in ähnlicher Weise wie die des normalen Zahlenwertcodes aufgrund eines entsprechenden Befehls mit Hilfe der gleichen Steuermethode, die beim Einspeichern eines Zahlenwertcodes von einem Eingangspufferspeicher in ein Register verwendet wird. Als Eingangsklemme für die Eingabe solcher Codesignale, d.h. des Zahlenwertcodes und des Grenzcodes, vom Eingangspufferspeicher dient der Eingang T_c in Fig. 2. . .According to the invention, one of these redundancy codes, hereinafter referred to as "limit code", is used as a limit marker to indicate the limit between two different types of numerical values when these different values are stored in a single register. For example, assume that 1111 is used as the boundary code. The definition of the limit code is done in a similar way to that of the normal numeric value code on the basis of a corresponding command with the aid of the same control method that is used when storing a numerical value code from an input buffer memory in a register. The input T _c in FIG. 2 serves as an input terminal for the input of such code signals, ie the numerical value code and the limit code, from the input buffer memory. .

Wenn der Grenzcode mit den Zahlenwertcodes ver^ mischt auftritt und die Grenze für die Aufteilung des Schieberegisters SR in zwei Teile bestimmt, wird dies von einer Grenzcode-Prüfschaltung BJ (Fig. 2) wahrgenommen. Die Prüfschaltung BJ erzeugt ein Ausgangssignal /, wenn der am Ausgang T₀ des Schieberegisters während der Dauer einer Ziffernzeit (4-Bitzeit) erscheinende Code der Grenzcode ist, und dieses Signal J wird fortlaufend bis zum Ende Tj₄ der Schiebezeit erzeugt. Wenn, gemäß dem oben vorausgesetzten Beispiel, sämtliche Registerausgangssignale während der 4-Bitzeit /,bis i₄ den Wert »1« haben, wird dies als die Anwesenheit des Grenzcodes wahrgenommen. Das heißt, das die Anwesenheit desIf the limit code appears mixed up with the numerical value codes and determines the limit for the division of the shift register SR into two parts, this is detected by a limit code checking circuit BJ (FIG. 2). The test circuit BJ generates an output signal / when the code appearing at the output T _{0 of} the shift register for the duration of a digit time (4-bit time) is the limit code, and this signal J is continuously generated until the end of Tj _{4 of} the shift time. If, according to the example given above, all register _{output signals during the 4-bit time / until i 4 have} the value "1", this is perceived as the presence of the limit code. That is, the presence of the

Grenzcodes anzeigende Signal / wird nicht erzeugt (J = 0) während des Zeitraums vom Beginn T₁I₁ der Schiebezeit bis zum Zeitpunkt des Endes derjenigen Stelle, in welcher der Grenzcode auftritt und die am Ausgang T₀ des Schieberegisters SR erscheint (wenn der Grenzcode in der b-tcn Stelle, gerechnet von der niedrigsten Stelle aus, sich befindet, ist der Zeitpunkt des Endes der betreffenden Stelle T₄Z₄), während das Signal / anwesend ist (J = 1) während des Zeitraums vom Beginn Tb₊₁I₁ der nächsten Ziffernzeit bis zum Zeitpunkt des Endes der Schiebezeit. Die zeitliche Beziehung zwischen diesen verschiedenen Zeiten ist in Fig. 5 veranschaulicht.Signal indicating limit codes / is not generated (J = 0) during the period from the beginning T ₁ I _{1 of} the shift time to the point in time of the end of that position in which the limit code occurs and which appears at the output T _{0 of} the shift register SR (if the limit code in the b-tcn position, calculated from the lowest position, is the time of the end of the relevant position T ₄ Z ₄ ), while the signal / is present (J = 1) during the period from the beginning of Tb ₊₁ I _{1 of} the next digit time until the end of the shift time. The temporal relationship between these different times is illustrated in FIG.

Ferner wird ein Steuerbefehl oder eine Steuerbefehlsgruppe, die für die Durchführung eines Steuervorgangs zu dem betreffenden Zeitpunkt benötigt wird, in normaler Weise als entsprechendes Steuersignal den Registern und der dazugehörigen Steuerschaltung des Rechenwerks zugeleitet.Furthermore, a control command or a control command group which is required for the execution of a control process at the relevant point in time is normally as a corresponding control signal to the registers and the associated control circuit of the arithmetic unit.

Erfindungsgemäß sorgt eine Steuerbefehlswählschaltung OU dafür, daß der Steuerbefehl oder die Steuerbefehlsgruppe OS für die entsprechende Steuerstufe des Schieberegisters SR, das durch den Grenzcode in einem aufteilenden Sinne gesteuert werden soll, entsprechend der Anwesenheit und Abwesenheit des Signals / gewählt werden kann.According to the invention, a control command selection circuit OU ensures that the control command or the control command group OS for the corresponding control stage of the shift register SR, which is to be controlled by the limit code in a dividing sense, can be selected according to the presence and absence of the signal /.

Bei Vorhandensein der Steüerbefehlswählschaltung OU wird es zweckmäßig,' völlig verschiedene Steuerungen für die am Ausgang T₀ des Schieberegisters SR während des Intervalls, da / = 0 ist, erscheinende Zahlenwertinformation' einerseits und die am Registerausgang während des Intervalls / = 1 erscheinende Zahlenwertinformation andererseits vorzusehen. Außerdem sind die verschiedenen Steuerungen nicht konstant, sondern sie werden lediglich durch den Grenzcode bestimmt, der an einer geeigneten Ziffernstelle, wo keine speziellen Einschränkungen auftreten, eingeschoben und untergebracht wird.If the control command selection circuit OU is present, it is advisable to provide 'completely different controls for the numerical value information appearing at the output T _{0 of} the shift register SR during the interval since / = 0' on the one hand and the numerical value information appearing at the register output during the interval / = 1 on the other hand . In addition, the various controls are not constant, but are only determined by the limit code, which is inserted and placed in a suitable digit position where no special restrictions apply.

Eine solche Wählsteuerung des Befehls durch das Signal J kann für das Steuersignal für andere Register oder Rechenstufen zusätzlich zum Schieberegister SR unter Verwendung des Grenzcodes vorgenommen werden, und in diesem Falle können kompliziertere Äufteilungssteuerungen gemacht werden.. Es sei angenommen, daß beispielsweise numerische Informationswerte X in den oberen Stellen und Y in den unteren Stellen über einen Grenzcode im Schieberegister SR registriert werden und daß eine dahingehende Steuerung erfolgen soll, daß Y um eine Stelle nach rechts verschoben und X nach einem anderen Register übertragen oder diesem hinzugefügt werden soll. Ein entsprechendes Steuersystem ist in Fig. 6 gezeigt,'und dieses System arbeitet ohne Rücksicht auf die Anzahl der Stellen von X und Y. Dieses BeispielSuch selection control of the instruction by the signal J can be made for the control signal for other registers or arithmetic units in addition to the shift register SR by using the limit code, and in this case more complicated division controls can be made. Assume, for example, numerical information values X in the upper digits and Y in the lower digits are registered via a limit code in the shift register SR and that control is to take place to the effect that Y is to be shifted one digit to the right and X is to be transferred to another register or added to it. A corresponding control system is shown in Figure 6, and this system operates regardless of the number of digits of X and Y. This example

ίο genügt bereits, um zu zeigen, wie nützlich und vielseitig anwendbar die Erfindung ist. In Fig. 6 bedeuten S ein Steuersignal für die Rechtsverschiebung, R ein Steuersignal für den Umlauf, C ein Steuersignal für die Übertragung oder Hinzufügung und T_s einenίο is enough to show how useful and versatile the invention is. In Fig. 6, S denotes a right shift control signal, R denotes a circulation control signal, C denotes a transmission or addition control signal, and T _{s denotes} a

π durch eine Ziffer oder Stelle erhaltenen Registerausgang. Die übrigen Bezugszeichen sind weggelassen, da sie denen in Fig. 2 entsprechen.π register output obtained by a digit or digit. The other reference symbols are omitted, since they correspond to those in FIG.

Als nachteilig bei der erfindungsgemäßen Einrichtung könnte vielleicht angesehen werden, daß eine Stelle des Registers wegen der Einfügung des Grenz-, codes im Zahlenwertspeicher nicht verwendet wird und dadurch die Stellenkapazität des Registers sich verkleinert; da jedoch in Rechenwerken im allgemei- f nen ein Paritätskontrollbit für die Wahrnehmung von y Fehlern in den Zahlenwertinformationen der einzelnen Register bereitgestellt wird, kann man den erwähnten Verlust einer Stelle dadurch vermeiden, daß man das Paritätskontrollbit jn den Grenzcode einbaut. A disadvantage of the device according to the invention could perhaps be seen in the fact that a position in the register is not used because of the insertion of the limit code in the numerical value memory and the position capacity of the register is reduced as a result; However, there is provided in arithmetic logic units in general f NEN a Paritätskontrollbit for the perception of y errors in the numerical information of the individual registers, one can avoid the loss of a site-mentioned characterized in that jn the Paritätskontrollbit incorporating the boundary code.

Und zwar gibt es sechs verschiedene Codes von 1010 bis 1111, die als Grenzcode verwendet werden können. Wird nun z.B. als Grenzcode ein Code mit dem Merkmal, daß die beiden oberen Bits »1« sind, verwendet, so ist eine eindeutige Unterscheidung zwisehen diesem Grenzcode und dem Zahlenwertcode möglich. In diesem Falle gibt es vier dem Grenzcode entsprechende Codes, nämlich 1100, 1101, 1110 und 1111, und man kann die beiden unteren oder letzten Bits jeweils für die Paritätskontrolle und für andere Zwecke verwenden.There are six different codes from 1010 to 1111 that are used as the boundary code be able. If, for example, a code with the characteristic that the two upper bits are "1" is used as the limit code, is used, there is a clear distinction between this limit code and the numerical value code possible. In this case there are four codes corresponding to the limit code, namely 1100, 1101, 1110 and 1111, and you can use the two lower or last bits for parity control and others Purposes.

Vorliegend wurde die Erfindung an Hand des Beispiels eines mit binär verschlüsselten Dezimalzahlen arbeitenden Systems erläutert; die erfmdungsgemäße Einrichtung läßt sich jedoch auf Systeme mit beliebigIn the present case, the invention was based on the example of a decimal number encoded in binary format working system explained; however, the device according to the invention can be applied to any system

verschlüsselten Dezimalzahlen anwenden. (apply encrypted decimal numbers. (

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

. Patent claims:

1. Control system for at least one register that stores at least two separate numerical information items in a number of memory locations in the form of binary coded decimal numbers, the respective codings of which consist of several bits applied to an input terminal of the register and the limits of which are each marked by limit marks to distinguish them , with a test circuit which, depending on the presence of a limit mark at the output of the register, controls the selection of command signals assigned to the respective numerical information, and with a register control arrangement connected between the selection device and the register, which receives the selected command signals and and the register accordingly »· controls the respective numerical information, characterized in that the boundary marks are formed by redundancy codings, which each consist of several bits, the combinations of which differ from the codings of the decimal numbers and from this? are not needed, and which are also applied to the input terminal of the register, and that a test circuit is coupled to the output of the register, which generates continuous output signals (J) for the selection device when these redundancy codes appear. - ■■ * ■.,

2. Control system according to claim 1, characterized in that the decimal number encodings each consist of four bits and are selected from the combinations 0000 to 1001 that the Redundancy codes can be selected from the combinations 1100, 1101, 1110 and 1111, and that the redundancy codes from the decimal number codes by detecting the occurrence the combination 11 can be distinguished in the upper two bit positions.

3. Control system according to · Claim 1 or 2, characterized in that a further, for control The serving bit is entered into the register containing the bits of the limit marker.

4. Control system according to claim 3, characterized in that a register point at the same time with the boundary mark contains a parity control coding.

.

5. Control system according to claim 4, characterized in that the bit sequence "11" is used as a limit mark and other bits of the register location are used as parity control coding.

controls the selection of command signals assigned to the respective numerical information, and with a register control arrangement connected between the selection device and the register, which the receives the selected command signals and the register according to the respective numerical information controls.

In an electronic arithmetic unit, for example a desktop computer, in which numerical information represented by binary coded decimal numbers. is usually the number of normal digits - the numerical variable to be processed in the arithmetic unit, the number of required register positions as well as the locations of the storage unit

ij speaks. An operation control ensures that the content of the memory or register locations is brought into the correct temporal relationship to one another.

However, if after such a method a

Multiplication process is carried out, the result is

20. Disadvantage that, since the number of digits of the product are limited to the range of normal digits must, the higher digits of both the multiplicand register and the multiplier register necessarily are wasted as blanks. .

Assuming, for example, that the number of normal digits is "α", the following restrictive relationship exists between the number "m" of multiplicand digits and the number """of multiplier digits: m + η Sa. Even in the maximum case: m + n = a, if the multiplicand register and the multiplier register together have the normal number "α", there are still α-Ίπ wasted spaces in the multiplicand register and a - n such spaces in the multiplier register; however, the actual numerical value should not enter these spaces. The number of spaces is »α«, as can be seen from the following equation: