DE1562004B2 - CIRCUIT ARRANGEMENT FOR DELAYING THE FRONT EDGE OF IMPULSES - Google Patents
CIRCUIT ARRANGEMENT FOR DELAYING THE FRONT EDGE OF IMPULSESInfo
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Description
Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Verzögerung der Vorderflanken von Impulsen unter Verwendung eines integrierenden Verzögerungsgliedes, bei dem ein Eingangsimpuls anliegt, dessen Zeitdauer größer ist als die Verzögerungszeit und bei der das Verzögerungsglied vom Augenblick des Erscheinens des Ausgangsimpulses an in seinen Ruhezustand zurückkehrt.The invention relates to a circuit arrangement for delaying the leading edges of Pulses using an integrating delay element with an input pulse, whose duration is greater than the delay time and in which the delay element starts from the moment of the appearance of the output pulse on returns to its idle state.
Oft liegen am Eingang solcher Schaltungsanordnungen Eingangsimpulse, die noch andauern, wenn die Verzögerungszeit bereits verstrichen ist. Dies ist besonders bei Schaltungsanordnungen mit integrierendem Verzögerungsglied der Fall. Bei ihnen wird die Verzögerungszeit z. B. mit Hilfe eines i?C-Gliedes eingestellt. Wenn der Kondensator des i?C-Gliedes eine bestimmte Spannung (Schwellspannung) erreicht hat, erscheint am Ausgang der Schaltungsanordnung die Anstiegsflanke des Ausgangsimpulses. Der Eingangsimpuls muß mindestens so lange anliegen, wie der Kondensator Zeit zur Aufladung auf die Schwellspannung braucht. Um ein sicheres Funktionieren der Schaltung zu gewährleisten muß er sogar länger anliegen. Often there are input pulses at the input of such circuit arrangements which still last when the Delay time has already passed. This is particularly the case with circuit arrangements with an integrating Delay element the case. With them, the delay time is z. B. adjusted with the help of an i? C element. When the capacitor of the i? C element has reached a certain voltage (threshold voltage), the rising edge of the output pulse appears at the output of the circuit arrangement. The input pulse must be present at least as long as the Capacitor takes time to charge to the threshold voltage. To ensure the safe functioning of the In order to guarantee the circuit, it has to be present even longer.
Bei der Verzögerung kurz hintereinander auftretender Impulse ist es notwendig, daß die Schaltungsanordnung immer bei Eintreffen des nächsten Impulses bereits wieder betriebsfähig ist, d. h. das verzögernde Glied wieder in seinen Ruhezustand zurückgekehrt ist. Ein Maß für die Zeit, die die Schaltungsanordnung braucht, um wieder betriebsfähig zu werden, ist die sogenannte Erholzeit. Sie kann definiert werden als die Zeit, die nach Ablauf des Eingangsimpulses verstreichen muß bis die Schaltungsanordnung wieder mit einem zu verzögernden Impuls angesteuert werden darf. Diese Erholzeit soll möglichst klein sein.When delaying pulses occurring in quick succession, it is necessary that the circuit arrangement is always operational again when the next pulse arrives, d. H. the delaying Member has returned to its resting state. A measure of the time it takes the circuit arrangement needed to be operational again is the so-called recovery time. It can be defined as that Time that must elapse after the input pulse has elapsed before the circuit arrangement is restored may be controlled with a pulse to be delayed. This recovery time should be as short as possible.
Die Erholzeit wird gewöhnlich bestimmt durch das die Verzögerung verursachende Schaltungsglied (Verzögerungsglied) der Schaltungsanordnung, also z. B. das .RC-Glied. Dieses Verzögerungsglied braucht eine bestimmte Zeit, um wieder in seinen Ruhezustand — in diesem Zustand befindet sich das Verzögerungsglied, wenn kein Eingangsimpuls anliegt — zurückzukehren. The recovery time is usually determined by the circuit element causing the delay (delay element) the circuit arrangement, so z. B. the .RC member. This delay element needs one certain time to return to its idle state - the delay element is in this state, if there is no input pulse - to return.
Bei bekannten Schaltungsanordnungen zur Verzögerung der Vorderflanke von Impulsen kann das Verzögerungsglied erst nach Beendigung des Eingangsimpulses in seinen Ruhezustand zurückkehren; d. h. die Erholzeit ist verhältnismäßig lang.In known circuit arrangements for delaying the leading edge of pulses, this can The delay element does not return to its idle state until the input pulse has ended; d. H. the recovery time is relatively long.
Schaltungsanordnungen zur Verzögerung der Vorderflanke von Impulsen, bei denen das Verzögerungsglied erst dann in seinen Ruhezustand zurückkehren kann, wenn die Rückflanke des Eingangsimpulses anliegt, sind z. B. aus den deutschen Auslegeschriften 1178 462, 1045 456, 1207 434, der USA.-Patentschrift 3 244 907, der französischen Patentschrift 1 482 283 und aus der Literaturstelle IBM-Technical Disclosure Bulletin, Vol. 10, Nr. 2, Juli 1967, S. 184 und 185, bekannt. Bei all diesen bekannten Schaltungsanordnungen werden i?C-Glieder als Verzögerungsglieder verwendet. Erscheint am Eingang der Schaltungsanordnungen die Vorderflanke eines Eingangsimpulses, dann beginnt die Aufladung des Kondensators des ^C-Gliedes. Hat die Spannung über dem Kondensator einen bestimmten Wert erreicht, dann spricht eine nachgeschaltete Schwellwertschaltung an, und am Ausgang dieser Schwellwertschaltung tritt die verzögerte Vorderflanke des am Eingang anliegenden Eingangsimpulses auf. Die Entladung des Kondensators des i?C-Gliedes und damit die Rückkehr des Verzögerungsgliedes in seinen Ruhezustand kann erst dann erfolgen, wenn die Rückflanke des Eingangsimpulses am Eingang der Schaltungsanordnung anliegt. Dann nämlich wird eine Entladung des Kondensators des i?C-Gliedes über die an den Eingang der Schaltungsanordnung angeschlossene Ansteuerschaltung möglich, oder durch die Rückflanke des Eingangsimpulses wird ein Entladungsweg für denCircuit arrangements for delaying the leading edge of pulses, in which the delay element can only return to its idle state when the trailing edge of the input pulse is present, are z. B. from the German Auslegeschriften 1178 462, 1045 456, 1207 434, the USA patent 3 244 907, the French patent specification 1 482 283 and from the reference IBM-Technical Disclosure Bulletin, Vol. 10, No. 2, July 1967, pp. 184 and 185. In all of these known circuit arrangements, i-C elements are used as delay elements. Appears at the input of the circuit arrangements the leading edge of an input pulse, then the charging of the capacitor begins of the ^ C-member. If the voltage across the capacitor has reached a certain value, then a downstream threshold value circuit responds, and at the output of this threshold value circuit the delayed leading edge of the input pulse applied to the input. The discharge of the capacitor of the i? C element and thus the return of the delay element to its idle state can only occur when the trailing edge of the input pulse is applied to the input of the circuit arrangement. Then there is a discharge of the capacitor of the i? C element via the to the input of the Circuit arrangement connected control circuit possible, or by the trailing edge of the input pulse becomes a discharge path for the
ίο Kondensator des i?C-Gliedes durchgeschaltet.ίο Capacitor of the i? C element switched through.
Durch die erfindungsgemäße Schaltungsanordnung zur Verzögerung der Vorderflanke von Impulsen wird nun eine Schaltung angegeben, bei der das Verzögerungsglied schon vor Beendigung des Eingangsimpulses in seinen Ruhezustand zurückkehren kann. Dadurch wird die Erholzeit verkleinert. Die erfindungsgemäße Schaltungsanordnung ist gekennzeichnet durch ein NAND-Glied, dessen einer Eingang mit dem Eingang für die Eingangsimpulse verbunden ist und das von einem anliegenden Eingangsimpuls von einem ersten in einen zweiten Zustand geschaltet wird, durch ein Verzögerungsglied, das an den Ausgang des NAND-Gliedes angeschlossen ist und an dessen Ausgang nach der Verzögerungszeit die Vorderflanke des anliegenden Eingangsimpulses erscheint und durch ein Flipflop, das durch die verzögerte, am Ausgang des Verzögerungsgliedes erscheinende Vorderflanke des Eingangsimpulses gesetzt, durch die Rückflanke des Eingangsimpulses zurückgesetzt und dessen negierender Ausgang mit einem zweiten Eingang des NAND-Gliedes so verbunden ist, daß das NAND-Glied mit Erscheinen der verzögerten Vorderflanke des am Eingang anliegenden Eingangsimpulses am Ausgang des Flipflops in seinen ersten Zustand zurückgesetzt wird, so daß das Verzögerungsglied in seinen Ruhezustand zurückkehrt.The circuit arrangement according to the invention for delaying the leading edge of pulses is now a circuit is specified in which the delay element before the end of the input pulse can return to its idle state. This reduces the recovery time. The inventive Circuit arrangement is characterized by a NAND gate, one input of which is connected to the input for the input pulses and that of an applied input pulse from a first is switched to a second state by a delay element connected to the output of the NAND gate is connected and at its output after the delay time the leading edge of the pending input pulse appears and a flip-flop, which is delayed by the, at the output of the Delay element appearing leading edge of the input pulse is set by the trailing edge of the Input pulse is reset and its negating output with a second input of the NAND gate is connected so that the NAND gate with the appearance of the delayed leading edge of the input pulse applied to the input is reset to its first state at the output of the flip-flop so that the delay element returns to its idle state.
Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Further developments of the invention emerge from the subclaims.
Die Erfindung wird an Hand von Ausführungsbeispielen näher erläutert. Es zeigtThe invention is explained in more detail using exemplary embodiments. It shows
F i g. 1 eine erste erfindungsgemäße Schaltungsanordnung, F i g. 1 a first circuit arrangement according to the invention,
F i g. 2 ein Impulsdiagramm der Schaltungsanordnung nach F i g. 1 undF i g. 2 shows a timing diagram of the circuit arrangement according to FIG. 1 and
F i g. 3 eine weitere erfindungsgemäße Schaltungsanordnung. F i g. 3 shows a further circuit arrangement according to the invention.
In F i g. 1 ist mit Nl ein NAND-Glied bezeichnet, an dessen einen Eingang 1 die Eingangsimpulse angelegt werden. Das NAND-Glied Nl ist über den Widerstand R2 ... mit dem Transistor Γ verbunden, in dessen Emitterzweig ein Widerstand R 3 liegt. Der Kollektor des Transistors T ist mit dem Kondensator 1 und dem Widerstand Rl verbunden. Der Widerstand Rl liegt außerdem an der festen Spannungsquelle Ul. Der Verbindungspunkt des Widerstandes Rl und des Kondensators Cl ist an das NAND-Glied N2 angeschlossen, dessen Ausgang mit dem Flipflop F, bestehend aus den NAND-Gliedern N3 und iV4, verbunden ist. Der zweite Eingang des NAND-Gliedes N2 ist offen. Der eine Ausgang A 2 des Flipflops F ist mit einem weiteren Eingang 2 des NAND-Gliedes Nl verbunden. Außerdem führt eine Leitung vom Eingang E auf einen Eingang 9 des NAND-Gliedes N4 des Flipflops f. Am Ausgang A 2 des Flipflops F erscheint der Ausgangsimpuls invertiert zu dem Ausgangsimpuls am Ausgang Al des Flipflops F. Das Verzögerungsglied wird im Ausführungsbeispiel aus dem Transistor T, dem aus demIn Fig. 1, Nl denotes a NAND gate, at one input 1 of which the input pulses are applied. The NAND element Nl is connected via the resistor R2 ... to the transistor Γ, in whose emitter branch a resistor R 3 is located. The collector of the transistor T is connected to the capacitor 1 and the resistor Rl . The resistor Rl is also connected to the fixed voltage source Ul. The connection point of the resistor R1 and the capacitor C1 is connected to the NAND element N2 , the output of which is connected to the flip-flop F, consisting of the NAND elements N3 and IV4. The second input of the NAND gate N2 is open. One output A 2 of the flip-flop F is connected to a further input 2 of the NAND element Nl . In addition, a line leads from the input E to an input 9 of the NAND element N4 of the flip-flop F. At the output A 2 of the flip-flop F , the output pulse appears inverted to the output pulse at the output Al of the flip-flop F. In the exemplary embodiment, the delay element is made up of the transistor T. , from the
Kondensator Cl und dem Widerstand R1 bestehenden Zeitglied und dem NAND-Glied N2 gebildet.Capacitor Cl and the resistor R 1 existing timing element and the NAND gate N2 formed.
Im folgenden wird die Schaltungsanordnung zur Verzögerung der Vorderflanken von Impulsen nach F i g. 1 beschrieben. Dabei entspricht dem Binärwert »0« niedriges Potential und dem Binärwert »1« hohes Potential.The following is the circuit arrangement for delaying the leading edges of pulses F i g. 1 described. The binary value "0" corresponds to low potential and the binary value "1" corresponds to high potential Potential.
Im Ruhezustand liegt am Eingang E der Schaltung eine »0«, dann ist am Ausgang des NAND-Gliedes Nl (Punkt 3) eine »1« gegeben. Der Transistor Γ ist leitend gesteuert und legt eine »0« an den Eingang des NAND-Gliedes Nl (Punkt 4). Der Kondensator Cl ist bis auf die Restspannung des Transistors T und den Spannungsabfall an i?3 entladen. Am Ausgang des NAND-Gliedes N2 (Punkts) und damit auch am Setz-Eingang (Punkt 6) des aus den NAND-Gliedern N3 undiV4 bestehenden Flipflops Fliegt dann eine »1«. Vom Eingang E her liegt am Rücksetz-Eingang (Punkt 9) des Flipflops F eine »0«. Dann ergibt sich am Ausgang A2 eine »1« und am Ausgang A1 eine »0«.In the idle state there is a “0” at the input E of the circuit, then a “1” is given at the output of the NAND element Nl (point 3). The transistor Γ is turned on and puts a "0" at the input of the NAND gate Nl (point 4). The capacitor Cl is discharged except for the residual voltage of the transistor T and the voltage drop at i? 3. At the output of the NAND element N2 (point) and thus also at the set input (point 6) of the flip-flop consisting of the NAND elements N3 and IV4, a "1" then flies. From input E, there is a "0" at the reset input (point 9) of flip-flop F. Then there is a "1" at output A2 and a "0" at output A 1.
Im Arbeitszustand wird an den Eingang E der Schaltung eine »1« gelegt. Am zweiten Eingang des NAND-Gliedes Nl (Punkt 2) liegt vom Ausgang A 2 des Flipflops F ebenfalls eine »1« an. Der Ausgang des NAND-Gliedes Nl schaltet dann auf eine »0« und sperrt damit den Transistor T. Jetzt lädt sich der Kondensator Cl über den Widerstand Rl gegen die Spannung Ul auf. Sobald die Kondensatorspannung die Schwellspannung, die durch das NAND-Glied N2 dargestellt wird, erreicht, erscheint am Ausgang des NAND-Gliedes N2 eine »0«. Diese setzt das nachgeschaltete Flipfiop, d. h. am Ausgang A1 erscheint eine »1«, am Ausgang^ 2 eine »0«. Die Verzögerungszeit wird bestimmt durch den Widerstand Rl, den Kondensator Cl, die Spannung Ul und die Schwellspannung des NAND-Gliedes N2. Der positive Eingangs-Spannungssprung erscheint also nach Ablauf der Verzögerungszeit am Ausgang Al als positiver und am Ausgang A 2 als negativer Spannungssprung. Da der Ausgang ,4 2 auf das NAND-Glied Nl rückgeführt ist, erscheint jetzt am Punkt 3 eine »1« und steuert den Transistor T leitend. Der Entladevorgang des Kondensators Cl beginnt; damit geht der Ausgang des Gatters Nl wieder auf eine »1«. Das Flipflop F wird jedoch erst dann wieder rückgesetzt, wenn der Steuerimpuls am Eingang £ von einer »1« auf eine »0« springt. Am Ausgang A1 steht also der um die Verzögerungszeit verzögerte und verkürzte Eingangsimpuls, am Ausgang A 2 der dazu inverse Impuls zur Verfügung.In the working state, a "1" is applied to input E of the circuit. At the second input of the NAND element Nl (point 2) there is also a "1" from the output A 2 of the flip-flop F. The output of the NAND element Nl then switches to a "0" and thus blocks the transistor T. Now the capacitor Cl charges against the voltage Ul via the resistor Rl. Once the capacitor voltage reaches the threshold voltage, which is represented by the NAND gate N2, the NAND gate N2 appears at the output a "0". This sets the downstream flip-flop, ie a "1" appears at output A1 and a "0" appears at output ^ 2. The delay time is determined by the resistor Rl, the capacitor Cl, the voltage Ul and the threshold voltage of the NAND element N2. Thus, the positive input voltage jump appears after the delay time to the output Al and output as a positive A 2 as a negative voltage jump. Since the output, 4 2 is fed back to the NAND element Nl, a "1" now appears at point 3 and controls the transistor T to be conductive. The discharge process of the capacitor C1 begins; so the output of the gate Nl goes back to a "1". The flip-flop F is only reset when the control pulse at input £ jumps from a "1" to a "0". The input pulse delayed and shortened by the delay time is available at output A 1, and the inverse pulse is available at output A 2.
Der Widerstand J? 2 dient zur Strombegrenzung, der Widerstand R3 zur Temperaturstabilisierung, um den Einfluß der Temperatur auf die Verzögerungszeit zu kompensieren.The resistance J? 2 is used to limit the current, the resistor R3 to stabilize the temperature in order to compensate for the influence of the temperature on the delay time.
In F i g. 2 ist ein Impulsdiagramm der Schaltungsanordnung zur Verzögerung der Vorderflanken von Impulsen der F i g. 1 gezeigt. In der Zeile I ist der Eingangsimpuls, der dem Eingang E zugeführt wird, gezeichnet. In Zeile II ist der Spannungsverlauf an Punkt 3, in Zeile III der Spannungsverlauf an Punkt 4, in Zeile IV der Spannungsverlauf an Punkt 5, in Zeile V der Spannungsverlauf am Ausgang A1 und in Zeile VI der Spannungsverlauf am Ausgang A 2 dargestellt. Man ersieht aus Zeile II, daß am Ausgang des NAND-Gliedes Nl eine »0« erscheint, wenn am Eingang E eine »1« anliegt, und daß das NAND-Glied dann wieder in seinen »1 «-Zustand zurückgeschaltet wird, wenn am Ausgang des Flipflops A 2 ein »0«-Signal erscheint. Aus den Zeilen III und IV ergibt sich, daß am Ausgang des NAND-Gliedes N2 dann ein Impuls erscheint, wenn sich der Kondensator Cl auf die Schwellspannung des NAND-Gliedes N2 aufgeladen hat. Dieser Ausgangsimpuls des NAND-Gliedes N2 schaltet dann das Flipflop F, an dessen Ausgang A1 dann eine »1« und entsprechend am Ausgang A2 eine »0« gegeben ist. Das Flipflop F wird erst dann zurückgesetzt, wenn am Eingang E der Eingangsimpuls von »1«In Fig. 2 is a timing diagram of circuitry for delaying the leading edges of pulses of FIG. 1 shown. In line I, the input pulse that is fed to input E is shown. Line II shows the voltage profile at point 3, line III shows the voltage profile at point 4, line IV shows the voltage profile at point 5, line V shows the voltage profile at output A1 and line VI shows the voltage profile at output A 2 . One can see from line II that a "0" appears at the output of the NAND element Nl when a "1" is present at the input E , and that the NAND element is then switched back to its "1" state when am A "0" signal appears at the output of flip-flop A 2. Lines III and IV show that a pulse appears at the output of the NAND element N2 when the capacitor C1 has been charged to the threshold voltage of the NAND element N2. This output pulse of the NAND element N2 then switches the flip-flop F, at whose output A 1 a “1” is given and, correspondingly, a “0” is given at the output A2. The flip-flop F is only reset when the input pulse of "1" at input E
ίο nach »0« springt. Das Zeitglied Rl, Cl kann also schon nach Erscheinen des Ausgangsimpulses in seinen Ruhestand zurückkehren und nicht erst nach Beendigung des Eingangsimpulses.ίο jumps to "0". The timing element Rl, Cl can therefore return to its resting state after the output pulse has appeared and not only after the input pulse has ended.
Die Schaltungsanordnung zur Verzögerung der Vorderflanken von Impulsen nach Fig. 3 unterscheidet sich von derjenigen nach F i g. 1 nur im Verzögerungsglied. Das Verzögerungsglied wird hier gebildet aus der Diode Dl und dem Zeitglied, bestehend aus dem Widerstand RIl und dem Kondensator CIl.The circuit arrangement for delaying the leading edges of pulses according to FIG. 3 differs from that according to FIG. 1 only in the delay element. The delay element is formed here from the diode Dl and the timing element, consisting of the resistor RIl and the capacitor CIl.
Der ohmsche Widerstand J? 11 liegt außerdem an der festen Spannung i/2. Kommt ein Eingangsimpuls auf den Eingang des NAND-Gliedes Nl, so erscheint seine Anstiegsflanke invers am Ausgang des NAND-Gliedes JVl. Die Diode Dl wird gesperrt, und der Kondensator CIl entlädt sich über den Widerstand .RIl so lange, bis die Schwelle des NAND-Gliedes ΛΓ12 überschritten und damit das aus den NAND-Gliedern 2V12 und 7V13 gebildete Flipflop gesetzt wird. Der Ausgang A2 des Flipflops ist auf das NAND-Glied Nl zurückgeschaltet, so daß beim Setzen des Flipflops die Spannung am Ausgang des NAND-Gliedes Nl wieder auf den Ausgangszustand zurückgeht. Damit öffnet die Diode Dl, und der Kondensator CIl lädt sich in kurzer Zeit wieder auf. Der Widerstand i?ll und die Spannung U2 sind so bemessen, daß die Diode Dl im Ruhezustand immer geöffnet bleibt, so daß der Kondensator CIl über einen annähernd konstanten und kleinen Innenwiderstand mit gleichbleibend kleiner Zeitkonstante bis zum Endwert aufgeladen wird. Die Abfallflanke des Eingangsimpulses setzt das Flipflop zurück. Die Schaltung ist bereit für den nächsten Eingangsimpuls, sobald der Kondensator CIl wieder hinreichend genau auf den Endwert aufgeladen ist.The ohmic resistance J? 11 is also due to the fixed voltage i / 2. If an input pulse comes to the input of the NAND element Nl, its rising edge appears inversely at the output of the NAND element JVl. The diode Dl is blocked and the capacitor CIl discharges through the resistor .RIl until the threshold of the NAND element ΛΓ12 is exceeded and the flip-flop formed from the NAND elements 2V12 and 7V13 is set. The output A2 of the flip-flop is switched back to the NAND element Nl , so that when the flip-flop is set, the voltage at the output of the NAND element Nl goes back to the initial state. This opens the diode Dl, and the capacitor CIl charges up again in a short time. The resistance i? Ll and the voltage U2 are dimensioned such that the diode Dl always remains open in the idle state, so that the capacitor CIl is charged to the final value via an approximately constant and small internal resistance with a consistently small time constant. The falling edge of the input pulse resets the flip-flop. The circuit is ready for the next input pulse as soon as the capacitor CIl is charged again with sufficient accuracy to the final value.
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