DE1549461A1 - Divisionseinrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht eich auf eine Dlvisicmeeinrithtung, die auf der Basis der iterativen Subtraktion des Divisorn vom Dividenden arbeitet.

Bekannte DivisiöneeinHchUmgen dieser Art führen eine fortgesetzte Subtraktion dee Divifiörweites von einem Oivid endenwert durch, bis der bei jeder Sübtraktionsite ration verminderte Dividend den Wert Null unterschreitet» Für jede.

Subtraktion wird dabei eihe Eine in das Quotientenregister eingeführt. Nachdem

der Dividertdenreöt negativ geworden ist, muß die zuletzt vorgenommene! Verän*

derung dee Dividendenrestes und .gegebenenfalls auch des Öuotientenwertee wieder rückgängig gemacht werden, d. h., der Divisor muß fcum Dividendenr«flt au· rückaddiert werden und der Quotient muß, sofern et bereit» erhöht wurde, wledfcr um Eins reduziert werden. Erst dann kann nach Vornahme einer Stelle»»

verschiebung die Diviäion fortgesetzt werden» Ee iet ίomit für jede Dividifcnden*·

. I

eine Körrekturadditlon notwendig, die Äueätiliche Mlttchinenaieit

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Außerdem 1st es bereits bekannt geworden (Deute ehe β Patent 1 081 255) die Korrekturadditionen des Divisors zum Dividenden dadurch zu vermeiden, daß vor jeder Iteration ein Vergleich zwischen dam Divisor und dem jeweiligen Dividendenrest vorgenommen wird, dessen Ergebnis anzeigt, ob eine erfolgreiche Iteration ausführbar ist oder nicht, wobei im letzteren Fall eine Subtraktion unterlassen und sofort eine Stellenverschiebung vor* genommen wird, Eine solche Arbeitsweise macht zwar die Ausführung von Additionen überflüssig; sie erfordert aber für die am Beginn einer jeden Iteration notwendigen Vergleichsoperation kostbare Rechenzeit, die sich Über die Gesamtzahl der während einer Divisioneoperation durchzuführenden Iterationen summiert»

Es ist ferner bei Divisionseinrichtungen, die mit Iterativer Subtratkion des Divisors arbeiten, bekannt» nach Errechnen eines Dividendenrestee kleiner Mull eine Stellenver Schiebung vorzunehmen ujnd zum negaiiven Dividendenrest den Divisor iterativ au addieren, Ma der Dividendenrest wieder in den positiven Bereich eintritt, wonach er erneut aiellenvsrscihoben subtrahiert wird {L ΪΙ. E. Transactions on Electronic Computers, Juni 1961, Seite 16$)·· EinrldkUmgea dieser Art erfordern aber einen erheblichen Steuer aufwa&d., da einerseits die wahlweise Steuernäaag v©n Subtraktionen und Additionen und andererseits jeweils «sfcspredhe»ä* wahlweise Aafwrärie- > «nd Abwärts zählung des Quotienten sowie «la« IIasterdlrudkMag der Quotientenerhöhung bein* iforzeiclieiwswidbAei d<e« DIvM«*»!«»*«·*«» erf©r&eriicli !at. Bei V*rwe»d5ing von Vi«ifÄcli«a dee Divisor« sswr Vearrisigerung der Zahl -notweTKÜgen Jt«Tationen wird die«« Art von Steuerung wo aufweadif» ede m» nocii I« AiisnalimeiiiUen gcr^hU-er^X ist,

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Aufgabe Vorliegender Erfindung ist es, eine Divisioneeinriehtung anzugeben, die in einfacher Weise unter Beibehaltung von Subtraktionsiterationen über ' die gesamte Divieionsöperation die Vornahme von Korrekturadditionen nacheiner NuHunterGchfeilung des Dividendenrestee ohne zusätzliche Rechenzeit vermeidet. Gemäß der Erfindung wird dies dadurch erreicht, daß der Dividend doppelt gespeichert ist und daß eine Auswahlschaltung vorgesehen ist, die während jeder Iterationdie Entnahme des Dividenden bzw. Dividendenr'estes aus dem einen Dividend en Speicherplatz und die Rückspeicherung des um den Divisor verminderten Dividenden bzw. Dividendenre'stcs in den anderen Dividendenspeicherplatz steuert und deren Auswahlfolge nach jedererfolgreichen Iteration umgeschaltet, nach einer erfolglosen Iteration in Abhängigkeit vom Vorzeichenwechsel dee jeweiligen Dividendenreetee aber beibehalten wird.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind aus den Ansprüchen zu ersehen. Nachfolgend ißt ein Ausfilhrungsbeispiel der Erfindung an Hand von Zeichnungen beschrieben. Es zeigen:

Fig. 1: ein Blockschaltbild einer gemäß der Erfindung ausgebildeten

Divisionseinriehtung,

Fig. 2: ein detailliertes Blockschallbild eines Teiles einec« Speicheradresse

registers* wie es in der Divieioneeinrichtung nach Flg. 1 verwendet wird, und

Fig. 3: ein Impulediagramm zur Erläuterung der Arbeitsweise der

Einrichtung nach Fig. 1.

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Die Fig. 1 zeigt eine Divisions einrichtung, die ein Addierwerk 1, ein Akkumulator register Z_% einen Speicher 3, ein Speicheradressregister 4 und einen Quotientenzähler 5 umfaßt. Der Ausgang des Speichere 3 kann wahlweise über eine Torschaltung 6, eine Komplementärschaltung 7 oder eine Stellenverschiebeschaltung 8 mit dem einen Eingang des Addierwerkes 1 verbunden werden. Der zweite Operandeneingang des Addierwerkes 1 ist über eine Torschaltung 9 mit dem Ausgang des Akkumulatorregistere 2 koppelbar, der außerdem über eine Torschaltung 10 mit dem Eingang des Speichers 3 verbunden ist.

Der Aufbau von Addier- und Speicherwerken, Torschaltungen sowie Komplementierungs - und Stellenver schiebe schaltungen, wie sie die dargestellte Divisionseinrichtung verwendet, ist für sich bekannt, so daß auf eine Erläuterung dieser Teile, soweit dies nicht zur Erklärung der Wirkungsweise der Erfindung notwendig ist, zu Gunsten einer Erleichterung des Verständnisses der Prinzipien vorliegender Erfindung verzichtet wird. Angaben hierüber befinden sich beispielsweise in den Büchern von R. K. Richards "Arithmetic Operations-in Digital Computers", New York 1955 und "Digital Computer Components and Circuits", New York 1957 (Verlag D. van Nostrand Comp.)

Die in Fig. 1 dargestellte Divisionseinrichtung arbeitet nach dem Prinzip der iterativen Subtraktion eines im Speicher 3 enthaltenen Divisorwertes Dv von einem ebenfalls im Speicher 3 gespeicherten Dividenden-

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ws?t@s $4, Fiir J§4ß, gubfcraktißnssaperatigni bei weicfcs?? 4tP jeweilige

um Wert !full naeh meht un,te.?fjeh.reitet;, wi?d fine Quetiefitsnsfthle? 5 eingegeben, get einer Nttllvmternchf QvKjtifiRteiizghleFS 5 tlli^r §ine TsraichkHung U 1.2. ftfeertragen und 4e.j> DivipQr Dv wird in bezxig

«m Pia«» WeylsteUe ü^eh rephts ve?gehoben,

eine SleUg

um vier Biß^rstellen

eine? HuHtwter^ciiyeitiing de^ E»ivi4endenre§|ee 4a?f H^ine Bins

des QMatien|en?Sftlersi hinzvigefügt werden, AußerdeTH ?n«fi $!cherges|eJ,U \verc|eii, daß filr 4ie weitere AviiiUhrwng der QperatiQii ϊΐ*ιε& 4er DiviaQr^StßWeiiverBehiehuiig jeweils 4e? ^ltive Oivi4e«ideRfe^(; verwendet wird. Bekannte Diviaianfi fuhreii ^©rzn eiiift einTOaJige I^tiekiiddition. dea Pivisora zuin reat n*c|t Je4er Hvdi-Unterackreitimg du.reh. 11"» dieae zu^litiijicne^ wert γοΙΙβ Recnenzeit erfordernde AdditiQnaQperatioin zu verftieiden, %ieht 4i» Erfindung vor» in jeder Iteratianapperatiön den Bividimdenreat der v®rauegehenden Iterationsoperation so lange zu epeichern, bit erwieaen i«t, daß die betreffende Iterationsope ration nicht zureiner Nullunter-•chreitung de· neuen Dividendenreste β geführt hat. Itt jedoch eine NuIlunterichreitung aufgetreten, dann wird it}r die* Weiterrechnung nicht der zuletzt gebildete (negative) Dividendenreet, londern der Dividendenrett

D«ck«t GE

1 5 ^t ii ^ D i

aus der vorausgegangenen Iterationsoperation verwendet, ·

Zu diesem Zweck werden zur Speicherung des Dividenden zwei Speicherplätze verwendet» die im dargestellten Beispiel durch die Speicherfelder Dd-I und Dd-ϊϊ im Speicher 3 verkörpert werden, Die Adressen dieser Speicherfelder unterscheiden sich lediglich im Inhalt einer einzigen Bit* stelle. Dieser Bitstelle ist eine binäre ,Speieherstufe 16 Im Speicher· adreasenregister 4 zugeordnet» die weitgehend den übrigen binären Speicherstufen dieses Registers gleicht, Der einzige Unterschied besteht da· rin_t daß sie sowohl mit allen anderen Speieherstufen über den Eingang · 17 auf eine varbestimmte Adresse einstellbar ist als auch einzeln über separate Eingangsleitungen 18, 19 wahlweise auf einen der beiden Binärwerte Null oder Eins umschaltbar ist. Die Speicherstufe 16 entspricht vorzugsweise der niedrigatm BinSrstelle der Adresse eines Speicherwertes, ao daß sieh die beiden Dividendenapeicherfelder Dd-»I und Dd^H irn Speicher 3 auf nebeneinanderliegenden Speicherworten befinden, „la der gezeigten Auefuhrungsform ist daher dem Divtdendenfeld Dd-I der Binärwert Null und 4em Dividendenfeld Dd«II der Binärwort Ein» in der Speieherstufe 16 zugeordnet» wie die »trichlierten Linien 13 und 14, 14' geigen. Die rechts von "ihr befindlichen niedrigstelligeren Binärstellen dienen in für sich bekannter Weise sur Adressierung der Spei eher stellen innerhalb eines Wortes, Sie können die Adresse der ersten Stelle eines Speieherfelde*» s. B. de« Dd-I-Feldes bezeichnen, wenn diese Stelle nicht mit der ersten Stelle de· betreffenden Speicher» Wortes übereinstimmt«

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Die beiden Dividendenspeicherfelder Dd-I und Dd-II werden während einer jeden Iteration wechselweise zur Entnahme des alten Dividendenrestee und zur "Einspeicherung dee neuen' Dividendieni-estes aufgerufen, wobei die Reihenfolge des Aufrufes von der Stellung eines Dividendenfeld -Auswahl-Flip flops 20 bestimmt wird. Befindet sich der Flipflop 20 im Null-Zustand, so wird dib Speicherstufe 16 über eine Null-AusgangBleitung 21,-> eine Torschaltung 22 und die Leitung 18 am Beginn, einer Iteration zur Taktzeit tlA in den Nüll-Zustand gestellt.' Zugleich Werden auch alle übrigen Adressenstellen des Dividenden, ' die für beide Dividendenspeicherfelder Dd-I und Dd-II gemeinsam sind, 'über eine Torschaltung 15 in'das Register 4' eingegeben. Der Divid-endenwert bzw. der Dividendenreet, von dem während der betreffenden Iteration der Divisor zu subtrahieren ist, wird somit aus dem Dividendenfeld Dd-I entnommen. Nachdem diese Subtraktion ausgeführt iet, wird die Speicher stufe 16 zur Zeit t3A über- eine Eins -Ausgangsleituiig 23^- due Flipflops 20 sowie über eine Torschaltung 24 und die Leitung 19 auf Eins¹ gestellt. Zusammen mit den übrigen Dividendenädressenstellen bezeichnet der Inhalt des Eegielere. 4 damit das Dividendenfeld Dd-II, das zur Aufnahme des gebildeten Differenzwertes dient. Dieser Differenzwert wird während der folgenden Iteration als neuer Dividendenrest verwendet. Hierzu wird gegen.Ende einer jeden Iteration der Dividendenfeld-Auswahl^Flipflop 20 umgeEchaltet_t ερ daß am Beginn der nächsten Iteration zur Zeit tlA über die Leitung 21, die Torschaltung 22 und die Leitung 18 eine binäre Eine in die Speicherslufe 16 eingestellt wird. Ee geschieht somit eine Entnahme deß Dividend en-

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restee aus dem Dividendenfeld Dd-II und eine darauffolgende Einepei ehe rung der gebildeten Differenz in daß Dividendenfeld Dd-I₁ das zur Zeit t3A durch Eingabe einer Null über die Torschaltung 24 in die Speicherstufe 16 und durch Eingabe' der übrigen Adressenstellen des Dividenden über die Torschaltung 15 in die übrigen Speicherstufen des Registers 4 auf eine Adressie rung dieses Dividendenfeldes eingestellt worden ist. Der eben beschriebene Vorgang wiederholt sich solange, bis während einer Iteration ein negativer Dividendenrest gebildet wird. In einem solchen Falle wird die Umschaltung des Dividendenfeld-Auswahl-Flipflops 20 unterbunden, so daß in der folgenden Iteration nicht der während der laufenden Iteration gebildetete negative Dividendenrest, sondern der während der vorhergegangenen Iteration erzeugte positive Dividendenrest verwendet wird.

In welcher Weise die Einstellung der Speicherstufe 16 erfolgt, ist aus Fig. 2 zu ersehen. Diese Figur zeigt einen Ausschnitt des Speicheradreesregistere 4, das für jede Registerstelle eine ^: bistabile Speicherstufe FF aufweist, die beispielsweise durch einen herkömmlichen Flipflop gebildet werden kann. Dem Null-Eingang und dem Eins-Eingang der Speicher stufen FF ist je eine Oder-Schaltung 29 zugeordnet, welcher je zwei Und-Schaltungen 30, 31 vorgeschaltet sind. Die Und-Schaltungen 30 entsprechen in ihrer Gesamtheit der Und-Schaltung 15 von Fig. 1 und dienen zur Zuführung der Dividendenadresse zum Register 4. Jede Und-Schaltung 30 besitzt zwei Eingänge, von denen die ersten mit Dividenden-Adressenleitungen 32 verbunden sind und die zweiten an eine allen Und-Schaltungen 30 gemeinsame Taktimpulsleitung 33 angeschlossen sind. Die letztere Lei-

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tung erhält die Takteignale tlA, t3A zugeführt. Die Adreesenziffern werden in bekannter Weise durch je ein Paar zueinander komplementäre Signale I₁ 1 oder 0, 0 dargestellt. Es sind somit für jede Speicher stufe FF zwei Adressenleitungen 32 -0 und 32-1 vorgesehen, von denen die eine dem Null-Eingang und die andere dem Eine-Eingang der Speicherstufe zugeordnet ist. Eine entsprechende Anordnung bilden Divieor-Adressenleitungen 34 zusammen mit den Und-Schaltungen 31, die durch eine ge« meinsame Leitung 35 für eine Signalübertragung konditioniert werden.

Die Speicher stufe 16 unterscheidet sich von den übrigen Spei eher stufen FF dadurch, daß sie an Stelle der Und-Schaltungen 30 je zwei Und-Schaltungen 36, 37 und 38, 39 aufweist, von denen jede zwei Eingänge) besitzt. Die Und-Schaltungen 36 und 39 sind dem Null-Eingang der Speicher stufe 16 über die in diesem Eingang liegende Oder-Schaltung 29 zugeordnet, und die Und-Schaltungen 37 und 38 sind dem Eins-Eingang der Speicherstufe 16 über die in diesem Eingang liegende Oder-Schaltung 29 zugeordnet. Die einen Eingänge der Und-Schaltungen 36, 38 Bind mit dem Null-Ausgang 21 und die einen Eingänge der Und-Schaltungen 37, 39 mit dem Eins-Ausgang 23 de· Dividenden -Feld -Auewahl -Flipflop· 20 verbunden. Außerdem werden die zweiten Eingänge der Und-Schaltungen 36, 37 "über eine Leitung 40 und die entsprechenden Eingänge über eine Leitung für eine Signalübertragung konditioniert. Befisidet eich der Flipflop im Null-S ehalt zustand und tritt ein Taktimpuls tlA auf der Leitung 40 auf, so wird eine binäre Null über die Und-Schaltungen 36, 37 in. die Speicheritufe 16 übertragen. Tritt dagegen beim gleichen Schaltzustand

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des Flipftops 20 ein Taktimpuls t3A auf der Leitung 41 auf« so wird eine binäre Eins über die Und-Schaltungen 38, 39 in die Speicher stufe 16 übertragen. In der gleichen Weise wird durch den Taktimpuls tlA eine binäre Eins und durch den Taktimpuls t3A eine binäre Null aur Speicher stufe 16 übertragen, wenn sich der Flipflop 20 im Eine-Schaltzustand befindet. Der Taktimpuls tlA bewirkt somit stets eine echte und der Taktimpuls t3A eine komplementierte Einstellung der Speicherstufe 16 entsprechend dem Schaltzustand des Flipflops 20.

Der Dividendenfeld-Auswahl-Flipflop 20 arbeitet als Binärzähler, indem er durch jeden Impuls, der am Ausgang einer Und-Schaltung 44 erscheint, seinen Schaltzustand ändert. Die Und-Schaltung 44 wird von einem Dividendenrest-Negativ-Flipflop 45 für die Erzeugung von Ausgangs Signalen vorbereitet, wenn dieser einen Null-Zustand einnimmt.. Die Und-Schaltung 44 liefert daraufhin ein Aus gangs signal, wenn sie auf einem zweiten Eingang ein Taktsignal t4A empfängt, das stete am Ende einer Iteration auftritt. Der Flipflop 45 wird über eine Leitung 46, eine Inverterschaltung 47 und eine Und-Schaltung 48 zur Zeit t2B von der höchsten Stelle des Addierwerkes 1 getastet. Da das in bekannter Weise als binärdezimaler Paralleladdierer ausgebildete Addierwerk 1 Subtraktionen in Form komplementärer Additionen ausführt, erscheint in der höchsten Addierwerkstelle stets ein Ein·-übertrag, solange sich die gebildete Differenz im positiven Bereich befindet. Wird dagegen die Differen» negativ, dann tritt an Stelle des Eins-übertrage signals ein Null-übertrag β signal am

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Auegang dieser Addierwerkstelle auf. Dieses Null-Übertrags signal dient als Anzeige eines negativen Dividendenrestes, da β den Dividendenrest-Negativ-Flipflop 45 in den Ein- bzw. Eins-Zustand stellt. In diesem Schaltzustand sperrt der Flipflop 45 die Und-Schaltung 44, so daß diese keim weit«»an Taktsignal· t4A zum Dividendenfeld-Auswahl-Flipflop 20 übertragen kann.

Die zeitliche Steuerung der Divisionseinrichtung erfolgt durch eine Taktgeber schaltung 50 (Fig. 1), die in für sich bekannter Weise ein Taktimpulsprogramm gemäß Fig. 3 erzeugt, solange ihr ein Steuersignal auf einer Eingangsleitung 51 zugeführt wird. Innerhalb von vier Impulsphasen ti bis t4 werden je zwei Taktimpulse (z. B. tlA und tlB) erzeugt, von denen die B-Impulse gegenüber den A-Impulsen verzögert beginnen aber gleichzeitig mit diesen enden. Ein Durchlauf der Taktgeber schaltung durch alle vier Impulsphasen steuert die Ausführung einer Iterationsopera· tion. Dementsprechend führt die Taktgeber schaltung während einer Division stets β ο viele Umläufe aus, wie Subtraktionsiterationen erforderlich sind.

Nachfolgend wird die Wirkungsweise der Divisionseinrichtung an Hand des Divisionsbeispieles 69 235: 221 beschrieben. Zu Beginn der Operation wird der Dividend 69 235 im Speicher 3 doppelt gespeichert, und zwar einmal auf dem Dd-I-FeId und einmal auf dem Dd-II-FeId. Außerdem wird der Divisor 221 in das Dv-FeId des Speichers 3 eingegeben.

Die Speicherung erfolgt jeweils so, daß die höchste Ziffer des betreffen-

υ υ a ■-■ O v< / ι D O **

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den Operanden in der höchsten Stelle des betreffenden Speicherfelde β steht. Danach wird durch Anlegen eines Steuersignals auf Leitung 51 die Taktgeber schaltung 50 wirksam gemacht zur Aus sendung von Taktsignalen, wo-' mit die Divisionsoperation beginnt. Zur Zeit tlA wird dem Speicheradressenregister 4 über eine Leitung 52 und die Und-Schaltung 15 die gemeinsame Adresse der beiden Dividendenfelder Dd-I, Dd-II zugeführt. Gleichzeitig wird über die Und-Schaltung 22 in der beschriebenen Weise die Spei-eheiätufe 16 des Registers entsprechend der Stellung des Flipflops 20 eingestellt. Es sei angenommen, daß dieser Flipflop am Beginn der Divisionsoperation den Null-Zustand einnimmt, so daß die Speicher stufe 16 auf Null gestellt wird. Durch den Inhalt des Registers 4 ist nun das Dd-I-FeId des Speichers 3 adressiert. Der Inhalt dieses Feldes wird daher zur folgenden Zeit tlB über die Torschaltung 6 und das Addierwerk 1 zum Akkumulatorregister 2 übertragen. Hierbei ist zu bemerken, daß die gezeichneten Ubertragungsleitungen vom Speicher 3 zum Addierwerk 1 und von dort zum Akkumulatorregister 2 sowie die Ubertragungsleitungen von diesem Register zurück zum Addierwerk 1 und zum Speicher 3 in der Praxis jeweils soviele Adern; aufweisen, wie die zu übertragenden Zahlenwerte Bitstellen besitzen. Dementsprechend sind die Tor schaltungen 6, 9 und 10, die Komplementier schaltung 7 und die Stellenverschiebe schaltung 8 jeweils für die gleiche Stellenzahl auszulegen.

Zur Zei^2A wird über eine Leitung 53 und eine Und-Schaltung 54 die Adresse des Speicherfeldes Dv in das Speicheradressregister 4 eingegeben. Zur folgenden Zeit t2B wird der Divisor, im gewählten Beispiel also

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221, aus dem Feld Dv über die Komplementier β chaltung 7 zum Addierwerk 1 übertragen. Gleichzeitig wird der Dividend aus dem Akkumulatorregister 2 über die Torschaltung 9 zum zweiten Operandeneingang des Addierwerkes 1 übertragen, das demzufolge die Differenz 69 235 - 22100 ' bildet, die im Akkumulator register zwischengespeichert wird.

Zur Zeit t3A wird wiederum die gemeinsame Adresse der beiden Speicherfelder Dd-I und Dd-II von einer nicht dargestellten Quelle in das Speiche»- adressregister 4 eingegeben. Durch das Taktsignal fc3A wird außerdem über die Und-S chaltung 24 und die Leitung 19 die Spei eher stufe 16 des Speicheradressregisters in der beschriebenen Weise entsprechend dem Komplement des Schaltzustandes des Flipflops 20 eingestellt. Gemäß der getroffenen Annahme befindet sich der Flipflop 20 zu dieser Zeit im Null-Zuetand, so daß die Spei eher stufe 16 auf Eins gestellt wird. Der Inhalt des Speicheradressregisters 4 kennzeichnet nun das Speicherfeld Dd-II. Zur Zeit t3B wird daraufhin die gebildete Differenz aus dem Akkumulator register 2 über die Torschaltung 10 als neuer Dividendenrest in das adressierte Speicherfeld Dd-II übertragen.

Da die gebildete Differenz (ist gleich neuer Dividendenrest) positiv ist, hat sich am Schaltzustand des Dividendenrest-Negativ-Flipflop 45 nichts geändert. Er befindet sich somit nach wie vor im Null-Zustand, in dem er die Und-Schaltungfgeöffnet und eine weitere Ünd-Schaltung 55 geschlossen hält. Zur Zeit t4A wird ein Taktimpuls an die zweiten Eingänge die·

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ser Und «Schaltungen angelegt· wobei aber lediglich die Und-Schaltung 44 ein Aus gang β signal erzeugt, das zum Flipflop 20 gelangt und diesen in den Eine-Zustand umschaltet. Das Ausgangs signal der Und-Schaltung 44, das die Bezeichnung t4PA trägt, gelangt außerdem zum Eingang dee Quo-

tientenzählers 5 und schaltet diesen auf Eine. Das in der Folge auftretende Taktsignal t4B bleibt in der ersten Subtraktioneiteration unwirksam,

ι «

da sich der Dividendenrest noch im positiven Bereich befindet.

Nach Beendigung der t4B-Phase beginnt ein neuer Umlauf der Taktgeberschaltung 50, an. des sen Anfang wiederum die Erzeugung eines tlA-Takteignals steht. Die vorausgehend beschriebene Operationsfolge läuft somit in der gleichen Weise ab. Der einzige Unterschied besteht darin, daß in dieser Iteration.-zur Zeit. tlA die Speicheretufe 16 des Speicheradressre-

gisters 4 in den Eine-Zustand gestellt wird entsprechend der neuen Schaltstellung des Flipflop β 20. Es wird daher für die durchzuführende 5ubtraktlonsoperation der zuletzt gebildete Dlvidendenreet aus dem Spei-, cherfeld Dd-II genommen. Zur t3A-Zeit wird die Speicherstufe 16 auf das Komplement des vom Flipflop 20 dargestellten Schalt zustande β, also auf Null eingestellt, ao daß die in der. zweiten Iteration gebildete Differenz all neuer Dividendenrest in das Speicherfeld Dd-I eingegeben wird.

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TAFEL I

Iteration Dd-I-FeId

69235 - 221

(4)

(6)

25035 221

180835

00725 . 221

00725 221

00283 221

111839

Dd-H-FeId Quotient Erläuterungen

69235

47135. 221

02935 221

St

02935 . 221

198515

00 504 221

00062 221

30

31

310

311

312

313

Dd-Rest negativ Dv und Quotient verschieben, Dd-Feldfolge wechseln

Dd-Re st negativ Dv und Quotient verschieben, Dd-Feldfolge wechseln

Die vorausgehende Tafel 1 zeigt den Ablauf der Divisionsoperation. Es ist ersichtlich, daß sowohl die zweite als auch die dritte Iteration jeweils einen positiven Dividendenrest ergeben. Während der vierten Iteration (Subtraktion

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des Divisors 221 vom Dividendenrest 02935) tritt ein negativer Dividendenrest 180835 auf. In4em eine Subtraktion durch komplementäre Addition aueführenden Addierwerk 1 wird dies durch ein Null-Aus gangs signal auf einer Übertrags -Auegangsleitung 48 angezeigt. Dieses Signal wird in der Inver-

und die Und-Schaltung 48 terstufe 47 invertiert und gelangt über die Leitung 46Yzum Flipflop 45, der dadurch in den Eins-Zustand geschaltet wird. Der Flipflop 45 sperrt im Eins-Zustand die Und-Schaltung 44, so daß eine Umschaltung des Dividendenfeld-Auswahl-Flipflops 20 zur Zeit t4A unterbunden wird. Außerdem wird im Eins-Schaltzustand des Flipflöps 45 die Und-Schaltung 45 und eine weitere Und-Schaltung 56 konditioniert. Die Und-Schaltung 55 liefert zur Zeit t4A ein Ausgangs signal t4NA, welches über eine Oder-Schaltung 57 zur Und-Schaltung 54 gelangt. Über diese Und-Schaltung wird daher die Adresse des Divisorfeldes von der Leitung 53 Über die Leitung 17 zum Speicheradressregister übertragen. Hierbei ist zu bemerken, daß die Adressenleitungen 17, 52 und 53 ebenfalls aus jeweils eovielen Adern bestehen, wie die zu übertragenden Adressen Bitstellen aufweisen. Während der folgenden t4B-Zeit erzeugt die Und-Schaltung 56 ein Ausgangesignal t4NB, das die Stellenverschiebeschaltung 8 wirksam macht. Der adressierte Divisorwert wird daher nach seiner Entnahme aus dem Speicher 3 über die Stellenverschiebeeinrichtung 8 und das Addierwerk 1 zum Akkumulatorregister 2 geführt. Die Stellenverschiebeeinrichtung 8 bewirkt dabei eine

Ziffern
Verschiebung des Divisors um eineYstelle nach rechts. Vom Akkumula-

■ ·

torregieter 2 gelangt der stellenverschobene Divisor über die Torschaltung 10, die durch das Signal t4NB geöffnet worden ist, zurück sum Dv-FeId

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im Speicher 3.

Das Auegange signal t4NA der Und-Schaltung 55 öffnet außerdem die Tor· schaltung 11, wodurch der Inhalt des Quotientenzählers 5 in das Quotientenregister 12 übertragen wird. Kurz darauf wird der Inhalt des Quotientenregisters durch das Signal t4NB von der Und-Schaltung 56 um eine Ziffernstelle nach links verschoben, so daß die niedrigste Ziffernstelle des. Quotientenregie te rs zur Aufnahme der nächsten Quotientenstelle vorbereitet ist. Das gleiche Signal t4NB stellt zur Vorbereitung der nächsten Iteration über die Leitung 57 den Flipflop 45 und den Quotientenzähler 5 in den Null-Zustand zurück.

Damit ist die erfolglose vierte Iteration der Divisioneoperation abgeschlossen und es beginnt die fünfte Iteration. Da in der vierten Iteration der Schaltzustand des Flipflops 20 unverändert gebleben ist, wird in der fünften Iteration zur Zeit tlA das gleiche Dividendenfeld über das Speicheradressregister 4 adressiert, welches auch am Beginn der vierten Iteration adressiert worden ist. Wie die Tafel I zeigt, ist dies das Dd-II-FeId₁ in dem, sich der positive Dividendenrest 02935 befindet. Es ist hierau· ersichtlich, daß die Divisionsoperation unmittelbar nach der erfolglosen vierten Iteration ohne eine Rückaddition dee Divisors zum negativen Dividendenreet fortschreiten kann. Die Tafel I zeigt, daß sich derselbe Vorgang bei der erfolglosen sechsten Iteration wiederholt. Auch in diesem Falle wird eine Umschaltung de· Flipflop· 20 zur Zeit t4A

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verhindert, wodurch während der siebten Iteration der gleiche Dividendenrest verwendet wird, der auch bereits in der »echeten Iteration versuchsweise verwendet wurde. Es handelt sich dabei um den Wert 00725, der sich im Od-I-FeId befindet. Da aber die siebte Iteration bereits mit dem erneut in der beschriebenen Weise um eine Stelle nach rechte verschobenen Divisor ausgeführt wird, ist" sie erfolgreich und ergibt einen positiven Dividendenrest von 00504.

Der weitere Verlauf der Divisionsoperation kann an Hand der Tafel I verfolgt werden. Am Schluß der Divisionsoperation steht der Quotient 313 im Quotientenregister 12 und der letzte positive Dividendenrest 0Od 62 im Dd-II· Feld des Speichers 3, von wo diese Werte als Resultat der Division weiter verwendet werden können. Die Zeit, zu welcher die Division wegen Erschöpfung des Dividenden abzubrechen ist, kann in für sich bekannter Weise durch eine Zählung der Divisor-StellenverSchiebungen ermittelt werden. In einem solchen Falle wird bei Erreichen der vorgeschriebenen Anzahl Stellenverschiebungen die Eingangsleitung 51 der Taktgeber schaltung 50 stromlos, wodurch die weitere Erzeugung von Taktsignalen verhindert wird.

Das dargestellte Ausführungsbeispiel kann in verschiedener Weise abgewandelt werden, ohne den Rahmen der Erfindung zu verlassen. Z. B. können an Stelle der Speicherfelder Dd-I, Dd-II und Dv drei separate Register vorgesehen sein, von denen eines zur Aufnahme de· Divisor· und zwei zur Aufnahme des doppelten Dividenden dienen. In einem eol-

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chen Falle können die Ausgangs signale der/Tonchaltungen 22 und 24 von Fig. 1 zur wechselweisen Steuerung von Tor schaltungen in den Ausgängen der beiden Dividendenregieter dienen. Ee let außerdem möglich, an Stelle

e der dargestellten parallelen Operandenverarbeitung eine bytweiee seriale Operandenverarbeitung vorzuziehen. Ebenso let es für die Verwendung der Erfindung unerheblich, ob die Operanden rein binär oder binär dezimal verschlüsselt dargestellt werden. Eine weitere mögliche Abwandlung der Erfindung besteht darin, daß an Stelle des einfachen Divisors in für sich bekannter Weise ein Vielfaches des Divisors vom Dividenden bzw. Dividendenrest subtrahiert wird. Auch in einem solchen Falle dient das Kriterium der Nullunter schreitung des Dividendenreste· sur Änderung der Ansteuerfolge der beiden Dividendenspeicherplätze.

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Claims (1)

1. Böblingen

   "^hn

   1549481

   , 3. 2. 1967

   PATENTANSPRÜCHE

   1. Divisions einrichtung mit iterativer Subtraktion eines gespeicherton Divisors von .einem gespeicherten Dividenden, dadurch gekennzeichnet,, daß der Dividend doppelt gespeichert ist und daß eine Auswahlschaltung (20, 22, 24, 16) vorgesehen ist, die während Jeder/teration die Entnahme des Dividenden bzw. Dividendenrestes aus dem einen Dividendenspeicherplatz (z. B. Dd-I) und die Rückspeicherung des um den Divisor verminderten Dividenden bzw. Dividendenreste β in den anderen Dividendenspeicherplatz (z. B. Dd-II) steuert und deren Auswahlfolge nach jeder erfolgreichen Iteration umgeschaltet wird, nach jeder erfolglosen Iteration sa»-in Abhängigkeit vom Vorzeichen-

   aber wechsel des jeweiligen Dividendenrestesi beibehalten wird.

   2. Divisions einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Reihenfolge der Dividendenspeicherplatz-Ansteuerung innerhalb einer Iteration in Abhängigkeit vom jeweiligen Schaltzustand einer bistabilen Schaltung (20) bestimmt wird, deren beide Schaltzustände je einem der beiden Dividendenspeicherplätze zugeordnet sind und die analog einem Binär zähler nach Durchführung einer Iteration in Abhängigkeit vom Vorliegen eines positiven Dividendenreste· durch ein Taktsignal umgeschaltet wird.

   BAD ORIGINAL

   009886/1664

   Docket GE 035

   3. Divisioneeinrichtung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die bistabile Auswahlsteuer schaltung (20) zwei den beiden Schaltzuständen (0 und 1) zugeordnete, in fester Folge abtastbare Signalausgänge (21, 23) aufweist, deren binäre Signalzuetände al· Adressen«

   zur Adressierung komponentenYaer Dividendenspeicherplätze dienen»

   4. Divisioneeinrichtung nach Anspruch' 1 bis 3, dadurch gibkennzeichnet, daß die Dividendenspeicherplätze (Dd-I und Dd-II) zwei benachbarte Felder des Arbeitsspeichers einer Datenverarbeitungsmaechine sind, deren Adressen sich lediglich in einer einzigen Bitetelle unterscheiden, der die von der bistabilen Auswahlschaltung (20) gelieferten Adressenkomponenten zugeordnet sind.

   5. Divisions einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die die Dividendenspeicherplätze (Dd-I und Dd-II) unterscheidende Bitetelle (16) des Speicheradressregistere (4) separat anpteuerbar ist und dad dieser Bitstelle eine Eingabe schaltung (36 bis 39) zugeordnet ist, die innerhalb einer Iteration zur Dividenden- bzw. Dividendenrest-Entnahmezeit (ti) die Bitetelle enteprechend dem Schaltzustand der bistabilen Auewahlsteuerschaltung (20) und zur Dividendenrest- Einspeicher zeit (t3) enteprechend dem Komplement dieses * Schaltzustandes einstellt.

   D.O., ge 035- 009886/1664

   6« Divisionseinrichtung nach den Ansprüchen 1 bis 5, dadurch gekennaeichnet, daß die Schaltzustand Bände rung der bistabilen Auswähle teuer schaltung (20) durch den Übertragsausgang der höchsten Stelle der cut Ausführung der Iterationen' verwendeten Subtrahieranordnung (1, 7) gesteuert wird.

   7. Divisions einrichtung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß zur Schaltzustandsänderung der bistabilen Auswahlsteuerschal^tung (20) das am Ende einer jeden erfolgreichen Iteration den Quotienten um Eins erhöhende Signal dient.

   8. Divisionseinrichtung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Dividendenspeicherplätze zwei separate Register sind, von / denen innerhalb einer jeden Iterationsoperation wahlweise das eine zur Wertabgabe und das andere zur Wer tauf nähme dient, daß je ein Schaltzustand der bistabilen Auswähle teuer schaltung (20) einem der beiden Register fest zugeordnet ist und daß jeweils das Register, das dem gerade vorliegenden Schaltzustand der Auswahlsteuerschaltung entspricht, für eine Wertentnahme ausgewählt und da· andere in der Folge far eine

   " Wertaufnahme verwendet wird.

   ÖAD ORIGINAL

   009886/1664

   Docket GE 035

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