DE1424427C

DE1424427C - Digital binary control protected against internal errors

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Publication number: DE1424427C
Authority: DE
Inventors: Wolfgang Dipl Ing 6370 Oberursel Lentze Felix Dipl Ing 6100 Darmstadt Zimmer Ernst 6000 Frankfurt Andrich
Original assignee: Licentia Patent Verwaltungs GmbH, 6000 Frankfurt
Publication date: 1972-04-20

Description

Die Erfindung bezieht sich auf eine gegen innere eingangs gestellte Aufgabe und vermeidet damit die Fehler geschützte digital-binäre Steuerung mit min- Nachteile bekannter Speicher.The invention relates to an internal object initially posed and thus avoids the Error-protected digital-binary control with min- Disadvantages of known memories.

destens einem logischen Element mit einer Halb- Er besitzt gegenüber den gleichspannungsbetätig-at least one logic element with a half

leiteranordnung, bei der die Halbleiteranordnung mit ten bekannten Speichern weiterhin den Vorteil, daß einer als Taktsignal dienenden Wechselspannung bzw. S er weitgehend unempfindlich gegenüber von außen impulsförmigen Spannung beaufschlagt wird, derart, einwirkenden Störungen ist. Es werden also Fehldaß dem Wert »L« des digital-binären Steuersignals schaltungen dieser Art vermieden, eine Impulsfolge zugeordnet ist und dem logischen Weitere zweckmäßige Einzelheiten und Anwen-conductor arrangement in which the semiconductor arrangement with th known memories still has the advantage that an alternating voltage serving as a clock signal or S er largely insensitive to the outside pulsed voltage is applied, such, acting disturbances. So it’s going to be a mistake the value "L" of the digital-binary control signal avoided circuits of this type, an impulse sequence is assigned and the logical further expedient details and applications

Element ein für dieses Steuersignal durchlässiges dungsmöglichkeiten des erfindungsgemäßen Spei-Koppelglied nachgeschaltet ist, an das entweder ein io chers ergeben sich an Hand der Beschreibung von in weiteres logisches Element oder ein Stellglied an- der Zeichnung dargestellten Ausführungsbeispielen geschlossen ist, nach Patent 1 125 069. der Erfindung. In den Ausführungsbeispielen ist dieElement one for this control signal permeable training possibilities of the Spei coupling element according to the invention is connected downstream to which either an io chers result from the description of in further logic element or an actuator in the exemplary embodiments shown in the drawing is closed, according to patent 1,125,069 of the invention. In the exemplary embodiments, the

In Steuerungen mit kontaktlosen logischen Elemen- Kondensatorkopplung gewählt. Es zeigt ten sind an vielen Stellen Speicher vorhanden. Diese F i g. 1 einen Speicher nach der Erfindung mit do-Chosen in controls with contactless logical element-capacitor coupling. It shows There are memories in many places. This F i g. 1 a memory according to the invention with do-

werden durch ein Speichersignal in Speicherstellung 15 minierendem Löschen,a memory signal in memory position 15 mines erasing,

gebracht. Sie geben dann noch ein Ausgangssignal, Fig. 2 einen Speicher nach Fig. 1 mit einem wei-brought. They then give an output signal, FIG. 2 shows a memory according to FIG. 1 with a white

wenn das Speichersignal verschwindet. Die Speicher teren, antivalenten Ausgang und etwas verschiedener können durch ein weiteres Signal, ein Löschsignal, Löschung,when the memory signal disappears. The memory has more direct, antivalent output and something different can be triggered by another signal, a delete signal, deletion,

wieder in die ursprüngliche Stellung gebracht Fig. 3 eine Weiterbildung des Speichers nachbrought back into the original position. FIG. 3 shows a further development of the memory

werden. Derartige kontaktlose Speicher sind im 20 F i g. 2 mit dominierendem Speicherverhalten, allgemeinen aus kontaktlosen aktiven Schalt- F i g. 4 das bekannte Schaltbild einer einkanaligenwill. Such contactless memories are shown in FIG. 20 FIG. 2 with dominant storage behavior, general from contactless active switching F i g. 4 the well-known circuit diagram of a single-channel

elementen, insbesondere aus Transistoren, auf- Pressensteuerung,elements, especially made of transistors, on-press control,

gebaut. F i g. 5 die Verwendung eines bevorzugten Ausfüh-built. F i g. 5 the use of a preferred embodiment

In vielen Steuerungen wird eine hohe Sicherheit rungsbeispieles des erfindungsgemäßen Speichers bei verlangt, z. B. bei einer Pressensteuerung. Bei einem 35 einer Pressensteuerung.In many controls, a high level of security is provided by the memory according to the invention required, e.g. B. in a press control. With a 35 a press control.

Defekt in der Steuerung soll kein für das Bedienungs- In F i g. 1 sind ein ODER-NICHT-Gatter 1 sowieA defect in the control should not affect the operating In F i g. 1 are an OR-NOT gate 1 as well

personal gefährlicher Zustand eintreten. Die bekann- ein nachgeschaltetes UND-NICHT-Gatter 2 darten gleichspannungsgesteuerten Speicher, die z. B. aus gestellt. Der Ausgang des UND-NICHT-Gatters 2, mindestens zwei hintereinandergeschalteten kontakt- d. h. der Ausgangsstufe, ist über einen Kondensator losen, aktive Schaltelemente aufweisenden Gattern 30 14, an dessen Stelle prinzipiell auch ein induktiver aufgebaut sind und bei denen der Ausgang des Aus- Übertrager treten kann, auf den Eingang des ODER-gangsgatters auf das Eingangsgatter nach Art einer NICHT-Gatters 1, d. h. der Eingangsstufe, nach Art Selbsthaltung rückgekoppelt ist, haben nicht das ver- einer Selbsthaltung zurückgekoppelt. Zur Potentiallangte Maß an Sicherheit. Wird z. B. das aktive verschiebung dient eine Diode 20. Die Gatter der Schaltelement im Ausgangsgatter defekt, z. B. leitend, 35 Fig. 1, bzw. auch der anderen Figuren, weisen aktive dann hat das Ausgangsgatter ein Arbeitssignal und Schaltelemente, insbesondere Transistoren auf. Es löst gegebenenfalls Steuermaßnahmen aus, obwohl können auch andere Mehrschichtelemente, z. B. die kein eingangsseitiges Gleichspannungs-Speichersignal, Vierschichtentriode verwendet werden. d. h. kein Steuersignal, anliegt. Auf den Eingang d des ODER-NICHT-Gatters 1personnel dangerous condition occur. The well-known AND-NOT gate 2 darten DC voltage-controlled memory that z. B. made out. The output of the AND-NOT gate 2, at least two series-connected contact, ie the output stage, is via a capacitor-less, active switching elements having gates 30 14, in whose place an inductive one is built up and in which the output of the output transformer can occur, on the input of the OR gate to the input gate in the manner of a NOT gate 1, ie the input stage, is fed back in the manner of self-holding, have not fed back to a self-holding. To the potential long level of security. Is z. B. the active shift is a diode 20. The gate of the switching element in the output gate is defective, z. B. conductive, 35 Fig. 1, or the other figures, have active then the output gate has a working signal and switching elements, in particular transistors. It may trigger tax measures, although other multilayer elements, e.g. B. the no input DC voltage storage signal, four-layer triode are used. ie no control signal is present. To input d of the OR-NOT gate 1

Der Erfindung liegt die Aufgabe zugrunde, für die 40 wird als Speicher-Steuersignal eine impulsförmigeeingangs angegebene Steuerung einen kontaktlosen bzw. eine Wechselspannung, d. h. als Taktsignal, ge-Speicher der vorstehend beschriebenen Art so aus- schaltet. Das Gatter 1 ist über den nur für die zubilden, daß am Ausgang des Ausgangsgatters bzw. eingespeiste impulsförmige- bzw. Wechselspannung am antivalenten Ausgang kein unzulässiges Signal er- durchlässigen Kondensator 7 sowie einen Gleichrichscheint, wenn der Speicher bzw. ein Element des- 45 ter 9 mit dem Eingang α des UND-NICHT-Gatters 2 selben defekt geworden ist. verbunden. Die Diode 8 dient zur PotentialanhebungThe invention is based on the object of switching off a contactless or alternating voltage, ie, as a clock signal, ge memory of the type described above, for the 40 as a memory control signal, a pulse-shaped input control specified. The gate 1 is only to be formed by the capacitor 7 and a rectifier appear at the output of the output gate or the pulsed or alternating voltage fed in at the non-equivalent output and a rectifier appears when the memory or an element thereof 9 with the input α of the AND-NOT gate 2 has become the same defective. connected. The diode 8 is used to raise the potential

Die Lösung dieser Aufgabe gelingt bei der ein- der Impulse, der Gleichrichter 9 in Verbindung mit gangs angegebenen Steuerung erfindungsgemäß da- dem Glättungskondensator 10 zur Gleichrichtung der durch, daß zur Erstellung eines Speichers ein erstes, Impulse.The solution to this problem is achieved with one of the pulses, the rectifier 9 in conjunction with Initially specified control according to the invention that the smoothing capacitor 10 for rectifying the by that to create a memory a first, impulses.

als Eingangsstufe dienendes ODER-Element und ein 5° Am Eingang b des UND-NICHT-Gatters 2 wird zweites, als Ausgangsstufe dienendes UND-Elemcnt ebenfalls das Taktsignal eingespeist, über ein erstes Koppelglied und eine Gleichrichter- Das Löschsignal wird als GleichspannungssignalOR element serving as input stage and a 5 ° At input b of AND-NOT gate 2, the second AND element serving as output stage is also fed the clock signal, via a first coupling element and a rectifier

schaltung hintereinandergeschaltet sind und daß die am Eingang e des ODER-NICHT-Gatters 1 ein-Ausgangsstufe über ein weiteres Koppelglied auf die gespeist. Ist das Löschsignal ebenfalls eine impuls-Eingangsstufe rückgekoppelt ist und beide Stufen von 55 förmige- bzw. Wechselspannung, so kann sie über dem Taktsignal beaufschlagt sind. einen Kondensator 3 oder auch induktiv bzw. galva-circuit are connected in series and that the input e of the OR-NOT gate 1 input-output stage is fed via a further coupling element to the. If the cancellation signal is also fed back to a pulse input stage and both stages are fed by an alternating voltage or voltage, it can be acted upon by the clock signal. a capacitor 3 or inductive or galvanic

Wird bei diesem Speicher das aktive Schaltelement nisch angekoppelt werden. Eine Diode 4 dient dabei einer Stufe defekt, z. B. sperrend oder leitend, kann wieder zur Potentialanhebung; der Gleichrichter S in kein Ausgangssignal auftreten, da dann kein Takt- Verbindung mit dem Glättungskondensator 6 zur signal übertragen wird. Eine Gleichspannung wird 60 Gleichrichtung des Löschsignals, durch das Koppelglied, ζ. B. durch einen Kondensa- Dem Ausgang des UND-NICHT-Gatters 2 ist einWith this memory, the active switching element will be nically coupled. A diode 4 is used here one stage defective, e.g. B. blocking or conductive, can again be used to raise the potential; the rectifier S in no output signal occur, since then no clock connection with the smoothing capacitor 6 for signal is transmitted. A DC voltage is 60 rectification of the cancellation signal, through the coupling link, ζ. B. by a capacitor. The output of the AND-NOT gate 2 is a

tor bzw. induktiven Übertrager, abgeblockt. Kondensator 15 zur gleichspannungsfreien Abnahmetor or inductive transformer, blocked. Capacitor 15 for DC voltage-free acceptance

Da das Speichern durch Hinspeisung der impuls- des Ausgangssignals nachgeschaltet. Die abgenomförmigen- bzw. Wechselspannung, d. h. des Takt- mene impulsförmige- bzw. Wechselspannung kanr signals, erfolgt, tritt im Ruhezustand ebenfalls kein 65 wieder gleichgerichtet werden, so daß auch nach Ausgangssiunal auf. da dieses über ein Koppelglied folgende Elemente, ζ. B. weitere Gatter bzw. ein Stell von dein Air.uanu iler Ausgangsstufe abgenommen glied oder ein Verstärker gleichspannungsmäßig bc wird. Der Speichel" nach der lirl'iiulunu löst somit die tätigt v. erden können.Since the storage is connected downstream by feeding in the pulsed output signal. The abnormal or alternating voltage, that is to say of the pulse-shaped or alternating voltage signal, takes place, and no 65 is rectified again in the idle state, so that also after the output signal. because this has the following elements via a coupling link, ζ. B. more gates or a control of your Air.uanu iler output stage removed member or an amplifier DC voltage-wise bc . The saliva "after the lirl'iiulunu thus releases the active v. Can ground.

3 43 4

Die Wirkungsweise des erfindungsgemäßen Spei- In den Ausführungsbeispielen nach F i g. 1 bis 3 istThe mode of operation of the memory according to the invention In the exemplary embodiments according to FIG. 1 to 3 is

chers ist folgende: Liegt am Eingang d des ODER- als Eingangsstufe ein ODER-NICHT-Gatter 1 undchers is as follows: If there is an OR-NOT gate 1 and at input d of the OR as an input stage

NICHT-Gatters 1 und am Eingang b des UND- als Ausgangsstufe ein UND-NICHT-Gatter 2 vor-NOT gate 1 and an AND NOT gate 2 at input b of the AND as output stage

NICHT-Gatters 2 das Taktsignal an, so erscheint gesehen. Diese Kombination hat sich als sehr vorteil-NOT gate 2 to the clock signal, it appears seen. This combination has proven to be very advantageous

nach einer kleinen, im wesentlichen durch den Kon- 5 haft erwiesen; grundsätzlich können jedoch auch zweiafter a small one, proved essentially by the Kon- 5haft; in principle, however, two can also be used

densatorlO gegebenen Verzögerungszeit am Ein- ODER-NICHT-Gatter, zwei UND-NICHT-GatterdensatorlO given delay time at the one-OR-NOT gate, two AND-NOT gates

gang α des UND-NICHT-Gatters 2 Gleichspannungs- bzw. ODER- sowie UND-Gatter bzw. Kombinationenoutput α of the AND-NOT gate 2 DC voltage or OR and AND gates or combinations

signal. Dadurch tritt am Ausgang des UND-NICHT- derselben verwendet werden. Die Speicher bzw.signal. This occurs at the output of the AND-NOT- the same will be used. The memory resp.

Gatters 2 ein gegenüber dem am Eingang b ein- Löscheingänge müssen nur entsprechend angepaßtGate 2 a compared to that at input b a. Clear inputs only have to be adapted accordingly

gespeisten Taktsignal um 180° phasenverschobenes io werden.clock signal fed by 180 ° phase-shifted io.

Taktsignal auf, das über den Kondensator 14 auf den Der so erstellte Speicher wird mit Vorteil überall Eingang c des ODER-NICHT-Gatters 1 zurück- dort eingesetzt, wo eine Steuerung mit hoher Sichergekoppelt ist. Verschwindet das Speichersignal am heit gefordert wird. Beispielsweise sei z. B. auf Steue-Eingang d des ODER-NICHT-Gatters 1, so wird wei- rungen von Aufzügen, Kernreaktoren, Schaltern terhin über die Rückkopplung Taktsignal eingespeist. 15 od. dgl. hingewiesen.The memory thus created is advantageously used everywhere input c of the OR-NOT gate 1 where a control system with a high level of safety is coupled. If the memory signal disappears, the unit is requested. For example, be z. B. on control input d of the OR-NOT gate 1, instructions from elevators, nuclear reactors, switches are fed in via the feedback clock signal. 15 or the like.

Am Ausgang des UND-NICHT-Gatters 2 bleibt so- Im folgenden soll die vorteilhafte Anwendung des mit das Taktsignal, d. h., der Speicher ist gesetzt. Speichers bei der Steuerung einer Presse, Stanze, Wird z. B. das UND-NICHT-Gatter 2 defekt, so kann Schneidmaschine od. dgl. erläutert werden. Diese kein Taktsignal übertragen werden. Hinter dem Kon- Steuerung arbeitet mit Vorteil nach dem im Hauptdensator 15 ist keine Spannung, und das nachgeschal- 20 patent vorgeschlagenen Prinzip, daß die Gleichspantete Element kann nicht ausgesteuert werden. Wird nung für das Stellglied aus einer eingespeisten impulsdas ODER-NICHT-Gatter 1 defekt, so werden eben- förmigen- bzw. Wechselspannung genommen wird, falls keine Impulse übertragen, und es entsteht am wobei die aktiven Schaltelemente der Steuerung mit Eingang α des UND-NICHT-Gatters 2 kein Gleich- nur für die eingespeisten Hilfsspannungen durchlässispannungssignal, d. h., es fehlt die eine UND-Bedin- 25 gen Koppelgliedern verbunden sind. Der Speicher gung für das UND-NICHT-Gatter 2. läßt sich aber auch bei einer gleichspannungsbetätig-At the output of the AND-NOT gate 2, the following is the advantageous application of the clock signal, that is, the memory is set. Memory when controlling a press, punch, z. B. the AND-NOT gate 2 is defective, cutting machine or the like can be explained. This no clock signal is transmitted. Behind the Kon control works with advantage after that in the main capacitor 15 there is no voltage, and the following principle proposed by the patent that the single-frame element cannot be controlled. If the OR-NOT gate 1 is defective for the actuator from a pulse fed in, then even or alternating voltage is taken, if no pulses are transmitted, and the active switching elements of the control system with input α of the AND NOT gate 2 no equal only for the fed-in auxiliary voltages permeability voltage signal, ie the one AND condition coupling elements are missing. The storage for the AND-NOT gate 2. can also be operated with a DC voltage.

Der Speicher wird gelöscht, wenn am Eingang e ten Steuerung einsetzen, da man, wie erläutert,The memory is erased when using th e control at the entrance, as you, as explained,

des ODER-NICHT-Gatters 1 ein Gleichspannungs- das Takt-Ausgangssignal des Speichers gleichrichtenof the OR-NOT gate 1 a DC voltage rectify the clock output signal of the memory

signal liegt, das auch, wie erläutert, aus dem Takt- kann.signal, which, as explained, can also be out of sync.

signal gewonnen werden kann. Dann ist nämlich das 30 Zum besseren Verständnis der Steuerung nach Ausgangssignal des ODER-NICHT-Gatters 1 immer F i g. 4 soll an Hand der F i g. 3 das Prinzip einer »0« und ändert sich nicht mit einem anliegenden Pressensteuerung erläutert werden.
Taktsignal. Dadurch verschwindet auch am Ein- Die F i g. 4 zeigt einen Speicher 17, der im Ruhegang α des UND-NICHT-Gatters 2 das Gleichspan- zustand der Taste T₁ eingespeichert wird. Das Speinungssignal und damit auch das Takt-Ausgangs- 35 cherausgangssignal ist auf einen Eingang des UND-signal; der Speicher ist gelöscht. Gatters 18 geschaltet, auf dessen anderen Eingangsignal can be obtained. For a better understanding of the control according to the output signal of the OR-NOT gate 1, this is then always F i g. 4 is to be based on FIG. 3 the principle of a "0" and does not change with an attached press control are explained.
Clock signal. As a result, the f i g also disappears at the entrance. 4 shows a memory 17 which, in the idle gear α of the AND-NOT gate 2, stores the DC state of the key T ₁ . The spinning signal and thus also the clock output signal is at an input of the AND signal; the memory is cleared. Gate 18 switched to the other input

Dadurch, daß das Gleichspannungssignal am Ein- durch Drücken der Taste T₁ ebenfalls ein Steuergang e des ODER-NICHT-Gatters 1 das Ausgangs- signal gelegt werden kann. Der Ja-Ausgang des signal dieses Gatters bestimmt, wird der Speicher UND-Gatters 18 ist auf den Eingang eines ODER-nach Fig. 1 dominierend »löschen«, d. h., bei gleich- 40 Gatters 19 geschaltet, das seinerseits gegebenenfalls zeitigem Anliegen von Speicher- und Löschsignal be- über einen Verstärker ein Stellglied aussteuert. Es ist stimmt das Löschsignal das Verhalten des Speichers. weiterhin ein Initiator J₁ vorgesehen, der im BereichBecause the DC voltage signal can also be applied to a control gear e of the OR-NOT gate 1, the output signal by pressing the key T _1. The yes output of the signal from this gate is determined when the memory AND gate 18 is "clear" to the input of an OR-dominant according to FIG - and delete signal is controlled by an amplifier via an actuator. It is correct the delete signal the behavior of the memory. an initiator J _{1 is also} provided in the area

Fig. 2 zeigt einmal die bereits im Zusammenhang 180 bis 360° (Bewegung der Kurbel für die Presse)Fig. 2 shows the already in context 180 to 360 ° (movement of the crank for the press)

mit F i g. 1 erläuterten Elemente 1,2,7,8,9,10,14, ein Signal auf das ODER-Gatter 19 gibt.with F i g. 1 explained elements 1,2,7,8,9,10,14, a signal to the OR gate 19 is.

15, zum anderen ein weiteres ODER-NICHT-Gatter 45 Die Wirkungsweise ist folgende: Durch Drücken15, on the other hand another OR-NOT gate 45 The mode of operation is as follows: By pressing

12 mit nachgeschaltetem Kondensator 16 zur Gewin- der Taste T₁ wird die UND-Bedingung für das Gatter nung eines antivalenten Ausganges. Es ist weiterhin 18 erfüllt und damit über das ODER-Gatter 19 das ein weiteres ODER-NICHT-Gatter 11 (Löschstufe) Stellglied ausgesteuert, d. h., der Stempel bewegt sich vorgesehen, auf das einmal das auf den Eingang b nach unten. Ist der untere Totpunkt erreicht, so gibt des UND-NICHT-Gatters 2 weitergeführte Takt- 50 der Initiator /, ein Ausgangssignal und steuert seinersignal, zum anderen ein Gleichspannungslöschsignal, seits — auch bei losgelassener Taste — über das das ebenfalls auch aus einem Taktsignal gewonnen ODER-Gatter 19 das Stellglied aus, d. h., der Stempel werden kann, geschaltet ist. Die Wirkungsweise die- läuft selbsttätig hoch. Gleichzeitig wird der Speicher ses Ausführungsbeispieles des erfindungsgemäßen 17 gelöscht, so daß die Pressenbewegung durch Ta-Speichers ergibt sich analog zur Wirkungsweise des 55 stendruck erneut eingeleitet werden muß.
Speichers nach Fig. 1. Ausgehend von Fig. 4 ist in Fig. 5 eine Pressen-12 with a downstream capacitor 16 to win the key T ₁ becomes the AND condition for the gate voltage of a complementary output. It is also fulfilled 18 and thus via the OR gate 19 another OR-NOT gate 11 (extinguishing stage) actuator controlled, ie, the stamp is provided, once the one on the input b downwards. If the bottom dead center is reached, the AND-NOT gate 2 continues clock 50 the initiator /, an output signal and controls its signal, on the other hand, a DC voltage cancellation signal, on the other hand - even when the button is released - via which also obtained from a clock signal OR gate 19, the actuator is off, that is, the stamp can be switched. The mode of action starts up automatically. At the same time the memory ses embodiment of the invention 17 is deleted, so that the press movement through Ta memory results analogous to the operation of the 55 stdruck must be initiated again.
1. Starting from FIG. 4, FIG. 5 shows a press

Das Ausführungsbeispiel nach F i g. 3 unterschei- steuerung dargestellt, die eine sehr hohe SicherheitThe embodiment according to FIG. 3 differentiation is shown, which provides a very high level of security

det sich gegenüber dem nach F i g. 2 nur dadurch, aufweist, insbesondere auch dadurch, daß der Spei-det is compared to that according to FIG. 2 only by having, in particular also by the fact that the storage

daß zur Erzielung eines dominierenden Speicherver- eher 17 der F i g. 4 durch den Speicher nach der Er-that in order to achieve a dominant storage ratio 17 of FIG. 4 through the memory after

haltens der Ausgang des ODER-NICHT-Gatters 11 60 findung gebildet wird. Der Speicher 17 wird dabeihold the output of the OR-NOT gate 11 60 finding is formed. The memory 17 is thereby

über ein Umgehungs-ODER-Gatter 13 auf den Ein- durch ein Ausführungsbeispiel nach F i g. 1 gebildet,Via a bypass OR gate 13 to the input through an embodiment according to FIG. 1 formed,

gang b des UND-NICHT-Gatters 2 geschaltet ist, wo- Man erkennt in F i g. 5 das ODER-NICHT-Gatter 1,gang b of the AND-NOT gate 2 is switched, where one recognizes in FIG. 5 the OR-NOT gate 1,

bei auf den Eingang des Umgehungs-ODER-Gatters das UND-NICHT-Gatter 2 sowie die anderen, im Zu-at the input of the bypass OR gate the AND-NOT gate 2 as well as the others, in addition

13 weiterhin das Speicher-Taktsignal geschaltet ist. sammenhang mit F i g. 1 erläuterten Elemente 3 bis Dadurch erreicht man, daß beim Anliegen des Spei- 65 10,14,15,20. Weiterhin sind in F i g. 5 das UND-chcrtaktsignals auch dann am Eingang b des UND- Gatter 18, das ODER-Gatter 19 sowie der Initia-NICHT-Gatters 2 Taktsignal liegt, wenn ein Gleich- tor J₁ vorhanden. Die einzelnen Gatter sind unterspannungslöschsignal ansteht. . einander mit nur für die Taktsignalspannung durch-13 the memory clock signal is still switched. in connection with F i g. 1 explained elements 3 to This achieves that when the memory 65 10,14,15,20. Furthermore, in FIG. 5 the AND clock signal is also present at the input b of the AND gate 18, the OR gate 19 and the Initia NOT gate 2 clock signal when a DC gate J _{1 is} present. The individual gates are pending undervoltage clearing signal. . each other with only for the clock signal voltage

lässigen Koppelgliedern — hier Kondensatoren mit nachgeschalteter Diode — verbunden. Grundsätzlich können auch induktive Übertrager verwendet werden. In Analogie zu F i g. 4 wird einmal auf den Speichereingang über die Taste T₁ das Taktspeichersignal, zum anderen das aus der Takt-Signalspannung des Initiators /., gewonnene Gleichspannungslöschsignal geschaltet. Im Ruhezustand hat der Initiator J₂ kein Ausgangssignal, d. h., über die Taste T₁ wird der Speicher gesetzt. Die über den Kondensator 15 abgenommene bzw. mittels der Diode 20' potentialverschobene Takt-Ausgangsspannung wird in Analogie zu Fig.4 auf den Eingang des UND-Gatters 18 geschaltet, auf dessen anderen Eingang beim Drücken der Taste T₁ ebenfalls Taktsignal^ gelangt. Das UND-Gatter 18 ist über die Kondensator-Diodenkombination 15', 20" mit dem ODER-Gatter 19 verbunden, das seinerseits in nicht dargestellter, jedoch in der im Hauptpatent erläuterten Weise über ein Koppelglied bzw. eine Gleichrichteranordnung, gegebenenfalls über einen Verstärker, das Stellglied aussteuert, unter der Bedingung, daß die betätigende Gleichspannung für das Stellglied aus der Taktsignalspannung gewonnen wird. In Erweiterung des Prinzipschaltbildes nach F i g. 4 sind in F i g. 5 zur Erhöhung der Sicherheit zwei Initiatoren J₁, J., vorgesehen, die beide auf ein zusätzlich vorgesehenes UND-Gatter 21 arbeiten. Zwei Dioden 20^v, 2O^VI dienen in bekannter Weise zur Potentialvcrschiebung. Das ODER-Gatter 19 kann somit nur von den Initiatoren ausgesteuert werden, wenn beide Initiatoren ein Ausgangstaktsignal haben, d. h. beide in Ordnung sind.casual coupling links - here capacitors with a downstream diode - connected. In principle, inductive transformers can also be used. In analogy to FIG. 4, the clock memory signal is switched to the memory input via key T ₁ , and the DC voltage cancellation signal obtained from the clock signal voltage of the initiator /., On the other hand. In the idle state, the initiator J _{2 has} no output signal, ie the memory is set using the T _{1 key.} The collected via the capacitor 15 and 'potential shifted by means of the diode 20 is switched mode output voltage analogous to Figure 4 to the input of the AND gate 18 is also applied to the other input of pressing the key T ₁ clock signal ^. The AND gate 18 is connected via the capacitor-diode combination 15 ', 20 "to the OR gate 19, which in turn is not shown, but in the manner explained in the main patent via a coupling element or a rectifier arrangement, possibly via an amplifier, the actuator modulates, under the condition that the actuating DC voltage is obtained for the actuator from the clock signal voltage. g in extension of the basic circuit diagram according to F i. 4 g in F i. 5 for increasing the safety of two initiators J _1, Y. which both work on an additionally provided AND gate 21. Two diodes 20 ^v , ^{20 VI} are used in a known manner for shifting the potential both are fine.

Es ist weiterhin ein UND-Gatter 22 vorgesehen, das über die Kondensator-Dioden-Kombination 15'", 20^IV an das UND-Gatter 21 bzw. mittels der Kondensator-Dioden-Kombination 15", 20'" an das ODER-Gatter 19 angekoppelt ist. Das Taktausgangssignal des ODER-Gatters 19 ist über die Koppelkombination 3', 4' mit nachfolgender Gleichrichtung durch die Elemente 5', 6' auf einen Eingang des UND-Gatters 22 zurückgeführt. Die Gatter 19,22 arbeiten somit in einer Speicherschaltung und verhindern, daß die Presse selbsttätig mit Schwung über den unteren Torpunkt hinwegläuft. Die Wirkungsweise der Pressensteuerung nach F i g. 5 ist entsprechend der Steuerung nach F i g. 4, an Stelle des Gleichspannungssignals tritt jedoch das Taktsignal. Dadurch erhält die Steuerung eine sehr hohe Sicherheit, weil bei einem Defekt eines Gatters kein Taktsignal übertragen wird und das Stellglied somit nicht betätigt werden kann.An AND gate 22 is also provided, which is connected ^{to the AND gate 21 via the capacitor-diode combination 15 '", 20 IV} or via the capacitor-diode combination 15", 20'"to the OR gate 19. The clock output signal of the OR gate 19 is fed back to an input of the AND gate 22 via the coupling combination 3 ', 4' with subsequent rectification by the elements 5 ', 6' The operation of the press control according to Fig. 5 is the same as that of the control according to Fig. 4, but the clock signal takes the place of the DC voltage signal a very high level of security, because if a gate is defective, no clock signal is transmitted and the actuator cannot be operated.

In einer weiteren Ausgestaltung der Steuerung nach F i g. 5 können zwei Tasten vorgesehen sein, die beide im gedrückten Zustand jeweils ein Taktsignal auf das UND-Gatter 18 sowie im Ruhezustand über ein zusätzliches (nicht dargestelltes) UND-Gatter ein Speicher-Taktsignal auf den Speichcreingang, d. h. auf den Eingang des ODER-NICHT-Gatters 1, schalten.In a further embodiment of the control according to FIG. 5 two buttons can be provided, both of them when pressed, a clock signal is sent to AND gate 18 and when idle via an additional one AND gate (not shown) a memory clock signal to the memory input, d. H. on the input of the OR-NOT gate 1, switch.

Weiterhin ist es denkbar, die Steuerung zweikanalig auszuführen unter der Bedingung, daß das Stellglied nur betätigt wird, wenn beide Kanäle ausgesteuert werden. Dabei kann man die Kanäle zueinander invcrs aufbauen.It is also conceivable to carry out the control with two channels, provided that the actuator is only operated when both channels are controlled. The channels can be inversed to one another build up.

Zur Erfüllung der bei Pressen üblichen Betriebsarten, /. U. Dauerlauf sowie Fußschalterbetrieb, können weitere Initiatoren bzw. Vcrknüpl'ungsschalluni;en vorgesehen sein.To fulfill the normal operating modes for presses, /. U. continuous running as well as foot switch operation can further initiators or linkage noise be provided.

Die in den I· i μ. I bis 5 verwendeten Gatter enthalten \(>r/ui".weise als aktive Schaltelemente Transistoren. Es können auch andere Halbleiterelemente, wie die Vierschichtendiode, verwendet werden.The in the I · i μ. I to 5 gates used contain \ (> r / ui ". as active switching elements transistors. Other semiconductor elements such as the four-layer diode can also be used.

Die verwendeten UND-Gatter enthalten vorzugsweise keine Dioden als passive Eingangsgatter, sondern es sind Widerstände zur Potentialverteilung vorgesehen. The AND gates used preferably contain no diodes as passive input gates, but rather there are resistors for potential distribution.

Claims

Patent claims:

1. Digital-binary control with at least one logical element protected against internal errors with a semiconductor arrangement, in which the semiconductor arrangement with a serving as a clock signal AC voltage or pulse-shaped voltage is applied in such a way that the value "L" of the digital-binary control signal a Pulse sequence is assigned and the logic element is a permeable for this control signal Coupling element is connected downstream to which either a further logic element or an actuator is connected, according to patent 1125 069, characterized in that for creating of a memory a first OR element (OR-NOT gate 1) and a second AND element serving as an output stage (AND-NOT gate 2) a first coupling element (capacitor 7) and a rectifier circuit (8, 9, 10) connected in series are and that the output stage via a further coupling element (capacitor 14) to the Input stage is fed back and both stages are acted upon by the clock signal.

2. Controller according to claim 1, characterized in that on the input stage DC voltage signal is switched as a cancel signal.

3. Control according to claim 1 or 2, characterized in that a further OR element is provided as a cancellation stage (OR-NOT gate 11), the output of which is connected to the clock signal input (b) of the output stage and to its inputs once the clock signal, on the other hand, a DC voltage canceling signal is switched (Fig.2).

4. Control according to claim 3, characterized in that, in order to achieve a dominant storage behavior, the output of the erasing stage (11) is connected to the clock signal input (b) of the output stage via a further OR element (bypass OR gate 13) and that the clock signal is also switched to the second input of this OR element (Fig. 3).

5. Protected against internal errors digital-binary control according to claim 1 or one of the following, applied to a control for a work machine od like a press, punch ₁ ) the working machine can be set by the clock signal connected downstream with these means and the output is connected to an input of an AND gate (18), the other input of which is acted upon with a clock signal in the working position of the actuating means and whose output is connected to an input of the actuator liir operating the working machine

OR gate (19) is connected, the second input of _{which is controlled by at least one initiator (Z 1} , J ₂ ) in the range 180 to 360 ° with a clock signal, from which the memory can be erased at the same time. -

6. Controller according to claim 5, characterized in that a further, connected in parallel to the memory AND gate (22) is provided, the first input of which is from at least one initiator and its second input from the exit

output signal of the operating machine operating OR gate (19) can be controlled.

7. Control according to claim 5 or 6, characterized in that two initiators (J ₁ , J ₂ ) are provided, each of which is connected to an input of an AND gate (21), which in turn controls the OR gate ( 19) either directly or indirectly via the AND gate (22) lying parallel to the memory.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

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