DE1499245B2 - Elektronische rechenanlage - Google Patents

Description

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Die Erfindung betrifft einen Rechner zur Verarbeitung von Zahlen in der Darstellung mit gemischter Basis mit einem zyklischen Serienspeicher, der η Register enthält, von denen jedes m Zeichen zu b Bits speichert, mit einer Aufzeichnungsvorrichtung zum Schreiben der Information in den Speicher und einer Lesevorrichtung zum Lesen der aufgezeichneten Information aus dem Speicher, mit einem Impulszeitgeber, der das Zeitraster sowohl für die Verarbeitung der aus dem Speicher gelesenen Informationsimpulse als auch für das Schreiben der Informationsimpulse in den Speicher liefert, mit einem Serien-Parallel-Umsetzer, der von der Lesevorrichtung gespeist und vom Impulszeitgeber gesteuert wird und der jeweils einander entsprechenden Bits der einzelnen Register parallel abgibt, mit einer Verarbeitungseinheit, die die vom Serien-Parallel-Umsetzer gelieferten Bits parallel verarbeitet, und mit einem Parallel-Serien-Umsetzer, der die jeweils einander entsprechenden Bits der einzelnen Register empfängt und diese Eingabebits unter Steuerung des Impulszeitgebers in eine serielle Kette von Bits umsetzt und der Aufzeichnungsvorrichtung zuführt.

Beim Bau der bekannten Rechenanlagen der vorerwähnten Art liegt das grundlegende Beurteilungsmerkmal in der Umwandlung der in den mechanischen Rechenanlagen verwendeten mechanischen Vorrichtungen in gleichwertige elektronische Kreise, durch die die Begrenzung dieser Rechenanlagen hinsichtlich ihrer Speicherkapazität und der Anzahl der verschiedenen möglichen Operationen nicht beseitigt wird. Im einzelnen haben diese elektronischen Rechner entsprechend dem Modell der mechanischen Rechenanlage einen Aufbau, der im allgemeinen so viel Gruppen gleicher Elemente erfordert wie Dezimalstellen der Zahlen, auf die eingewirkt werden soll, so daß die Kosten und die Abmessungen des Rechners äußerst hoch sind. Ein Beispiel eines solchen Rechners ist in der deutschen Auslegeschrift 1 086 921 beschrieben.

Eine wesentliche Verringerung der Abmessungen, eine Steigerung der Speicherkapazität des Rechners und eine erhebliche Verminderung der gesamten Aufwendigkeit des Rechners wird durch die Verwendung bekannter zyklischer Serienspeicher erreicht, die Zeichen speichern können, von denen jedes durch eine Anzahl von Bits dargestellt ist. Die mit dieser Art von zyklischen Speichern ausgerüsteten Rechner besitzen normalerweise eine Anzahl von parallelarbeitenden Serien-Speicherregistern. Die Verwendung einer solchen Anzahl von einzelnen Speichern erhöht ihre Kosten erheblich.

Es ist bereits vorgeschlagen worden, z. B. in der USA.-Patentschrift 2 963 223, mehr als nur eine Zahl in einem einzelnen zyklischen Speicher anzuordnen, nämlich auf einer einzelnen Spur einer Magnettrommel. Diese Anordnung wird durch Versetzen bzw. Verschachteln dor zu den verschiedenen entsprechenden Zahlen gehörenden Ziffern erreicht. Eine derartige Anordnung der Information ist jedoch auf den Fall beschränkt, in dem nur zwei Größen oder Stellen vorhanden sind. Unter Verwendung von nur zwei Informationsstellen kann nur ein binärer Rechner aufgebaut werden. Es ist jedoch vorteilhaft, vor allem für einen für kaufmännische Zwecke vorgesehenen Rechner, eine Gemischtradix-Darstellung der Zahlen zu wählen, insbesondere die sogenannte binär verschlüsselte Dezimaldarstellung. Das führt dann zur Verwendung einer dritten Stelle in der Anordnung der Informationen, die in mehreren Registern gespeichert sind, von denen jedes zum Speichern einer Vielzahl von aus mehreren Bits bestehenden Zeichen vorgesehen ist.

Eine Anwendung der vorgenannten Eigenschaft des Versetzens der Ziffern in einem Rechner mit drei Informationsstellen ist z. B. in der britischen Patentschrift 767 236 beschrieben. Sie ist jedoch auf einen Rechner beschränkt, bei dem die Dezimalzeichen nicht binärverschlüsselt sind. Nach der britischen Patentschrift 767 236 werden die verschiedenen Dezimalziffern versetzt, ohne die Binärziffern zu versetzen. Benachbarte Binärstellen enthalten also die derselben Dezimalziffer entsprechenden Bits, während benachbarte Dezimalstellen die zu unterschiedlichen Registern gehörenden Dezimalziffern enthalten. Bei einem Rechner mit binärverschlüsselter Dezimaldarstellung ist es außerhalb des Speichers für gewöhnlich zweckdienlich, die Zeichen jedes Registers und die Bits jedes Zeichens in Serie zu verarbeiten und die verschiedenen Registerinhalte parallel zu verarbeiten. Jedes entsprechende Bitpaar jedes entsprechenden Ziffempaars zweier Zahlen, die zusammen in der arithmetischen Einheit verarbeitet werden sollen, werden gleichzeitig in diese arithmetische Einheit eingegeben. Wenn eine solche Verarbeitungsweise angestrebt wird, ist die versetzte Anordnung der Ziffern in dem Speicher nach der vorgenannten britischen Patentschrift 767 236 nicht brauchbar, da sie sehr aufwendige, an den zyklischen

Speicher angeschlossene, Serien-Parallel- und Parallel-Serien-Umsetzer erfordern würde, um die Ziffern in eine solche Reihenfolge zu bringen, in der sie in der arithmetischen Einheit benötigt werden.

Darüber hinaus werden bei der Anordnung nach der britischen Patentschrift 767 236 die zu einem bestimmten Register gehörenden verschiedenen Bits den außerhalb des Speichers liegenden Verarbeitungskreisen in einem nicht einheitlichen Rhythmus eingegeben. Unter der Annahme, daß ein Zeichen aus b Bits besteht und jedes der η Register m Zeichen enthält, gibt der Speicher in die Verarbeitungskreise eine Kette von b Impulsen ein, die zeitlich mit der maximal zulässigen inneren Frequenz des Speichers aufeinanderfolgen, gefolgt von einer Pause in den Impulsen von b-n Perioden dieser Frequenz. Das heißt, die maximale Impuls-Wiederholungsfrequenz in den Verarbeitungskreisen außerhalb des Speichers ist um vieles höher als die durchschnittliche Impuls-Wiederholungsfrequenz. Folglich werden die Verarbeitungskreise sehr schlecht ausgenutzt, und es werden insbesondere mehr teure Kreise mit einer Eigengeschwindigkeit entsprechend der maximalen Frequenz, und nicht der Durchschnittsfrequenz, benötigt. Ferner ist, abgesehen von Kostenfragen, die benötigte Impuls-Wiederholungsfrequenz für die Verarbeitungsmittel außerhalb des Speichers trotz der geringen durchschnittlichen Verarbeitungsgeschwindigkeit übermäßig hoch. Auf der anderen Seite kann, wenn weniger kostspielige und damit langsamere Verarbeitungskreise benutzt werden, der Vorteil der hohen Speicherkapazität des Speichers nicht ausgenutzt werden.

Aufgabe der Erfindung ist es dementsprechend, einen zyklischen Serienspeicher für Zahlen in Gemischtradixdarstellung zu schaffen, der die vorstehend geschilderten Nachteile bekannter Speicher nicht aufweist und für die Speicherung mehrere voneinander unabhängiger Register eine einzige Verzögerungsleitung vorsieht, und wobei zwei oder mehr der Register bei Bedarf sofort und gleichzeitig vom System abgefragt werden können, ohne dazu einen ins Gewicht fallenden Mehraufwand an zusätzlichen Schaltkreisen in Kauf nehmen zu müssen.

Diese Aufgabe wird bei einem Rechner der eingangs genannten Art dadurch gelöst, daß der Serienspeicher aus einer einzigen Verzögerungsleitung besteht, die n-m-b Bits enthalten kann und einen mit der Aufzeichnungsvorrichtung verbundenen Eingangsanschluß sowie einen mit der Lesevorrichtung verbundenen Ausgangsanschluß enthält, und daß der Impulszeitgeber für jeden Informationszyklus durch den zyklischen Serienspeicher eine Reihe von m Zeichenperioden definiert, von denen jede eine Folge von b Bitperioden enthält, wobei jede dieser Bitperioden wiederum eine Folge von η Impulsperioden einschließt, so daß die einander entsprechenden Bits der verschiedenen Register in der Verzögerungsleitung auf benachbarten Plätzen gespeichert werden.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die versetzte Anordnung der Signale in dem Speicher erlaubt es, alle Register des Rechners in eine einzige Verzögerungsleitung aufzunehmen, die mit einem einzigen Lesewandler und einem einzigen Schreibwandler versehen ist, wobei die Kosten des Speichers die Kosten einer Verzögerungsleitung mit nur einem Register nicht übersteigen. Darüber hinaus ist es, da die Impuls-Wiederholungsfrequenz in der Verzögerungsleitung um ein Vielfaches größer ist als in den anderen Kreisen des Rechners, möglich, gleichzeitig eine gute Ausnutzung der Speicherkapazität der Verzögerungsleitung zu erreichen, während in den anderen Teilen des Rechners langsam arbeitende Schaltkreise verwendet und somit die Kosten für die Rechenanlage erheblich herabgesetzt werden. Ferner ist zu bemerken, daß das Verhältnis von

ίο maximaler zur durchschnittlichen Impuls-Wiederholungsfrequenz ungünstig wird, wenn nach der britischen Patentschrift 767 236 besondere Markierungsbits an das Ende der jedes Zeichen darstellenden Bits angeschlossen werden, um einige Operationen zu steuern. Im Gegensatz dazu kann gemäß der Erfindung eine beliebige Anzahl von Markierungsbits nach den das Zeichen darstellenden Bits benutzt werden, ohne dieses Verhältnis ungünstig zu beeinflussen.

Eine wesentliche Steigerung der Betriebsgeschwindigkeit des Rechners nach der Erfindung, dessen Betrieb in eine Folge von Zuständen aufgegliedert ist, wird durch neuartige Mittel zur Steuerung und Taktsteuerung des Übergangs von einem Zustand auf den nächstfolgenden Zustand erreicht.

Diese Mittel brauchen nicht mit dem Speicherzyklus synchronisiert zu werden, wodurch die äußerste Verarbeitungsgeschwindigkeit wesentlich gesteigert wird.

Ausführungsbeispiele der Erfindung sind nachstehend an Hand der Fig. 1 bis 8 näher erläutert. Es zeigen

Fig. la und 1 b ein Blockdiagramm der Kreise des Rechners gemäß einer Ausführungsform der Erfindung,

Fig. 2, wie Fig. la und 1 b zusammenzufügen sind,

F i g. 3 ein Zeitdiagramm einiger Taktsignale des Rechners nach Fig. la und 1 b,

F i g. 4 ein in einer Ausführungsform des Rechners verwendetes Addierwerk,

F i g. 5 einen Kreis zur Steuerung der in dem Rechner verwendeten Markierungsbits, F i g. 6 eine Gruppe bistabiler Vorrichtungen des Rechners nach F i g. 1 a und 1 b,

F i g. 7 teilweise einen Kreis zur Taktsteuerung des Umschaltens von einem Zustand auf den nächstfolgenden Zustand bei dem Rechner und F i g. 8 ein Diagramm, das einige Zustandsfolgen des Rechners gemäß einer Ausführungsform der Erfindung veranschaulicht.

Allgemeine Beschreibung

Der Rechner besitzt einen aus einer magnetostriktiven Verzögerungsleitung LDR bestehenden Speicher mit beispielsweise zehn Registern /, /, M, N, R, Q, U, Z, D, E, der mit einem einen Leseverstärker 39 speisenden Lesewandler 38 und einem von einem Schreibverstärker 41 gespeisten Schreibwandler 40 versehen ist.

Jedes Speicherregister besitzt beispielsweise 22 Dezimalstellen mit je acht Binärstellen, so daß jedes Register bis zu 22 8-Bit-Zeichen speichern kann. Sowohl die Zeichen als auch die Bits werden in Reihe verarbeitet. Demzufolge läuft eine Reihe von 10-8-22 Binärsignalen in der Verzögerungsleitung LDR um.

Die auftretenden zehn ersten Binärsignale stellen jeweils das erste Bit der ersten Dezimalstelle der Register R, N, M, J, I, Q, U, Z, D bzw. E dar, die darauffolgenden zehn nächsten Binärsignale stellen das zweite Bit der ersten Dezimalstelle der jeweiligen Register dar usw.

Wenn beispielsweise diese Binärsignale in der Verzögerungsleitung so aufgezeichnet werden, daß sie um 1 Mikrosekunde voneinander getrennt sind, so sind die zu einem bestimmten Register gehörenden Signale 10 Mikrosekunden voneinander getrennt, d. h., daß jedes Register eine Reihe von 8-22 um 10 MikroSekunden voneinander getrennten Binärsignalen enthält, wobei die zu den verschiedenen Registern gehörenden Binärsignalreihen um jeweils 1 Mikrosekunde gegeneinander versetzt sind.

Der Leseverstärker 39 speist einen Serien-Parallel-Umsetzer 42, der über zehn gesonderte Ausgangsleitungen LR, LM, LN, LJ, LI, LE, LD, LQ, LU und LZ zehn gleichzeitige Signale erzeugt, die die in derselben Binärstelle derselben Dezimalstelle der jeweiligen zehn Register gespeicherten zehn Bits darstellen.

Demzufolge sind zu einem gegebenen Zeitpunkt zehn Signale, die das erste Bit der ersten Dezimalstelle der zehn Register darstellen, an den zehn Ausgangsleitungen gleichzeitig vorhanden; 10 MikroSekunden später sind zehn das zweite Bit der ersten Dezimalstelle darstellende Signale an diesen Ausgangsleitungen vorhanden usw.

Jede Gruppe aus zehn an den Ausgangsleitungen des Umsetzers 42 gleichzeitig gelieferten Signalen wird nach ihrer Verarbeitung einem Parallel-Serien-Umsetzer 43 zugeführt, der den Schreibverstärker 41 mit diesen in ihrer vorherigen Reihenfolge um jeweils 1 Mikrosekunde voneinander getrennt erneut zu speichernden zehn Signalen speist, so daß der Wandler 40 diese Signale entsprechend der Arbeitsweise des Rechners, entweder unverändert oder geändert, unter Beibehaltung ihrer vorherigen gegenseitigen Lage in die Verzögerungsleitung einschreibt. Somit ist klar, daß die einfache Verzögerungsleitung LDR in bezug auf den ihren Inhalt verarbeitenden Außenkreis einer Gruppe von zehn parallelarbeitenden Verzögerungsleitungen gleichwertig ist, die je ein einfaches Register enthalten und mit einer Ausgangsleitung LT?, LM, LN, LJ, LI, LE, LD, LQ, LU bzw. LZ sowie einer Eingangsleitung SR, SM, SN, SJ, SI, SE, SD, SQ, SU bzw. SZ versehen sind.

Da die Verzögerungsleitungsspeicherung in ihrer Art zyklisch ist, wird der Betrieb des Rechners in aufeinanderfolgende Speicherzyklen aufgeteilt, wobei jeder Zyklus 22 Ziffernperioden Cl bis C 22 enthält und jede Zifferperiode in acht Bitperioden Tl bis T 8 aufgeteilt ist.

Ein Taktimpulsgenerator 44 erzeugt an den Ausgangsleitungen Π bis Γ8 aufeinanderfolgende Taktimpulse, die je, wie in dem Zeitdiagramm nach F i g. 3 gezeigt, eine eine entsprechende Bitperiode anzeigende Dauer haben. Der Ausgangsanschluß Tl ist also während der gesamten ersten Bitperiode jeder der 22 Ziffernperioden erregt, während der Ausgangsanschluß Γ2 entsprechend während der gesamten zweiten Bitperiode jeder der 22 Ziffernperioden erregt ist, usw.

Der Taktimpulsgenerator 44 ist, wie nachstehend noch näher erläutert, mit der Verzögerungsleitung LDR in der Weise synchronisiert, daß der Beginn der «-ten Gattungsbitperiode der m-ten GattungSr Ziffernperiode mit dem Zeitpunkt zusammenfällt, zu dem die zehn in der η-ten Binärstelle der m-ten De_T zimalstelle der zehn Speicherregister eingelesenen zehn Bits an den Ausgangsleitungen des Serien-Parallel-Umsetzers 42 verfügbar zu werden beginnen. Diese Binärsignale werden in dem Umsetzer 42 für die gesamte Dauer der entsprechenden Bitperiode gespeichert. Während derselben Bitperiode werden die

ίο durch Verarbeiten der zehn aus der Verzögerungsleitung LDR entnommenen Bits erzeugten zehn Bits darstellenden Signale dem Parallel-Serien-Umsetzer 43 zugeführt und in die Verzögerungsleitung eingeschrieben.

Im einzelnen erzeugt der Taktimpulsgenerator 44 im Verlaufe jeder Bitperiode zehn Impulse Ml bis MIO (Fig. 3). Der Impuls Ml bestimmt die Lesezeit, d. h. den Zeitpunkt, zu dem der Serien-Parallel-Umsetzer 42 die zu der vorliegenden Bitperiode gehörenden Bits verfügbar zu machen beginnt, während der Impuls M 4 die Einschreibzeit, d. h. den Zeitpunkt angibt, zu dem die verarbeiteten Bits zum Einschreiben in die Verzögerungsleitung LDR dem Parällel-Serien-Umsetzer 43 zugeführt werden.

Der Taktimpulsgenerator 44 besitzt einen Oszillator 45, der im Betrieb einen Impulsverteiler 46 mit Impulsen von der Frequenz der Impulse Ml bis MIO speist, wobei ein durch diesen Impulsverteiler gespeister Frequenzteiler 47 zum Erzeugen der Taktimpulse Tl bis Γ 8 eingerichtet ist.

Der Oszillator 45 ist nur in Betrieb, solange eine bistabile Schaltung A10 (F i g. 6) erregt bleibt, die, wie nachstehend noch näher erläutert, durch in der Verzögerungsleitung LDR umlaufende Signale gesteuert wird.

Jede Dezimalstelle des Speichers LDR kann entweder eine Dezimalziffer oder einen Befehl enthalten. Im einzelnen können die Register/ und /, die als erstes bzw. zweites Befehlsregister bezeichnet sind, ein Programm speichern, das eine Folge von vierundvierzig in die zweiundzwanzig Dezimalstellen des Registers / bzw. / eingeschriebenen Befehlen enthält. Die übrigen Register M, N, R, Z, U, Q, D, E sind normalerweise Zahlenregister, die je eine Zahl mit einer Höchstlänge von zweiundzwanzig Dezimalziffern speichern können. Jeder Befehl besteht aus acht jeweils in den Binärstellen Tl bis TS einer bestimmten Dezimalstelle gespeicherten Bits B1 bis B 8. Die Bits B 5 bis B 8 stellen eine von sechzehn OperationenFl bis F16 dar, während die Bits Bl bis B 4 im allgemeinen die Adresse eines Operanden darstellen, mit dem diese Operation ausgeführt werden soll. Jeds Dezimalziffer wird entsprechend einem binärverschlüsselten Dezimalcode im Rechner durch vier BitsB5, B6, Bl, B8 dargestellt. In dem Verzögerungsleitungsspeicher LDR werden diese vier Bits in den letzten auftretenden vier Binärstellen T S, T 6, Tl bzw. T8 einer bestimmten Dezimalstelle aufgezeichnet, während die verbleibenden vier Binärstellen zum Speichern bestimmter Markierungsbits verwendet werden. Im einzelnen wird in dieser Dezimalstelle die Binärstelle T 4 zum Speichern eines Kommabits B 4 verwendet, das für die gesamte Ziffernfolge einer Dezimalzahl mit Ausnahme der ersten ganzen Ziffer hinter dem Komma gleich »0« ist.

Die Binärstelle Γ3 wird zum Speichern eines Vorzeichenbits B 3 verwendet, das für alle Dezimalziffern einer positiven Zahl gleich »0« und für alle Dezimal-

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ziffern einer negativen Zahl gleich »1« ist. Die Bi- addierer 72, der mit zwei Eingangsleitungen 1 und 2

närstelle Γ 2 wird zum Speichern eines Ziffer-Erken- versehen ist zur gleichzeitigen Aufnahme von zwei

nungsbits B 2 verwendet, das in jeder durch eine De- zu addierenden Bits, die an der Ausgangsleitung 3

zimalziffer einer Zahl besetzten Dezimalstelle gleich das Summenbit erzeugen. Im einzelnen enthält der

»1« und in jeder (nicht Null bedeutenden) unbesetz- 5 Binäraddierer bei einer in Fig. 4 dargestellten ersten

ten Dezimalstelle gleich »0« ist. Ausführungsform eine Binäraddierschaltung 28, die

Demzufole erfordert die vollständige Darstellung an die Ausgangsleitungen S und Rb die Binärsumme

einer Dezimalziffer in dem Speicher LDR die sieben bzw. den Binärübertrag liefern kann, die durch das

Binärstellen Tl, T3, T4, TS, T6, Tl und Γ8 einer Addieren von zwei der Eingangsleitung 49 bzw. der

gegebenen Dezimalstelle. i° Eingangsleitung 50 zugleich zugeführten Bits und des

Die verbleibende Binärstelle Tl wird zum Spei- aus der Addition des nächstvorherigen Bitpaars entchern eines Markierungsbits B1 verwendet, dessen stehenden vorherigen Binärübertragbits erzeugt wer-Bedeutung nicht unbedingt mit der in dieser Stelle den, wobei das vorherige Binärübertragsbit in einem gespeicherten Dezimalziffer in Beziehung zu stehen aus einem bistabilen Kreis bestehenden Übertragsbitbraucht. 15 speicher A 5 gespeichert wird. Die die beiden zu adln der nachfolgenden Beschreibung ist ein in einer dierenden Bits darstellenden Signale dauern von dem Binärstelle α einer bestimmten Dezimalstelle eines Impuls Ml bis zu dem Impuls M10 der entspre-Registers b gespeichertes Bit mit Bob bezeichnet, chenden Bitperiode, und die das Summenbit 5 und während das beim Entnehmen dieses Bits aus der das Übertragsbit Rb darstellenden Signale treten mit Verzögerungsleitung erzielte Signal mit LBab be- 20 ihnen im wesentlichen zugleich auf. Das vorherige zeichnet ist. Übertragbit wird in dem bistabilen Kreis A 5 von dem

Ein in der ersten Dezimalstelle Cl des Registers R Impuls MIO der nächstvorherigen Bitperiode bis zu

gespeichertes Bit BlR = »1« wird am Anfang jedes dem Impuls MIO der jetzigen Bitperiode gespeichert.

Speicherzyklus zum Starten des Taktimpulsgenera- Das neue Übertragsbit wird in einen bistabilen

tors 44 verwendet. 25 Kreis A 4 übertragen, in dem es gespeichert wird,

Ein in der 22. Dezimalstelle C22 des Registers E bis der Impuls MIO das Übertragen des neuen Übergespeichertes Bit BlE = »1« wird zum Anhalten tragsbits in den bistabilen Kreis .«4 5 herbeiführt, wo des Generators 44 verwendet. Ein in der η-ten Dezi- es während der gesamten nächstfolgenden Bitperiode malstelle des Registers N gespeichertes Bit BIN = gespeichert wird, damit es während der Addition des »1« zeigt an, daß während der Durchführung eines 30 nächstfolgenden Bitpaares zeitgerecht der Addier-Programms der nächstfolgende auszuführende Be- schaltung 48 zugeführt wird.

fehl der in dieser η-ten Dezimalstelle des Registers / Die Eingangsleitung 1 des Binäraddierers 72 kann

oder / gespeicherte Befehl ist. Ein in der η-ten Dezi- entweder unmittelbar über ein Verknüpfungsglied 52

malstelle des Registers M gespeichertes Bit BlM= oder über ein NICHT-Glied und über ein Verknüp-

»1« zeigt an, daß beim Eingeben einer Zahl über das 35 fungsglied 53 an die Eingangsleitung 49 der Addier-

Tastenfeld in das Register M die nächste eingegebene schaltung 48 angeschlossen sein. Im ersten Fall wird

Dezimalziffer in der (n — 1)-Dezimalstelle gespeichert jede Dezimalziffer ohne Änderung in den Addierer

werden soll; daß beim Eingeben eines Befehls über eingegeben, während im zweiten Fall, da diese Ziffer

das Tastenfeld der nächstfolgende Befehl in der in Binärverschlüsselung dargestellt ist, das Komple-

n-ten Dezimalstelle des Registers / oder / gespeichert 40 ment dieser Ziffer zu 15 in den Addierer eingege-

werden soll; daß beim Drucken einer in einem der ben wird.

Register der Verzögerungsleitung gespeicherten Zif- Die Verknüpfungsglieder 52 und 53 werden mit fer die nächste zu druckende Ziffer die in der η-ten Hilfe eines Signals SOTT gesteuert, das von einem Dezimalstelle dieses Registers gespeicherte Ziffer ist Vorzeichenbit-Verarbeitungskreis erzeugt wird, der und daß beim Addieren von zwei Zahlen die in der 45 nachstehend noch näher zu beschreiben ist.
η-ten Dezimalstelle des Registers N gespeicherte Zif- Die Ausgangsleitung S der Addierschaltung 48 fer der Summe anschließend durch Addieren einer kann an die Ausgangsleitung 3 des Addierers ent-Füllziffer, wie nachstehend noch näher erläutert, weder über ein Verknüpfungsglied 55 unmittelbar korrigiert werden muß. Ein in der η-ten Dezimal- oder über ein Verknüpfungsglied 56 und ein NICHT-stelle des Registers U gespeichertes Bit BlU = »1« 50 Glied 57 angeschlossen werden, das die Ergänzung zeigt an, daß die Ausführung eines Hauptprogramms der Dezimalziffern auf 15 bewirkt,
beim η-ten Befehl aus dem Register / oder / vor Be- Eine bistabile Schaltung 58 wird über ein Verginn der Ausführung eines Unterprogramms unter- knüpfungsglied 59 durch jedes während der Bitperiobrochen worden ist. Demensprechend werden also den T6 und Tl an der Ausgangsleitung S der Addie Markierungsbits BIR und BlE zur Darstellung 55 dierschaltung 48 auftretende Bit gleich »1« erregt feststehender Bezugsstellen in den verschiedenen Re- und über ein NICHT-Glied 61 und ein Verknüpgistern (Anfang bzw. Ende) verwendet. Die Markie- fungsglied 60 durch jedes während der Bitperiode rungsbitsBIN, BlM und BIU stellen verstellbare Γ8 an dieser AusgangsleitungS auftretende Bit Bezugsstellen in den Registern dar. Die Bits BlM gleich »0« enterregt.

werden bei Durchführung einer Addition außerdem 60 Demzufolge zeigt bei Beendigung der Addition dazu verwendet, für jede Dezimalstelle eine zu einer von zwei Dezimalziffern wahrender η-ten Gattungsmit dieser Dezimalstelle durchgeführte oder durch- ziffernperiode der Umstand, daß die bistabile Schalzuführende Operation gehörende Information aufzu- tung58 nach der letzten Bitperiode T 8 dieser Ziffernzeichnen, periode erregt bleibt, an, daß die Summenziffer

Die Regenerierung sowie die Änderung und Ver- 65 größer ist als neun und kleiner als sechzehn, so daß Schiebung der Markierungsbits B1 erfolgen mit Hilfe ein Dezimalübertrag auf die nächstfolgende Dezimaleines Markierungsbit-Steuerkreises 37. stelle erfolgen muß. Über ein Verknüpfungsglied 62

Die Rechenanlage'enthält außerdem einen Binär- wird das das Vorhandensein der bistabilen Schaltung

58 dem Ubertragsspeicher A 5 zugeführt, der diesen Dezimalübertrag in der nächstfolgenden Ziffernperiode C (n + 1) in das Addierwerk 48 eingeben kann.

Ein Dezimalübertrag auf die nächstfolgende Dezimalstelle muß auch erfolgen, wenn im Verlaufe der Bitperiode Γ 8 der jetzigen Ziffernperiode Cn ein Binärübertrag Rb 8 durch Addieren der beiden höchstwertigen Bits B 8 erzeugt wird, da dieser Binärübertrag anzeigt, daß die Summenziffer größer ist als 15. Die Übertragung des Dezimalübertrags erfolgt in diesem Falle mit Hilfe der bistabilen Schaltungen A 4 und A 5 in der vorstehend beschriebenen Weise.

Demzufolge bedeutet in allen Fällen der Umstand, daß die bistabile Schaltung A 5 nach der letzten Bitperiode Γ 8 dieser Ziffernperiode Cn erregt ist, daß ein Dezimalübertrag aus dieser Ziffernperiode Cn auf die nächste Ziffernperiode C (n + 1) erfolgen muß.

Sofern diese Ziffernperiode Cn die Ziffernperiode ist, in der die letzte (und höchstwertige) Dezimalziffer der Ziffern der beiden zu addierenden Zahlen auftritt, wird dieser Dezimalübertrag über ein Verknüpfungsglied 63 in eine bistabile Schaltung RF eingespeichert. Demzufolge zeigt die bistabile Schaltung RF in erregtem Zustand an, daß ein sich aus der Addition der beiden höchstwertigen Dezimalziffem ergebender Endübertrag vorliegt.

Der Rechner ist außerdem mit einem Schieberegister K mit acht Binärstellen Kl bis K8 versehen. Bei Aufnahme eines Schiebeimpulses über den An-Schluß 4 werden die in den Stellen K2 bis K8 gespeicherten Bits jeweils in die Stellen Kl bis Kl verschoben, während die dann in den Eingangsleitungen 5, 6, 7, 8, 9, 10, 11, 12, 13 vorhandenen Bits jeweils in die Stellen Kl, Kl, K3, K4, K5, K6, Kl, K8 und nochmals K8 übertragen werden.

Die durch den Impulsverteiler 46 (F i g. 1 b) erzeugten Impulse M 4 werden als Schiebeimpulse für das Register K verwendet, das demzufolge während jeder Bitperiode einen Schiebeimpuls, d. h. während jeder Ziffernperiode acht Schiebeimpulse aufnimmt. Der Inhalt jeder Binärstelle des Registers K bleibt von dem Impuls M 4 jeder Bitperiode bis zu dem Impuls M4 der nächstfolgenden Bitperiode unverändert. Ein der Eingangsleitung 13 des Registers K während einer bestimmten Bitperiode zugeführtes Bit ist damit an der Ausgangsleitung 14 des Registers K nach acht Bitperioden, d. h. eine Ziffernperiode später, verfügbar, so daß unter diesen Bedingungen das Register K wie ein Verzögerungsleitungsabschnitt mit einer einer Ziffernperiode entsprechenden Länge wirkt.

Durch Zusammenschalten eines beliebigen Speicherregisters X und des Schieberegisters K in einer geschlossenen Schleife, während gleichzeitig alle übrigen Register mit ihren Ausgängen zum Bilden einer geschlossenen Schleife unmittelbar an ihre eigenen Eingänge angeschlossen sind, wird das Register X in bezug auf die übrigen Register effektiv um eine Ziffernperiode verlängert. In diesem verlängerten Register X wird die aus der Verzögerungsleitung zugleich mit der «-ten Dezimalstelle der übrigen Speicherregister, d. h. während der «-ten Ziffernperiode seit Entnehmen des den Taktimpulsgenerator 44 startenden Bits BIR entnommene Stelle als die n-te Dezimalstelle bezeichnet. Demzufolge wird der Inhalt des Registers X während jedes Speicherzyklus um eine Dezimalstelle verschoben,

d. h. in bezug auf die anderen Register um eine Ziffernperiode verzögert.

Das Register K kann auf Grund seiner Fähigkeit, wie eine Verzögerungsleitung zu wirken, gemäß den auf S. 198 des Werkes »Arithmetic Operations in Digital Computers« von R. K. Richard, 1955, dargelegten Grundsätzen außerdem als Zähler verwendet werden. Im einzelnen ist dieser Zähler, sofern seine Ausgangsleitung 14 und seine Eingangsleitung 13 an die Ausgangsleitung 3 bzw. an die Eingangsleitung 1 des Binäraddierers 72 angeschlossen sind, während die Eingangsleitung 2 des Addierers kein Signal aufnimmt, in der Lage, aufeinanderfolgende Zählimpulse zu zählen, die der bistabilen Übertragsspeichervorrichtung A 5 entsprechend dem nachfolgenden Kriterium zugeführt werden. Indem die in dem Register K enthaltenen acht Bits als eine Binärzahl mit acht Binärstellen angesehen werden, kann der bistabilen Schaltung A 5 ein Zählimpuls zugeführt werden, sobald die niedrigstwertige Binärstelle über die Ausgangsleitung 14 aus dem Register K entnommen wird. Demzufolge sind die Zählimpulse zeitlich um eine Ziffernperiode oder ein Mehrfaches von ihr voneinander getrennt.

Außerdem kann das Register K als Pufferspeicher zum vorübergehenden Speichern einer Deezimalziffer oder des Adressenteils eines Befehls oder des Funktionsteils eines durch eine Druckeinheit 21 zu druckenden Befehls wirken.

Beim Übertragen von Daten oder Befehlen von dem Tastenfeld 22 in den Verzögerungsleitungsspeicher LDR kann das Register K außerdem als Parallel-Serien-Umsetzer wirken.

Die Rechenanlage besitzt außerdem ein statisierendes Befehlsregister 16 mit acht Binärstellen /1 bis /8 zum Speichern der jeweiligen Bits Bl bis B 8 eines Befehls.

Die die Adressenbits Bl bis B 8 dieses Befehls enthaltenden ersten vier Stellen /1 bis /4 speisen einen Adressencoder 17 mit acht Ausgangsleitungen Yl bis Y 8, von denen je eine einem der acht adressierbaren Speicherregister entspricht und die erregt sind, wenn die Kombination der vier genannten Bits die Adresse dieses Registers darstellt. Die Adresse des Registers M wird durch vier Bits gleich »0« dargestellt, so daß das Register M automatisch adressiert ist, wenn nicht ausdrücklich eine Adresse gegeben wird. Die die Funktionsbits B 5 bis B 8 des genannten Befehls enthaltenden übrigen vier Stellen /5 bis /8 speisen einen Funktionsdecoder 18 mit einem Satz Ausgängen Fl bis F16, die erregt sind, wenn die Kombination der Bits B 5 bis B 8 eine entsprechende Funktion darstellt.

Außerdem können die Ausgänge der Stellen /1 bis /4 und die Ausgangsleitungen der Stellen /5 bis /8 über das Verknüpfungsglied 19 bzw. das Verknüpfungsglied 20 an die Eingangsleitungen der jeweiligen Stellen KS bis K 8 des Registers K angeschlossen werden, um die auf diesen Stellen gespeicherte Adresse bzw. die Funktion auszudrücken.

Ein Schaltkreis 36 ist vorgesehen, um entsprechend verschiedenen nachstehend näher spezifizierten Weisen die zehn Speicherregister, den Binäraddierer 72, das Schieberegister K und das Befehlsregister 16 zum richtigen Steuern der Übertragung von Daten und Befehlen in die und aus den verschiedenen Teilen der Rechenanlage wahlweise untereinander zu verbinden. Der Schaltkreis 36 besteht aus einer Dioden-

matrix oder einer Transistor-NOR-Glieder-Matrix oder einer keine Speichereigenschäften aufweisenden gleichwertigen Schaltvorrichtung.

Außerdem wird durch den Schaltkreis 36 die Auswahl der Speicherregister entsprechend der durch den Decoder 17 angezeigten vorliegenden Adresse vorgenommen.

Das Tastenfeld 22 zum Eingeben der Daten und der Befehle und zur Steuerung der verschiedenen Funktionen des Rechners enthält ein Zifferntastenfeld 65 mit zehn Zifferntasten 0 bis 9, die dazu dienen, über das als Pufferregister wirkende Register K Zahlen in das Speicherregister M einzuspeichern, wobei gemäß einer bevorzugten Ausführungsform das Register M das von dem Zifferntastenfeld aus einzige zugängliche Speicherregister ist. Das Tastenfeld 22 enthält außerdem ein Adressentastenfeld 68, das mit Tasten versehen ist, die je eines der entsprechenden Register des Verzögerungsleitungsspeichers LDR ansteuern.

Das Tastenfeld 22 enthält außerdem ein Funktionstastenfeld 69 mit Tasten, die je dem Funktionsteil eines der Befehle entsprechen, die der Rechner ausführen kann.

Die drei Tastenfelder 65, 68 und 69 steuern eine mechanische Decodereinrichtung, die aus Codierstäben besteht, die mit elektrischen Schaltern zusammenwirken, um an vier Leitungen Hl, Hl, H 3, H4 vier Binärsignale zu erzeugen, die entweder die vier Bits einer auf dem Tastenfeld 65 eingestellten Dezimalziffer oder die vier Bits einer auf dem Tastenfeld 68 eingestellten Adresse oder die vier Bits einer auf dem Tastenfeld 69 eingestellten Funktion darstellen, wobei die Decodereinrichtung außerdem eine Ausgangsleitung Gl oder Gl oder G 3 erregen kann, um anzuzeigen, db das Tastenfeld 65 oder das Tastenfeld 68 bzw. das Tastenfeld 69 betätigt worden ist.

Eine Kommataste 67 und eine Taste 66 für ein negatives algebraisches Vorzeichen erzeugen bei ihrer Betätigung unmittelbar ein Binärsignal in der Leitung V bzw. SN.

Einige der von der Rechenanlage ausführbaren Befehle sind nachstehend aufgeführt, wobei der Buchstabe Y das entsprechend der in dem Befehlsregister 16 festgehaltenen Adresse gewählte Register bedeutet:

Fl Addition: Übertragen der in dem gewählten Register Y gespeicherten Zahl in das Register M, dann addieren des Inhalts des Registers M zu dem Inhalt des Registers N und speichern des Ergebnisses in dem RegisterN, d.h. symbolisch:
Y->M; (N+ M)-^N;

Fl Subtraktion:

. Entsprechend Y->M; (N-M)-^N;

F3 Multiplikation: Y-+M; (N-M)-+N;

F4 Division: 7->M; (N:M)->N;

F 5 Übertragen aus M: Übertragen des Inhalts des Registers M in das gewählte Register, d. h. M->Y;

F6 Übertragen nach N: Übertragen des Inhalts des gewählten Registers in das Register N, d.h. Y-yN;

Fl Austausch: Übertragen des Inhalts des ge-

wählten Registers in das Register N und umgekehrt, d.h. Y-+N; N-yY;

F8 Drucken: Ausdrucken des Inhalts des gewählten Registers Y;

F 9 Drucken und Löschen: Ausdrucken des Inhalts des gewählten Registers Y und Löschen des Inhalts;

FlO Programmstopp: Anhalten der automatischen Ausführung des Programms und warten, bis der Bedienende Daten über das Tastenfeld eingibt; diese Daten in das gewählte Register Y einspeichern (danach kann entweder die automatische Programmausführung oder der Handbetrieb fortgesetzt werden);

FIl Auszug aus dem Register/ eines der ersten durch die in dem vorliegenden Befehl enthaltenen Adresse spezifizierten ersten acht Zeichen und Übertragen dieses Zeichens in das Register M;

FYl Sprung auf den in dem vorliegenden Befehl spezifizierten Programmbefehl, unbedingt;

F13 Sprung, bedingt.

Die Rechenanlage läßt sich wahlweise so einstellen, daß sie nach drei Arten, und zwar »von Hand«, »automatisch« und »Programmeinspeicherung« in Abhängigkeit davon, ob ein Schalter 23 mit drei Stellungen ein Signal PM, PA oder IP erzeugt, arbeitet.

Alle vorerwähnten Befehle können bei automatischem Betrieb ausgeführt werden, und die ersten neun Befehle können auch bei Handbetrieb ausgeführt werden.

Während des Programmeinspeicherungsbetriebes, bei dem das Signal IP auftritt, sind das Adressentastenfeld 68 und das Funktionstastenfeld 69 zum Eingeben der Programmbefehle in die Register/ und J über das Pufferregister K betätigbar. Zu diesem Zweck können die Ausgänge Hl bis H4 der Tastenfeld-Decodereinrichtung über das Verknüpfungsglied 24 jeweils an die Eingänge 8 bis 11 des Registers K angeschlossen werden. Während dieser Zeit ist das Tastenfeld 65 gesperrt.

Während des automatischen Betriebes, bei dem das vorher in den Speicher LDR eingespeicherte Programm ausgeführt wird, sind das Adressentastenfeld und das Funktionstastenfeld gesperrt.

Der automatische Betrieb besteht aus einer Folge von Befehl-Substituierphasen und Befehl-Ausführphasen. Im einzelnen wird während einer Substituierphase ein Befehl aus dem Programmregister /, J gelesen und in das Register 16 übertragen. Auf diese Phase folgt automatisch eine Ausführungsphase, in der der Rechner unter Steuerung durch den gespeicherten Befehl diesen Befehl ausführt. Auf diese Ausführungsphase folgt automatisch eine Substituierphase für den nächstfolgenden Befehl, der gelesen und an Stelle des vorherigen Befehls gespeichert wird usw. Solange in dem Register 16 ein Befehl gespeichert wird, bleibt das durch den Adressenteil des Befehls angegebene Zahlenregister fortlaufend gewählt, wobei der Decoder 18 stetig das dem Funktionsteil des Befehls entsprechende Funktionssignal erzeugt. Während des automatischen Betriebes ist normalerweise auch das Zifferntastenfeld gesperrt,

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da die Rechenanlage die vorher in den Speicher eingespeicherten Daten verarbeitet. Dieses Tastenfeld wird hur dann betätigt, wenn der zur Zeit gespeicherte Programmbefehl der Haltebefehl F10 ist. Dieser Befehl läßt die Verarbeitung von mehr Daten zu, als der Speicher der Recherianlage enthalten kann.

Beim Handbetrieb sind das Zifferntastenfeld, das Adressentasienfeld und das Funktionstastenfeld normalerweise frei. Im einzelnen können bei dieser Betriebsart das Adressentastenfeld und das Funktionstastenfeld von dem Benutzer so verwendet werden, daß der Rechner eine Folge von Operationen ausführt, die jeder beliebigen, auch im automatischen Betrieb ausführbaren Folge entsprechen kann.

Während des automatischen Betriebes können die in den Befehlen spezifizierten Funktionen mit vorher in den Speicher eingegebenen Daten ausgeführt werden. Vor dem Drücken des Schaltknopfes AUT zum Starten der automatischen Programmausführung kann der Benutzer, nachdem er die Rechenanlage auf Handbetrieb eingestellt hat, jede dieser Anfangsdaten eingeben, indem er zunächst die Daten über das Zahlentastenfeld in das Register M eingib;, dann die Adressentaste niederdrückt, die dem Register entspricht, in dem die Daten gespeichert werden sollen, und dann die dem Übertragungsbefehl F 5 entsprechende Funktionstaste niederdrückt.

Die Rechenanlage enthält außerdem eine Gruppe bistabiler Schaltungen, die in F i g. 1 b mit Hilfe eines Kästchens 25 kollektiv und in F i g. 6 im einzelnen dargestellt sind. Diese bistabilen Schaltungen werden unter anderem zum Speichern einiger inneren Zustände des Rechners verwendet, wobei die diese Zustände darstellenden Signale dieser bistabilen Schaltungen in dem Blockdiagramm nach F i g. 1 kollektiv mit A bezeichnet sind.

Im einzelnen wird die bistabile Schaltung A 0 während jedes Speicherzyklus beim Entnehmen der ein Ziffernanzeigebit B 2 gleich »1« speichernden ersten Binärstelle T2 aus dem Register M erregt, worauf sie beim Entnehmen der ein Ziffernanzeigebit B 2 gleich »0« speichernden ersten Binärstelle P2 entregt wird, so daß die bistabile Schaltung A 0 während des gesamten beim Entnehmen der in dem Register M gespeicherten Zahl verstreichenden Zeitintervalls erregt bleibt. Mit anderen Worten zeigt die bistabile Schaltung A 0 in jedem Speicherzyklus die Länge und die Lage der in dem Register M gespeicherten Zahl an, wobei diese Länge und diese Lage variabel sind.

Die bistabilen Schaltungen A1 und A 2 geben Länge und Lage der ih dem Register N bzw. Y gespeicherten Zahl an, wobei Y das zur Zeit adressierte und angesteuerte Register bezeichnet. Zu diesem Zweck werden die bistabilen Schaltungen A1 und A 2 durch den Ausgang LN des Registers N bzw. durch den Ausgang L des gewählten Registers Y gesteuert. Die Ausgänge der bistabilen Schaltungen A 0 und A1 werden so kombiniert, daß sie ein Signal A 01 erzeugen, das während jedes Speicherzyklus von der Entnahmezeit der ersten Dezimalziffcr der Zahlen in M und N bis zur Entnahmezeit der zuletzt auftretenden Dezimalziffer dieser Dezimalzahleri andauert.

Die bistabile Schaltung A 3 wird normalerweise zum unterscheidenden Anzeigen einer bestimmten Ziffernperiode verwendet, während der eine bestimmte Operation durchgeführt werden soll, wobei diese Anzeige dadurch erzielt wird, daß die bistabile Schaltung während der genannten Ziffernperiode erfegt und während der anderen Ziffernperioden entregt bleibt.

Die bistabile Schaltung A 7 wird normalerweise zum unterscheidenden Anzeigen eines bestimmten Speicherzyklus oder eines Teiles davon während des Betriebes der Eingangs- und Ausgangseinheiten der Rechenanlage verwendet.

Die bistabilen SchaltungenA6, A8, A9 werden zum Anzeigen von bestimmten Zuständen während der Ausführung bestimmter Befehle verwendet.

Die Funktion anderer bistabiler Schaltungen der Gruppe 25 ist weiter unten beschrieben.

Die Rechenanlage ist außerdem mit einer Folgesteuereinheit 26 mit einer Gruppe bistabiler Zustand-Anzeigeschaltungen Pl bis Pn versehen, die einzeln erregt werden, so daß sich der Rechner jederzeit in einem bestimmten Zustand befindet, der einer zur Zeit erregten bistabilen Schaltungen Pl bis Pn entspricht. Im Betrieb durchläuft der Rechner eine Folge von Zuständen, wobei er in jedem Zustand bestimmte Grundoperationen ausführt. Die Folge dieser Zustände wird nach einem durch eine logische Schaltung 27 erstellten Kriterium bestimmt.

Schreibwerk

Das Serienschreibwerk 21 besteht aus einer stetig umlaufenden Typentrommel, die für jede Druckspalte einen gesonderten Typenkranz trägt. Ein in Ruhestellung am rechten Ende der Druckzeile liegender Druckhammer läßt sich schrittweise parallel zur Achse der Typentrommel synchron mit der Drehbewegung der Typentrommel so verstellen, daß er die aufeinanderfolgenden Druckspalten zum Seriendruck der Zeichen jeder Druckzeile erreicht.

Jedes der Zeichen auf der Typentrommel wird in dem internen Code der Rechenanlage durch vier Bits B5, B6, Bl, B8 (oder Bl, B2, B3, B4 im Falle einer Adresse) dargestellt.

Die Anordnung der Zeichen auf der Typentrommel ist dabei so, daß bei Deutung der vier Bits jedes Zeichens als reine Binärdarstellung der Zahlen 0 bis 15 die Zeichen jeder Spalte ihre Druckstellung vor dem Druckhammer in der den binären Zahlen entsprechenden Reihenfolge erreichen. In gleicher Weise wird jede Zeichenreihe parallel zur Achse der Typentrommel durch eine entsprechende Kombination von vier Bits dargestellt. So lassen sich also die abzudruckenden Zeichen durch einfaches Zählen von ihnen zugeordneten Marken ansteuern. Das Verstellen des Druckhammers von einer Spalte zur nächsten dauert mindestens eine einigen Speicherzyklen entsprechende Zeit.

Starten des Betriebes der Rechenanlage

Der Benutzer betätigt eine allgemeine Rückstell tasteAG, wodurch die bistabilen Schaltungen A6 bis Λ10 entregt werden, während eine 8-Bit-Zahl, die die Ergänzung von 21 zu 256 darstellt, jeweils in die acht Stellen Kl bis K8 des Registers K eingeschrieben wird.

Darauf betätigt der Benutzer für die Dauer von wenigstens einigen Speicherzyklen eine Starttaste A V.

Die Vorderkante des Signals A V bringt die Maschine in den Zustand P 21 und erregt die bistabile

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Schaltung A10, so daß der Taktimpulsgenerator 44 anläuft. In dem Zustand P 21 verbindet der Schaltkreis 36 den Binäraddierer 72 ständig mit dem Register K, um in vorstehend beschriebener Weise einen Zähler zu bilden, wobei ein Zählsteuerkreis 73 während jeder Ziffernperiode in der Bitperiode Tl über ein Verknüpfungsglied 30 einen Zählimpuls erzeugt, so daß der Zähler in diesem Zustand die aufeinanderfolgenden Ziffernperioden zählen kann, da in jeder Ziffernperiode sein Inhalt um Eins inkrementiert wird. Außerdem erregt die Vorderkante des Signals A V die bistabile Schaltung A 3, die danach in der nächstfolgenden Bitperiode Γ1 entregt wird, so daß sie also nur während der ersten Ziffernperiode Cl erregt bleibt. Deshalb bewirkt der Markierungsbitsteuerkreis 37, daß über ein Verknüpfungsglied 74 ein Markierungsbit B1R = »1« in die erste Binärstelle (Bitperiode Tl) der ersten Dezimalstelle (Ziffernperiode Cl) des Registers R eingeschrieben wird.

Der Zähler zählt die aufeinanderfolgenden Ziffernperioden, bis sein Inhalt den Wert 256 erreicht. Dieser Umstand, der bei der ersten Bitperiode (Impuls Γ1) der 21. Ziffernperiode C 21 eintritt, wird mit Hilfe des Vorhandenseins eines Binärübertrags Rb während der letzten Bitperiode Γ28 dieser 21. Ziffernperiode festgestellt. Dadurch wird eine bistabile Schaltung A 22 erregt, die danach während der gesamten 22. Ziffernperiode C 22 erregt bleibt. Gesteuert durch diese bistabile Schaltung A 22 wird in dem Kreis 37 ein Verknüpfungsglied 75 zum Schreiben eines Bits BIE = »1« in der ersten Bitperiode Π des Registers E geöffnet.

Darüber hinaus wird in der letzten Bitperiode T8 dieser 22. Ziffernperiode die bistabile Schaltung A10 durch den Impuls M10 entregt, so daß der Taktimpulsgenerator 44 angehalten wird. Demzufolge werden also im Zustand P 21 am Anfang bzw. am Ende einer Reihe von zweiundzwanzig Ziffernperioden zwei Synchronisierungsbits in die Verzögerungsleitung eingeschrieben, von denen das Anfangsbit (Startbit) in das Register R und das Endbit (Stoppbit) in das Register E eingeschrieben wird.

In dem Zustand P 21 zeigt die logische Schaltung 27, ohne Rücksicht auf die internen Bedingungen der Rechenanlage, als nächstfolgenden Zustand den Zustand PO an.

Außerdem wird während des nächstfolgenden Speicherzyklus, wenn die bistabile Schaltung A10 durch das StartbitBlR = »1« erneut erregt wird, über ein Verknüpfungsglied 82 in dem Zustandswechsel-Taktsteuerkreis 29 ein Signal MG erzeugt, so daß die Rechenanlage effektiv in den Zustand PO gebracht wird.

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Synchronisieren des Taktimpulsgenerators 44
mit der Verzögerungsleitung LDR

Die im Startzustand P 21 der Rechenanlage in die Verzögerungsleitung LDR eingespeicherten vorerwähnten Synchronisierungsbits BlR und BlE werden zum Synchronisieren des Taktimpulsgenerators 44 mit der Verzögerungsleitung, d. h. zum Aus; gleichen jeder Veränderung der Fortpflanzungszeit der Impulse in der Verzögerungsleitung bzw. zum Ausgleichen jeder Veränderung in der Periode des Oszillators 45 verwendet.

Zu diesem Zweck erregt in jedem Speicherzyklus, der auf den Zyklus folgt, in dem die Synchronisierungsbits in der Verzögerungsleitung aufgezeichnet worden sind, ohne Rücksicht auf den derzeitigen Zustand der Rechenanlage, das beim Entnehmen des Startsynchronisierungsbits BlR erhaltene Lesesignal LB1R die bistabile Schaltung A10 und entregt das beim Entnehmen des Stoppsynchronisierungsbits erhaltene Lesesignal LB1E die bistabile Schaltung, so daß der durch diese bistabile Schaltung gesteuerte Taktimpulsgenerator 44 während jedes Speicherzyklus für genau zweiundzwanzig Ziffernperioden wirksam bleibt, wenn man von der belanglosen Phasendifferenz, die innerhalb eines einzelnen Speicherzyklus zwischen der Verzögerungsleitung LDR und dem Taktimpulsgenerator 44 entstehen kann, absieht.

Die Phasendifferenz wird, sofern überhaupt eine solche vorhanden ist, am Beginn jedes Speicherzyklus ausgeglichen, da der Zeitpunkt, zu dem die Synchronisierungsbits BlR und BlE, nachdem sie aus der Verzögerungsleitung entnommen worden sind, wieder in die Verzögerungsleitung eingeschrieben werden, durch die von dem Taktimpulsgenerator 44 selbst erzeugten Taktsteuerimpulse zeitlich genau abgestimmt ist.

Die effektive Länge der Verzögerungsleitung LDR und entsprechend die Impulsfortpflanzungszeit zwischen den beiden Wandlern 40 und 38 plus der aus dem Impulsentnahmezeitpunkt Ml und dem Impulseinschreibezeitpunkt M 4 entstehenden Verarbeitungszeit muß also größer sein als die den zweiundzwanzig Ziffernperioden des Taktimpulsgenerators 44 entsprechende Länge der Register, so daß die sich in der Verzögerungsleitung fortbewegende Reihe aus 10-8-22 Signalen nur einen Teil der Verzögerungsleitung besetzt und eine unbesetzte Strecke frei läßt, die entsprechend der Differenz beider Längen eine konstante Länge hat.

Demzufolge hat jeder beim Entnehmen des Bits BlR aus der Verzögerungsleitung beginnende Speicherzyklus eine Dauer von zweiundzwanzig Ziffernperioden plus einem dem Längenunterschied oder der unbesetzten Strecke entsprechenden Leerzeitintervall. Während dieses Zeitintervalls tritt in den verschiedenen in dem Rechner festgehaltenen Signalen keine Veränderung auf, und es wird kein Signal aus der Verzögerungsleitung entnommen oder in sie eingeschrieben, so daß der Betrieb des Rechners nach diesem Leerintervall an genau derselben Stelle, an der er zu Beginn dieses Intervalls unterbrochen worden war, wieder aufgenommen wird, so daß das Vorhandensein dieser unbesetzten Strecke auf den Betrieb der Rechenanlage keinen Einfluß hat.

Eingeben einer Zahl in den Speicher
über das Tastenfeld

Auf den Zustand P 21 folgt der ZurstandPO, in welchem die Daten über das Tastenfeld in den Speicher eingegeben werden können.

In dem Zustand PO verbindet der Schaltkreis 36 das Speicherregister M zum Bilden einer geschlossenen Schleife ständig mit dem Verschieberegister K, so daß das Register M um eine Ziffernperiode verlängert wird. Währenddessen sind alle verbleibenden Register mit ihrem Ausgang unmittelbar an ihren

jeweiligen Eingang angeschlossen, um eine geschlossene Schleife zu bilden, so daß ihr Inhalt fortlaufend wiedergewonnen wird, damit er während der nachfolgenden Speicherzyklen unverändert bleibt. Auch die Markierungsbits B1 dieser verbleibenden Register werden über den Steuerkreis 37 fortlaufend wiedergewonnen, so daß der gesamte Inhalt aller Register 'außer dem Register M während des Zustandes P 0 unverändert bleibt.

Das Taktsteuersignal MG, das das Umschalten des Rechners aus dem Zustand P 21 in den Zustand PO herbeiführt, stellt die bistabile Schaltung A 40 auf ihren Ausgangszustand zurück. Der Benutzer be-,tätigt entweder die Minuszeichentaste 66 oder keine Taste, je nachdem, ob die einzugebende Zahl negativ oder positiv ist. Im ersteren Falle bewirkt das durch .die betätigte Taste erzeugte Signal SN, daß über ,ein Verknüpfungsglied 76 ein Negativzeichenbit B 3 = »1« in die dritte Binärstelle aller Dezimalstellen des Registers M eingeschrieben wird. Darauf betätigt der Bedienende die der einzugebenden ersten Dezimalziffer entsprechende Zifferntaste. Dadurch erzeugen die dem Tastenfeld 22 zugeordneten elektrischen Kontakte die vier diese Dezimalziffer darstellenden Binärs.ignale Hl, H2, H2>, H4 und ein Signal Gl, ■das anzeigt, daß diese vier Signale zu einem über das Zifferntastenfeld 65 eingegebenen numerischen Zeichen gehören. Die Dauer dieses durch das Tastenfeld erzeugten gesamten Signals beträgt mehr als einen Speicherzyklus.

Die Vorderkante des Signals Gl erregt die bistabile Schaltung A 7. Zu einem entweder vor oder hinter dieser Vorderkante auftretenden Zeitpunkt startet das in der Verzögerungsleitung umlaufende Synchronisierungsbit BlR den Taktimpulsgenerator .44. Während des ersten durch den Generator 44 nach dem Erregen der bistabilen Vorrichtung A 7 erzeugten Taktimpulses T1 bewirkt der Impuls M 4 durch Öffnen des Verknüpfungsgliedes 24, daß die Bits Hl, Hl, HTs, H4 und Gl von dem Tastenfeld 22 aus in die jeweiligen Stellen K4, K5, K6, Kl und Kl des Registers K übertragen werden. Da das Niederdrücken der Taste des Tastenfeldes 22 nicht mit dem Taktimpulsgenerator 44 synchronisiert ist, kann dieser erste Taktimpuls Tl mit der ersten Bitperiode irgendeiner Ziffernperiode C (n + 1) der zweiundzwanzig Ziffernperioden des derzeitigen Speicherzyklus zusammenfallen. Demzufolge enthalten bei Beginn dieses Taktimpulsus Tl die Stellen Kl bis K8 des Registers K die jeweiligen Binärstellen B1 bis B 8 :der η-ten Dezimalstelle des Registers M. Bei dem Impuls M 4 dieser Bitperiode Tl werden die Bits der Binärstellen B 2 bis BS der η-ten Dezimalstelle und (das Bit der ersten Binärstelle B1 der nächstfolgenden Dezimalstelle C (n+1) in die jeweiligen Stellen Kl bis K8 des Registers K übertragen. Bei dem gleichen Impuls M 4 werden die Bits Hl, Hl, H 3, H 4 und 'Gl von dem Tastenfeld 22 in das Register 2£ eingegeben. Dadurch werden diese Bits in die Binärstellen BS, B6, B7,B8 bzw. Bl der «-ten Dezimal-Stelle Cn des Registers M eingeschrieben, von denen die vier erstgenannten Bits die eingegebene Ziffer darstellen und das fünfte Bit ein Ziffern-Anzeigebit ist. Wie vorstehend erklärt, ist die Binärstelle B 3 bereits durch ein Vorzeichenbit besetzt worden.

Die über das Tastenfeld eingegebene erste Ziffer wird also ziellos in eine bestimmte n-te Dezimalstelle (eingegeben, die die erste Dezimalstelle ist, die nach der Betätigung der entsprechenden Taste zuerst den Lesewandler 38 und den Schreibwandler 40 erreicht.

Außerdem wird bei diesem Impuls M 4 der ersten Bitperiode Pl der Ziffernperiode C (n+1) der Ausgang SM des Markierungsbit-Steuerkreises 37 erregt, da der Ausgang des Verknüpfungsgliedes 78 erregt ist. Demzufolge wird ein MarkierungsbitBIM= »1« in die erste Binärstelle dieser η-ten Dezimalstelle des Registers M unmittelbar vor der aus dem Tastenfeld eingegebenen Ziffer eingeschrieben. Darüber hinaus erregt der Taktimpuls Tl die bistabile Schaltung A 3, die danach durch den nächstfolgenden Impuls Tl entregt wird und somit also nur während dieser (n + 1.) Ziffernperiode erregt bleibt, um die Ziffernperiode anzuzeigen, während der die auf dem Tastenfeld eingestellte Ziffer in das Register M eingegeben wird.

Der Taktimpuls Tl der Ziffernperiode C (n+1) entregt die bistabile Schaltung A 7, um zu verhindern, daß die Ziffer im nächstfolgenden Zyklus nochmals in das Register M eingegeben wird, so daß diese Ziffer trotz der Tatsache, daß die entsprechende Taste während mehr als einem Speicherzyklus niedergedrückt gehalten wird, nur einmal in das Register M eingegeben wird. Die Aufgabe der bistabilen Schaltung Λ 7 besteht in diesem Falle also darin, beim Eingeben einer Ziffer über das Tastenfeld den ersten Speicherzyklus von den nachfolgenden Speicherzyklen zu unterscheiden. Außerdem errregt derselbe Taktimpuls Tl die bistabile Schaltung A 40, die auch während des Einstellens der nächsten Ziffern auf dem Tastenfeld erregt bleibt, um die zuerst eingestellten Ziffern von den nachfolgenden zu unterscheiden. Dies geschieht deshalb, weil die erste eingegebene Ziffer in eine zufällig angesteuerte Dezimalstelle des Registers M eingeschrieben wird, während die nachfolgenden Ziffern entsprechend einer vorgeschriebenen Folge in die aufeinanderfolgenden Dezimalstellen des Registers M eingeschrieben werden müssen. Der Sinn der bistabilen Schaltung A 40 liegt in der Bestimmung dieses Unterschiedes bei der Zifferneingabe. Die erste eingegebene Ziffer läuft während der nachfolgenden Speicherzyklen in dem Register M und dem Register K um, die, wie vorstehend erläutert, zu einer geschlossenen Schleife miteinander verbunden sind. In dem Markierungsbit-Steuerkreis 37 wird bewirkt, daß auch die Markierungsbits BlM durch das Verschieberegister geschaltet werden, da sie von dem Ausgang LM des Registers M auf den Eingang 13 des Registers K übertragen werden, weil an Stelle des Verknüpfungsgliedes 80 das Verknüpfungsglied 79 geöffnet ist, so daß dieses Bit BlM= »1« in der durch die erste eingegebenen Ziffer besetzten η-ten Dezimalstelle aufgezeichnet bleibt, während das Bit in der ersten Binärstelle der verbleibenden Dezimalstelle des RegistersM weiterhin BlM= »0« bleibt.

Darauf wird die zweite Dezimalziffer der einzugebenden Zahl auf dem Tastenfeld eingestellt, die ebenfalls Binärsignale Hl, Hl, H3, H4 und das Signal Gl erzeugt. Wie vorstehend erörtert, haben diese Signale eine Dauer, die länger als ein Speicherzyklus ist.

Wie bei der ersten eingegebenen Ziffer erregt die Vorderkante des Signals Gl die bistabile Schaltung A 7. Beim Entnehmen des in der «-ten Dezimalstelle des Registers M, d. h., der durch die zuerst eingegebene Ziffer besetzten Stelle, aufgezeichneten

Märkiefühgsbit BlM == »i« wird die bistabile Schaltung .4 3 erregt. Die bistabile Schaltung Λ 3 wird danach durch den nächstfolgenden Taktimpuls T1 entregt, so daß sie nur während der η-ten Ziffernperiöde erregt bleibt, die beim Entnehmen dieses Markierurigsbits BlM = »1« aus der Verzögerungsleitung LDR beginnt. Es sei bemerkt, daß beim Entnehmen dieses Bits BlM= »1«, das am Anfang der «-ten Dezimalstelle des Registers M steht, sich die (n—l)-te Dezimalstelle in dem Register K be- ίο findet, während die (n—2)-te Dezimalstelle gerade wieder in das Register M, d. h. am Beginn der Verzögerungsleitung eingeschrieben worden ist.

Beim Entnehmen dieses Markierungsbits BlM bewirkt der Impuls M 4 durch Öffnen des Verknüpfungsgliedes 24 des Übertragen der Binärsignale Hl, H 2, H 3, H 4 und Gl von dem Zifferntastenfeld 65 in die Stellen KA, KS, K 6, Kl bzw. Kl des Registers K.

Außerdem wird in dem Markierungsbit-Steuerkreis 37 das aus der «-ten Dezimalstelle des Registers M entnommene Bit MlM= »1« über das durch die bistabile Schaltung A 3 geöffnete Verknüpfungsglied unmittelbar auf den Ausgang SM übertragen, statt schrittweise durch das Register K geschaltet zu werden.

Das Markierungsbit BlM = »1« wird also in der (n — l)-ten Dezimalstelle aufgezeichnet, und die zweite auf dem Tastenfeld eingestellte Ziffer wird ebenfalls in diese (n — l)-te Stelle, d.h. in die Stelle eingeschrieben, die der Stelle vorangeht, in die die erste Ziffer eingegeben worden ist.

Das Markierungsbit BlM =»1« wird also aus der η-ten Dezimalstelle in die {n— l)-te Dezimalstelle verschoben, so daß es jederzeit bei Beginn der zuletzt eingegebenen Ziffer wieder an seine Stelle gebracht werden kann.

Die bistabile Schaltung A 7 wird durch den nach dem Entnehmen des ernten MarkierungsbitsBIM auftretenden ersten Taktimpuls T 2 entregt. Dadurch wird während der nachfolgenden Speicherzyklen die Wiederholung des Ubertragungsvorgangs von dem Tastenfeld in das Register^ für die auf dem Tastenfe'.d eingestellte Ziffer verhindert, und die erste und zweite Ziffer laufen einschließlich des derzeitig der zweiten Ziffer zugeordneten Markierungsbits BIm = »1« in der durch die Register K und M gebildeten geschlossenen Schleife um.

Entsprechend werden die nachfolgenden Ziffern der Zahl auf dem Tastenfeld eingestellt und in das Register M eingegeben. Allgemein also wird jede neueingegebene Ziffer in die der zuletzt eingebenenen Ziffer vorangehende Dezimalstelle eingeschrieben, und zwar unter Berücksichtigung der Tatsache, daß die Ziffern beginnend mit der höchstwertigen eingegeben und beginnend mit der niedrigstwertigen aus der Verzögerungsleitung entnommen und verarbeitet werden.

Außerdem wird jedesmal, wenn eine neue Ziffer über das Tastenfeld eingegeben wird, das Markierungsbit BlM = »1« von der zuletzt eingegebenen Ziffer zu der neu eingegebenen Ziffer verschoben, um die die zuletzt eingegebene Ziffer enthaltende Dezimalstelle zu erkennen.

In dieser Phase des Betriebs der Rechenanlage kann infolge der Verwendung der verschiebbaren Markierungsbits auf eine Zifferzählvorrichtung verzichtet werden.

Der Benutzer kann also auch im Gegensatz zu den bisher bekannten Rechenanlagen auf dem Tastenfeld jede beliebige Zahl einstellen, ohne sich um ihre stellengerechte Lage zu kümmern.

Zum Eingeben des Kommas betätigt der Benutzer nach dem Eingeben der Einer-Ziffer die Taste 67, so daß ein Signal V mit einer Dauer von einigen Speicherzyklen erzeugt wird. Da das Ziffernanzeigesignal Gl nicht vorhanden ist, ist die bistabile Schaltung Λ 7 und folglich auch die bistabile Schaltung A3 nicht erregt, so daß das das Tastenfeld mit dem Register K verbindende Verknüpfungsglied 24 geschlossen bleibt und der Mechanismus zum Verschieben des Markierungsbits BlM = »1« auf die nächstfolgende Dezimalziffer unwirksam ist.

Beim Entnehmen des der Einer-Ziffer zugeordneten BitsBlM=»!« aus dem SpeicherLDR wird eine bistabile Schaltung A 80 erregt. Die bistabile Schaltung A 80 wird danach durch den nächstfolgenden Taktimpuls Π entregt, so daß bei Annahme, daß diese Ziffer in eine bestimmte Dezimalstelle Cm des Registers M eingegeben worden ist, diese bistabile Schaltung während der gesamten Ziffernperiode Cm erregt bleibt. Demzufolge wird während der vierten Bitperiode TA dieser Ziffernperiode Cm ein Kommaanzeigebit B 4 = »1« über ein Verknüpfungsglied 81 in die Stelle 7C8 des Registers K eingegeben. Dieses Kommaanzeigebit wird also in die durch die Einer-Ziffer besetzte Binärstelle Γ4 der Dezimalstelle eingeschrieben.

Sofern der Benutzer in dem Zustand FO an Stelle einer Zahl auf dem Tastenfeld 65 eine Adresse einstellt, so daß an Stelle des Signals Gl das Signal G 2 erzeugt wird, werden die diese Adresse darstellenden vier Bits Hl, Hl, H3, HA über das Verknüpfungsglied 70 in die jeweiligen Stellen Jl, Jl, 73, JA des Befehlsregisters 16 übertragen. Somit nimmt der Rechner über den Decoder 17 die Adresse Yl bis Y8 des gewählten Registers auf.

Bei Handbetrieb folgt im Zustand PO auf das Eingeben einer Zahl und die Auswahl eines Registers stets das Eingeben einer Funktion über das Funktionstastenfeld 69. Die Betätigung des Tastenfeldes 69 erzeugt ein Signal G 3, so daß die die auf dem Tastenfeld eingestellte Funktion darstellenden vier Bits Hl, Hl, H3, HA über ein Verknüpfungsglied 71 in die jeweiligen Stellen /5, /6, Jl, /8 des statisierenden Befehlsregisters 16 übertragen werden und der Decoder 19 dem Rechner die auf dem Tastenfeld eingestellte Funktion Fl bis F16 anzeigt. Außerdem erregt der Anfang des Signals G 3 ohne Rücksicht auf die Funktion eine bistabile Schaltung A 6, so daß in dem Zustandswechsel-Taktsteuerkreis 29 die Vorderkante des bei Beginn des nächstfolgenden Speicherzyklus beim Anlaufen des Taktimpulsgenerators 44 erzeugten Sginals^ 10 über ein Verknüpfungsglied 83 ein Taktsteuersignal MG erzeugt, das den Rechner auf den nächstfolgenden Zustand umschaltet, der entsprechend dem besonderen auf dem Tastenfeld eingestellten und in dem Befehlsregister 16 festgehaltenen derzeitigen Befehl bestimmt wird. Dasselbe Signal MG entregt die bistabile Schaltung A 6, die somit das unnötige Erzeugen weiterer Zustandswechsel-Taktsteuersignale MG in den folgenden Speicherzvklen während des Signals G 3 durch den Steuerkreis 29 verhindert. Tn dem nächstfolgenden Zustand führt die Rechenanlage den auf dem Tastenfeld eingestellten Befehl aus.

Übertragen einer Zahl in ein Speicherregister
und aus einem Speicherregister

Die Übertragungsoperationen zwischen den Registern und dem Speicher LDR werden normalerweise in einem Zustand P 2 während eines einzigen Speicherzyklus, d. h. von einem Starten des Oszillators 45 bis zu seinem nächsten Starten durchgeführt. Im einzelnen wird in diesem Zustand P 2, sowohl bei Handbetrieb als auch bei automatischem Betrieb, der Befehl Y angenommen, F 6 in dem Befehlsregister 16 gespeichert (das bedeutet, daß das derzeitig ausgewählte Register das Gattungsregister Y und die derzeitig festgehaltene Funktion F6 ist); der Schaltungskreis 36 verbindet den Ausgang jedes Registers mit Ausnahme des Registers N mit dem jeweiligen Eingang in einer geschlossenen Schleife, damit die stete Wiedergewinnung seines Inhalts herbeigeführt wird, und ferner den Ausgang des adressierten Registers Y mit dem Eingang SN des Registers N, so daß während eines einzigen Speicherzyklus der Inhalt des Registers Y in das Register N übertragen wird.

Sofern der in dem Speicher 16 festgehaltene Befehl gleich Y, Fl ist, verbindet der Schaltungskreis 36 in einer gesonderten geschlossenen Schleife jedes Speicherregister, mit Ausnahme des Registers N, mit dem adressierten Register Y zum Zwecke der Wiedergewinnung seines Inhalts und ferner den Ausgang des Registers N mit dem Eingang des Registers Y und den Ausgang des Registers Y mit dem Eingang des Registers N, so daß der Inhalt des Registers Y in das Register N und umgekehrt übertragen wird.

Sofern der in dem Register 16 statisierte Befehl entweder gleich Y, Fl (Addition) oder Y, F2 (Subtraktion) oder Y, F3 (Multiplikation) oder Y, F4 (Division) oder Y, F5 (Übertrag aus M) ist, verbindet der Schaltungskreis 36 jedes Register mit Ausnahme des Registers M mit einer gesonderten geschlossenen Schleife zum steten Wiedergewinn seines Inhalts und ferner den Ausgang des adressierten Registers Y mit dem Eingang des Registers M, so daß der Inhalt des Registers Y in das Register N übertragen wird.

In allen Fällen wird, sofern in dem Befehl keine besondere Adresse angegeben ist, das Register M gewählt.

Ohne Rücksicht darauf, was für ein Befehl während des ZustandesP2 im Befehlsregister gespeichert ist, wird beim Wiederanlaufen des Taktimpulsgenerators 44 das Verknüpfungsglied 84 in dem Kreis 29 geöffnet, um einen Zustandswechsel-Taktsteuerimpuls MG zu erzeugen, der bewirkt, daß die Rechenanlage auf den nächstfolgenden durch die Art des eigentlichen Befehls bestimmten Zustand umschaltet.

Sofern im Befehlsregister 16 der Multiplizierbefehl Y, F3 gespeichert ist, verbindet der Schaltungskreis 36 in einem Zustand P 9 des Rechners die Speicherregister miteinander zum Übertragen des Inhalts des Registers N in das Register R.

Jede andere Übertragungsoperation erfolgt in gleicher Weise.

Stellengerechtes Ausrichten der in dem Speicher
gespeicherten Zahlen

Wie vorstehend erläutert, werden die Zahlen vom Tastenfeld ohne Rücksicht auf eine Ausrichtung in bezug auf entweder bereits in anderen Registern gespeicherte Zahlen oder irgendeine Bezugsstelle der Register selbst in das Register M eingegeben. Vor Ausführung irgendeiner arithmetischen Operation werden die Zahlen, die verarbeitet werden sollen, in folgender Weise stellengerecht ausgerichtet.

Im vorstehenden wurde herausgestellt, daß durch Verbinden eines Registers des Speichers LDR mit dem Schieberegister K zum Bilden einer geschlossenen Schleife der Inhalt dieses Speicherregisters in bezug auf die anderen Speicherregister im Verlauf jedes Speicherzyklus um eine Zifferperiode verzögert wird.

Zunächst sei angenommen, daß die in dem Register M gespeicherte Zahl so ausgerichtet werden muß, daß ihre Einer-Ziffer (der das Komma zugeordnet ist) in die erste Dezimalstelle C1 gebracht wird.

In dem Ausrichtzustand P 3 verbindet der Schaltungskreis 36 den Ausgang und den Eingang des Registers, desssen Inhalt ausgerichtet werden soll, beispielsweise des Registers M, mit dem Eingang bzw. dem Ausgang des Schieberegisters K und den Ausgang jedes der verbleibenden Speicherregister mit seinem jeweiligen Eingang. Dadurch wird in jedem Speicherzyklus der Inhalt des Registers M in bezug auf die verbleibenden Speicherregister um eine Ziffernperiode verzögert, bis während der (durch das Entnehmen des Markierungsbits B1R = »1« aus der Verzögerungsleitung identifizierten) ersten Ziffernperiode Cl eines bestimmten Speicherzyklus das (durch Entnehmen eines Kommabits B 4 = »1« aus der Verzögerungsleitung identifizierte) Komma ermittelt wird. Das gleichzeitige Auftreten dieser beiden Leseimpulse erregt über einen in der Zeichnung nicht dargestellten Kreis die bistabile Schaltung A 6, die anzeigt, daß das erforderliche Ausrichten vorgenommen worden ist. Demzufolge erzeugt, da die bistabile Schaltung A 6 erregt ist, in dem Kreis 29 beim nochmaligen Entnehmen der ersten Ziffer der Zahl in M oder TV die Vorderkante des Signals A 01 über das Verknüpfungsglied 86 einen Zustandswechsel-Taktsteuerimpuls MG, der das Umschalten des Rechners auf den nächstfolgenden Zustand bewirkt.

Entsprechend läßt sich bei einem Zustand P14 des Rechners eine Zahl verschieben, bis ihre höchstwertige Ziffer sich in der ersten Dezimalstelle Cl eines bestimmten Registers befindet. Diese Art Ausrichtung wird beispielsweise beim Multiplizieren für den Multiplikator verwendet.

Entsprechend kann vor dem Ausdrucken einer in einem bestimmten Register gespeicherten Zahl diese Zahl so ausgerichtet werden, daß sich ihre niedrigstwertige Ziffer in der ersten Dezimalstelle Cl dieses Registers befindet. Dieser Ausrichtvorgang erfordert mindestens so viele Speicherzyklen, wie nichtsignifikante Nullen in der Zahl vorhanden sind, da die Zahl während jedes Speicherzyklus um eine Dezimalstelle verzögert, d. h. zu höherwertigen Stellen hin verschoben wird. Demzufolge kann während dieses Ausrichtvorgangs die Zahl von den höchstwertigen Stellen aus abgetastet werden, um vor dem Ausdrucken bei jedem Speicherzykhus eine der nichtsignifikanten Nullen zu beseitigen.

Durch Verwendung der Markierungsbits können die Zahlen also entsprechend unterschiedlichen Anforderungen ausgerichtet werden.

Vergleichen der algebraischen Vorzeichen

von zwei Zahlen

Im Zustand P9 des Rechners werden in dem Kreis 64 (Fig. 4) die VorzeichenbitsB3 der beiden be-

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25 26

treffenden Register abgefragt und verglichen. Sofern Demzufolge wird die Addition in zwei Speicher-

keine Übereinstimmung vorliegt, wird eine am An- zyklen durchgeführt, in welchen sich der Rechner im

fang dieses Zustandes erregte bistabile Schaltung A 8 Zustand P 5 bzw. P 6 befindet.

entregt. Demzufolge zeigt der Umstand, daß nach Zum Durchführen der Subtraktion werden wäh-

dem Zustand P 9 die bistabile Schaltung A 8 entweder .5 rend eines ersten Speicherzyklus, in dem sich der

erregt bleibt oder nicht, an, ob die Vorzeichen der Rechner im Zustand P 5 befindet, die Zahlen in M

beiden überprüften Zahlen gleich sind oder nicht. und JV addiert, nachdem jede Dezimalziffer der Zahl

Der Ausgang ADD des Kreises 64 wird erregt, wenn in JV zu 15 komplementiert worden ist. Während

entweder der Addierbefehl Fi statisiert und die bi- dieses Zyklus wird nur dann ein Dezimalübertrag von

stabile Schaltung /18 erregt ist oder der Subtraktions- 10 einer Stelle auf die nächsthöhere Stelle vorgenom-

befehl F 2 statisiert wird und die bistabile Schaltung men, wenn die Summenziffer für die erstgenannte

A 8 entregt ist. Stelle größer ist als 15 (dieser Umstand wird durch

das Vorhandensein eines Binär-Endübertrags R 8 aus

der höchsten Binärstelle Γ8 dieser Dezimalstelle an-

Addition und Subtraktion _{1$ gezei}g_t)_{; wobei) so}f_ern diese Summenziffer zwischen

10 und 15 liegt, kein Dezimalübertrag vorgenommen

Die Addition und die Subtraktion von zwei in dem wird. Zu diesem Zweck bleibt das Verknüpfungsglied

Register M bzw. JV gespeicherten Zahlen werden nach 68 geschlossen, um zu vermeiden, daß der Ausgang

folgenden Regeln durchgeführt. Eine wirkliche der bistabilen Übertragsanzeige-Schaltung 58 an die

Addition wird durchgeführt, wenn entweder die Vor- 20 Summierschaltung 48 angeschlossen wird. Das Fehlen

zeichen der Zahlen in M und JV gleich sind (bistabile eines sich aus der Addition der beiden höchstwertigen

Schaltung A 8 ist erregt) und der derzeitig festgehal- Dezimalziffern der Zahlen in M bzw. JV ergebenden

tene Befehl Fl Addition ist oder die Vorzeichen der Dezimal-Endübertrags RF zeigt in diesem Zustand

Zahlen JV und M unterschiedlich sind (bistabile Schal- P 5 an, daß die Zahl in M kleiner ist als die Zahl

tung A 8 ist entregt) und der derzeitig festgehaltene 25 in JV, während das Vorhandensein dieses Endüber-

Befehl Fl (Subtraktion) ist. In den anderen Fällen trags anzeigt, daß die Zahl in JV kleiner ist als die

wird effektiv eine Subtraktion durchgeführt. Zahl in M.

Zum Durchführen einer Addition werden während Im ersteren Falle wird während des nachfolgenden eines ersten Speicherzyklus, in dem sich der Rechner Speicherzyklus (in dem sich der Rechner in dem Zuin dem Zustand P 5 befindet, die beiden Zahlen in JV 30 stand P 6 befindet), die Grundzahlkorrektur durchge- und M ziffernweise addiert, wobei auf die nächst- führt, indem entweder die Füllziffer + 6 oder + 0 zu höhere Dezimalstelle ein Dezimalübertrag übertragen zu jeder Ziffer der unkorrigierten Summe addiert, je wird, wenn die Summenziffer entweder größer ist als nachdem, ob in dem Zustand P 5 beim Addieren der 15 oder zwischen 10 und 15 liegt, wobei der erste beiden höchstwertigen Bits B 8 der entsprechenden Umstand durch das Vorhandensein eines durch das 35 Dezimalstelle ein Binärübertrag R 8 erzeugt worden Addieren der höchstwertigen Bits B 8 erzeugten ist oder nicht. Außerdem wird im Zustand P 6 jede Binärendübertrags R 8 und der zweite Umstand durch Ziffer der Summe bei seiner Korrektur erneut zu die Erregung der bistabilen Schaltung 58 angezeigt 15 komplementiert, so daß die Subtraktion zwei wird. Zu diesem Zweck ist der Ausgang der bistabilen Speicherzyklen zu Ende geführt wird. Wenn dagegen Schaltung 58 während der Ausführung einer Addition 40 die Zahl in JV kleiner ist als die Zahl in M (dieser mit der Summierschaltung 48 über ein Verknüpfungs- Umstand wird durch das Vorhandensein des Endglied 62 verbunden. Das durch Addieren von zwei Übertrags RF in dem Zustand P 5 signalisiert), sind in Zahlen in der vorstehend erörterten Weise erzielte dem Zustand P 6 die zu jeder Ziffer des unkorrigier-Ergebnis ist insofern nicht richtig, als einige Ziffern ten Ergebnisses zu addierenden Füllziffern für die des Ergebnisses größer als 9 sein können und somit 45 beiden vorerwähnten Fälle +0 bzw. +10. Außerin dem binärverschlüsselten Dezimalcode keine Be- dem wird im Zustand P 6 das Ergebnis nicht erneut deutung haben, so daß eine Grundzahlkorrektur vom ergänzt, sondern statt dessen wird während eines Binärcode zum Binär-Dezimalcode vorgenommen neuen Speicherzyklus (in welchem der Rechner sich werden muß. Zu diesem Zweck wird während des in dem Zustand P 7 befindet) die Zahl +1 zu dem einen einzigen Speicherzyklus, in dem sich der Rech- 50 korrigierten Ergebnis addiert, indem so ein neues Erner in dem dem Errechnen der unkorrigierten Summe gebnis erzielt wird, das seinerseits während des zugeteilten Zustand P 5 befindet, in jeder Dezimal- nächsten Speicherzyklus (in welchem sich der Rechstelle ein Markierungsbit BlM aufgezeichnet, um ner in dem Zustand P8 befindet) von dem Binär- auf die Art der an der entsprechenden Summenziffer vor- den Binär-Dezimalkode korrigiert wird. Demzufolge zunehmenden Grundzahlkorrektur anzuzeigen, wobei 55 wird in diesem Falle die Operation in vier (den vier im Verlaufe eines nachfolgenden Speicherzyklus (in Zuständen P 5, P 6, P 7 bzw. P 8 entsprechenden) dem sich der Rechner in dem Zustand P 6 befindet) Speicherzyklen zu Ende geführt,
diese Summe entsprechend den durch die Markie- Der Betrieb der Rechenanlage während der rungsbits gegebenen Anzeigen Ziffer für Ziffer korri- Addition und der Subtraktion ist nachstehend im eingiert wird. 60 zelnen beschrieben.

Im einzelnen wird bei der Addition während des Nachdem die beiden Zahlen in M und JV in bezug

zweiten Speicherzyklus, in dem sich der Rechner in auf ihr Komma in den Zuständen P 3 bzw. P14 aus-

dem Zustand P 6 befindet, jede Ziffer der Summe gerichtet worden sind und nachdem die Vorzeichen

von dem Binärcode auf den Binär-Dezimalcode durch der beiden Summanden im Zustand P9 überprüft

Addieren der Füllziffer+6 zu jeder Ziffer des Er- 65 worden sind, schaltet die Rechenanlage auf den Zu-

gebnisses, das in dem ersten Speicherzyklus (beim Er- stand P5 um. Während dieses Zustandes gibt die bi-

rechnen der unkorrigierten Summe) einen Dezimal- stabile Schaltung A 8 weiterhin ein Signal hinsichtlich

übertrag erzeugt hatte, korrigiert. der Übereinstimmung der wie in dem Zustand P 9 be-

stimmten Vorzeichen der beiden Summanden, so daß in dem Zustand P 5 der Kreis 64 (F i g. 4) ein Signal SOTT erzeugt, wenn entweder keine Vorzeichenübereinstimmung vorliegt und der derzeitig gespeicherte Befehl Fl (Addition) ist oder eine Vorzeichenübereinstimmung vorliegt und der derzeitig festgehaltene Befehl Fl ist (Subtraktion), während in jedem anderen Falle der Kreis 64 ein Signal ADD erzeugt.

Im Zustand F 5 verbindet der Schaltkreis 36 die Ausgänge LN und LM der Register N und M ständig mit den beiden Eingängen 1 bzw. 2 des Binäraddierers 72, den Ausgang 3 des Addierers mit dem Eingang 13 des Registers K und den Ausgang 14 des Registers K mit dem Eingang SN des Registers N. Außerdem ist der Ausgang aller Speicherregister, mit Ausnahme des Registers N, an den jeweils eigenen Eingang angeschlossen. Deshalb wird in diesem einen einzigen Speicherzyklus dauernden Zustand der Inhalt des Registers M, ohne zerstört zu werden, zum Inhalt des Registers N addiert, wobei der letztgenannte Inhalt in Abhängigkeit davon, ob das Signal SOTT oder ADD vorhanden ist, über die Komplementiereinrichtung 34 Ziffer für Ziffer auf 15 ergänzt worden ist, wobei das Ergebnis über das Verknüpfungsglied 55 in das Register N eingeschrieben wird, während der Inhalt aller anderen Register wiedergewonnen wird, damit er unverändert bleibt.

Die Verbindung zwischen den Eingängen 1 und 2 des Addierers und den Ausgängen LM und LN der Register M und N besteht also nur während der Bitperioden T S, T 6, Tl und Γ 8 jeder Zifferperiode.

Während der verbleibenden Bitperioden Tl, Tl, Γ 3 und T 4 verbindet der Schaltkreis 36 den Ausgang des Registers N unmittelbar mit dem Eingang des Registers K zum Umgehen des Addierers 72, so daß die Bits Bl, Bl, B2>, B4 jeder Dezimalstelle, die in dieser Phase unverändert zu haltende Markierungsbits sind, wiedergewonnen werden.

Dagegen werden während der Bitperioden T 5, T 6, Tl, 78 der «-ten Gattungsdezimalstelle die jeweiligen Bits B 5, B 6, B1, B 8 der entsprechenden Dezimalziffern der Zahl in M zu den jeweiligen Bits B 5, B6, Bl, B8 der entsprechenden Dezimalziffer der Zahl N hinzuaddiert (wobei die vier letztgenannten Bits beim Vorhandensein des Signals SOTT durch das NICHT-Glied 53 negiert werden), wobei jedes Paar entsprechender Bits zusammen mit dem durch das Addieren des nächstvorherigen Bitpaares erzeugten und in der bistabilen Schaltung A 5 festgehaltenen Binärübertrag dem Addierer zugeführt werden, so daß der Addierer in jeder Zifferperiode während der Bitperioden T5, T6, Tl bzw. Γ8 vier je eine Dezimalziffer der unkorrigierten Summe darstellende Bits erzeugt. Infolge der vorstehend erläuterten Verbindung des Registers wird diese unkorrigierte Summenziffer, vorausgesetzt, daß sie durch Addieren von zwei in der rc-ten Dezimalsaelle der Register M bzw. N gespeicherten Addendenziffern erzeugt worden ist, in der («—l)-ten Dezimalstelle des Registers N aufgezeichnet.

Während dieser /j-ten Gattungsziffernperiode, d. h. genauer am Ende ihrer letzten Bitperiode Γ8, wird die den Binärübertrag festhaltende bistabile Schaltung A 5 normalerweise in Abhängigkeit davon, ob die Summe des letzten Ziffernpaares B 8 einen Binärendübertrag R 8 erzeugt hat oder nicht, erregt oder nicht. Die bistabile Schaltung A 5 bleibt danach, wie üblich, in erregtem Zustand, bis sie aus der bistabilen Schaltung A 4 den neuen Binär-Übertrag erhält, der durch das Addieren des nächstfolgenden Bitpaares, dessen Bits in diesem Falle die ersten Bits B 5 der nächstfolgenden Ziffernperiode C («+1) sind. Demzufolge kann die bistabile Schaltung A 5 diesen Binär-Endübertrag R 8 der «-ten Dezimalstelle dem Binär-Addierer72 zuführen, wenn der Addierer das erste Bitpaar B 5 der (« + l)-ten Dezimalstelle erhält. Da dieser Binär-Endübertrag außerdem das Vorhandensein eines Dezimalübertrags anzeigt, ist die bistabile Schaltung A 5 außerdem in der Lage, den Dezimalübertrag zwischen diesen beiden Dezimalstellen zu übertragen. Dies kommt sowohl bei der Addition (Signal ADD ist vorhanden) als auch bei der Subtraktion (Signal SOTT ist vorhanden) vor. Außerdem ist bei der Addition, jedoch nicht bei der Subtraktion, das Verknüpfungsglied 62 während der unmittelbar auf die Bitperiode T 8 folgenden Bitperiode Tl geöffnet, um die bistabile Schaltung 58 mit der bistabilen Schaltung A 5 zu verbinden, so daß bei Addition, wenn der Addierer das erste Bitpaar B 5 der (w+1)-ten Dezimalstelle empfängt, die bistabile Schaltung A 5 dem Addierer einen Dezimalübertrag nicht nur zuführt, wenn die Summenziffer in der «-ten Stelle größer war als 15, sondern auch, wenn diese Summenziffer zwischen 10 und 15 lag.

Deshalb zeigt in jedem Falle in dem Zustand P 5 die Tatsache, daß die bistabile Schaltung A 5 während der Bitperiode Π der (« + l)-ten Ziffernperiode erregt ist, an, daß ein Übertrag von der «-ten auf die (« + l)-te Dezimalstelle vorgenommen worden ist. In dieser Bitperiode Tl bewirkt der Markierungsbit-Steuerkreis 37, daß ein MarkierungsbitBIM = »1« über ein Verknüpfungsglied 85 in die («+l)-te Dezimalstelle des Registers M eingeschrieben wird, wenn dieser Dezimalübertrag in der «-ten Dezimalstelle erzeugt worden ist. Das gleiche erfolgt für jede der aufeinanderfolgenden zu addierenden Ziffern. Es sei bemerkt, daß dieses Markierungsbit über das Verknüpfungsglied 85 effektiv in die richtige Stelle eingeschrieben wird, da das Einschreiben in das Register N jetzt in bezug auf das Einschreiben in das Register M effektiv um eine Ziffernperiode verzögert ist, und zwar auf Grund der Tatsache, daß in dem derzeitigen Zustand der Inhalt des Registers N durch das Register N und das Schieberegister K umläuft, während der Inhalt des Registers M nur durch das Register M selbst umläuft.
Infolge der vorerwähnten Verbindung der RegisterN, K und M (das Register M ist mit seinem Eingang umittelbar an seinen Ausgang angeschlossen, während das Register N mit seinem Eingang und seinem Ausgang an den Ausgang bzw. den Eingang des eine Ziffernperiode langen Registers K angeschlossen ist) am Ende des einen einzigen Speicherzyklus dauernden ZustandesP5 das in dem Register N gespeicherte unkorrigierte Ergebnis als in bezug auf den Inhalt des Registers N um eine Ziffernperiode verzögert auftritt.

Nur bei Subtraktion (Signal SOTT ist vorhanden) wird in der ersten Bitperiode Tl, die auf die Ziffernperiode folgt, in der das letzte (und höchstwertige) Dezimalziffernpaar der Zahlen in M und N addiert worden ist, das durch Addieren dieses letzten Dezimalpaares erzeugte Dezimalübertragsignal, sofern überhaupt vorhanden, über das Verknüpfungsglied 63 geschickt, um die bistabile Schaltung RF zu erregen. Die bistabile Schaltung RF zeigt danach während der

29 30

nachfolgenden Speicherzyklen das Vorhandensein geschlossen, so daß die in diesem Zustand P 6 er-

dieses Endübertrags an, so daß der Umstand, daß zeugte korrigierte Summe nicht erneut ergänzt wird,

diese bistabile Schaltung RF erregt oder nicht erregt Außerdem speist der Füllzifferngenerator 31, während

ist, anzeigt, ob die Zahl in N kleiner als die Zahl in der Eingang 49 der Additionsschaltung 48 mit der

M war oder nicht. 5 Ziffer der «-ten Dezimalstelle des Registers N (un-

Das Verknüpfungsglied 63 kann nur nach dem korrigierte Summe) über das Verknüpfungsglied 52 Verschwinden der die Länge und die Stelle der Zahl gespeist wird, gleichzeitig den Eingang 2 mit der Füllin N und M anzeigenden Signale A1 und A 0 geöff- ziffer 6, deren Codedarstellung B 5 = 0, B6 = 1,S7 net werden, so daß die bistabile Schaltung nur auf =1, ß8 = 0 über das Verknüpfungsglied 33 unter den durch das Addieren des letzten Ziffernpaares er- io der Voraussetzung erzeugt wird, daß sich die bistabile zeugten Endübertrag anspricht. Schaltung A 7 gleichzeitig in erregtem Zustand befin-

Bei Beendigung dieses Summierzyklus erzeugt die det. Wenn dagegen die bistabile Schaltung entregt ist, Vorderkante des Signals A 01 über das Verknüpfungs- speist der Generator 31 den Eingang 2 mit der Deziglied 87 in dem Kreis 29 einen Zustandswechsel- malziffer 0, die durch vier Binärnullen dargestellt Taktsteuerimpuls MG, der das Umschalten des Rech- 15 wird.

ners auf den nächstfolgenden Zustand bewirkt. Dieser Bei der Subtraktion (Signal SOTT vorhanden) und

Zustand ist, wie durch die logische Schaltung 27 be- sofern im vorherigen Zustand P 5 kein Dezimal-End-

stimmt, der Zustand P 6, der einen einzigen Speicher- übertrag RF erzeugt worden ist, so daß in diesem Fall

zyklus dauert und zum Korrigieren der Summe ver- auch die bistabile Schaltung RF entregt ist, ist in dem

braucht wird. 2° Zustand P 6 der Ausgang S der Additionsschaltung

Auf den Zustand P 5 folgt ohne Rücksicht auf die 48 über das Verknüpfungsglied 56 und das NICHT-internen Bedingungen des Rechners stets der Zu- Glied 57 an den Ausgang 3 des Binäraddierers 72 anstand P 6. geschlossen, so daß jedes Bit B5, B6, Bl, B8 der

Im Zustand P 6 verbindet der Schaltkreis 36 das korrigierten Summe negiert wird (und somit die

Register M mit dem Register K zu einer geschlos- 25 durch die vier Bits dargestellte Dezimalziffer erneut

senen Schleife, so daß der Inhalt des Registers M in auf 15 komplementiert wird), bevor es erneut in das

bezug auf das Register N um eine Dezimalstelle ver- Register N eingeschrieben wird. Die Grundzahlkor-

zögert ist. Da im vorherigen Zustand P 5 der Inhalt rektur der Summe erfolgt, indem man zu jeder Ziffer

des Registers N in bezug auf das Register M um den der unkorrigierten Summe entweder die Füllziffer 6

gleichen Betrag verzögert worden war, werden die 3° über das Verknüpfungsglied des Füllzifferngenerators

beiden Zahlen in M und N also wieder in ihre vor- 31 oder, wie im vorherigen Fall, 0 addiert,
herige Ausrichtung in bezug auf das Komma gespei- Wenn dagegen bei der Subtraktion das Signal RF

chert. Außerdem verbindet der Schaltkreis 36 die vorhanden ist, um anzuzeigen, daß in dem vorheri-

Eingänge 1 und 2 des Addierers mit dem Ausgang gen Zustand P 5 ein Dezimalendübertrag erzeugt

LN des Registers N und mit dem Ausgang 32 eines 35 worden war, wird die durch den Addierer 72 in dem

Füllzifferngenerators 31 sowie den Ausgang 3 des Zustand P 6 erzeugte korrigierte Summe ohne Ergän-

Addierers mit dem Eingang SN des Registers N. Wie zung über das Verknüpfungsglied 55 in das Regi-

vorstehend erläutert, wird das Markierungsbit B1M ster N eingeschrieben. Außerdem erzeugt der Füll-

infolge der gegenseitigen Verschiebung der bei Be- zifferngenerator 31 in diesem Falle, während die Ad-

ginn des Entnehmens der 77-ten Dezimalstelle des Re- 40 ditionsschaltung 48 über das Verknüpfungsglied 52

gistersN aus der Verzögerungsleitung in diesem Zu- mit den Bits B5, B6, Bl, B8 der in der «-ten Gat-

stand in den Registern M und N gespeicherten Zah- tungs-Ziffernperiode des Registers N enthaltenen un-

len aus der Verzögerungsleitung entnommen, wobei korrigierten Summenziffer gespeist wird, zugleich

dieses Markierungsbit anzeigt, welche Art von Grund- über das Verknüpfungsglied 34 die die Dezimalzahl

zahlkorrektur an dieser η-ten Ziffer der in dem Re- 45 10 darstellenden Bits 55 = 0, #6 = 1, B7 = 0,

gisterTV gespeicherten unkorrigierten Summe vorzu- B8— 1, sofern sich die bistabile Schaltung A7 wäh-

nehmen ist. Im einzelnen erregt das durch das Ent- rend dieser Ziffernperiode in ihrem entregten Zustand

nehmen dieser Markierungsbits aus dem Speicher befindet. Wenn dagegen die bistabile Schaltung A1

LDR erzeugte Lesesignal LBlM die bistabile Schal- erregt ist, wird die durch vier Binärnullen dargestellte

tungy4 7 in Abhängigkeit davon, ob sein Wert»l« 50 Dezimalziffer 0 zugeführt.

oder »0« ist, die bistabile Schaltung Λ 7 oder nicht, In allen drei vorerwähnten Fällen (Addition, Subwobei die bistabile Schaltung A1 danach bei Beginn traktion mit M kleiner als N, Subtraktion mit N des nächstfolgenden Taktimpulses Π entregt wird, kleiner als M) erzeugt während des Zustandes P 6 die so daß während der gesamten «-ten Ziffernperiode Vorderkante des Signals A 01 über das Verknüpdie bistabile Schaltung A1 anzeigt, welche Art von 55 fungsglied 87 des Kreises 29 einen Zustandswechsel-Korrektur an der in dieser «-ten Stelle des Registers N Taktsteuerimpuls MG, der bewirkt, daß die Rechengespeicherten unkorrigierten Summenziffer vorzuneh- anlage auf den nächstfolgenden Zustand umschaltet, men ist. So ist in den beiden ersten Fällen die Addition

Im einzelnen ist bei Durchführung einer Addition bzw. die Subtraktion beendet, so daß die logische

(Signal ADD vorhanden) die bistabile Schaltung RF ⁶° Schaltung 27 als nächstfolgenden Zustand entweder

mit Sicherheit entregt, da, wie vorstehend erörtert, den Zustand P17 (Lesen des nächstfolgenden Be-

das Vorhandensein eines während des Zustandes P 5 fehls), sofern die Rechenanlage aus automatischen

durch das Addieren des höchstwertigen Ziffernpaares Betrieb eingestellt und der Befehl Fl (Addition) oder

erzeugten Endübertrags RF beim Addieren bedeu- F2 (Subtraktion) derzeitig gespeichert ist, oder den

tungslos ist. 65 Zustand P18 (Beginn des Ausdruckens des ersten

Bei der Addition wird im Zustand P 6 der Aus- Summanden) anzeigt, sofern der Rechner auf Handgang S der Additionsschaltung 48 an den Ausgang 3 betrieb eingestellt und der Befehl Fl (Addition) oder des Addierers 72 über das Verknüpfungsglied 35 an- F 2 (Subtraktion) derzeitig gespeichert ist.

Dagegen folgt im dritten Falle, in dem die bistabile Schaltung RF erregt bleibt, auf den Zustand P 6 der Zustand P 7, in dem die Zahl +1 zu dem in dem Register N gespeicherten Ergebnis addiert wird, und ein Zustand P 8, in welchem die Ziffern des so erzielten neuen Ergebnisses von dem Binärcode auf den Binär-Dezimalcode korrigiert werden, wobei der Betrieb des Rechners in den Zuständen P 7 und P 8 ähnlich dem Betrieb in dem Zustand P 5 bzw. P 6 ist. In dem Zustand P 8 bewirkt die Vorderkante des Signals A 01, iö die anzeigt, daß keine weiteren Ziffern mehr zu addieren sind, das Umschalten des Rechners (s. F i g. 7) auf den nächstfolgenden Zustand, der entweder, wie vorstehend erläutert, der Zustand P17 oder der Zustand P18 oder ein anderer Zustand ist.

Was das Vorzeichen des Ergebnisses betrifft, so werden in dem Zustand P 6 die in dem Register N aufgezeichneten Vorzeichenbits ohne Änderung wiedergewonnen, sofern in dem Zustand P 5 kein Dezimal-Endübertrag RF erzeugt worden ist, während sie bei Vorhandensein des Endübertrags RF mit Hilfe nicht dargestellter bekannter Mittel negiert werden, bevor sie in die Verzögerungsleitung LDR eingeschrieben werden.

Gemäß einer zweiten, in der Zeichnung nicht dargestellten Ausführungsform der Rechenanlage werden die Addition und die Subtraktion nach folgenden Regeln durchgeführt:

In einem ersten Speicherzyklus (in dem sich der Rechner in dem Zustand P 40 befindet) wird nach dem Komplementieren jeder Ziffer der Zahl in N auf 15 die Zahl in M zu der Zahl in /V addiert, und zwar zu dem einzigen Zweck, auf der Basis des Vorhandenseins eines Dezimal-Endübertrags RF zu bestimmen, ob die Zahl in N größer ist als die in M oder nicht.

Der Betrieb des Rechners ist in diesem Zustand P 40 im wesentlichen gleich dem Betrieb im Zustand P 5 gemäß der ersten Ausführungsform bei Vorhandensein des Signals SOTT, jedoch mit der Ausnähme, daß das Register N jetzt nicht an das Register K, sondern über den Addierer 72 an seinen Eingang angeschlossen ist.

Während des zweiten Speicherzyklus (in dem der Rechner sich in dem Zustand P 50 befindet) wird die Zahl in M zu der Zahl in N addiert, wobei die verschiedenen Ziffern der größeren der beiden Zahlen in M und N in Abhängigkeit davon, ob eine Subtraktion öder eine Addition durchgeführt wird, auf i5 komplementiert werden oder nicht. In einem dritten Speicherzyklus (in dem der Rechner sich in dem Zustand P 60 befindet) wird die Korrektur vom Binärcode auf den Binär-Dezimalcode vorgenommen, indem zu jeder unkorrigierten Summenziffer, die einen Binär-Endübertrag R 8 erzeugt hat, die Füllziffer +6 und zu jeder sonstigen unkorrigierten Summenziifer die Füllziffer +0 addiert wird. Bei Durchführung einer Subtraktion werden die Ziffern des Ergebnisses außerdem erneut auf 15 komplementiert.

Die an dem in F i g. 4 dargestellten Addierer vorzunehmenden Änderungen, um ihn für den Betrieb gemäß den vorstehenden Regeln verwendbar zu machen, liegen für den Fachmann auf der Hand.

Sobald das Befehlsregister 16 den Befehl Y, Fl (Addition) oder Y, Fl (Subtraktion) speichert, kann die Rechenanlage unter Steuerung durch den Folgesteuerkreis 26 automatisch durch eine Folge von Zuständen gehen, die gemäß der zweiten Äusführüngsförm des Addierers der Rechenanlage in F i g. 8 sehe matisch dargestellt ist.

Im einzelnen enthält, ausgehend entweder von dem Zustand P 0, in welchem der Befehl bei Handbetrieb auf dem Tastenfeld eingestellt wird, oder von dem Zustand P17, in welchem bei automatischem Betrieb dieser Befehl aus dem Speicher LDR gelesen wird, die Additions- (oder Subtraktions-) Folge:

den Zustand P 2, in welchem der Inhalt des durch diesen Befehl adressierten Registers Y in das Register M übertragen wird;
die Zustände P 3 und P14, in welchen die in dem Register M bzw. N gespeicherten Zahlen so ausgerichtet werden, daß ihr Komma in der ersten Dezimalstelle Cl liegt;
den Zustand P 9, in welchem die beiden Zahlen in M und N dahingehend überprüft werden, ob ihre algebraischen Vorzeichen miteinander übereinstimmen;

den Zustand P 40, in welchem die beiden Zahlen in M und N dahingehend überprüft werden, ob die Zahl M größer ist als die Zahl N oder nicht; den Zustand P 50, in welchem die beiden Zahlen M und N addiert werden, und
den Zustand P 60, in welchem die Grundzahlkorrektur der so erhaltenen Summe vorgenommen wird.

Nach dieser Folge kehrt der Rechner, sofern er auf automatischen Betrieb eingestellt ist, automatisch in den Zustand P17 zurück, in weichem der nächstfolgende Befehl gelesen wird. Wenn der Rechner dagegen auf Handbetrieb eingestellt ist, geht er durch die Zuständefolge P18, P19, P 22, währendder die Zahl aus Y ausgedruckt wird, worauf er in den Zustand PO zurückkehrt, in welchem der nächstfolgende Befehl auf dem Tastenfeld eingestellt werden kann.

Multiplikation und Division

Sofern der derzeitig im statischen Befehlsregister gespeicherte Befehl Y, F3 (Multiplikation) ist, verläuft die Zuständefolge des Rechners, entweder von dem Zustand PO (bei Handbetrieb) oder von dem Zustand P17 (automatischer Betrieb) ausgehend, über folgende Zustände (Fig. 8b):

den Zustand P 2 (mit einer Dauer von einem Speicherzyklus, in welchem die in dem durch diesen Befehl adressierten Register Y (Multiplikand) gespeicherte Zahl in das Register M übertragen wird;

den Zustand P 3, in welchem die in dem Register M (Multiplikand) gespeicherte Zahl wiederholt verschoben wird, bis ihre das Kommabit Z?4 = »l« enthaltende erste (niedrigstwertige) Vorkommaziffer die erste Dezimalstelle Cl des Registers M erreicht;

den Zustand P14, in welchem die im Register N (Multiplikator) gespeicherte Zahl wiederholt (für jeden Speicherzyklus um eine Ziffernperiode) verschoben wird, bis ihre niedrigstwertige Ziffer die erste Dezimalstelle Cl des Registers N erreicht;

den (einen Speicherzyklus dauernden) Zustand P9, in dem die beiden miteinander zu multiplizierenden Zahlen auf ihre Vorzeichenüberein-

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Stimmung überprüft werden, während der Inhalt des Registers N (Multiplikator) in das Register R übertragen wird, damit das Register N anschließend das Produkt akkumulieren kann;
den (einen Speicherzyklus dauernden) Zustand P 40, in dem die beiden Operanden dahingehend überprüft werden, welcher der größere ist (dies ist zwar nicht beim Multiplizieren, jedoch beim Dividieren von Bedeutung);
den (einen Speicherzyklus dauernden) Zustand PlO, in dem die Ziffer des in der von dem Komma des Multiplikanden besetzten Dezimalstelle gespeicherten Multiplikators um eine Einheit vermindert wird, während der Multiplikator selbst um eine Ziffernperiode verzögert (d. h. zu den höherwertigen Stellen hin verschoben) wird; den (einen Speicherzyklus dauernden) Zustand P 50, in dem der Multiplikand M zu der in dem Speicher N gespeicherten Zahl addiert wird, und den (einen Speicherzyklus dauernden) Zustand P 60, in dem die Grundzahlkorrektur der in dem vorherigen Zustand erhaltenen Summe vorgenommen wird.

Aus diesem Zustand P 60 kehrt der Rechner in den Zustand P 40 zurück, um die Teilfolge P 40, PlO, P 50, P 60 zu wiederholen, die, sofern η die höchstwertige Dezimalziffer des Multiplikators ist, n-mal wiederholt wird. Es sei bemerkt, daß in den Zuständen P10, P50 bzw. P60 die in den Registern R, N und M gespeicherten Zahlen um eine Ziffernperiode verzögert, d. h. um eine Dezimalstelle zu den höherwertigen Stellen hin verschoben sind, so daß nach jeder dieser Teilfolgen P 40, PlO, P 50, P 60 diese drei Zahlen in ihre vorherige Ausrichtung zurückgeführt werden. Nach der η-ten dieser Teilfolgen wird zum Verschieben des Multiplikators (Register 7?) und des Teilprodukts (Register N) um eine Dezimalstelle zu höherwertigen Stellen hin eine verkürzte, die Zustände P 40, PlO, P 50 umfassende, Teilfolge ausgeführt. Im Zustand P 50 dieser verkürzten Teilfolge verbindet der Schaltkreis 36 im Gegensatz zum normalen Betrieb des Rechners im Zustand P 50 das Register M nicht mit dem Addierer 72, so daß die Zahl in N unverändert verschoben wird.

Danach werden, wie vorher erläutert, sofern die nächsthöherwertige Ziffer des Multiplikators in ist, m Teilfolgen P 40, P10, P 50, P 60 ausgeführt usw.

Im Zustand P9 wird der Multiplikator über einen Binärinverter aus dem Register N auf das Register R übertragen, so daß jede Dezimalziffer des Multiplikators auf 15 komplementiert wird.

Im Zustand P10 verbindet der Schaltkreis 36 den Ausgang LR des Registers R mit dem Eingang 1 des Addierers 72, dessen Ausgang an den Eingang 13 des Registers K angeschlossen ist, dessen Ausgang 14 wiederum an den Eingang SR des Registers R angeschlossen ist, um eine geschlossene Schleife zu bilden. Wenn der zweite Eingang 2 des Addierers 72 kein Signal erhält, wird der Inhalt des Registers R, ohne geändert zu werden, in dieser Schleife erneut in Umlauf gesetzt, so daß er in jedem Speicherzyklus um eine Ziffernperiode verzögert wird. Außerdem kann unter diesen Bedingungen die Schleife in der in der allgemeinen Beschreibung vorher erklärten Weise als Zähler wirken, um die für jede Ziffer des Multiplikators durchgeführten Addierzyklen zu zählen. Insbesondere sei daran erinnert, daß es, damit die Schleife als Zähler wirken kann, notwendig ist, die den Binär-Ubertrag speichernde bistabile Schaltung A 5 in der Bitperiode, in der das in dem Zähler enthaltene niedrigstwertige Bit dem Addierer zugeführt wird, mit einem Zählimpuls zu speisen (d. h. einen Binär-Übertrag zu simulieren). Im vorliegenden Falle ist dieses Bit das Bit B 5 der Dezimalziffer des jetzt mit Hilfe der Zählimpulse zu ändernden Multiplikators. Im vorliegenden Falle wird beim Entnehmen des

ίο Kommabits B 4 = »1« aus dem Register M die bistabile Schaltung A S zum Nachbilden dieses Binärübertrags erregt, der dem Addierer 72 gleichzeitig mit dem ersten Bit B 5 dieser Ziffer des Multiplikators zugeführt wird, das, nachdem es auf 15 komplementiert worden ist, jetzt verarbeitet wird. Demzufolge wird die zuletzt erwähnte Ziffer sowohl während jeder Teilfolge aus den Zuständen P 40, PlO, P 50, P 60 als auch während jeder verkürzten Teilfolge aus den Zuständen P 40, P10, P 50 um eine Einheit vermehrt.

Demzufolge wird, sofern die Ziffer des jetzt in Betracht gezogenen Multiplikators η ist, diese Ziffer des Multiplikators nach η Teilfolgen P 40, PlO, P 50, P 60 gleich 15. In der Zwischenzeit beginnt der Rechner diese Teilfolge nochmals zu wiederholen, so daß dem Zustand PlO diese Ziffer des Multiplikators 16 wird, so daß ein Binär-Endübertrag ,R 8 erzeugt wird, der aus der letzten Bitperiode T8 dieser Ziffer des Multiplikators kommt. Dieser Übertrag erregt die bistabile Schaltung A 6, die während des nachfolgenden ZustandesP50 sowohl den Schaltkreis 36, um zu verhindern, daß das Register M an den Addierer angeschlossen wird, als auch den logischen Kreis 27 steuert, um zu bewirken, daß auf den Zustand P 50 der Zustand P 40 an Stelle des ZustandesPöO folgt, so daß die Zuständeteilfolge, die der Rechner durchläuft, in diesem Falle die verkürzte Folge P 40, PlO, P 50 ist, in der das in dem Register N erzeugte Teilprodukt selbst zusammen mit dem Multiplikator verschoben wird. Unmittelbar nach dem Erzeugen dieses Binär-Übertrags R 8 wird die bistabile Schaltung A 5 durch den Taktimpuls Γ2 zum Löschen des in ihr gespeicherten Übertrags entregt, um zu verhindern, daß dieser Übertrag in unerwünschter Weise auf die anderen Stellen des Multiplikators übertragen wird, da diese anderen Stellen in dieser Phase der Multiplikation nicht geändert zu werden brauchen.

Infolge des Verschiebens des Multiplikators R während dieser verkürzten Teilfolge P 40, PlO, P 50 wird die auf die soeben in Betracht gezogene Ziffer nächstfolgende Ziffer des Multiplikators in die Stelle verschoben, die der Stelle des Registers M entspricht, die das Komma des Multiplikanden enthält, wobei diese relative Ausrichtung des Multiplaktors in bezug auf den Multiplikanden im Verlaufe der gesamten nachfolgenden Teilfolgen P 40, PlO, P 50, P 60 unverändert bleibt, bis auch das Teilprodukt aus der nächstfolgenden Ziffer und dem Multiplikanden errechnet und akkumuliert ist, so daß die Kommabit B 4 = »1« des Multiplikanden M als Marke zum Identifizieren der jetzt in Betracht zu ziehenden (zu verarbeitenden) Ziffer des Multiplikators in R wirkt.

Die nach Beendigung des Errechnens des sich auf die letzte (niedrigstwertige) Ziffer des Multiplikators in R beziehenden Teilprodukts ausgeführte verkürzte Teilfolge P 40, PlO, P 50 bewirkt das Verschieben dieser letzten Ziffer um eine Stelle über das Komma des Multiplikanden in M hinaus. Demzufolge wird in

dem nachfolgenden Zustand P 40 während der Ziffernperiode, in der das Kommabit B 4 des Registers M aus dem Speicher LDR entnommen wird, aus dem Register R gleichzeitig kein Ziffern-Anzeigebit B 2 = »1« entnommen. Beim Auftreten dieses Umstandes wird die bistabile Schaltung A 9 durch das beim Entnehmen dieses Kommabits erzeugte Lesesignal erregt, so daß die bistabile Schaltung A 9 den logischen Kreis 27 so steuert, daß er daran gehindert wird, als nächsten den Zustand PlO zu bestimmen. Somit endet die Mehrfachoperation. Dieser nächstfolgende Zustand ist, sofern der Rechner auf automatischen Betrieb eingestellt ist, der Zustand P17 (Lesen des nächsten Befehls) oder, sofern der Rechner auf Handbetrieb eingestellt ist, der Zustand P18 (erster Zustand einer Folge P18, F19, P 22, in der der Multiplikand aus Y ausgedruckt wird). Die Division wird gemäß dem wiederholten Subtraktionsverfahren in entsprechender Weise durchgeführt.

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Ausdrucken
einer in einem Register gespeicherten Zahl

Während der gesamten Druckphase, die für jede zu druckende Zahl aus der Zuständefolge P18, P19, P 22 besteht, verbindet der Schaltkreis 36 das Register 8 mit dem Addierer 72 zu einer geschlossenen Schleife zum Bilden des vorstehend beschriebenen Zählers. Im Zustand P18 beim ersten Vorbeigang eines typenfreien Bogens der Typenkränze auf der Typentrommel unter dem Druckhammer erregt die Hinterkante des Signals ST die bistabile Schaltung A 7. Demzufolge ist während des ersten Zyklus der Vielzahl von in diesem typenfreien Bogen stattfindenden Speicherzyklen die bistabile Schaltung A 3 bei Beginn des Signals A 2 erregt, das das Zeitintervall identifiziert, in welchem die in dem adressierten Register gespeicherte Zahl am Ausgang dieses Registers zur Verfügung steht.

Danach wird die bistabile Schaltung A3 durch den nachtsfolgenden Taktimpuls Tl entregt, so daß sie nur während des Lesens der ersten Ziffer der zu druckenden Zahl aus dem Speicher erregt bleibt. Da die bistabile Schaltung A 3 erregt ist, wird die bistabile Schaltung A 7 danach entregt.

In der durch das Erregen der bistabilen Schaltung A 3 identifizierten Ziffernperiode werden die eine zu druckende Adresse, d. h. die in dem Befehlsregister 16 derzeitig gespeicherte Adresse, darstellenden Bits Bl, Bl, B3, B4 zum Auswählen des derzeitig adressierten Registers über das Verknüpfungsglied 19 den Binärstellen K5, K6, Kl bzw. K8 des Registers K zugeführt. Diese Übertragung findet während des Fehlens des Signals ST, d. h. während des Vorbeigangs des typenfreien Bogens der Typentrommel unter dem Druckhammer, statt.

Unmittelbar bevor das erste Zeichen der verschiedenen Typenkränze der Typentrommel den Druckhammer erreicht, erregt das entsprechende Zeichensignal CK aus der Taktsteuerscheibe die bistabile Vorrichtung A 7, so daß folglich der zuerst auftretende Taktimpuls Γ5 das Geben eines Zählimpulses durch das Verknüpfungsglied 89 des Zählsteuerkreises 73 bewirkt. Durch denselben Taktimpuls TZ wird die bistabile Schaltung A 7 entregt.

Die nachfolgenden Taktsignale CK aus der Taktsteuerscheibe wirken auf den Rechner in gleicher Weise ein. Jedes Zeichen-Taktsignal CK bewirkt das Erzeugen eines einzelnen Zählimpulses, obwohl das Zeitintervall zwischen zwei aneinander angrenzenden Signalen CK mehr als eine Ziffernperiode beträgt, so daß in diesem Zustand P18 der Zähler zum Zählen der aufeinanderfolgenden Signale CK aus der Taktsteuerscheibe an Stelle des Zählens der Ziffernperioden, wie in dem Zustand P 21, wirksam ist. Die bistabile Schaltung A 7 hat darüber hinaus die Aufgabe des Ausgleichs der veränderlichen Phasendifferenz zwischen den Signalen CK aus der Taktsteuerscheibe und den durch den Taktimpulsgenerator 44 erzeugten Taktimpulsen.

Der Zähler zählt die aufeinanderfolgenden Signale CK. Sofern die interne 4-Bit-Darstellung der zu drukkenden Zeichen der Zahl η entspricht, erreicht der Inhalt des Zählers bei Aufnahme von 16 —«Zählimpulsen den Wert 16, so daß in der Bitperiode T 8 am Ausgang des Addierers 72 ein Binärübertrag R 8 erzeugt wird. Unter Berücksichtigung der vorstehend erläuterten Anordnung der Zeichen um die Typentrommel herum wird deutlich, daß dieser Übertrag dazu verwendet werden kann, die Betätigung des Druckhammers über das Verknüpfungsglied 90 zu steuern, da das Zeichen der Typentrommel, das dieser Zahl η entspricht, gerade zu diesem Zeitpunkt den Hammer erreicht.

Danach verschwindet an einer bestimmten Stelle der Typentrommelumdrehung das Signal ST, so daß die bistabile Schaltung A 7 und somit auch die bistabile Schaltung A 3 erneut erregt werden.

Am Ende der Ziffernperiode, in der die bistabile Schaltung A 3 sich in ihrem erregten Zustand befand, ist während des nächstvorherigen Vorbeigangs des typenfreien Bogens der Typentrommel die bistabile Vorrichtung A 6 erregt worden. Demzufolge ist die bistabile Schaltung A 6 in der derzeitigen Ziffernperiode, während der die bistabile Schaltung A 3 erregt ist, im erregten Zustand.

Demzufolge ist im vorliegenden Falle das Register statt über das Verknüpfungsglied 19 über das Verknüpfungsglied 20 an das Befehlsregister 16 angeschlossen. Somit werden im Zustand P18 beim zweiten Vorbeigang des typenfreien Bogens der Typentrommel unter dem Druckhammer in der durch die sich in erregtem Zustand befindende bistabile Schaltung A 3 identifizierten Ziffernperiode die vier den Funktionsteil des derzeitig gespeicherten Befehls darstellenden Bits BS, B6, Bl, B8 in die Binärstellen K5, K6, Kl bzw. K8 des Registers K eingeschrieben.

Darüber hinaus bewirkt in der durch die sich gleichzeitig in erregtem Zustand befindenden bistabilen Schaltungen A 3 und A 6 identifizierten Ziffernperiode der Taktimpulse T 8, daß der Kreis 29 einen Zustandswechsel-Taktsteuerimpuls MG erzeugt, der das Umschalten des Rechners auf den Zustand P19 bewirkt.

Danach wird, wenn der typentragende Bogen der Typentrommel den Druckhammer erreicht, so daß die aufeinanderfolgenden Zeichen-Taktsteuersignale CK erzeugt werden, dieses Funktionszeichen in der in Zusammenhang mit dem vorherigen Zeichen erläuterten Weise gedruckt.

Im Zustand P19 verbindet der Schaltkreis 36 den Ausgang des derzeitig adressierten Registers mit dem Eingang 13 des Registers K in der Ziffernperiode, in der das zu druckende Zeichen aus der Verzögerungsleitung entnommen wird. Außerdem schließt der Schaltkreis 36 alle Speicherregister einschließlich des

adressierten Registers zur Wiedergewinnung ihres Inhalts an eine gesonderte geschlossene Schleife an.

Im einzelnen wird bei Beginn des typehfreieh Bogens der Typentrommel, während der nächstfolgenden Umdrehung der Typentrommel, die bistabile Schaltung A 7 erregt. Demzufolge erregt beim Lesen der ersten Ziffer der zu druckenden Zahl (drittes Zeichen der gedruckten Zeile) aus dem Register; das als in der /rc-ten Dezimalstelle gespeichert angenommen wird, die (die Länge und die Stelle der Zahl in dem adressierten Register anzeigende) Vorderkante des Signals Al die bistabile Schaltung A 3, die danach durch den nächstfolgenden Impuls Π eritregt wird und somit also nur während der Ziffernperiode erregt bleibt, in welcher die zu druckende Ziffer aus der Verzögerungsleitung entnommen wird. Der Schaltkreis 36 wird im Zustand P19 durch die bistabile Schaltung A3 so gesteuert, daß er den Ausgang des adressierten Registers an den Eingang 13 des Registers /C nur dann anschließt, wenn diese bistabile Schaltung A 3 erregt ist, so daß die Bits Bl bis BS der ersten Ziffer jeweils in die Binärstellen Kl bis 7<l'8 des Registers K eingeschrieben werden und dann in dem Register K über den Addierer 72 umlaufen.

Darüber hinaus entregt bei erregtem Zustand der bistabilen Schaltung A 3 der zuerst auftretende Taktimpuls Tl die bistabile Schaltung A 7, so daß in den nachfolgenden, innerhalb des typenfreien Bogens der Typentrommel fallenden Speicherzyklen die bistabile Schaltung A 3 nicht erneut erregt werden kann, so daß verhindert wird, daß die zu druckende Ziffer unnütz nochmals in das Register K eingegeben wird. Außerdem erregt dasselbe die bistabile Schaltung A 3 entregende Signal die bistabile Schaltung A 9, die danach durch den nächstfolgenden Taktimpuls Tl entregt wird. Demzufolge bleibt die bistabile Schaltung A 9 während der für das Entnehmen der in der (m+l)-ten Dezimalstelle gespeicherten Ziffer aus der Verzögerungsleitung erforderlichen Ziffernperiode erregt, auf die unmittelbar die zu druckende und soeben in das Register K eingegebene Ziffer folgt, wobei diese bistabile Schaltung sich in der Bitperiöde Π dieser zu druckenden Ziffier in ihrem entregten Zustand befindet. Mit anderen Worten: es bleibt jede der bistabilen Schaltungen A 3 und A 9 während jeder Umdrehung der Typentrommel für die Dauer einer einzigen Ziffernperiöde erregt, wobei während des Vorbeigangs des typenfreien Bogens der Typentrommel die während dieser Umdrehung zu druckende Ziffer bzw. die während der nächstfolgenden Umdrehung zu druckende Ziffer zum erstenmal am Ausgang der Verzögerungsleitung auftritt.

Wenn die bistabile Schaltung A 9 erregt ist, bewirkt der Markierungsbit-Steuerkreis 37, daß ein Markierungsbit BlM = »1« über das Verknüpfungsglied 88 in die (m+l)-te Dezimalstelle des Registers M eingeschrieben wird. Danach wird dieses Markierungsbit BlM zum Identifizieren der während des nächsten Vorbeigangs des typenfreien Bogens der Typentrommel zu druckenden nächsten Ziffer zum Zwecke ihrer Übertragung in das Register K verwendet.

Beim Drucken einer Zahl wird also das Markierungsbit BlM = »1« in jeder Umdrehung der Typentrommel um eine Dezimalstelle verschoben, um anzuzeigen, welche Stelle der Zahl während dieser Umdrehung zu drucken ist.

NVähre'nddessen "wird beirn Vörbeigang des 'typenbesetzten Bogens der Typentrommel Unter dem Druckhammer diese erste Ziffer der Zahl in vorstehend erklärter Welse gedruckt. Die nachfolgenden Ziffern werden in gleicher Weise ausgedruckt.

Während der durch die sich in erregtem Zustand befindende bistabile Schaltung/19 bestimmten Ziffernperiode, in der die bei der nächstfolgenden Umdrehung der Typentrommel zu drückende Ziffer am

ίο Ausgang der Verzögerungsleitung verfügbar wird, wird die bistabile Schaltung A 80 in Abhängigkeit davon, ob die aus der Verzögerungsleitung entnommene Ziffer ein Kommabit B 4 enthält oder nicht, erregt oder nicht. Die bistabile Schaltung A 80 wird danach durch dasselbe Signal entregt, das während der nächstfolgenden Umdrehung die bistabile Schaltung A 9 in ihren Ausgärigszustarid bringt. Folglich bleibt die bistabile Schaltung A 80 erregt, bis bei der nächstfolgenden Umdrehung sowohl die während der nächstfolgenden Umdrehung zu druckende Ziffer als auch die nächstfolgende Ziffer aus der Verzögerungsleitung entnommen worden sind.

Die bistabile Schaltung A 9 hat außerdem die Aufgabe, bei jeder Umdrehung die bei der nächstfolgenden Umdrehung zu druckende Ziffer zu 'identifizieren, so daß diese Ziffer auf ein in ihr vorhandenes Kommabit B4 = »1« hin überprüft werden kann und daß das Ergebnis dieser Überprüfung den Zustand der bistabilen Schaltung A 80 beeinträchtigt, um den Betrieb des Schreibwerks bei der nächstfolgenden Umdrehung der Typentrommel zu ändern. Im einzelnen muß das Komma, sofern es bei der nächstfolgenden Umdrehung festgestellt wird, gedruck und das Drucken der dem Komma zugeordneten Ziffer verzögert werden. Zu diesem Zweck steuert während der nächstfolgenden Umdrehung beim Entnehmen der zu druckenden Ziffer die sich in erregtem Zustand befindende bistabile Schaltung A 80 den Schaltkreis 36 so, daß ein Übertragen dieser Ziffer in das Register K verhindert wird, so daß an Stelle dieser Ziffer die Codedarstellung des Kommas (0000) in das Register K eingeschrieben wird, um in dieser Umdrehung gedruckt zu werden. Außerdem bewirkt, da die bistabile Schaltung A 80 erregt ist, der Markierungsbit-Steüerkreis 37, daß das Markierungsbit BlM — »1« erneut 'in die Dezimalstelle dieser zii druckenden Ziffer eingeschrieben wird, statt dieses Markierungsbits auf die nächstfolgende Stelle zu verschieben, so daß während der nächst-

folgenden Umdrehung der Typentrommel diese Ziffer erkennbar ist. Der Speicherzyklus, in dem die letzte Ziffer der Zahl zum Drucken in das Register K übertragen wird, wird durch das Fehlen eines Ziffern-Änzeigebits Bl = »1« in der durch die sich in

-55 erregtem Zustand befindende bistabile Schaltung A 9 identifizierten Ziffernperiode (nächste zu druckende Ziffer) identifiziert. Bei Feststellung dieser Situation schaltet der Rechner auf den Zustand Pll um, in dem diese letzte Ziffer und das algebraische Vorzei-

■(5b chen in vorstehend erläuterter Weise gedruckt werden.

Eingeben eines Programms über 'das Tastenfeld

Nachdem der Benutzer den Schalter 23 So eingestellt hat, daß das Signal IP »Programmeingabe«) erzeugt wird, stellt er auf dem Adressentastenfeld 68 und auf dem Funktionstastenfeld 69 die aufeinanderfolgenden Befehle des einzugebenden Programms ein.

Da das Eingeben eines Programms über das Tastenfeld in die Programmregister / und J dem Eingeben von Daten über das Tastenfeld in das Register M entspricht, ein Vorgang also, der bereits vorstehend beschrieben wurde, ist eine weitere Beschreibung für den Fachmann offensichtlich nicht erforderlich.

Nach dem Eingeben des Programms in den Speicher kann der Benutzer durch Betätigen einer Taste AUT die automatische Ausführung dieses Programms anlaufen lassen.

Lesen eines Befehls

Nachdem das Programm in den Speicher LDR eingegeben worden ist, läßt die Betätigung einer Taste A UT die Programmausführung anlaufen.

Die Betätigung der Taste A UT versetzt den Rechner in den Zustand P17 in dem der Schaltkreis 36 zur Erhaltung der Speicherinhalte den Eingang jedes Speicherregisters mit seinem eigenen Ausgang verbindet und nur den Ausgang des Registers / oder / (oder irgendeines anderen bei dem Übertragungsvergang angesteuerten Programmregisters) mit dem Befehlsregister 16 während der Ziffernperiode, in der der zu lesende und auszuführende Befehl aus der Verzögerungsleitung entnommen wird, verbindet, wobei diese Ziffernperiode durch die Erregung der bistabilen Schaltung A 3 identifiziert wird.

Im einzelnen erregt in dem während der Betätigung der Taste A UT auftretenden ersten Speicherzyklus das den Oszillator 45 bei Beginn der ersten Bitperiode Pl der ersten Ziffernperiode Cl startende Synchronisierungsbit BlR = »1« die bistabile Schaltung A3, die danach am Ende der Bitperiode Tl entregt wird. Außerdem erregt der Beginn des Signals A UT die bistabile Schaltung AI, die in erregtem Zustand bewirkt, daß das Programmregister / adressiert und über den Schaltkreis 36 angesteuert wird, während das Programmregister / adressiert und angesteuert wird, wenn die bistabile Schaltung AI entregt ist. Die bistabile Schaltung AI wirkt wie ein Adressenzähler, die in Reihenfolge die aufeinanderfolgenden Programmregister / und / adressiert, da das Programm normalerweise ausgeführt wird, indem zunächst der Reihe nach alle in dem Register / gespeicherten aufeinanderfolgenden Befehle und dann alle in dem Register / gespeicherten aufeinanderfolgenden Befehle ausgeführt werden.

Demzufolge ist während der ersten Ziffernperiode Cl die AusgangsleitungLI des Programmregisters/ mit dem Befehlsregister 16 verbunden, so daß die acht Bits Bl bis B 8 des ersten Befehls jeweils in die acht Binärstellen/1 bis /8 des Registers 16 eingeschrieben werden, in dem sie statisiert werden, bis nach Ausführung des ersten Befehls der nächstfolgende Befehl gelesen wird.

Außerdem eregt in dieser ersten Ziffernperiode Cl, da die bistabile Schaltung A3 erregt ist, der Taktimpuls Γ 8 die bistabile Schaltung A 9, die danach durch den nächstfolgenden Taktimpuls T 8 entregt wird. Demzufolge kann die erregte bistabile Schaltung A 9 die auf die Ziffernperiode des jetzt gelesenen Befehls nächstfolgende Ziffernperiode festlegen.

Wenn die bistabile Schaltung A 9 erregt ist, bewirkt der Markierungsbit-Steuerkreis 37, daß ein Markierungsbit BIN = »1« über das Verknüpfungsglied 91 in die zweite Dezimalstelle C 2 des Registers N eingeschrieben wird, das eine Marke darstellt, die dazu verwendet wird, den zu lesenden nächstfolgenden Befehl zu identifizieren, der im vorliegenden Falle der zweite Befehl ist. Außerdem erregt, da die bistabile Schaltung A 9 erregt ist, der Taktimpuls Tl der zweiten Ziffernperiode C 2 die bistabile Schaltung A 6, um anzuzeigen, daß der zu lesende Befehl erkannt und tatsächlich gelesen worden ist.

ίο Demzufolge bewirkt am Ende des Speicherzyklus die Vorderkante des Signals AlO, daß das Verknüpfungsglied 33 des Kreises 29 ein Zustandswechsel-Taktsteuersignal MG erzeugt, das das Umschalten des Rechners auf den nächstfolgenden Zustand bewirkt, der durch die logische Schaltung auf der Basis des soeben gelesenen und gespeicherten Befehls identifiziert wird. Dieser nächstfolgende Zustand ist der erste Zustand einer Zuständefolge, während der der Befehl ausgeführt wird.

Am Ende der Ausführung des ersten Befehls wird durch den Folgesteuerkreis 26 bewirkt, daß der Rechner automatisch in den Zustand P17 zurückkehrt, in dem der zweite Befehl gelesen wird usw.
Im allgemeinen kehrt der Rechner am Ende der Zuständefolge, in welcher der «-te Befehl ausgeführt worden ist, automatisch unter Steuerung durch die Beendigung der entsprechenden Operation anzeigende Signale in den Zustand P17 zurück. In dem einen einzigen Speicherzyklus dauernden Zustand P17 wird die Verzögerungsleitung abgetastet, um in dem Register / oder / den zu lesenden Befehl auszusuchen, der der (n+l)-te Befehl ist. Das Erkennen dieses Befehls erfolgt auf Grund des Vorhandenseins des Markierungsbits BIN = »1« in der (n+l)-ten Dezimalstelle des Registers N. Beim Entnehmen dieses Markierungsbits B IN aus der Verzögerungsleitung wird die bistabile Schaltung A 3 erregt, um die Ziffernperiode zu identifizieren, in der der zu lesende Befehl am Ausgang der Verzögerungsleitung LDR verfügbar ist. Unter Steuerung durch die bistabile Schaltung A 3 verbindet der Schaltkreis 36 den Ausgang des Registers / oder J mit dem Befehlsregister 16 nur während dieser Ziffernperiode. Auf Grund der Erregung der bistabilen Schaltung A 3 wird auch die bistabile Schaltung A 9 erregt, um die nächstfolgende Ziffernperiode C (/2+2) zu identifizieren, so daß in dem Markierungsbit-Steuerkreis 37 ein Markierungsbit BIN = »1« über das Verknüpfungsglied 91 in diese Ziffernperiode C (« + 2) eingeschrieben wird, so daß dieses Markierungsbit von dem derzeitig gelesenen (n + l)-ten Befehl auf den nächstfolgend zu lesenden (/z + 2)-ten Befehl verschoben wird.

Sofern der vorerwähnte «-te Befehl der letzte (22.) Befehl des Registers / ist, wird die bistabile Schaltung A9, die in dem Zustand P17 in jedem Falle während der auf die Ziffernperiode des derzeitig gelesenen Befehls nächstfolgenden einzigen Ziffernperiode stets erregt ist, während der ersten Ziffernperiode Cl erregt, in der das den nächstfolgenden Speicherzyklus startende Synchronisierungsbit jB 1R = »1« aus dem Speicher entnommen wird. Das gleichzeitige Vorliegen dieser beiden Bedingungen (Erregung der bistabilen Schaltung A 9, Entnehmen des Startbits BlR) bewirkt, daß die bistabile Programmregister-Adressier-Schaltung AI in ihren entregten Zustand umschaltet, so daß in den nachfolgenden Zuständen P17 an Stelle des Programmregisters / das Programmregister / adressiert und ange-

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steuert wird. Der Markierungsbit-Steuerkreis 37 bewirkt, wie üblich, daß ein Markierungsbit BIN = »1« über das Verknüpfungsglied 91 in die auf den derzeitig gelesenen Befehl nächstfolgende Dezimalstelle (im vorliegenden Falle Cl) eingeschrieben wird, so daß danach der erste Befehl des Registers / gelesen wird.

Die Verwendung eines in der Verzögerungsleitung verschiebbaren Markierungsbits ermöglicht es also, die Register / und / nacheinander abzufragen, um die in ihnen gespeicherten Befehle des Programms einzeln zu extrahieren, wobei dasselbe Markierungsbit beim Erreichen des Endes eines Programmregisters wirksam wird, einen Programmregister-Auswählzähler AI zum Adressieren des nächstfolgenden Programmregisters fortzuschalten.

Sprungbefehl

Gemäß einer Ausführungsform der Erfindung sind bei einem Sprungbefehl die vier Bits B5, B6, Bl und B 8, die wie bei jedem anderen Befehl zum Darstellen des Funktionsteils F12 des eigentlichen Befehls verwendet werden, B5 = B6 — B7 = B8 = »1« gesetzt.

Das Vorhandensein dieser 4-Bit-Kombination in einem Befehl des Programms zeigt an, daß der Befehl selbst eine Sprungoperation während der Ausführung des Programms betrifft. In diesem Befehl stellen die Bits B1 und B 2 eine Adresse dar, während die Bits B 3 und B 4 dazu verwendet werden, um die Art des Befehls weiter zu spezifizieren.

Im einzelnen ist, sofern B 3 — BA = »1«, der Befehl kein echter Befehl, da er beim Eingeben in das Befehlsregister 16 nicht die Durchführung irgendeiner Operation durch den Rechner bewirkt. Er ist lediglich ein in der Programmbefehlsfolge als Bezugsstelle verwendeter »Bezugsbefehl«, so daß es unter den 44 Befehlen des in den Registern / und / gespeicherten Programms möglich ist, einige Bezugsstellen zu setzen, die durch je einen Bezugsbefehl dargestellt sind. Es gibt in Abhängigkeit von dem Wert der Bits Bl und Bl des Bezugsbefehls, die die »Adresse« dieses Bezugsbefehls bestimmen, vier verschiedene Arten von Bezugsbefehlen. Jeder Bezugsbefehl markiert den Anfang eines Unterprogramms, so daß die Bezugsbefehle die Aufgabe von Markierungen übernehmen, die das Programm in Unterprogramme aufteilen.

Wenn B3 = »0« ist, ist der Befehl ein echter Sprungbefehl, wobei der Sprung in Abhängigkeit davon, ob B 4 — »1« oder »0« ist, bedingt oder unbedingt ist.

Jeder dieser während des Zustandes P17 des Rechners, wie jeder andere Befehl, aus der Verzögerungsleitung gelesenen und im Befehlsregister 16 gespeicherten Sprungbefehle bewirkt, daß der Rechner auf den Zustand P 23 umschaltet, in dem die Programmregister / und J zum Aufsuchen eines Bezugsbefehls mit der in dem gespeicherten Sprungbefehl spezifizierten Adresse, d. h. dessen Bits B1 und B 2 gleich den entsprechenden Bits dieses Sprungbefehls sind, abgefragt werden. Im einzelnen werden in diesem Zustand P 23 während eines ersten Speicherzyklus die in dem ersten Speicherregister/ gespeicherten aufeinanderfolgenden Befehle aus der Verzögerungsleitung entnommen und neben ihrer Wiedergewinnung einem in der Zeichnung nicht dargestellten und dem Fachmann wohlbekannten Komparator zugeführt. Dieser Komparator kann eine Reihe von acht, einen Befehl darstellenden Bits aufnehmen und, sofern dieser Befehl als dem erforderlichen Bezugsbefehl gleich ermittelt wird, d. h., daß seine sämtlichen Bits B 3, B 4, B 5, B 6, Bl und B 8 gleich »1« und die Bits Bl und Bl gleich den Bits Bl und Bl des derzeitig gespeicherten Sprungbefehls sind, ein Ausgangssignal erzeugen.

Dieser Komparator kann beispielsweise aus einem Binärkomparator bestehen, von dem ein Eingang an den Ausgang des derzeitig adressierten und angesteuerten Registers zur Aufnahme dieser Reihe von acht Bits jedes abgetasteten Befehls angeschlossen ist, wobei sein anderer Eingang durch eine logische Schaltung gespeist wird, die die Funktion Tl Il + Tl · Il + T3 + Γ 4 + Γ5 + Γ6 + Γ7 + Γ8 wirksam werden läßt, in der Tl bis Γ 8 die durch den Taktimpulsgenerator 44 erzeugten Taktimpulse und /1 und Il die Ausgänge der beiden entsprechenden Binärstellen des Befehlsregisters 16 sind, wobei der Komparator bei Aufnahme von zwei gleichzeitigen Bits mit unterschiedlichen Werten an seinen Eingängen ein Ausgangssignal erzeugen kann. Dieses Ausgangssignal wird zum Entregen einer bistabilen Schaltung verwendet, die bei Beginn jeder Ziffernperiode durch die Taktimpulse erregt wird. Am Ende jeder Ziffernperiode wird diese bistabile Schaltung in Abhängigkeit davon, ob der derzeitig abgefragte Befehl mit dem erforderlichen Bezugsbefehl zusammenfällt oder nicht, erregt oder nicht erregt. Sofern eine Koinzidenz vorliegt, bewirkt diese bistabile Schaltung, daß die Markierungsbit-Steuereinheit ein Markierungsbit Bl N = »1« in die nächstfolgende Dezimalstelle einschreibt, um anzuzeigen, daß der zu lesende nächste Befehl (der erste Befehl des aufgerufenen Unterprogramms) der in dieser Stelle gespeicherte Befehl ist. Zum Lesen und Speichern dieses ersten Befehls des Unterprogramms schaltet der Rechner bei Feststellung der Koinzidenz auf den Befehl-Entnahmezustand P17 um, so daß die Ausführung dieses Unterprogramms beginnt.

Um nach Beendigung des Unterprogramms zu dem unterbrochenen Hauptprogramm zurückzukehren, ist es möglich, entweder an das Ende des Unterprogramms in an sich bekannter Weise einen geeigneten Sprungbefehl zu setzen oder ein Markierungsbit Bl U = »1« zu verwenden, das beim Unterbrechen des Hauptprogramms in dem Register U aufgezeichnet wird, so daß der im Hauptprogramm zuletzt ausgeführte Befehl des Registers / oder J markiert wird. Zu diesem Zweck wird in dem Zustand P17 beim Lesen eines Sprungbefehls im Gegensatz zu der vorstehend erläuterten Verfahrensweise das Markierungsbit BIN = »1« nicht auf die nächstfolgende Dezimalstelle des Registers N, sondern statt dessen in die entsprechende Stelle des Registers U mit Hilfe von bekannten und in der Zeichnung nicht dargestellten Mitteln verschoben.

Nach einem Merkmal der Erfindung können die Bezugsbefehle bei Handbetrieb außerdem zum Durchführen bestimmter Unterprogramme verwendet werden. Zu diesem Zweck ist das Tastenpult mit vier den vier möglichen »Adressen« der jeweiligen Bezugsbefehle entsprechenden Unterprogrammtasten Vl, Vl, V 3, V 4 versehen, so daß jeder Unterprogrammtaste Vl bis V 4 eine durch die beiden Bits Bl und Bl dargestellte »Adresse« zugeordnet ist.

Bei Handbetrieb kann der Benutzer, während der Rechner sich in dem Zustand PO befindet, in dem er auf das Einstellen neuer Daten und eines neuen Befehls auf dem Tastenfeld 22 wartet, eine der vier Unterprogrammtasten Vl bis V 4 betätigen. Das Betätigen einer dieser vier Tasten bewirkt, daß die Bits B3 = B4 = »0« und B5 = B6 = B7 = B8 = »1« jeweils in die Binärstellen /3 bis /8 des Befehlsregisters 16 über einen in der Zeichnung nicht dargestellten Kreis eingeschrieben werden und daß die dieser Taste entsprechenden Adressenbits B1 und B 2 in die Binärstellen /1 bzw. /2 eingeschrieben werden. Im Zustand PO simuliert also die Betätigung einer der Unterprogrammtasten Vl bis V 4 das Lesen eines unbedingten Sprungbefehls aus der Verzögerungsleitung in das Befehlsregister 16. Außerdem bewirkt die Betätigung dieser Unterprogrammtaste, daß der Rechner in den Zustand P 23 umschaltet, in dem ein aus dem Tastenfeld gegebenes Signal die bistabilen Schaltungen Pl bis Pn unmittelbar durch Erregen der anderen bistabilen Schaltungen in diesen Zustand versetzt. Wie vorstehend erläutert, werden in diesem Zustand P 23 die Programmregister / und / nach einem Bezugsbefehl mit der gleichen Adresse Bl, B 2 der jetzt betätigten Unterprogrammtaste durchsucht, wobei beim Auffinden dieses Bezugsbefehls die Rechenanlage automatisch zum Lesen des ersten Befehls des Unterprogramms, dem dieser Bezugsbefehl vorangeht, auf den Zustand P17 umschaltet.

Da die Ausführung eines Unterprogramms automatisch erfolgen muß, muß die Betätigung der Unterprogrammtasten Vl, V 2, V 3, V 4 bewirken, daß der Schalter 23 aus der Stellung PM (von Hand) auf die Stellung PA (automatisch) umschaltet. Der Schalter kann demnach zweckmäßigerweise durch eine bistabile Schaltung ersetzt werden, die beim Niederdrücken der Unterprogrammtaste erregt und bei Beendigung des Unterprogramms entregt wird.

Umschalten auf den nächstfolgenden Zustand

Rechenoperation in die Verzögerungsleitung), dem Zustand P17 (Lesen eines Befehls), der Fall.

Jedoch kann, wie vorstehend erläutert, die erste (niedrigstwertige) Ziffer einer Zahl prinzipiell in jeder beliebigen Dezimalstelle des jeweiligen Registers ausgezeichnet sein. Beispielsweise steht bei der Addition die niedrigstwertige Ziffer einer Zahl, die so ausgerichtet worden ist, daß ihr Komma in der ersten Stelle Cl des Registers steht, in der Dezimalstelle C

ίο (22—m — l) des Registers, wenn m die Anzahl Ziffern nach dem Komma ist. Deshalb beansprucht der Additionszustand P 5 zwei Speicherzyklen, damit alle Ziffern des Summanden aus der Verzögerungsleitung entnommen werden können.

Die Betriebsgeschwindigkeit der Rechenanlage kann aber dadurch wesentlich erhöht werden, daß in solchen Fällen der Zustandwechsel zeitlich so gesteuert wird, daß er zu Beginn der jeweiligen Zahl, d. h. beim Entnehmen der niedrigstwertigen Ziffer der Zahl auftritt. Wie in F i g. 7 gezeigt, erzeugt in den der Addieroperation zugeordneten Zuständen P 5, P 6, P 7, P 8 die logische Schaltung 29 unter Steuerung durch die Vorderkante des Signals A 01 einen Zustandswechsel-Taktsteuerimpuls, der die Länge und die Stelle der Summanden in der Verzögerungsleitung anzeigt. Durch diese Anordnung wird die Dauer dieser Zustände in der Weise verringert, daß sie gleich der Dauer eines einzigen Speicherzyklus ist. Das Zeitintervall, für das der Rechner in einem dieser Zustände verbleibt, läßt sich so in bezug auf den Beginn des Speicherzyklus (Start des Synchronisierungsbits BlR) in Abhängigkeit von der Länge und der Stelle der betreffenden Zahl in den jeweiligen Registern veränderbar verschieben.

Die mit Hilfe dieser Anordnung erzielten Vorteile stellen sich bei Betrachtung der Multiplikations- und der Divisionsoperationen heraus, da diese Operationen aus wiederholten Additionen und Subtraktionen bestehen.

Nachstehend ist der Aufbau und die Arbeitsweise der logischen Schaltung 29 zum Erzeugen der Zustandswechsel-Taktsteuerimpulse MG beschrieben, indem diejenigen Zustände, beispielsweise der Additionszustand P 5, näher betrachtet werden, in denen eine Zahl, beginnend mit ihrer niedrigstwertigen Ziffer, einmal aus der Verzögerungsleitung gelesen werden muß.

Auf Grund der zyklischen Art des Verzögerungsleitungsspeichers wäre es möglich, zu bewirken, daß der Rechner an einer vorbestimmten feststehenden Stelle des Speicherzyklus, d. h. beim Entnehmen einer vorbestimmten feststehenden Stelle der Speicherregister aus der Verzögerungsleitung, von einem Zustand auf den nächstfolgenden Zustand umschaltet. Beispielsweise kann der Zustandswechsel am Ende des Speicherzyklus gesteuert durch das Synchronisierungsbit BlR = »1« erfolgen, das durch Erregen der bistabilen Schaltung A10 den Taktimpulsgenerator 44 anlaufen läßt. Dies ist bei einigen Zuständen, beispielsweise dem Zustand PO (Eingeben von Daten oder eines Befehls vom Tastenfeld her), dem Zustand P 2 (Übertragen einer Zahl in ein und aus einem Register), dem Zustand P 21 (Aufzeichnen der Synchronisierungsbits BlR und BlE vor der Aufteilen der Speicherregister

Gemäß einer Ausführungsform der Erfindung lassen sich die Register Q, U, Z, D, E zum Speichern von je zwei kurzen Zahlen in zwei Teile aufspalten. Zu diesem Zweck wird als Dauermarke in der ersten Binärstelle (Bitperiode) einer feststehenden Dezimalstelle (Ziffernperiode) des Registers Z, beispielsweise der Stelle C12, ein Markierungsbit BlZ= »1« aufgezeichnet.

Eine in der Zeichnung nicht dargestellte bistabile Schaltung wird beim Entnehmen des den Oszillator 45 zu Beginn jedes Speicherzyklus startenden Synchronisierungsbits BlR — »1« erregt und danach beim Entnehmen des feststehenden Markierungsbits BlZ= »1« entregt, so daß die bistabile Schaltung den ersten Teil jedes Speicherzyklus identifizieren und ihn von seinem zweiten Teil unterscheiden, d. h. den ersten Teil jedes Speicherregisters identifizieren und ihn von seinem zweiten Teil unterscheiden kann.

Da jeder Befehl vier Adreßbits Bl bis B 4 enthält, kann man die drei Bits B 2 bis B 4 zum Identifizieren einer der acht Adressen Yl bis YS der acht adressierbaren Register Q, U, Z, D, E, M, N, R verwenden, während das verbleibende Bit Bl zum Adressieren entweder des ersten oder des zweiten Teiles des

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gleichzeitig durch diese drei Bits B 2 bis B 4 adres- der Verzögerungsleitung beim normalen Betrieb des

sierten Registers verwendet wird. Rechners kein Ziffernzähler verwendet wird.

Die splitbaren Register Q, U, Z, D, E sind niemals . . „. ,,

unmittelbar an arithmetischen Operationen beteiligt. Speichern einstelliger Zahlen

Mit anderen Worten: ihr Inhalt wird (mit Ausnahme .5 Gemäß einer Ausführungsform der Erfindung

der Markierungsbits Bl) niemals unmittelbar ge- erlaubt ein Befehl FIl, jede Dezimalstelle des Regi-

ändert, wobei in jedem Speicherzyklus dieser Inhalt sters als ein unabhängiges Register zu betrachten,

entweder ohne Veränderung wiedergewonnen oder um eine bei einigen Rechenvorgängen als konstanten

in die oder aus den Registern M oder N übertragen Wert zu verwendende einstellige Zahl zu speichern,

wird. ίο Die Ausführung des Befehls FIl besteht aus dem

Demzufolge kann jeder der beiden Teile jedes Aufsuchen und dem Übertragen der durch die Registers Q, U, Z, D, E durch den Schaltkreis 36 Adreßbits dieses in dem Befehlsregister 16 gespeicherunter Steuerung des derzeitig in dem Befehlsregister ten Befehls adressierten einstelligen Zahl. Das Auf-16 gespeicherten Adreßbits Bl adressiert und ange- suchen kann erfolgen, indem zunächst diese Adressteuert werden. Im einzelnen verbindet der Schalt- 15 senbits in das Register K übertragen werden, worauf kreis 36, sofern dieses gespeicherte Bit Bl — »1« ist, dieses Register an eine den Addierer einschließende das derzeitig durch den gespeicherten Befehl adres- geschlossene Schleife angeschlossen wird, um einen sierte splitbare Register Q, U, Z, D oder E, entweder Zähler zu bilden und dann, beginnend von der ersten mit dem Register JV oder dem Register M (in Abhän- Ziffernperiode Cl, die aufeinanderfolgenden Zifferngigkeit von dem Funktionsteil dieses gespeicherten 20 perioden gezählt werden, um die dieser Adresse Befehls) nur dann, wenn diese bistabile Schaltung entsprechende Ziffernperiode zu identifizieren,
erregt ist, so daß die Ubertragungsoperation nur auf Al rl
oder aus dem ersten Teil dieses aufteilbaren Registers Abrunden
durchgeführt wird, während, sofern das gespeicherte Im Zustand P 9, der während der vier arithmeti-Bit Bl = »0« ist, die Verbindung nur bei entregter 25 sehen Grundoperationen dem Vergleichen der Vorbistabiler Schaltung erfolgt, so daß die Übertragungs- zeichen der Operanden zugeteilt ist, ist es möglich, operation nur auf oder aus dem zweiten Teil des in der Verzögerungsleitung ein Markierungsbit aufaufteilbaren Registers erfolgt. zuzeichnen, um anzuzeigen, wieviel Stellen im Ergeb-

Es ist selbstverständlich, daß vor jeder Über- nis nicht zu beachten sind. Dazu wird die Anzahl s tragungsoperation auf einen und aus einem gewählten 30 der zu vernachlässigenden Ziffern von Hand an Teil eines aufteilbaren Registers an der in ihm ge- einem in der Zeichnung nicht dargestellten Schalter speicherten Zahl geeignete Ausrichtoperationen vor- eingestellt. Beim Umschalten des Rechners auf den genommen werden. Bei der in der allgemeinen Be- Zustand P 9 wird diese Zahl s in das Register K einschreibung erörterten Ausführungsform war jede gegeben, das zum Bilden eines Zählers an eine den Adressentaste bei ihrer Betätigung zum Eingeben 35 Addierer 72 einschließende geschlossene Schleife von vier Adreßbits B1 bis B 4 in den Rechner wirk- angeschlossen ist. Danach zählt der Zähler, wie im sam. Gemäß einer anderen Ausführungsform ist jede Zustand P 21, die aufeinanderfolgenden Ziffern-Adressentaste zum Eingeben nur der drei zum perioden, bis der Zählwert nach s Ziffernperioden Adressieren eines Registers verwendeten Adreßbits einen vorbestimmten Wert erreicht.
B 2 bis B 4 wirksam, wobei eine besondere Aufteil- 40 Der Kreis 37 spricht auf den diesen Zählwert taste zum Eingeben des verbleibenden Adreßbits B1 erreichenden Zähler in der Weise an, daß in der vorgesehen ist, so daß sich über das Tastenfeld derzeitigen Ziffernperiode des Registers N ein Marnormalerweise jeder beliebige Teil eines beliebigen kierungsbit ΰ1Ν=»1« eingeschrieben wird, das splitbaren Registers adressieren läßt. danach dazu verwendet wird, die zu vernachlässigen-

Gemäß einer anderen Ausführungsform kann das 45 den Ziffern des Ergebnisses zu unterscheiden.
Adreßbitßl in Abhängigkeit von seinem Wert wir-

sam sein, um zu bewirken, daß die Übertragungs- Wechsel-Senen-Parallel-Umsetzer

operation beim Entnehmen entweder des Startbits Gemäß einer anderen Ausführungsform der

BlR (Beginn des Speicherzyklus) oder des Markie- Rechenanlage werden der Serien-Parallel-Umsetzer

rungsbits BlZ (Beginn der zweiten Hälfte des Spei- 50 42 und der Parallel-Serien-Umsetzer 43 insofern ver-

cherzyklus) beginnt, wobei in beiden Fällen die einfacht, als sie an Stelle einer Gruppe von 10 Bits

Übertragungsoperation bis zum Ende des Zyklus eine Gruppe von 5 Bits auf einmal umsetzen können,

fortgesetzt wird. In diesem Fall werden die Lesesignale der Register Q,

Gemäß einer weiteren bevorzugten Ausführungs- U, Z, D, E an den Ausgängen des Umsetzers 42 eine form der Erfindung dauert der Speicherzyklus 55 halbe Bitperiode vor den fünf Binärsignalen der 24 Ziffernperioden an Stelle von 22, wie vorher anderen fünf Register gleichzeitig verfügbar gebeschrieben, wobei jedes Register entweder eine macht. Mit Hilfe einer einzigen bistabilen Schaltung 22stellige Zahl oder zwei llstellige Zahlen speichern können dann die Lesesignale der zunächst adressierkann. In diesem Falle sind die Ziffernperioden C12 ten Register Q, U, Z, D, E für die Dauer einer und C 24 leer, um dem Rechner genügend Zeit zum 60 halben Bitperiode gespeichert werden, um dann Feststellen eines Überlaufs während der arithmeti- gleichzeitig mit den entsprechenden Signalen der sehen Operationen zu geben. Diese Anordnung führt Register /, J, M, N, R verfügbar zu sein,
zu Änderungen, die dem Fachmann geläufig sind. So wird es möglich, den Inhalt eines gewählten Es sei bemerkt, daß das Verlängern des Speicher- Registers Q, U, Z, D, E auf ein beliebiges Register zyklus auf 24 Ziffernperioden nur eine Änderung 65 der anderen Gruppe zu übertragen,
der bei Beginn des den Rechner startenden Zustandes In diesem Falle tritt das Zeitintervall, in dem der P21 in das Register K eingeschriebenen Zahl bedingt, Taktoszillator 45 unwirksam bleibt, in der Mitte der da infolge der Verwendung von Markierungsbits in Ziffernperiode C1 auf.

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Andererseits können sowohl der Serien-Parallel-Umsetzer 42 als auch der Parallel-Serien-Umsetzer 43 aus einer elektromagnetischen Verzögerungsleitung mit mehreren Abgriffen bestehen. Beispielsweise besitzt die elektromagnetische Verzögerungsleitung zehn benachbarte Abgriffe, deren Abstand vonein-

ander dem Zeitintervall zwischen zwei einander benachbarten, in der Verzögerungsleitung umlaufenden Bits entspricht, wobei die elektromagnetischen Verzögerungsleitungen an den Endpunkten der magnetostriktiven Verzögerungsleitung angeschlossen sein können.

Hierzu 2 Blatt Zeichnungen

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Claims (14)

Patentansprüche:

1. Rechner zur Verarbeitung von Zahlen in der Darstellung mit gemischter Basis mit einem zyklisehen Serienspeicher, der η Register enthält, von denen jedes m Zeichen zu b Bits speichert, mit einer Aufzeichnungsvorrichtung zum Schreiben der Information in den Speicher und einer Lesevorrichtung zum Lesen der aufgezeichneten Information aus dem Speicher, mit einem Impulszeitgeber, der das Zeitraster sowohl für die Verarbeitung der aus dem Speicher gelesenen Informationsimpulse, als auch für das Schreiben der Informationsimpulse in den Speicher liefert, mit einem Serien-Parallel-Umsetzer, der von der Lesevorrichtung gespeist und vom Impulszeitgeber gesteuert wird und der die jeweils einander entsprechenden Bits der einzelnen Register parallel abgibt, mit einer Verarbeitungseinheit, die die vom Serien-Parallel-Umsetzer gelieferten Bits parallel verarbeitet und mit einem Parallel-Serien-Umsetzer, der die jeweils einander entsprechenden Bits der einzelnen Register empfängt und diese Eingabebits unter Steuerung des Impuls-Zeitgebers in eine serielle Kette von Bits umsetzt und der Aufzeichnungsvorrichtung zuführt, dadurch gekennzeichnet, daß der Serienspeicher aus einer einzigen Verzögerungsleitung (LDR) besteht, die n-m-b Bits enthalten kann und einen mit der Auzeichnungsvorrichtung verbundenen Eingangsanschluß (40, 41) sowie einen mit der Lesevorrichtung verbundenen Ausgangsanschluß (38, 39) enthält, und daß der Impulszeitgeber (44) für jeden Informationszyklus durch den zyklischen Serienspeicher eine Reihe von m Zeichenperioden definiert, von denen jede eine Folge von b Bitperioden enthält, wobei jede dieser Bitperioden wiederum eine Folge von η Impulsperioden einschließt, so daß die einander entsprechenden Bits der verschiedenen Register (/, /, M, N, R, Q, U, Z, D, E) in der Verzögerungsleitung auf benachbarten Plätzen gespeichert werden.

2. Rechner nach Anspruch 1, dadurch gekennzeichnet, daß jede serielle Kette aus ri benachbarten Impulsen, die in der Verzögerungsleitung (LDR) umläuft und ri der η Register zuzuordnen ist, wobei ri <C(/2 + l) ist, in jeder Bitperiode parallel umgesetzt und gleichzeitig an ri Ausgangen des Serien-Parallel-Umsetzers (42) abgegeben und nach der Verarbeitung wieder auf ri Eingänge des Parallel-Serien-Umsetzers (43) gegeben wird, der den Satz von ri Impulsen in jeder Bitperiode seriell in die Verzögerungsleitung (LDR) schreibt, wobei in den ri Registern die arithmetischen Register des Rechners enthalten sind.

3. Rechner nach Anspruch 2, dadurch gekennzeichnet, daß für die Ausgänge des Serien-Parallel-Umsetzers (LI bis LE) und für die Eingänge des Parallel-Serien-Umsetzers (SI bis SE) ri = η ist.

4. Rechner nach Anspruch 2, dadurch gekennzeichnet, daß für die Ausgänge des Serien-Par- ⁶S allel-Umsetzers (42) und für die Eingänge des Parallel-Serien-Umsetzers (43) ri = \ η ist.

5. Rechner nach Anspruch 2, dadurch gekennzeichnet, daß jeder der beiden Umsetzer (42, 43) aus einer elektromagnetischen Verzögerungsleitung mit ri Anschlüssen besteht, wobei der Abstand zwischen jedem Paar benachbarter Anschlüsse gerade einer Impulsperiode entspricht.

6. Rechner nach Anspruch 4, dadurch gekennzeichnet, daß er mindestens einen Ein-Bit-Speicher enthält, der selektiv an einen der ri Ausgänge des Serien-Parallel-Umsetzers (42) anschließbar ist und das entsprechende Bit mindestens so lange speichert, bis an dem jeweiligen Ausgang das nächstfolgende Bit auftritt.

7. Rechner nach einem der Ansprüche 1 bis 6, wobei V der b Bit-Plätze jedes Zeichens für bestimmte Markierungsbits zum Kennzeichen vorbestimmter Bezeichnungen der η Register reserviert sind, dadurch gekennzeichnet, daß die Verarbeitungseinheit (36, 26) von den Markierungsbits gesteuert wird, die in einem der η Register gespeichert sind und die Ausführung vorbestimmter Operationen mit einem der entsprechenden, in einem anderen der η Register gespeicherten Zeichen veranlassen.

8. Rechner nach Anspruch 7, dadurch gekennzeichnet, daß die in einem ausgewählten Register gespeicherten Markierungsbits dazu benutzt werden, entsprechende vorbestimmte Bezeichnungen zumindest einer Gruppe der η Register zu kennzeichnen, und daß die Verarbeitungseinheit so ausgelegt ist, daß sie, je nach der Art des angesteuerten Registers, unterschiedliche der vorbestimmten Operationen ausführt.

9. Rechner nach Anspruch 7, dadurch gekennzeichnet, daß die Verarbeitungseinheit (36, 26) eine binäre Information aus b Bits als Befehl zum Steuern des Rechners deutet, die auf den Zeichenplätzen bestimmter Register steht, und daß die Verarbeitungseinheit als numerische Information Segmente binärer Information deutet, die durch b — b' Bits auf den Zeichenplätzen anderer als der vorgenannten Register dargestellt sind.

10. Rechner nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Impulszeitgeber (44) unter Steuerung durch einen Startimpuls eingeschaltet wird, der in der Verzögerungsleitung (DLR) gespeichert ist und am Ausgangsanschluß zur Verfügung steht, um den Startbefehl für den Impulszeitgeber zu erzeugen.

11. Rechner nach Anspruch 10, dadurch gekennzeichnet, daß der Impulszeitgeber (44) nur während eines Bruchteils des Speicherzyklus eingeschaltet ist und daß er unter Steuerung durch einen Stopimpuls, der in der Verzögerungsleitung (LDR) gespeichert ist und am Ausgangsanschluß zur Erzeugung eines Stopbefehls für den Impulszeitgeber zur Verfügung steht, ausgeschaltet wird, wobei der zeitliche Abstand des Stopimpulses vom Startimpuls gerade so bemessen ist, daß während jedes Speicherzyklus der Impulszeitgeber für m Zeichenperioden eingeschaltet ist und so die Länge der Register (/, /, M, N, R, Q, U, Z, D, E) festlegt.

12. Rechner nach Anspruch 11, dadurch gekennzeichnet, daß die Aufzeichnungsvorrichtung (40) so von einer Zählsteuerschaltung (73) gesteuert wird, daß sie zur Vorbereitung des Rechnerbetriebes die Start- und Stopimpulse aufzeichnet.

13. Rechner nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Verarbeitungseinheit (36, 26) eine Folgesteuereinheit (26) enthält, die von mehreren möglichen Zustandsfolgen eine auswählt, um den Befehl zu verarbeiten, den der Rechner gerade ausführt, daß die Verarbeitungseinheit eine Schaltvorrichtung (36) enthält, die von dem jeweils von der Folgesteuereinheit angezeigten Rechnerzustand angesteuert wird und den Rechner so schaltet, daß er einen Satz vorbestimmter Elementaroperationen, die für jeden der Rechnerzustände verschieden ist, ausführt, daß die Folgesteuereinheit einen Zeitgeber für die Zustandsänderungen (29) enthält, der relativ zum durch den Impulszeitgeber (44) festgelegten Speicherzyklus asynchron arbeitet, und daß der Zeitgeber für die Zustandsänderungen die Folgesteuereinheit veranlaßt, zum nächstfolgenden Zustand einer Zustandsfolge umzuschalten, wenn eine vorbestimmte Kennzeichnung der im Speicher gespeicherten Zahlen verarbeitet wurde und die Ausführung des Satzes vorbestimmter Elementaroperationen abgeschlossen ist.

14. Rechner nach Anspruch 13, dadurch gekennzeichnet, daß der Zeitgeber für die Zustandsänderungen (29) durch das Lesen entweder der höchstwertigen oder der niedrigstwertigen Ziffer der Zahl gesteuert wird, mit der die vorbestimmten Elementaroperationen durchgeführt werden sollen.