DE1293855B

DE1293855B - Clock pulse generator for magnetic tape storage with two-channel threshold value sensing

Info

Publication number: DE1293855B
Application number: DEI24642A
Authority: DE
Inventors: Dustin Donald Robert
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1962-10-30
Filing date: 1963-10-28
Publication date: 1969-04-30
Also published as: GB1018762A; US3222603A

Description

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Die Erfindung betrifft einen Taktimpulsgenerator Aktivierung des Impulsgenerators auf diesem Wege für Magnetbandspeicher mit Zweikanal-Schwellwert- unterbleibt.The invention relates to a clock pulse generator activation of the pulse generator in this way for magnetic tape storage with two-channel threshold value is omitted.

abfühlung, wobei die zur Informationsübertragung Diese Aufgabe wird erfindungsgemäß dadurch benötigten Synchronisations- oder Taktimpulse aus gelöst, daß zur Übertragung der Bits eines bestimm-sensing, whereby the information transmission This object is achieved according to the invention required synchronization or clock pulses from released that for the transmission of the bits of a certain

den Informationsimpulsen selbst gewonnen werden. 5 ten Zeichens in das Ausgangsregister durch einen Die Erfindung bezweckt eine Vergrößerung der Zu- von einem Bit eines vorausgehenden Zeichens ausgeverlässigkeit der Datenübertragung, insbesondere bei lösten Ausblendimpuls der Impulsgenerator eine der Übertragung von aus einer Mehrzahl insbeson- weitere Stufe umfaßt, die einen gegenüber einem dere binär verschlüsselter Zeichen (Bytes) bestehen- Zeichenausblendimpuls später auftretenden zusätz-the information impulses themselves can be obtained. 5th character in the output register by a The invention aims to increase the reliability of one bit of a preceding character of data transmission, especially when the fade-out pulse is triggered by the pulse generator the transmission of a plurality in particular includes further stage, which one versus one their binary encrypted characters (bytes) consist of a character masking pulse that occurs later

der Informationsgruppen. io liehen Taktimpuls erzeugt, der über ein Koinzidenz-the information groups. io borrowed clock pulse generated via a coincidence

Im folgenden ist unter einem binär verschlüsselten gatter an den Impulsgeneratoreingang zurückgeführtThe following is fed back to the pulse generator input under a binary encrypted gate

Zeichen (Byte) eine Gruppe von Binärsignalen (Bits) wird, wobei die Koinzidenzbedingung am genanntenCharacter (byte) is a group of binary signals (bits), whereby the coincidence condition is mentioned on

zu verstehen, wobei die Bits parallel auf einer Mehr- Gatter dann erfüllt ist, wenn die im hohen und imto understand, whereby the bits in parallel on a multi-gate is fulfilled when the im high and im

zahl Trägerfrequenzen oder einer Mehrzahl Übertra- niedrigen Register gespeicherten Bits einander nichtnumber of carrier frequencies or a plurality of transmitted registers do not correspond to each other

gungsleitungen auftreten. Ein binär verschlüsseltes 15 entsprechen.supply lines occur. A binary coded 15 match.

Zeichen (Byte) kann ein Zeichen sein, in dem ein Weitere Merkmale der Erfindung ergeben sich ausCharacter (byte) can be a character in which a further features of the invention result from

Paritätsbit auftritt, es kann jedoch auch ein Teil den Unteransprüchen. In den Figuren wird eineParity bit occurs, but it can also be part of the subclaims. In the figures, a

eines größeren, aus Binärsignalen sich zusammen- bevorzugte Ausführungsform der Erfindung beschrie-of a larger, composed of binary signals- preferred embodiment of the invention described-

setzenden Wortes sein. ben. Es zeigtbe a positing word. ben. It shows

Durch das deutsche Patent 1 082 436 ist bereits a° F i g. 1 ein Blockschaltbild einer erfindungsgemä-The German patent 1 082 436 already has a ° F i g. 1 is a block diagram of an inventive

eine Zweikanal-Abfühlvorrichtung für Magnetband- ßen Anordnung,a two-channel sensing device for magnetic tape arrangement,

speicher elektronischer Rechenanlagen und daten- F i g. 2 eine Folge binär verschlüsselter Zeichenmemory of electronic computing systems and data F i g. 2 a sequence of binary encrypted characters

verarbeitender Maschinen bekannt, bei der die vom (Byte-Zeichen) auf einem Magnetband aufgezeichnet,processing machines known in which the from (byte characters) recorded on a magnetic tape,

Magnetband abgelesenen Informationsimpulse der F i g. 3 A bis 3 E Impulse, die im Betrieb der erfin-Magnetic tape read information pulses of FIG. 3 A to 3 E pulses that are generated during operation of the

vorzugsweise binär verschlüsselten Zeichen (Bytes) 35 dungsgemäßen Anordnung auftreten,preferably binary encoded characters (bytes) 35 occur according to the arrangement,

parallel über in zwei parallelen Kanälen liegende, Fig. 4 eine zweite Ausführungsform der Er-parallel over lying in two parallel channels, Fig. 4 shows a second embodiment of the

auf verschiedene Empfindlichkeit eingestellte Schwell- findung.Threshold detection set to different sensitivity.

wertstufen einem dem hohen Schwellwert zugeord- Es soll zunächst die in Fig. 1 wiedergegebene neten hohen Speicherregister und einem dem nied- Anordnung zur Erörterung gelangen,
rigen Schwellwert zugeordneten niedrigen Speicher- 30 Die Übertragung der Informationsdaten auf den register zugeführt werden. In Abhängigkeit vom Leitungenlla bis Hn erfolgt von einem Magnet-Ergebnis eines für die im hohen Register gespeicher- bandspeicher 10 aus, unter Anwendung einer Mehrten Bits durchgeführten Paritätstests werden zu einer zahl Abnehmerköpfe, die an die Übertragungsleitunvorgegebenen Taktzeit entweder die im hohen oder gen 11 α bis 11 η angeschlossen sind. Es ist jedoch die im niedrigen Register gespeicherten Bits parallel 35 offensichtlich, daß die Übertragungsleitungen 11α bis in das Ausgangsregister übertragen. Der die vor- Hn auch ihre Signale von irgendeinem anderen gegebene Taktzeit bestimmende Zeichenausblend- Signalgeber in paralleler binärer Form erhalten impuls wird mit Hilfe eines beim Einschreiben eines können.value stages associated with the high threshold value. First, the high storage register shown in FIG. 1 and one with the low level will be discussed.
Low memory associated with the threshold value 30 The transfer of the information data is fed to the register. Depending on the lines 11a to Hn , a magnetic result is used to perform a parity test for the band memory 10 stored in the high register, using multiple bits to 11 η are connected. However, the bits stored in the low register are evident in parallel 35 that the transmission lines 11α carry up to the output register. Of the pre-Hn their signals from any other given cycle time determining Zeichenausblend- signal transmitters in parallel binary form obtained by means of a pulse during the writing of a can.

Bits in das hohe Register gleichzeitig aktivierten Im- Eine Mehrzahl Verstärker 12 a bis 12 η verstärken pulsgenerators mit einer solchen Verzögerung er- 40 die von den Leitungen lla bis 11 η zugeführten zeugt, daß zwischen der Aktivierung des Impuls- Signalbits. Jeder der Verstärker 12 a bis 12 η hat generators und dem Auftreten des Zeichenausblend- zwei parallele Ausgangskreise, von denen der eine impulses eine etwa dem halben zeitlichen Abstand die mit hohem Schwellenwert arbeitende hohe Abdes Ablesens zweier aufeinanderfolgender Zeichen fühlstufe 13 und der andere die mit niedrigem vom Magnetband entsprechende Zeit verstreicht, so 45 Schwellenwert arbeitende niedrige Abfühlstufe 14 daß die Übertragung der Bits eines bestimmten Zei- aufweist. Die hohen Abfühlstufen 13 α bis 13 η erchens in das Ausgangsregister durch einen von einem halten die Ausgangssignale von sämtlichen Verstär-Bit desselben Zeichens ausgelösten Ausblendimpuls kern von 12 a bis 12 η zugeführt; in ähnlicher Weise herbeigeführt wird. Zur Sicherung gegen Stör- erhalten die niedrigen Abf ühlstuf en 14 α bis 14 η die impulse werden die Synchronisations- oder Takt- 50 Ausgangsspannungen sämtlicher Verstärker 12 α bis impulse lediglich aus den dem hohen Register züge- 12 η zugeführt. Dementsprechend werden über die führten Informationsbits gewonnen. Es ergibt sich Übertragungsleitungen Ua bis 11 η den Abfühlvorin einer solchen Anordnung der Nachteil, daß es richtungen 13 und 14 normalerweise dieselben Infordann, wenn beispielsweise bei niedrigen Leseampli- mationsbits zugeführt. Eine jede der Abfühlstufen tuden nur im niedrigen Register Informationsbits 55 13 und 14 ist eine Schwellwertstufe, welche den auftreten, während dem hohen Register in einem unteren Teil eines jeden empfangenen Impulses absolchen Fall gar keine Informationsbits zugeführt schneidet und nur die oberhalb eines bestimmten werden, da möglicherweise die Leseamplitude unter- Niveaus liegenden Spitzen durchläßt. Die hohe Abhalb des Schwellwertes liegt, zum Ausfall eines gan- fühlstufe 13 schneidet bei einem verhältnismäßig zen Zyklus kommen kann, da der Taktimpulsgene- 60 hohen Amplitudenniveau ab, während die niedrige rator gar nicht aktiviert wird und infolgedessen auch Abfühlstufe 14 bei einem verhältnismäßig niedrigen keine zur Informationsübertragung benötigten Syn- Niveau abschneidet. Auf diese Weise haben die im chronisations- oder Taktimpulse erzeugt werden. Ausgangskreis der hohen Abfühlstufe 13 auftreten-Bits in the high register simultaneously activated Im- A plurality of amplifiers 12 a to 12 η amplify the pulse generator with such a delay that generated by the lines 11 a to 11 η that between the activation of the pulse signal bit. Each of the amplifiers 12 a to 12 η has a generator and the occurrence of the character masking two parallel output circuits, one of which has a pulse about half the time interval, the high reading of two successive character sensing stages 13 and the other the low one corresponding time elapses from the magnetic tape, so 45 threshold-working low sensing stage 14 that the transmission of the bits of a certain time has. The high sensing stages 13 α to 13 η erchens fed into the output register by one of a hold the output signals of all amplification bits of the same character triggered masking pulse core of 12 a to 12 η ; is brought about in a similar manner. To protect against interference, the low sensing stages 14 α to 14 η receive the pulses, the synchronization or clock 50 output voltages of all amplifiers 12 α to pulses are only supplied from the high register trains 12 η. Correspondingly, information bits are obtained via the guided information bits. Transmission lines Ua to 11 η the sensing prior to such an arrangement have the disadvantage that directions 13 and 14 normally receive the same information when, for example, at low read amplification bits. Each of the sensing stages tuden information bits 55 13 and 14 only in the low register is a threshold level, which occurs during the high register in a lower part of each received pulse absolutely no information bits are supplied and only those above a certain level are there possibly the reading amplitude lets through peaks below the level. The high level above the threshold value can lead to failure of a sensor stage 13 in a relatively zen cycle, since the clock pulse generator 60 has a high amplitude level, while the low rator is not activated at all and, as a result, no sensor stage 14 is activated at a relatively low level for information transfer required syn level cuts off. In this way, the synchronization or clock pulses have been generated. Output circuit of the high sensing level 13 occur-

Der Erfindung liegt die Aufgabe zugrunde, einen den Informationsbits eine geringere Amplitude alsThe invention is based on the object of the information bits having a lower amplitude than

Taktimpulsgenerator zu schaffen, der auch dann 65 dieselben Datenimpulse aufweisen, welche im Aus-To create a clock pulse generator, which then also have 65 the same data pulses that are

Synchronisations- oder Taktimpulse abzugeben in gangskreis der Abfühlstufe 14 auftreten. Das Ab-Output synchronization or clock pulses occur in the output circuit of the sensing stage 14. The Ab-

der Lage ist, wenn aus irgendwelchen Gründen im schneidniveau der Abfühlstufe 13 ist so hoch, daßis able, if for some reasons in the cutting level of the sensing stage 13 is so high that

hohen Register keine Bits gespeichert sind und die nahezu sämtliche Störsignale niedriger Amplitude,no bits are stored in high register and almost all low-amplitude interfering signals,

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wie sie normalerweise durch die Oberflächen- die Torstufen 21a bis 21 n, und das Ausgangsbeschaffenheit des Magnetbandes bedingt sind, ab* signal ü sperrt die Torstufen 22 a bis 22«. Wenn geschnitten und nicht weitergeleitet werden, so daß andererseits in der Teststufe 18 ein Fehler angezeigt der Ausgangskreis im wesentlichen die Informations* wird, so werden die Torstufen 22 a bis 22« geöffnet, daten abgibt, welche auf den Leitungen 11a bis 11« 5 und die Torstufen 21a bis 21 η werden gesperrt,
auftraten. Es muß indessen die Übertragung eines jeden Aus Kippstufen bestehende Register 15 a bis 15 « Bytes entweder von dem Register 15 oder dem Regi- und 16 a bis 16 « nehmen die Ausgangssignale der ster 16 ein Zeichenausblendsignal (Ablesetaktgeber-Abfühlstufen 13 und 14 auf. Die Speicherung sol- signal) RC-7 abwarten, welches von einer Verzögecher Daten durch die Kippstufen des hohen Regi- io rungsvorrichtung 31 geliefert wird, die bei derartigen sters 15 a bis 15 η beruht auf den abgeschnittenen Anordnungen auch Ablesezeittaktgeber genannt wird, Impulsspitzen, welche die Datenbits hinreichend wobei die genannte Stufe normalerweise durch das hoher Amplitude kennzeichnen. Wenn die Datenbits erste Bit eines im Register 15 gespeicherten Bytes nur eine minimal kleine Amplitude haben, werden ausgelöst wird. Das erste gespeicherte Bit in einer sie nicht das Register 15 a erreichen. 15 der Kippstufen 15 a bis 15 η hat zur Folge, daß ein Andererseits erreichen die Impulse der niedrigen Ausgangssignal der ODER-Stufe 26 und von dieser Abfühlstufe 14 die Kippstufen des Registers 16, der Verzögerungsvorrichtung 31 in dem Maschinenwenn die Amplitude der zugeführten Impulse mini- zyklus RC-O zugeführt wird, woraufhin der Vermal niedrig ist. Das niedrige Abschneidniveau der zögerungsimpuls RC-Ί, nämlich der Zeichenaus-Stufe 14 gestattet, daß auch starke Störsignale wäh- ao blendimpuls, erzeugt wird. Wenn irgendeine Kipprend des Empfanges von Impulsen normaler Ampli- stufe 15 α bis 15 π durch das erste Bit eines Bytes in tude weitergeleitet werden, so daß das Register 16 der Phase RC-O gespeichert wird, so kann die Erstärker dem Einfluß von Störsignalen ausgesetzt ist regung irgendeiner anderen der Kippstufen 15 a bis als das Register 15. 15 η die unter dem Einfluß eines durch Schrägstel-Wenn daher die Bedingungen eines normalen Ein- 35 lung verspätet eintreffenden Impulses im selben Byte gangssignalpegels vorherrschen, so speichert das erregt wird, nicht den Ausgangskreis der ODER-hohe Register 15 in genauerer Weise die Informa- Stufe 26 erregen, welche erregt wurde durch die tionsdaten als das niedrige Register 16, weil das Re- erste erregte Kippstufe 15 a bis 15«, welche im Ergister 16 leichter falschen Steuervorgängen, bedingt regungszustand bleibt, bis sämtliche Kippstufen durch Störsignale beim Empfang der Informations- 30 durch den Ausgangsimpuls RC-Td, der gegenüber daten, ausgesetzt ist. dem Impuls RC-I etwas durch die Verzögerungs-Wenn andererseits das Amplitudenniveau der auf vorrichtung 32 verschoben ist, gelöscht werden, den Leitungen 11a bis 11« übertragenen Informa- Nachdem jedes erste Bit eine Erregung der Verzötionsdatenbits unter einen bestimmten Wert fällt, so gerungsstufe 31 im Zeitpunkt RC-O bewirkt, wird daß das Register 16 nicht angeregt wird, so ist es 35 eine Mehrzahl Ausgangsimpulse, darunter auch die wahrscheinlicher, daß das Register 16 die Informa- Impulse RC-I, in bestimmter Weise zeitverschoben tionsdaten genau wiedergibt. gegenüber dem ersten Bit geliefert. Diese verschobe-Ein Ausgangsregister 23 erhält die Ausgangssignale nen Impulse RC-2 und RC-Ί werden der Reihe nach des hohen Registers 15 zugeführt. Eine Stufe 18 zu entsprechend späteren Zeiten nach dem erregenführt den vertikalen Überbestimmungstest (VRC- 40 den Impuls RC-O geliefert.as normally the port stage 21a to 21n through the surface, and the output characteristics of the magnetic tape are caused, signal ü * shuts off the port stage 22 a to 22 ". If it is cut and not forwarded, so that on the other hand an error is displayed in the test stage 18, the output circuit is essentially the information *, the gate stages 22a to 22 'are opened and data are transmitted on the lines 11a to 11'5 and the gate steps 21a to 21 η are blocked,
occurred. However, the transmission of each register 15 a to 15 "bytes consisting of flip-flops either from the register 15 or the register and 16 a to 16" receive the output signals of the ster 16 a character fade-out signal (reading clock sensor sensing stages 13 and 14. The Storage sol- signal) RC-7 wait to see which of a delayed data is supplied by the flip-flops of the high control device 31, which is also called reading time clock in such sters 15 a to 15 η based on the truncated arrangements, pulse peaks, which the data bits are sufficient, said stage normally being characterized by the high amplitude. If the data bits, first bits of a byte stored in register 15, only have a minimally small amplitude, a trigger is made. The first stored bit in a they do not reach the register 15a. 15 of the flip-flops 15 a to 15 η has the consequence that on the other hand, the pulses of the low output signal of the OR stage 26 and from this sensing stage 14 the flip-flops of the register 16, the delay device 31 in the machine when the amplitude of the supplied pulses mini- cycle RC-O is fed, whereupon the Vermal is low. The low cut-off level of the delay pulse RC-Ί, namely the character-off stage 14, allows even strong interfering signals, such as a glare pulse, to be generated. If any toggling end of the reception of pulses of normal amplitude 15α to 15π are passed on by the first bit of a byte in tude, so that the register 16 of phase RC-O is stored, the amplifier can be exposed to the influence of interfering signals excitation of any other of the flip-flops 15 a to than the register 15. 15 η which is under the influence of a delayed incoming pulse in the same byte output signal level, so that is stored, not the Output circuit of the OR high register 15 more precisely excite the information stage 26, which was excited by the tion data than the low register 16 because the first excited flip-flop 15 a to 15 ", which in the ergister 16 more easily wrong control processes, conditionally the state of motion remains until all flip-flops are caused by interference signals when receiving the information- 30 by the output pulse RC-Td, which is opposite to data, is exposed. If, on the other hand, the amplitude level of the device 32 is shifted, the information transmitted to the lines 11a to 11 «is canceled by the pulse RC-I somewhat causes at the time RC-O that the register 16 is not excited, so there is 35 a plurality of output pulses, including the more likely that the register 16 accurately reproduces the information pulses RC-I, in a certain way time-shifted data. compared to the first bit delivered. This shifted output register 23 receives the output signals NEN pulses RC-2 and RC-Ί are fed to the high register 15 in sequence. A stage 18 at a correspondingly later time after the excitation carries out the vertical overdetermination test (VRC-40 supplied the pulse RC-O.

Test) durch und bestimmt die Paritätsgenauigkeit der Stromkreisanordnungen für die Verzögerungsstufe Informationsdaten im Register 15 und wählt aus, 31 sind bekannt und werden als »Byte-Periodengenewelches der Register 15 und 16 ein verschlüsseltes rator« oder »Ablesezeittaktgeber« oder »Zeichenaus-Zeichen dem Register 23 zuführt. Wenn ein Paritäts- blendimpuls« bezeichnet. Eine derartige Anordnung fehler in bezug auf die Information im Register 15 45 kann beispielsweise aus einem monostabilen Multiviauftritt, werden die Daten des Registers 16 statt des- brator bestehen, der verschobene Impulse liefert; man sen dem Register 23 zugeführt. hat auch Binärzählwerke oder Ringzählwerke zu die-Die Eingangsklemmen der Teststufe 18 sind mit sen Zwecken verwendet, die durch einen Oszillatorden Ausgangsklemmen einer jeden der Kippstufen impuls angestoßen werden und eine vorbestimmte 15 a bis 15« verbunden. Komplementäre Signale Γ so Frequenz haben, wobei die Oszillatorimpulse abge- und C treten im Ausgangskreis der Vertikalteststufe stoppt werden, wenn ein Zählwerk einen bestimmten 18 auf. Diese Ausgangssignale bestimmen, welches Zählwert erreicht; eine andere Ausführungsform der Register 15 und 16 dem Register 23 die Infor- einer solchen Stufe besteht aus einer Zeitverzögemations-Bytes zuführt, wobei jeweils die eine der rungsleitung.Test) and determines the parity accuracy of the circuit arrangements for the delay stage information data in register 15 and selects, 31 are known and are known as "byte period genes of registers 15 and 16 an encrypted rator" or "reading time clock" or "character from the register 23 feeds. When a parity glare pulse denotes «. Such an arrangement error with respect to the information in register 15 45 can for example consist of a monostable multi-occurrence, the data of register 16 will consist instead of desbrator, which supplies shifted pulses; man sen to register 23 is supplied. also has binary counters or ring counters to the-The input terminals of the test stage 18 are used with sen purposes, which are triggered by an oscillator to the output terminals of each of the flip-flops and a predetermined 15 a to 15 "connected. Complementary signals Γ so have a frequency, with the oscillator pulses occurring and C occurring in the output circuit of the vertical test stage are stopped when a counter reaches a certain 18. These output signals determine which count value reaches; Another embodiment of the registers 15 and 16 supplies the information to the register 23 of such a stage consists of a time delay byte, one of which is in each case the supply line.

UND-Stufen-Gruppen21a bis 21« und 22 a bis 22« 55 In gleicher Weise ist auch die die vertikale Überin Tätigkeit kommen. Die UND-Stufen 21 α bis 21« bestimmung feststellende Teststufe 18 bekannt, sind mit ihren Eingangsklemmen an die Ausgangs- Zweckmäßigerweise besteht eine solche Stufe aus klemmen der Kippstufen 15 a bis 15« angeschlossen. einer Tannenbaumschaltung von exklusiven ODER-In gleicher Weise sind die UND-Stufen 22 a bis 22« Stufen, mit der sich eine gleichzeitige Modulo-zweimit ihren Eingangsstufen an die Ausgangsstufen der 60 Summation der Eingangssignale erzielen läßt. Jedes Kippstufen 16 a bis 16« angeschlossen. Die zweite Ausgangssignal der exklusiven ODER-Tannenbaum-Eingangsklemme einer jeden der Torstufen 21 α bis schaltung wird über eine ODER-Stufe geleitet zum 21« ist an die Ausgangsklemme C der Teststufe 18 Vergleich mit dem Ausgangsimpuls RC-T, welcher angeschlossen. In gleicher Weise ist die eine Klemme von der Verzögerungsstufe 31 geliefert wird. Man hat der UND-Stufe 22 a bis 22« an die Ausgangs- 65 auch die vertikale Überbestimmung prüfende Testklemme C der Teststufe 18 angeschlossen. Wenn die stufen gebaut, welche eine einzige binäre Kippstufe die vertikale Überbestimmung prüfende Teststufe 18 ausnutzen, wobei Torstufen in solcher Weise vorgekeinen Fehler anzeigt, öffnet das Ausgangssignal C sehen sind, daß parallel zugeführte EingangssignaleAND level groups 21a to 21 «and 22a to 22» 55 In the same way, the vertical transition is also to come into activity. The AND stages 21 α to 21 «determination determining test stage 18 are known with their input terminals to the output. In the same way, the AND stages 22 a to 22 'are stages with which a simultaneous modulo-two can be achieved with their input stages to the output stages of the 60 summation of the input signals. Each flip-flop 16 a to 16 ″ connected. The second output signal of the exclusive OR-Christmas tree input terminal of each of the gate stages 21 α bis circuit is passed through an OR stage to the 21 "is to the output terminal C of the test stage 18 comparison with the output pulse RC-T, which is connected. In the same way, the one terminal from the delay stage 31 is supplied. The AND stage 22 a to 22 ″ has been connected to the output 65 test terminal C of the test stage 18, which also tests the vertical overdetermination. If the stages are built which use a single binary multivibrator, the test stage 18 checking the vertical overdetermination, the gate stages indicating no error in such a way, the output signal C opens so that input signals fed in parallel are seen

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ausgeblendet werden und der Reihe nach die binäre Register 15 oder 16 auf das Ausgangsregister 23 wird Kippstufe umsteuern, so daß eine Modulo-zwei- daher ohne eine Versetzung erfolgen, da ein gemein-Summation der Bits eines Zeichens erfolgt. sames Ausblenden sämtlicher Bits des Bytes durchare hidden and in turn the binary register 15 or 16 on the output register 23 is Change flip-flop so that a modulo-two take place without an offset, as there is a common summation of the bits of a character. sames masking out all bits of the byte

Eine Vergleichsstufe umfaßt die exklusiven ODER- den Impuls RC-I erfolgt. Während des nächsten Zy-Stufen 17 α bis 17« und vergleicht einander entspre- 5 klus der Verzögerungsvorrichtung 31 unter dem Einchende Bits, welche in den Registern 15 und 16 ge- fluß des nächsten empfangenen Bytes wird das Ausspeichert sind, und liefert ein Minimal-Byte-Signal an gangsregister 23 durch den Impuls RC-2 gelöscht, eine »noncompareÄ-Stufe. Das Ausgangssignal einer bevor die Übertragung des nächsten Bytes vom Regisolchen Stufe wurde bereits früher verwendet, um nur ster 15 bzw. 16 durch den späteren Impuls RC-I erein Ausblendsignal für ein Zeichen zu liefern, wel- io folgt. Zwischen RC-I und dem nächsten RC-2 wird ches abgelesen wurde, während eine Aufzeichnung ein Anforderungssignal, während Daten im Ausauf dem Band erfolgte. Unter den Bedingungen des gangskreis des Registers 23 vorliegen, zu der Rechengleichzeitigen Ablesens und Aufschreibens war eine maschine oder einem anderen Empfangsspeicherwerk falsche Fehleranzeige durch die Vergleichsstufe nicht geliefert, so daß die Daten des Registers 23 während von besonderem Einfluß, da das Endergebnis gewe- 15 dieses Intervalls der genannten Maschine zugeführt sen wäre, daß der Datenblock gelöscht wurde und werden.A comparison stage includes the exclusive OR - the pulse RC-I occurs. During the next Zy stages 17 α to 17 ″ and the delay device 31 compares each other correspondingly under the incoming bits, which are stored in registers 15 and 16 in the flow of the next received byte, and supplies a minimum Byte signal at input register 23 cleared by pulse RC-2 , a “noncompare” level. The output signal of a before the transmission of the next byte from the Regisuline stage was already used earlier, in order to deliver only ster 15 or 16 by the later pulse RC-I a fade-out signal for a character which follows. Between RC-I and the next RC-2 , a read was made while a record was a request signal, while data was out on the tape. Under the conditions of the input circuit of the register 23, for which the computation is simultaneous reading and writing, a machine or another receiving storage unit was not supplied with a false error indication by the comparison stage, so that the data in register 23 was of particular influence since the end result was this Interval of the said machine would be sent that the data block has been and will be deleted.

wieder aufgeschrieben wurde, so daß ein fehlerfreier Unmittelbar danach wird das Ausgangssignal deswas written down again, so that an error-free Immediately afterwards, the output signal of the

Schreibvorgang sichergestellt war. Wenn es sich um Registers 16 bzw. des Registers 15 durch den Impuls Magnetspeicherband-Abfühlvorrichtungen handelt, so RC-I ausgeblendet, und es werden durch den Impuls kann die Vergleichsstufe 17 aus UND-Stufen be- »ο RC-Td die Register 15 und 16 gelöscht, stehen an Stelle der exklusiven ODER-Stufenl7a Die vorstehend erörterten Stromkreise der Fig. 1Writing was ensured. If it is a matter of register 16 or register 15 due to the pulse of magnetic storage tape sensing devices, RC-I is masked out, and the comparison stage 17 of AND stages can be used to relate registers 15 and to RC-Td 16 deleted, the exclusive OR stages 17a are replaced by the circuits of FIG. 1 discussed above

bis 17 n, da sich bei den meisten Speicherbandeinrich- sind bereits bekannt, die Beschreibung erfolgte aber tungen nur Ausfallfehler als wesentlich erwiesen ha- zu dem Zweck, das Verständnis der erfindungsgemäben. Eine jede exklusive ODER-Stufe 17 hat zwei ßen neuen Schaltungsgruppen der F i g. 1 und 4 zu Eingangsklemmen, die mit den Ausgangsklemmen »5 erleichtern.to 17n, since most storage tape devices are already known, but the description has only been made with failure errors that have been shown to be essential for the purpose of understanding the invention. Each exclusive OR stage 17 has two new circuit groups of FIG. 1 and 4 to input terminals, which make it easier with the output terminals »5.

entsprechender Kippstufen der Register 15 und 16 In Fig. 1 ist eine zweite Verzögerungsvorrichtungcorresponding flip-flops of registers 15 and 16 In Fig. 1 is a second delay device

verbunden sind. Beispielsweise sind die Eingangs- 34 vorgesehen, welche von ähnlicher Bauweise sein klemmen der Stufe 17« mit den Ausgangsklemmen kann wie die Verzögerungsvorrichtung 31. Die Verder Kippstufen 15 α und 16 a verbunden usf. bis zur zögerungsvorrichtung 34 kann einen Teil einer Vor-Stufe 17 n, deren Eingangssignale von den Ausgangs- 30 richtung bilden, welche in üblicher Weise benutzt klemmen der Kippstufen 15 η unfl 16 η geliefert wer- wird, um das Ende eines aus Informationsbytes beden. Die Ausgangsklemmen sämtlicher exklusiven stehenden Blockes festzustellen, bzw. die Stufe 34 ODER-Stufen 17 a bis 17 η werden der ODER-Stufe kann einer solchen Vorrichtung ähnlich sein. Die 27 zugeführt. Bei der bisher bekannten Anordnung Verzögerungsstufe 34 kann daher aus einer monowird das Ausgangssignal der ODER-Stufe 27 als Ein- 35 stabilen Kippstufe, einen durch einen Oszillator gegangssignal einer ODER-Stufe 26 nur zugeführt, steuerten Zählwerk oder aus einer Verzögerungswenn, während des Schreibens auf dem Band, durch leitung bestehen, worauf bereits im vorstehenden Mn-Ablesen eine Prüfung erfolgt, wobei ein Ablesekopf gewiesen wurde.are connected. For example, the input 34 are provided, which can be of a similar construction to the output terminals of the stage 17 ″ as the delay device 31 n, the input signals of which form the output direction, which is used in the usual way to clamp the flip-flops 15 η unfl 16 η, in order to mark the end of a byte of information. Determine the output terminals of all exclusive standing blocks, or the stage 34 OR stages 17 a to 17 η are the OR stage can be similar to such a device. The 27 fed. In the previously known arrangement of the delay stage 34, the output signal of the OR stage 27 can be converted from a mono output signal of the OR stage 27 to a stable multivibrator, an oscillator output signal to an OR stage 26 only, controlled counter or from a delay if, during writing the tape, through line, whereupon a test already takes place in the above Mn reading, whereby a reading head was indicated.

unmittelbar hinter dem Schreibkopf angeordnet ist. Die Verzögerungsstufe 34 wird angestoßen undis arranged immediately behind the write head. The delay stage 34 is initiated and

Irgendein Fehler, der sich während des Aufschrei- 40 wieder abgestoppt durch das Ausgangssignal einer bens ergibt, bewirkt ein Löschen des Informations- Kippstufe 33, welche durch die Verzögerungsstufe 31 datenblockes und ein Neuschreiben desselben. Auf gesteuert wird. Ein Erregungsimpuls für die Kippstufe diese Weise war ein durch ein Störsignal bedingter 33 wird durch den Ausblendimpuls RC-I und ein falscher Zeichenausblendzyklus, der ein nochmaliges Löschimpuls durch ein früheres Eingangssignal oder Schreiben bewirkte, ohne weitere Konsequenzen. 45 Ausgangssignal der Verzögerungsvorrichtung 31, bei-Während des Lesevorganges indessen wurde das spielsweise durch das Impulssignal RC-O gebildet. Da einen minimalen Byte wiedergebende Ausgangssignal das Signal RC-O vor dem Impulssignal RC-I auftritt, der Vergleichsstufe 17 nicht dazu ausgenutzt, den kann der Löschvorgang durch das Signal RC-O nicht Taktgeber in Tätigkeit zu setzen, weil die Möglich- vor der nächsten Erregung der Stufe 31 während des keit bestand, daß das niedrige Register 16 durch ein 50 nächsten Bytes erfolgen. Dementsprechend wird die Störsignal erregt wurde, welches eine Übertragung Verzögerungsvorrichtung 34 nicht erregt, bevor die eines möglicherweise nicht bestehenden Bytes hätte Verzögerungsstufe 31 ein 2?C-7-Signal liefert, und es auslösen können, welcher dann nicht beseitigt werden arbeitet dann die Stufe 34 weiter, bis die Kippstufe konnte, im Gegensatz zu dem Schreibprozeß. 33 gelöscht wird. Daher wird die zweite Verzögein Anbetracht der Schrägstellung des Bandes wer- 55 rungsstufe 34 kontinuierlich durch jeden nächsten den die Bits eines jeden Bytes, welches von dem Byte innerhalb eines empfangenen Informations-NRZI-Band, welches keine Taktgeberspur aufweist, blockes gelöscht.Any error that occurs during the writing 40 stopped again by the output signal of a bens, causes the information flip-flop 33 to be deleted, which by the delay stage 31 data block and a rewrite of the same. Is controlled on. An excitation pulse for the flip-flop in this way was caused by an interfering signal and caused by the fade-out pulse RC-I and a false character fade-out cycle, which caused another erase pulse by an earlier input signal or writing, without further consequences. 45 Output signal of the delay device 31, during the reading process, however, this was formed, for example, by the pulse signal RC-O . Since the signal RC-O occurs before the pulse signal RC-I , the output signal representing a minimum byte, the comparison stage 17 is not used for the purpose of the erasing process by the signal RC-O not being able to put the clock into action because the possibility of the next The stage 31 was energized during the time that the low register 16 was made up by a 50 next byte. Accordingly, the interfering signal has been excited which does not excite a transmission delay device 34 before that of a possibly nonexistent byte would have delay stage 31 delivers a 2? C-7 signal, and it can trigger, which then cannot be eliminated, then stage 34 operates continue until the flip-flop could, as opposed to the writing process. 33 is deleted. Therefore, in view of the inclination of the tape, the second delay is continuously cleared by each next one of the bits of each byte which is block from the byte within a received information NRZI tape which does not have a clock track.

innerhalb einer halben Bitperiode T empfangen. Die Nachdem eine Erregung der Verzögerungsstufe 34received within half a bit period T. After an energization of the delay stage 34

Verzögerung des Impulses RC-I in bezug auf die erfolgt ist, liefert sie gegebenenfalls ein Ausgangs-Betätigung der Verzögerungsvorrichtung 31 ist daher 60 signal DC-8, welches um eine Periodendauer Γ in nicht größer als T/2, wobei T die Periode zwischen bezug auf den Erregungszeitpunkt RC-O der VerBits ist, welche auf einer Übertragungsleitung 11 α zögerungsvorrichtung 31 versetzt ist. Das nächste bis 11 η während des Empfanges eines Informations- Ausgangssignal DC-15 erfolgt spätestens Γ/2 nach datenblockes empfangen werden. Da die Datenbytes DC-8.Delay of the pulse RC-I with respect to which has occurred, it optionally provides an output actuation of the delay device 31 is therefore 60 signal DC-8, which by a period Γ in not greater than T / 2, where T is the period between on the excitation time RC-O of the VerBits, which delay device 31 is offset on a transmission line 11 α. The next to 11 η during the reception of an information output signal DC-15 takes place at the latest Γ / 2 after the data block has been received. Since the data bytes DC-8.

im Register 15 und 16 im Zeitpunkt RC-I nach dem 65 Das Nächste-Byte-Signal wird von der Kippstufe ersten Bit des Bytes ausgeblendet werden, müssen gelief ert zwischen dem Erregungszeitpunkt DC-8 und sämtliche Bits des Bytes durch den Impuls RC-I ge- dem Löschungszeitpunkt DC-15, wobei das genannte speichert werden. Die Übertragung des Bytes vom Signal während eines Bits des nächsten Bytes begin-in registers 15 and 16 at time RC-I after 65 The next byte signal will be masked out by the flip-flop first bit of the byte, must be delivered between the excitation time DC-8 and all bits of the byte by the pulse RC-I at the time of deletion DC-15, the aforementioned being stored. The transfer of the byte from the signal during one bit of the next byte begins

nen und endigen muß. Auf diese Weise muß ein Teil des Nächsten-Byte-Signals im Zeitpunkt des spätesten Bits des nächsten Byte bestehen. Aus diesem Grunde ist der Beginn Zeitpunkt DC-8 des Nächsten-Byte-Signals um eine Bitperiode T vom Beginn der Erregung RC-O der ersten Verzögerungsstufe 31 versetzt. must end and end. In this way, part of the next byte signal must exist at the time of the latest bit of the next byte. For this reason, the start time DC-8 of the next byte signal is offset by one bit period T from the start of the excitation RC-O of the first delay stage 31.

Einer UND-Stufe 28 wird das Nächste-Byte-Signal über die von der Kippstufe 35 führende Leitung und das Minimale-Byte-Signal von der ODER-Stufe27 zugeführt. Wenn während der nächsten Byteperiode irgendein Bit des Bytes unterhalb der Amplitude liegt, welche zur Erregung des Registers 15 erfoderlich ist, indessen eine Erregung des Registers 16 bewirken kann, wird durch diesen Bit von der Stufe 27 ein Minimales-Byte-Signal (noncompare signal, Vergleichfehleranzeigesignal) geliefert. Die letzte mögliche Bitstelle in einem Byte ist der erkennbare Zeitpunkt, in welchem ein Minimales-Byte-Signal beginnen kann. Aus diesem Grunde sollte das Nächste-Byte-Signal, welches im Zeitpunkt DC-S beginnt, bestehen können, bis die letzte mögliche Bitstelle des nächsten Bytes erreicht ist, es sei denn, daß ein früherer Bit bereits eine Erregung der Verzögerungsstufe 31 bewirkt hat.The next byte signal is fed to an AND stage 28 via the line leading from the flip-flop 35 and the minimum byte signal from the OR stage 27. If, during the next byte period, any bit of the byte is below the amplitude which is required to excite register 15, but can cause register 16 to be excited, this bit is used by stage 27 to generate a minimum byte signal (noncompare signal, Comparison error display signal) supplied. The last possible bit position in a byte is the recognizable point in time at which a minimum byte signal can begin. For this reason, the next byte signal, which begins at the time DC-S , should be able to exist until the last possible bit position of the next byte is reached, unless an earlier bit has already caused the delay stage 31 to be excited.

Eine UND-Stufe 28 liefert ein Ausgangssignal, welches eine Kippstufe 29 umsteuert, wenn, während der Existenz des anderen, ein Nächstes-Byte-Signal oder ein Minimales-Byte-Signal auftritt.An AND stage 28 provides an output signal which reverses a flip-flop 29 if, during the existence of the other, a next byte signal or a minimum byte signal occurs.

Dem entsprechend liefert die UND-Stufe 28 ein Aussjangssignal in irgendeinem Zeitpunkt während des Zusammentreffens des nächsten Minimalen-Byte-Zeichens, zwischen dem Zeitpunkt DC-S und dem Zeitpunkt DC-15, so daß die Verzögerungsvorrichtung 31 erregt wird und ein Taktgeberzyklus erhalten wird.Accordingly, AND stage 28 provides an exit signal at any time during the coincidence of the next minimum byte character, between time DC-S and time DC-15, so that delay device 31 is energized and a clock cycle is obtained.

Da das Ausgangssignal der Kippstufe 29 die ODER-Stufe26 passiert, wird ein Impuls RC-O erzeugt und ein Byte-Zyklus von der ersten Verzögerungsstufe 31 bewirkt, welcher einen normalen Zyklus der zweiten Verzögerungsstufe zur Folge hat, so daß die Anordnung für das nächstfolgende minimale Byte vorbereitet ist.Since the output signal of the flip-flop 29 passes the OR stage 26, a pulse RC-O is generated and a byte cycle is caused by the first delay stage 31, which results in a normal cycle of the second delay stage, so that the arrangement for the next following minimum Byte is prepared.

Es kann zwar ein vollständiger Nächstes-Byte-Signal-Impuls zwischen DC-S bis DC-15 während jedes nächsten Bytes geliefert werden, vorzugsweise jedoch wird der Nächstes-Byte-Signal-Impuls, der im Zeitpunkt DC-S beginnt, sobald wie möglich nach Erregung der ersten Verzögerungsvorrichtung 31 beendet, damit die Möglichkeit ausgeschaltet wird, daß ein Störsignal einen vorzeitigen Taktgeberzyklus für das nächste Byte während irgendeines Teiles des Nächsten-Byte-Signals welcher dem Ausblendimpuls RC-7 folgt, auslösen kann. Es ist daher wünschenswert, daß sowohl der Anfangserregungsimpuls RC-O als auch der Zeichenausblendimpuls RC-7 der ersten Verzögerungsvorrichtung 31 zum Löschen der Kippstufe 35 oder zur anderweitigen Beendigung des Impulses auf der Leitung 30 in diesem Zeitpunkt benutzt wird. In F i g. 1 endigen sämtliche Ausgangssignale der Verzögerungsstufe 31 durch Löschen der Kippstufe 29; und sämtliche Ausgangssignale der Verzögerungsstufe 34 endigen durch Löschen der Kippstufe 33.While a complete next byte signal pulse between DC-S through DC-15 can be delivered during each next byte, the next byte signal pulse, which begins at time DC-S , is preferred as soon as possible terminated upon energization of the first delay device 31 to eliminate the possibility of an interfering signal initiating an early clock cycle for the next byte during any portion of the next byte signal following the RC-7 fade out pulse. It is therefore desirable that both the initial excitation pulse RC-O and the character fade-out pulse RC-7 of the first delay device 31 are used to cancel the trigger circuit 35 or to otherwise terminate the pulse on the line 30 at this point in time. In Fig. 1 end all output signals of the delay stage 31 by deleting the flip-flop 29; and all output signals of the delay stage 34 end when the flip-flop 33 is canceled.

Eine zweite Ausführungsform der Erfindung ist in F i g. 4 dargestellt. In F i g. 4 sind die beiden Verzögerungsstufen 31 und 34 durch eine einzige Verzögerungsstufe 131 ersetzt. Die Torstufen 26, 27 und 28 und die Kippstufe 29 und die Leitungen 20 und 30 entsprechen den bereits erörterten, dieselben Bezugszeichen tragenden Leitungen in Fig. 1; die Einangssignale zu den ODER-Stufen 26 und 27 in F i g. 4 werden von denselben Stufen wie in F i g. 1 abgeleitet. Die Verzögerungsvorrichtung 131 wird durch den Impuls RC-O erregt und liefert die gleichen Ausgangsimpulse RC-2, RC-7, DC-S und £>C-15 unter denselben Zeitverhältnissen wie in F ig. 1.A second embodiment of the invention is shown in FIG. 4 shown. In Fig. 4, the two delay stages 31 and 34 are replaced by a single delay stage 131. The gate stages 26, 27 and 28 and the flip-flop 29 and the lines 20 and 30 correspond to the lines already discussed and bearing the same reference symbols in FIG. 1; the input signals to the OR stages 26 and 27 in FIG. 4 are of the same stages as in FIG. 1 derived. The delay device 131 is excited by the pulse RC-O and delivers the same output pulses RC-2, RC-7, DC-S and £> C-15 under the same time relationships as in FIG. 1.

ίο Eine Kippstufe 133 liefert für das Nächste-Byte-Signal einen Ausgangsimpuls auf der Leitung 130, der, im Erregungsfall, im Zeitpunkt DC-S ausgelöst wird und frühestens im Zeitpunkt RC-O, RC-7 oder DC-15 endigt. Dementsprechend ist die maximale Zeitdauer für dieses Nächste-Byte-Signal 772 zwischen DC-S und DC-IS. Wenn ein Bit im Register 15 den Zeittaktgeber kurz vor dem Zeitpunkt DC-S erregen sollte, so wird das Nächste-Byte-Signal im Zeitpunkt RC-7 beendet; wenn aber der erste Bit im Register 15 etwas nach dem Zeitpunkt DC-S auftritt, so beendet das ÄC-O-Signal das nächste Byte-Signal. Wenn andererseits ein Minimales-Byte-Signal besteht, wenn der Impuls DC-S ein Nächstes-Byte-Signal einleitet, so erfolgt eine Erregung eines i?C-0-Signals, welches,ίο A flip-flop 133 supplies an output pulse on the line 130 for the next byte signal, which, in the event of excitation, is triggered at the time DC-S and ends at the time RC-O, RC-7 or DC-15 at the earliest. Accordingly, the maximum length of time for this next byte signal is 772 between DC-S and DC-IS. If a bit in register 15 should excite the clock shortly before time DC-S , the next byte signal is terminated at time RC-7; but if the first bit in register 15 occurs a little after the time DC-S , the ÄC-O signal terminates the next byte signal. On the other hand, if there is a minimum byte signal when the pulse DC-S initiates a next byte signal, an i? C-0 signal is excited which,

ag praktisch im Entstehen, das Nächste-Byte-Signal beendet. ag practically emerging, the next byte signal terminated.

Die optimale Verzögerung für den DC-8-Impuls ist eine Bitperiode T nach der Erregung der Verzögerungsvorrichtung 31 durch ein Ausgangssignal der ODER-Stufe 26 im Zeitpunkt RC-O. Wenn die Verzögerung des Impulses DC-S weniger als T beträgt, so kann dadurch die Anordnung gegenüber der frühzeitigen Auslösung der Taktgeberanordnung durch ein Störsignal im Register 16 anfällig werden, was zur Folge haben könnte, daß eine Signalausblendung des nächsten Bytes erfolgt, bevor sämtliche versetzt eintreffenden Bits eingetroffen sind. Wenn andererseits die Verzögerung des Impulses DC-S größer als die Bitperiode T ist, ergibt sich keine Schwierigkeit, wenn das Nächste-Byte-Signal beendet wird durch den Impuls RC-O oder RC-7 des zu dem nächsten Byte gehörenden Taktgeberzyklus, auch wenn eine Erregung durch ein Störsignal vorliegt.
Dadurch daß maximal das Nächste-Byte-Signal mehr als 772 zwischen DC-S und DC-15 liegt, ist die Planung so getroffen, daß eine maximale zeitliche Versetzung von einer halben Bitperiode zugrunde gelegt ist. Wenn indessen weniger als 772 als Versetzung im Vorhinein angenommen wird, kann der Abstand zwischen DC-8 und DC-15 entsprechend weniger sein; hat man tatsächlich mit gar keiner zeitlichen Versetzung der Bits gegeneinander zu rechnen, so kann der Impuls DC-8 ein sehr kurzer Ausblendimpuls sein. Wenn ein Löschimpuls i?C-0 und/oder .RC-7 benutzt werden, um das Nächste-Byte-Signal zu beenden, so tritt der Löschungsimpuls DC-15 nicht in Wirksamkeit, wenn es sich um einen Byte minimal kleiner Amplitude handelt, da der Löschungsvorgang vor dem Impuls DC-15 erfolgen muß. Indessen wird nach dem letzten Byte eines Informationsblockes das Nächste-Byte-Signal im Zeitpunkt DC-15 beendet. Da die Anordnung während des letzten Nächste-Byte-Signals dem Einfluß eines falschen, durch ein Störsignal ausgelösten Taktgeberzyklus ausgesetzt ist, kann ein spezielles, das Ende eines Informationsblockes charakterisierendes Bytesignal (Endeeines-Blockes-Byte-Signal) verwendet werden, um durch Mittel, die in der Figur nicht gezeigt sind, dieThe optimal delay for the DC-8 pulse is one bit period T after the delay device 31 has been energized by an output signal of the OR stage 26 at the time RC-O. If the delay of the pulse DC-S is less than T , this can make the arrangement susceptible to the early triggering of the clock generator arrangement by an interference signal in register 16, which could result in the next byte being masked out before all of them are displaced incoming bits have arrived. On the other hand, if the delay of the pulse DC-S is greater than the bit period T , there is no problem if the next byte signal is terminated by the pulse RC-O or RC-7 of the clock cycle belonging to the next byte, even if there is excitation by an interfering signal.
Because the next byte signal is at most more than 772 between DC-S and DC-15, the planning is made in such a way that a maximum time offset of half a bit period is used as the basis. However, if less than 772 is assumed in advance as the offset, the distance between DC-8 and DC-15 may be correspondingly less; if you do not have to reckon with any time shift of the bits against each other, then the pulse DC-8 can be a very short fade-out pulse. If an erase pulse i? C-0 and / or .RC-7 are used to terminate the next byte signal, the erase pulse DC-15 does not take effect if it is a byte with a minimally small amplitude, since the erasure process must occur before the DC-15 pulse. Meanwhile, after the last byte of an information block, the next byte signal is terminated at time DC-15. Since the arrangement is exposed to the influence of an incorrect clock cycle triggered by an interference signal during the last next byte signal, a special byte signal characterizing the end of an information block (end of a block byte signal) can be used to which are not shown in the figure, the

909518/485909518/485

9 109 10

Verzögerungsvorrichtung außer Tätigkeit zu setzen. Weiter ergibt sich, daß der ZeichenausblendimpulsTo put the delay device out of action. It also shows that the character fade-out pulse

Dies wird im allgemeinen jedoch nicht erforderlich (character gate impuls) RC-Ί, welcher durch die Versein, da das Störsignalniveau wesentlich abfällt außer- zögerungsvorrichtung 31 erzeugt wird, nicht mehr halb der von Daten eingenommenen Bereiche. als 772 nach einer Erregung des Registers 15 auf-In general, however, this is not required (character gate pulse) RC-Ί, which is no longer half of the areas occupied by data due to the fact that the interference signal level drops significantly. as 772 after an excitation of register 15

Die Wirkungsweise der in F i g. 1 und 4 dargestell- 5 treten kann, da der Impuls RC-7 warten muß, bis ten Schaltungsanordnungen soll nunmehr unter Be- sämtliche durch Schrägstellung versetzte Bits des zugnahme auf die F i g. 2 und 3 behandelt werden. betreffenden Bytes gespeichert werden müssen. Es F i g. 2 zeigt das zeitliche Verhältnis zwischen den muß ferner der Impuls RC-Ί hinreichend frühzeitig Bits, welche von einer Mehrzahl Kanäle des Bandes vor dem ersten Bit des nächsten Bytes erfolgen, so zeitlich versetzt übertragen werden, wobei die zeit- io daß zur Vorbereitung der Aufnahme des ersten Bytes lieh versetzten Bitpositionen von vier Bytes 41 bis 47, die Register 15 und 16 gelöscht werden können. Die 51 bis 57, 61 bis 67 und 71 bis 77 angegeben sind. Löschungszeit der Register reduziert die maximal zu-Die angegebenen vier Gruppen von Bitpositionen lässige Schrägstellung auf etwas weniger als T72, dies geben die möglichen Stellen der »1«-Bits in den vier ist jedoch bekannt und soll daher im vorliegenden aufeinanderfolgenden Bytes eines Informationsdaten- 15 nicht weiter zur Erörterung gelangen. Es ist daher blockes an. Es wird ferner angenommen, daß nur ein davon auszugehen, daß die definierten zeitlichen einziges Bit »1« in jedem Byte, angedeutet durch Grenzwerte im Hinblick auf die Löschungszeitdauer einen Impuls, vorhanden ist, wobei dieses Bit ein der Register 15 und 16 unterschiedlich sein können. »1«-Bit ist. Da die sechs übrigen Bitpositionen in Fig. 3C gibt die ZeitpunkteRC-O der ErregungThe mode of operation of the in F i g. 1 and 4 can occur, since the pulse RC-7 must wait until the circuit arrangement is now to be taken under consideration of all bits offset by inclination of the reference to FIG. 2 and 3 are dealt with. relevant bytes must be saved. It F i g. 2 shows the temporal relationship between the pulse RC-Ί must also be transmitted sufficiently early, which occur from a plurality of channels of the tape before the first bit of the next byte, so that the time is offset in preparation for the recording of the first byte borrowed staggered bit positions of four bytes 41 to 47, registers 15 and 16 can be cleared. The 51 through 57, 61 through 67 and 71 through 77 are indicated. The erasure time of the registers reduces the maximum permissible inclination to the specified four groups of bit positions to a little less than T72; do not advance further for discussion. It is therefore blockes on. It is also assumed that there is only one assumption that the defined temporal single bit "1" is present in each byte, indicated by limit values with regard to the erasure time duration of a pulse, this bit in one of the registers 15 and 16 being different . "1" bit is. Since the six remaining bit positions in Fig. 3C are the instants RC-O of excitation

einem jeden Byte durch das Fehlen eines Impulses 20 der ersten Verzögerungsstufe 31 wieder, welche mit gekennzeichnet ist, wird eine solche Bitstelle als Bit den ersten Bits eines jeden Bytes zusammenfallen. »0« bezeichnet. Ein Impuls pro Byte stellt die un- Fig. 3D gibt die durch die Verzögerungsvorrichtung günstigste Situation der Übertragung binärer Daten 31 erzeugten Zeichenausblendimpulse RC-Ί (characbei einem Ungerade-Paritäts-Test dar. Es kann jede ter gate) wieder, welche um die Zeitspanne Γ/2 verbeliebige Anzahl von »1«-Bits in einem Byte vor- 25 setzt liegen. Fig. 3E zeigt die ImpulseRC-Td, handen sein bis zu der maximalen Zahl der möglichen welche aus den Impulsen RC-Ί durch die Verzöge-Bit-Stellen. rungsvorrichtung 32, welche, verglichen mit derin each byte due to the absence of a pulse 20 of the first delay stage 31, which is marked with, such a bit position will coincide as a bit with the first bits of each byte. Marked "0". One pulse per byte represents the un- Fig. 3D shows the most favorable situation for the transmission of binary data 31 generated by the delay device for the transmission of binary data 31 character masking pulses RC-Ί (charac in an odd parity test. It can every ter gate), which around the time span Γ / 2 any number of "1" bits in a byte 25 sets. Fig. 3E shows the pulses RC-Td, be handled up to the maximum number of possible which from the pulses RC-Ί by the delay bit positions. approximately device 32, which, compared with the

Das erste in F i g. 2 auftretende Byte-Signal bildet Periodendauer T, mit einer nur sehr kleinen Zeitvereinen »guten« Byte (good byte), weil das allein vor- zögerung arbeitet. Im Zeitpunkt RC-Ί wird das Aushandene Bit »1« 41, der durch ein Zeichen X ange- 30 gangssignal der Register 15 und 16 ausgeblendet und deutet ist, eine so große Amplitude hat, daß die Kipp- zwecks Übertragung des empfangenen Bytes dem stufen beider Register 15 und 16 erregt werden. Die Ausgangsregister 23 zugeführt. Die Register 15 und drei folgenden Bytes in Fig. 2 sind jedoch als 16 werden kurz danach durch die ImpulseRC-Td Schwellenwert-Bytes (marginal bytes) bezeichnet, weil wieder gelöscht, damit sie für die Aufnahme des das allein auftretende Bit »1« eines jeden Bytes, be- 35 nächsten Bytes vorbereitet sind, zeichnet durch einen Kreis, einen Impuls zur Folge In F i g. 2 ist angenommen, daß der Bit 41 desThe first in Fig. 2 occurring byte signal forms period duration T, with only a very small time merging "good" byte, because that alone works with delay. At the time RC-Ί , the outgoing bit "1" 41, which is masked and interpreted by an X input signal of registers 15 and 16, has such a large amplitude that the toggle for the purpose of transferring the received byte is graded both registers 15 and 16 are energized. The output register 23 is supplied. The registers 15 and three following bytes in Fig. 2 are, however, designated as 16 shortly thereafter by the impulses RC-Td threshold value bytes (marginal bytes), because they are cleared again so that they can be used for the inclusion of the only bit "1" of each byte, the next 35 bytes are prepared, marked by a circle, a pulse resulting in In F i g. 2 it is assumed that bit 41 of the

hat, dessen Amplitude nicht ausreicht, die Kipp- ersten Bytes eine so große Amplitude hat, daß sowohl stufen des Registers 15 zu erregen, der Impuls hat das Register 15 als auch das Register 16 erregt werjedoch eine hinreichende Amplitude, um eine Im- den. Dementsprechend ergibt sich in Fig. 2A kein pulstufe des Registers 16 in Anbetracht des nied- 40 Schwellenwert-Byte-Signal (marginal-byte signal) rigeren Schwellenwertes desselben umzukippen. Die durch einen Bit des »guten« Bytes. Es werden daher Bitpositionen in jedem der Spuren des Magnet- in F i g. 1 oder 4 die UND-Stufen 28 nicht außer bandes haben im wesentlichen die gleichen Bit- Tätigkeit gesetzt durch ein Vergleichsfehlsignal (nonPerioden T. Es kann indessen ein »1«-Bit in einem compare signal) obwohl ein Nächstes-Byte-Signal 90 Byte an irgendeiner Bitstelle auftreten, da dies 45 während eines guten Byte-Signals durch ein nicht dardas Wesen der binären Verschlüsselung ist. Dement- gestelltes früheres Byte geliefert wird. Wenn das Byte sprechend kann das Bit »1« seine zeitliche Lage zwi- 41 bis 47 das erste Byte eines Informationsblockes sehen der ersten und der letzten Bitstelle eines zeit- wäre, würde kein »Nächstes-Byte-Signal« während lieh schräg verschobenen Bytes haben. Es wird hier dieser Zeitspanne in Erscheinung treten, angenommen, daß die Schrägstellung eines Bytes 5° Da das Bit 57 des nächsten Bytes nur eine dem nicht mehr als eine halbe Bitperiode T sein kann, daß Schwellenwert entsprechende Amplitude hat, findet jedoch die Schrägstellung zwischen Null und T/2 eine Erregung des Registers 16, jedoch keine Errevariieren kann. Daher kann, wenn es sich um Bytes gung des Registers 15 statt, so daß ein Schwellenwertmit nur einem Bit »1« handelt, der Zeitabstand zwi- Byte-Signal 81 (marginal-byte-signal) beim Auftreschen »1«-Bits benachbarter Bytes in verschiedenen 55 ten des Bits 57 ausgelöst wird. Unter dem Einfluß des Kanälen zwischen 772 und 3 772 liegen. Da die erste früheren Bits 41 liefern die Verzögerungsvorrichtun-Verzögerungsvorrichtung 31 normalerweise durch den gen 34 bzw. 131 und die Kippstufen 35 bzw. 133 ein ersten Bit eines Bytes im Register 15 in Tätigkeit ge- Ausgangssignal 91, welches im Zeitpunkt DC-S besetzt wird, kann infolge der schrägen Versetzung der ginnt, der um die Zeitspanne T nach dem vorausge-Zeitabstand zwischen zwei Erregungsvorgängen zwi- 60 gangenen Bit 41 liegt. Das erste Bit des Schwellenschen 772 und 3 T/2 liegen. Dementsprechend kann, wert-Bytes liegt an der letzten Bitstelle 57 und tritt wenn eine Byte schräg versetzt ist, die Verzögerungs- gerade vor dem Ende des Signals 91 im Zeitpunkt vorrichtung 31 zu verschiedenen Zeiten ausgelöst DC-15 auf. Der Beginn des Signals 81 erregt die werden, entsprechend der Größe der Schrägstellung UND-Stufe 28, der zuvor das Signal 91 zugeführt und der Lage des ersten Bits in einem Byte. Wenn 65 wurde, und dadurch wird die Kippstufe 29 erregt, so keine schräge Versetzung der Bytes vorliegen würde, daß sie an die Verzögerungsstufe 31 bzw. 131 ein so würde die Verzögerungsvorrichtung 31 normaler- erregendes Eingangssignal RC-O liefert. Das Signal 91 weise mit einem Zeitabstand T erregt werden. wird durch dasselbe i?C-0-Signal beendet, welches diewhose amplitude is not sufficient, the toggle first bytes have such a large amplitude that both stages of register 15 are excited, the pulse has excited both register 15 and register 16, but a sufficient amplitude to one im- den. Correspondingly, in FIG. 2A there is no pulse step of the register 16 in view of the lower threshold value byte signal (marginal byte signal) to overturn the higher threshold value of the same. The one by one bit of the "good" byte. There are therefore bit positions in each of the tracks of the magnet in FIG. 1 or 4 the AND stages 28 not out of band have essentially the same bit activity set by a comparison error signal (nonperiods T. However , a "1" bit in a compare signal) although a next byte signal is 90 bytes occur in any bit position as this is not the essence of binary encryption during a good byte signal. Previously canceled byte is returned. If the byte is speaking, the bit "1" can see its time position between 41 to 47 the first byte of an information block, the first and the last bit position of a time, would not have a "next byte signal" during borrowed bytes . This time span will appear here, assuming that the inclination of a byte is 5 ° Since the bit 57 of the next byte can only be an amplitude corresponding to the threshold value which is no more than half a bit period T, the inclination is between zero and T / 2 excitation of register 16, but cannot vary. Therefore, if it is a matter of bytes in register 15, so that a threshold value with only one bit "1" is involved, the time interval between byte signal 81 (marginal byte signal) when "1" bits of adjacent bytes appear is triggered in different 55 th of bit 57. Under the influence of the canals lie between 772 and 3,772. Since the first earlier bits 41 supply the delay device delay device 31 normally through the gene 34 or 131 and the flip-flops 35 or 133 a first bit of a byte in the register 15 in action. Output signal 91, which is occupied at the time DC-S , as a result of the oblique offset, the start, which lies by the time T after the previous time interval between two excitation processes, between bit 41. The first bit of the threshold 772 and 3 T / 2 are. Correspondingly, value bytes is in the last bit position 57 and occurs when a byte is skewed, the delay occurs just before the end of the signal 91 in the instant device 31 at different times triggered DC-15. The beginning of the signal 81 is excited, corresponding to the size of the inclination AND stage 28, which was previously supplied with the signal 91 and the position of the first bit in a byte. If 65 was, and thereby the flip-flop 29 is excited, there would be no skewing of the bytes, so that the delay device 31 would supply an input signal RC-O which would normally excite the delay stage 31 or 131. The signal 91 can be excited with a time interval T. is terminated by the same i? C-0 signal that the

Kippstufen 33 und 35 bzw. 133 löscht. Daher erzeugt die Verzögerungsvorrichtung 31 ein Zeichenausblendsignal RC-T, welches das Byte durch die Torstufen 22 a bis 22 η überträgt; da ein Gerade-ungerade-Paritätstest im Register 15 im Zeitpunkt RC-I stattfindet und in diesem Zeitpunkt kein Bit in dem Register 15 gespeichert ist, wird eine ungerade Parität erwartet.Flip-flops 33 and 35 or 133 clears. Therefore, the delay device 31 generates a character masking signal RC-T, which transmits the byte through the gate stages 22 a to 22 η; Since an even-odd parity test takes place in register 15 at time RC-I and no bit is stored in register 15 at this time, odd parity is expected.

Die neuerliche Erregung RC-O der Verzögerungsvorrichtung 31, die durch das Bit 57 stattfindet, bewirkt wiederum ein Nächstes-Byte-Signal 92 während der nächsten Bytespanne 61 bis 67 vor dem Ende der letzten möglichen Bit-Stelle, und zwar durch das Signal 92, welches um die Zeit T nach RC-O des Bits 57 beginnt.The renewed excitation RC-O of the delay device 31, which takes place by the bit 57, in turn causes a next byte signal 92 during the next byte span 61 to 67 before the end of the last possible bit position, namely by the signal 92, which begins at time T after RC-O of bit 57.

Wenn daher das nächste Bit 61 des nächsten Bits 61 bis 67 einen minimalen Schwellenwert hat, wird ein Schwellenwert-Byte-Signal 82 an der UND-Stufe ausgelöst. Wenn daher das Nächste-Byte-Signal 92 beginnt, wird ein Ausgangssignal der Torstufe 28 die Kippstufe 29 erregen und der Verzögerungsstufe 31 bzw. 131 einen Erregungsimpuls RC-O zuführen. Dieser ÄC-O-Impuls beendet sofort das Signal 92 und danach hat es einen Zeichenausblendimpuls (character gate) RC-I zur Folge, der das Byte 61 bis 67 zu dem Register 23 überträgt und, während des Empfanges des nächsten Bytes 71 bis 77 ein weiteres Nächstes-Byte-Signal 93 einleitet.Thus, when the next bit 61 of the next bit 61 through 67 has a minimum threshold, a threshold byte signal 82 is triggered at the AND stage. Therefore, when the next byte signal 92 begins, an output signal of the gate stage 28 will excite the flip-flop 29 and supply an excitation pulse RC-O to the delay stage 31 or 131. This C-O pulse immediately terminates the signal 92 and then it results in a character gate pulse RC-I , which transfers the byte 61 to 67 to the register 23 and, while the next byte 71 to 77 is being received, a another next byte signal 93 initiates.

Da das Bit 77 des nächsten Bytes 71 bis 77 ebenfalls eine minimale Amplitude hat, wird ein Schwellenwert-Byte-Signal 82 ausgelöst. Das folgende Nächste-Byte-Signal 93 beginnt kurz nach dem Signal 83; ein Erregungsimpuls RC-O setzt die Verzögerungsvorrichtung 31 bzw. 131 wieder in Tätigkeit und beendet das Signal 93.Since bit 77 of the next byte 71 to 77 also has a minimum amplitude, a threshold value byte signal 82 is triggered. The next byte signal 93 that follows begins shortly after signal 83; an excitation pulse RC-O puts the delay device 31 or 131 into operation again and terminates the signal 93.

Wenn das Byte 71 bis 77 das letzte Byte des Datenblockes ist, wird kein nächstes Zeichen in die Register 15 und 16 eingeführt; es würde dann keine weitere Erregung der Verzögerungsvorrichtung 31 bzw. 131 und auch kein das negative Ergebnis des Vergleiches anzeigendes Schwellenwert-Byte-Signal auftreten. Es würde indessen ein Nächstes-Byte-Signal in einem Zeitpunkt T nach dem ersten Bit des letzten Zeichens beginnen. Das letzte Nächste-Byte-Signal würde durch den Impuls DC-15 enden, da kein RC-O-Impuls oder /?C-7-Impuls es beenden kann.If byte 71 through 77 is the last byte of the data block, no next character is inserted into registers 15 and 16; there would then be no further excitation of the delay device 31 or 131 and also no threshold value byte signal indicating the negative result of the comparison. However, a next byte signal would begin at a time T after the first bit of the last character. The last next byte signal would end with the DC-15 pulse, since no RC-O pulse or /? C-7 pulse can end it.

Die zeitliche Lage des DC-8-Impulses in bezug auf den /JC-O-Impuls wird durch Schwankungen der Bit-Periode T beeinflußt. Die Periode T kann Schwankungen unterliegen, die durch Frequenzschwankungen des Oszillators bedingt sind, welcher den Aufschreibvorgang auf dem Magnetband steuert; es können auch Schwankungen während des Ablesens oder des Schreibens des Bandes erfolgen, wenn die Geschwindigkeit der Bandrollen sich ändert. Es hat sich daher als zweckmäßig erwiesen, das zeitliche Verhältnis der Impulse DC-8 und DC-15 in bezug auf den Impuls RC-O auf den unter normalen Bedingungen erwarteten Wert T abzustellen. Es ist wünschenswert, daß der Impuls DC-8 nicht weniger als eine normale Periodendauer T nach dem Impuls RC-O auftritt, damit eine frühzeitige falsche Erregung der Verzögerungsvorrichtung 31 durch ein Störsignal in dem niedrigen Register 16 verhindert wird, wenn aus normal kräftigen Impulsen bestehende Bytes das hohe Register 15 erregen.The timing of the DC-8 pulse in relation to the / JC-O pulse is influenced by fluctuations in the bit period T. The period T can be subject to fluctuations which are caused by frequency fluctuations of the oscillator which controls the writing process on the magnetic tape; there can also be fluctuations during the reading or writing of the tape when the speed of the tape rolls changes. It has therefore proven to be expedient to adjust the time ratio of the pulses DC-8 and DC-15 in relation to the pulse RC-O to the value T expected under normal conditions. It is desirable that the pulse DC-8 occur no less than a normal period T after the pulse RC-O in order to prevent premature false excitation of the delay device 31 by an interfering signal in the low register 16 when consisting of normal force pulses Bytes energize high register 15.

Ein wichtiger Grund dafür, daß die Impulse DC-8 um die tatsächliche Zeit T von dem Impuls RC-O entfernt liegen, liegt darin, daß ein mögliches Überkriechen aufeinanderfolgender minimaler Bytes in dem Ausblendvorgang durch den Impuls RC-7 verhindert wird. Wenn das Auftreten des Impulses DC-8 nach dem Impuls RC-O größer als die tatsächliche Zeitdauer T ist, so wird nach einem Byte von der Art 57, bei welchem das Bit die letzte Bit-Stellung einnimmt, in einer Reihe von Bytes mit niedriger Schwellenwertamplitude der Beginn eines jeden Nächsten-Byte-Signals später und später erfolgen, bis schließlich eventuell eine Byte-Periode ausgelassen wird und ein solches Zeichen verlorengeht, wenn die Folge des Schwellenwert-Bytes eine bestimmte Anzahl Zeichen überschreiten würde, welche davon abhängt, um wieviel größer die DC-8-Periode als die tatsächliche Periodendauer T ist.An important reason why the pulses DC-8 are separated from the pulse RC-O by the actual time T is that the pulse RC-7 prevents possible creeping over of successive minimum bytes in the fade-out process. If the occurrence of the pulse DC-8 after the pulse RC-O is greater than the actual duration T , then after a byte of the type 57, in which the bit takes the last bit position, it becomes lower in a series of bytes Threshold amplitude of the beginning of each next byte signal take place later and later until eventually a byte period is skipped and such a character is lost if the sequence of the threshold byte would exceed a certain number of characters, which depends on how many the DC-8 period is greater than the actual period duration T.

Wenn indessen der Abstand zwischen RC-O und DC-8 weniger als die tatsächliche Periodendauer T beträgt, so ergibt sich keine Schwierigkeit im Hinblick auf das Überkriechen aufeinanderfolgender Schwellenwert-Bytes im Hinblick auf die Zeittaktgeberimpulse. Es kann indessen der eingangs erläuterten Schwierigkeit begegnet werden. Wenn indessen das Nächste-Byte-Signal weniger als die Zeitspanne T nach dem Impuls RC-O auftritt, so ergibt sich die Möglichkeit, daß das Nächste-Byte-Signal durch den i?C-7-Impuls des früheren Bytes beendet wird, so daß das Nächste-Byte-Signal für das nächste Byte nicht zur Verfügung steht. Es sollte daher zweckmäßigerweise die Periodendauer T gleich der unter normalen Verhältnissen erwarteten tatsächlichen Periodendauer T sein.If, however, the distance between RC-O and DC-8 is less than the actual period T , no problem arises with regard to creeping over successive threshold value bytes with regard to the clock pulse generator. However, the difficulty explained at the beginning can be countered. If, however, the next byte signal occurs less than the time T after the pulse RC-O , there is a possibility that the next byte signal will be terminated by the i? C-7 pulse of the earlier byte, see above that the next byte signal is not available for the next byte. The period T should therefore expediently be equal to the actual period T expected under normal conditions.

In den Figuren wurde gezeigt, daß das Nächste-Byte-Signal ein Gleichstromimpuls ist, der im Zeitpunkt DC-8 beginnt, es kann sich jedoch auch um einen oder mehrere Impulse handeln, die im Zeitpunkt DC-8 bzw. danach einsetzen, jedoch nicht später als im Zeitpunkt DC-15 einsetzen.In the figures, the next-byte signal has been shown to be a DC pulse that occurs in time DC-8 begins, but it can also be one or more impulses that occur at the time Use the DC-8 or afterwards, but not later than at the point in time DC-15.

Claims

Patent claims:

1. Clock pulse generator for magnetic tape memory with two-channel threshold value sensing, whereby the synchronization or clock pulses required for information transmission are obtained from the information pulses themselves and the information pulses (bits) read from the magnetic tape of the preferably binary-coded characters (bytes) in parallel via two parallel channels, Threshold levels set to different sensitivity are fed to a high memory register assigned to the high threshold value and a low memory register assigned to the low threshold value, depending on the result of a parity test carried out for the bits stored in the high register at a given cycle time either the high or the low The bits stored in the register are transferred in parallel to the output register and the character masking pulse which determines the predetermined cycle time continues to be transmitted with the aid of a when writing a Bits in the high register of the simultaneously activated pulse generator is generated with such a delay that between the activation of the pulse generator and the occurrence of the character fade-out pulse there is approximately half the time interval (T / 2) between the reading of two successive characters from the machine.

gnetband corresponding time elapses, so that the transfer of the bits of a certain character in the output register is brought about by a fade-out pulse triggered by a bit of the same character, characterized in that to transfer the bits of a certain character in the output register by one of a bit of a preceding The pulse generator includes a further stage (34; right-hand part of 131) which generates an additional clock pulse (DC-S) that occurs later than a character blanking pulse (RC-7) and which is sent to the pulse generator input (28) via a coincidence gate (28). cf. line 20), the coincidence condition at said gate (28) being fulfilled when the bits stored in the high and low registers (15 or 16) do not correspond to one another.

2. Generator according to claim 1, characterized in that said further pulse generator stage consists of a delay line whose delay time is dimensioned so that a time elapses between the activation of the pulse generator (RC-Q) and the additional clock pulse (DC-S), which corresponds approximately to the distance (Γ) between reading two consecutive characters from the magnetic tape.

3. Generator according to claim 1 or 2, characterized in that the length of the additional clock pulse (DC-8) generated in said further pulse generator stage corresponds at most to about half the time interval (T / 2) of reading two consecutive characters from the magnetic tape.

4. Generator according to claim 1 or one of the following, characterized in that the output of the coincidence gate (28) is connected to the setting input (5) of a trigger (29) and the trigger output is connected to the pulse generator input (20) and that the reset input (R ) of said trigger (29) which is supplied with a short time delay (cf. 32) character masking pulse (RC-Td) , which at the same time also resets the individual trigger levels (T; a .. .n) of the high and low registers (15 or 16) causes.

5. Generator according to claim 1 or one of the following, characterized in that the activation of the pulse generator (31, 131) by the first bit fed to the high register (15) is effected.

1 sheet of drawings