DE1290585B

DE1290585B - Error-protected gate circuit made up of a plurality of transistor amplifier stages connected in series

Info

Publication number: DE1290585B
Application number: DE1965S0099400
Authority: DE
Inventors: Kulhanek Alfred; Engelhard Dieter
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1965-09-14
Filing date: 1965-09-14
Publication date: 1969-03-13

Description

Zur Steuerung von technischen Prozessen, speziell von Werkzeugmaschinen und Pressen werden fehlergeschützte Halbleitexsteuerungen benötigt. Diese Steuerungen müssen so aufgebaut sein, daß sie bei Ausfall eines Bauelementes, bei Drahtbruch oder Erdschluß am Eingang kein aktives Ausgangssignal abgeben können.For the control of technical processes, especially of machine tools and presses, error-proof semiconductor controls are required. These controls must be designed in such a way that if a component fails or a wire breaks or earth fault at the input cannot emit an active output signal.

Aus der Patentliteratur (französische Patentschrift 1391823) ist eine Steuerschaltung für fehlergeschützte UND-Gatter aus mindestens zwei hintereinandergeschalteten Transistoren bekanntgeworden, bei denen der Kollektor des einen mit der Basis des nachfolgenden. Transistors kapazitiv gekoppelt ist. Sämtliche Eingangssignalspannungen werden den Basen der Eingangstransistoren zugeleitet. Bei fehlergeschützten UND- und Sperrgattern ist es weiterhin bekannt, die eine Signalspannung dem Kollektor des Transistors, die andere seiner Basis zuzuführen.From the patent literature (French patent 1391823) is one Control circuit for fault-protected AND gates consisting of at least two series-connected Transistors have become known in which the collector of the one with the base of the subsequent. Transistor is capacitively coupled. All input signal voltages are fed to the bases of the input transistors. In the case of error-protected AND and blocking gates, it is also known to provide a signal voltage to the collector of the transistor to feed the other to its base.

Auch die vorliegende Erfindung betrifft ein fehlergeschütztes, mehrere Eingänge und einen Ausgang aufweisendes Gatter zur Darstellung logischer Funktionen, insbesondere UND-, ODER- bzw. NOR-Gatter aus einer Mehrzahl von kettenförmig hintereinandergeschalteten Transistorschaltverstärkerstufen, bei denen jeweils der Kollektor des einen mit der Basis des folgenden Transistors kapazitiv gekoppelt ist. Die Erfindung besteht hierbei darin, daß die Basis des in der Kette ersten Transistors (T1) mit dem Ausgang eines ständig Taktimpulse abgebenden Impulsgenerators verbunden ist, daß an die Basen der in der Kette folgenden Transistoren (T2, T3) eine diese Transistoren im Durchlaßzustand haltende Spannung angelegt ist und daß an den Kollektor des in der Kette letzten Transistors (T3) ein die Taktimpulssignale des Impulsgenerators in Dauersignale umwandelnder Ausgangsverstärker (A V) angeschlossen ist, der dann, und nur dann, ein statisches Ausgangssignal abgibt, wenn sämtliche Bauelemente der einzelnen Kettenglieder (T1 bis T3) und des Ausgangsverstärkers (A V) funktionstüchtig sind und außerdem an den jeweils mit den zugehörigen Gattereingängen (1, 2, 3) verbundenen Kollektoren der Transistoren (T1 bis T3) die aus den anstehenden Eingangssignalspannungen abgeleiteten Kollektorspeisespannungspotentiale anliegen.The present invention also relates to an error-proof gate having several inputs and one output for representing logic functions, in particular AND, OR or NOR gates from a plurality of transistor switching amplifier stages connected in series, each of which has the collector of the one connected to the base of the following transistor is capacitively coupled. The invention consists in that the base of the first transistor (T1) in the chain is connected to the output of a pulse generator continuously emitting clock pulses, and that the base of the transistors (T2, T3) following in the chain is connected to a transistor that keeps these transistors in the on state Voltage is applied and that an output amplifier (AV) which converts the clock pulse signals of the pulse generator into continuous signals is connected to the collector of the last transistor in the chain (T3), which then, and only then, emits a static output signal when all components of the individual chain links (T1 to T3) and the output amplifier (AV) are functional and the collector supply voltage potentials derived from the input signal voltages are applied to the collectors of the transistors (T1 to T3) connected to the associated gate inputs (1, 2, 3).

Einzelheiten und weitere Merkmale der Erfindung sind der nachfolgenden Beschreibung und den Patentansprüchen entnehmbar.Details and further features of the invention are as follows Description and claims can be found.

Ausführungsbeispiele der Erfindung werden an Hand von vier Figuren erläutert, von denen F i g. 1 ein UND-Gatter, F i g. 2 ebenfalls ein UND-Gatter, jedoch mit der Funktion ODER vor UND veranschaulicht; F i g. 3 zeigt ein ODER-Gatter und schließlich F i g. 4 ein NOR-Gatter.Embodiments of the invention are based on four figures explained, of which F i g. 1 an AND gate, FIG. 2 also an AND gate, but illustrated with the function OR before AND; F i g. 3 shows an OR gate and finally F i g. 4 a NOR gate.

Sämtliche veranschaulichten Gatter sind im Sinne der Erfindung fehlergeschützt.All the gates illustrated are protected against errors within the meaning of the invention.

Die in den Figuren veranschaulichten Schaltungen arbeiten an ihren Ein- und Ausgängen mit statischen Signalen, wobei als »1«-Signal eine positive Spannung von etwa 16 bis 30 V dient. Die interne Signalverarbeitung erfolgt dynamisch mit einer Taktfrequenz (Rechteckspannung) von etwa 20 kHz, welche jeweils an den Eingang F angelegt wird. Vermittels dieser Taktfrequenz ist es möglich, den Ausfall irgendeines Bauelementes zu erfassen.The circuits illustrated in the figures work on theirs Inputs and outputs with static signals, with a "1" signal being a positive voltage from about 16 to 30V is used. The internal signal processing takes place dynamically with a clock frequency (square wave voltage) of about 20 kHz, each of which is applied to the input F is applied. By means of this clock frequency it is possible to prevent the failure of any Detect the component.

Das in der F i g.1 gezeigte UND-Gatter besitzt drei Eingänge, die mit 1, 2, 3 bezeichnet sind. Das jeweilige Eingangssignal wird somit den Kollektoren der Transistoren T1, T2 und T3 zugeführt. Die drei kettenförmig hintereinandergeschalteten Schaltverstärker mit den Transistoren T1 bis T3 sind kapazitiv über Kondensatoren C1 bzw. C2 miteinander gekoppelt. Der Transistor T1 wird an seiner Basis mit der Frequenz eines nicht näher veranschaulichten Taktgenerators über die Klemme F beaufschlagt. Der Taktgenerator kann ein astabiler Generator sein, der also ständig seine Ausgangsspannung der Klemme F des Gatters zuführt. Beim Sperren des Transistors T1 kann sich der Kondensator C1 aufladen, wenn am Eingang 1 »1«-Signal, also eine positive Spannung zwischen 16 und 30 V, entsteht. Die Aufladung erfolgt über die Eingangsspannung, den Widerstand R4, den Kondensator C1 und die Diode D1. Beim Durchsteuern des Transistors T1 hat sich der Kondensator C1 so weit aufgeladen, daß über den Spannungsteiler mit den Widerständen R, und R7 der vorher über den Widerstand R7 angesteuerte Transistor T2 gesperrt werden kann. Dieser bleibt so lange gesperrt, bis der Transistor T1 wieder sperrt.The AND gate shown in F i g.1 has three inputs that with 1, 2, 3 are designated. The respective input signal is thus sent to the collectors the transistors T1, T2 and T3 supplied. The three connected in a chain Switching amplifiers with transistors T1 to T3 are capacitive via capacitors C1 and C2 coupled together. The transistor T1 is at its base with the Frequency of a clock generator not shown in detail is applied via terminal F. The clock generator can be an astable generator, which therefore constantly has its output voltage the terminal F of the gate supplies. When the transistor T1 is blocked, the Charge capacitor C1 if there is a »1« signal at input 1, i.e. a positive voltage between 16 and 30 V. Charging takes place via the input voltage, resistor R4, capacitor C1 and diode D1. When turning on the transistor T1 has charged the capacitor C1 so far that through the voltage divider with the resistors R, and R7 the transistor previously controlled via the resistor R7 T2 can be locked. This remains blocked until the transistor T1 locks again.

Durch Integration des Eingangssignals über die Zeitkonstantenglieder C1 und R4 werden Störimpulse am Eingang weitgehend unterdrückt. Der Widerstand R5 stellt eine niederohmige Vorbelastung des Signalgebers dar. Dieser Widerstand liegt einseitig am Eingang 1 und mit seinem zweiten Ende an M, d. h. dem Mittelpunkt einer Batterie, deren positiver Pol mit P und deren negativer Pol mit N bezeichnet ist. Der Spannungsteiler R., R7 und der Aufladekreis R4, C1 sind so bemessen, daß das Eingangssignal mindestens einige Volt, z. B. -I-5 Volt, betragen muß, damit eine Sperrung des Transistors T2 erfolgen kann.By integrating the input signal via the time constant elements C1 and R4, interference pulses at the input are largely suppressed. The resistor R5 represents a low-resistance preload on the signal transmitter. This resistance is present unilaterally at input 1 and at its second end at M, d. H. the center of one Battery whose positive pole is denoted by P and whose negative pole is denoted by N. The voltage divider R., R7 and the charging circuit R4, C1 are dimensioned so that the Input signal at least a few volts, e.g. B. -I-5 volts, must be so that a Blocking of the transistor T2 can take place.

Erst wenn an alle drei Eingänge 1 bis 3 »1«-Signal angelegt ist, wird die Taktfrequenz vom Ausgang des Transistors T1, über die Koppelkapazität Cl, den Transistor T., die Koppelkapazität C2 und den Transistor T übertragen und damit der Ausgangsverstärker AV angesteuert. Dieser besteht aus dem Ausgangstransformator AT und den Ansteuerverstärkern, welche die Transistoren T4 bis T, enthalten. Im Ruhezustand, d. h. wenn die UND-Bedingung nicht erfüllt ist, bleibt der Transistor T4 durchgesteuert. Dadurch sind die Transistoren T5, T, sowie T7 und T8 gesperrt. Durch die beiden Primärwicklungen I, II des Ausgangstransformators AT fließt somit kein Strom. Bei erfüllten UND-Bedingungen wird der Transistor T¢ im Rhythmus der auf den Eingang F gegebenen Taktfrequenz geöffnet und geschlossen. Beim Sperren des Transistors T4 können die Transistoren T, und T" durchsteuern, wobei sich auch eine Entladung des Kondensators C4 ergibt. Beim Durchsteuern des Transistors T4 sperrt der Transistor T5, und es werden die Transistoren T7 und T8 über die Kondensatorwiderstandskombination R13, C4 angesteuert.Only when a "1" signal is applied to all three inputs 1 to 3 is the clock frequency transmitted from the output of transistor T1, via coupling capacitance Cl, transistor T., coupling capacitance C2 and transistor T, and thus the output amplifier AV is controlled . This consists of the output transformer AT and the control amplifiers, which contain the transistors T4 to T. In the idle state, ie when the AND condition is not met, the transistor T4 remains switched on. As a result, the transistors T5, T, and T7 and T8 are blocked. No current therefore flows through the two primary windings I, II of the output transformer AT. If the AND conditions are met, the transistor T ¢ is opened and closed in the rhythm of the clock frequency given to the input F. When the transistor T4 is blocked, the transistors T and T ″ can turn on, which also results in a discharge of the capacitor C4. When the transistor T4 is turned on, the transistor T5 blocks and the transistors T7 and T8 are controlled via the capacitor resistor combination R13, C4 .

Der veranschaulichte Ausgangsverstärker AV läßt einen Ausgangsstrom von 300 mA zu; durch Weglassen der Transistoren T, und T8 läßt sich etwa ein Ausgangsstrom von 15 mA erreichen. Fügt man dagegen den Transistoren T, und T$ jeweils noch einen weiteren - nicht weiter veranschaulichten - Transistor bei, so läßt sich im Bedarfsfalle auch ein Ausgangsstrom von etwa 2 A erreichen.The illustrated output amplifier AV allows an output current from 300 mA to; by omitting the transistors T 1 and T 8, for example, an output current of 15 mA. On the other hand, if one adds one more each to the transistors T, and T $ further - not further illustrated - transistor, so can if necessary can also achieve an output current of around 2 A.

Zur Bildung der Funktion ODER vor UND kann man jedem der Transistoren T1 bis T3 einen zweiten Kollektorwiderstand hinzufügen. Eine entsprechend modifizierte Schaltung zeigt die F i g. 2 an Hand des in F i g. 1 veranschaulichten Schaltverstärkers mit dem Transistor T1; die dort verwendeten Bezugszeichen sind entsprechend denen der F i g. 1 gewählt. In der F i g. 2 wird der Kondensator Cl dann aufgeladen, wenn am Eingang 1 oder 1' Signal angelegt wird. Die niederohmigen Widerstände R5 bzw RS bewirken eine gegenseitige Entkopplung der Eingänge 1 und 1', wenn nur ein Eingang angesteuert ist und der nicht angesteuerte mit dem Eingang einer zweiten Stufe verbunden ist. Diese Entkopplung ist auch dann gewährleistet, wenn einer der Widerstände R, unterbrochen ist.Each of the transistors can be used to create the function OR before AND Add a second collector resistor to T1 through T3. One accordingly modified The circuit shows the FIG. 2 on the basis of the in F i g. 1 illustrated switching amplifier with the transistor T1; the reference symbols used there correspond to those the F i g. 1 elected. In FIG. 2, the capacitor Cl is charged when at input 1 or 1 'signal is applied. The low-resistance resistors R5 or RS cause a mutual decoupling of the inputs 1 and 1 ', if only one input is controlled and the non-controlled one is connected to the input of a second stage is. This decoupling is also guaranteed if one of the resistors R, is interrupted.

Die ODER-Verknüpfung von z. B. vier Eingangsvariablen wird durch die in F i g. 3 veranschaulichte Schaltung verwirklicht. Die Eingänge des ODER-Gatters sind mit 1 bis 4 bezeichnet, der Eingang für das Taktsignal mit F. Wie aus der Darstellung ersichtlich, wird die ODER-Verknüpfung durch parallele Ansteuerung des den Transistor T4 enthaltenden Ausgangsverstärkers mit den Transistoren T1 oder 4 erhalten.The OR operation of z. B. four input variables is through the in Fig. 3 realized the circuit illustrated. The inputs of the OR gate are designated with 1 to 4, the input for the clock signal with F. As shown in the illustration can be seen, the OR link is made by parallel control of the transistor T4 containing output amplifier with the transistors T1 or 4 obtained.

Ein NOR-Gatter kann mit der in F i g. 4 gezeigten Schaltung realisiert werden. Der Spannungsteiler R7, R8, R, des Transistors T, ist so bemessen, daß die Frequenz des Taktgenerators nur dann übertragen werden kann, wenn der Eingang 2 auf 0 Volt liegt, das ist das Potential M. Bei Drahtbruch auf der Eingangsleitung sperrt der Transistor T.. Wird »1«-Signal an den Eingang 2 angeschlossen, dann wird der Transistor T, ständig durchgesteuert. Tritt auf der Eingangsleitung ein Erdschluß auf, dann spricht bei der Schalterstellung 2-P1 des Befehlgeberschalters S die Sicherung der Stromversorgung an, die positive Spannung P1 wird abgeschaltet und damit die gesamte Steuerung stillgesetzt. Es ist also bei der NOR-Stufe das Ausgangssignal »1« fehlergeschützt. Das Ausgangssignal »0« kann sowohl von einem Eingangssignal, von einem Drahtbruch auf der Eingangsleitung oder einem Bauelementefehler verursacht worden sein.A NOR gate can with the in F i g. 4 realized the circuit shown will. The voltage divider R7, R8, R, of the transistor T is dimensioned so that the Frequency of the clock generator can only be transmitted if input 2 is at 0 volts, that is the potential M. In the event of a wire break on the input line the transistor T blocks .. If a "1" signal is connected to input 2, then the transistor T, continuously controlled. If a ground fault occurs on the input line on, then the fuse speaks when the switch S is in the 2-P1 position the power supply on, the positive voltage P1 is switched off and thus the entire control shut down. So it is the output signal for the NOR stage »1« protected against errors. The output signal »0« can come from an input signal, caused by a wire break on the input line or a component fault have been.

Claims

Claims: 1. Fault-proof, multiple inputs and one output having circuit arrangement for the representation of logic functions, in particular AND, OR or NOR gates, from a plurality of chain-connected transistor switching amplifier stages, in each of which the collector of one with the base of the following is transistor capacitively coupled d a -through in that the base of the first in the chain transistor (T1) emitting the pulse generator is connected to the output of a constant clock pulses that to the bases of the chain following transistors (T "T3) a these transistors in the on-state holding voltage is applied and that to the collector of the last transistor in the chain (T3) an output amplifier (AV) which converts the clock pulse signals of the pulse generator into continuous signals is connected, which then, and only then, emits a static output signal when all components of the individual chain links (T. 1 to T3) and the output amplifier (A F) are functional and the collector supply voltage potentials derived from the input signal voltages are applied to the collectors of the transistors (TI to T3) connected to the associated gate inputs (1, 2, 3).

2. Circuit arrangement according to claim 1, characterized in that the collector resistance and the coupling capacitance Integration element for the input signal and the base series resistor with the On-state forcing resistor form a voltage divider, this Links are designed and dimensioned so that short interference pulses at the input (collector) are suppressed and thus the blocking of the following transistor is prevented will.

3. Circuit arrangement according to claim 2, characterized in that the A diode is connected to the coating of the coupling capacitor on the remote collector side, which when the capacitor is charged, the coating on the remote side of the collector is counteracted. the reference potential (M) switches.

4. Circuit arrangement according to claim 1, characterized in that To build an OR gate, add another to the collector resistance of each transistor Collector resistance assigned in parallel as a second input resistance which forms the OR function with the first collector resistor.

5. Circuit arrangement according to claim 4, characterized in that on the input side each of the the OR function A preferably low-resistance bleeder resistor is assigned to forming resistors whose free end is at reference potential (M).

6. Circuit arrangement according to Claim 5, characterized in that the collector to expand the OR gate of the transistor via the capacitive coupling element to the input of the following transistor or the end transistor is connected, while another transistor is also connected on the collector side via a further coupling element to the base of the following transistor or the output transistor is connected, the base of which is connected to the clock generator is.

7. Circuit arrangement according to claim 1, characterized in that the output of the gate is given to the input of an amplifier, which when an input signal is present the clock signal sequence is amplified and via a push-pull transformer of a rectifier circuit supplies whose rectified signal is the output signal of the gate. B. Circuit arrangement according to claim 1, characterized in that the signal voltages for the construction of a NOR gate are supplied via a voltage divider that is dimensioned and switched in such a way that that when there is no or no input signal, the transistor is blocked and with a 0 signal state (potential M) at the input, the transistor depends on the clock frequency is controllable.