DE1247385B

DE1247385B - Circuit arrangement for generating a pulse free of interference pulses at the beginning and end of a signal by means of static switching circuits which are controlled by clock pulse sequences

Info

Publication number: DE1247385B
Application number: DE1965L0050035
Authority: DE
Inventors: Dipl-Ing Guenter Horn; Peter Uhlrich
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1965-02-23
Filing date: 1965-02-23
Publication date: 1967-08-17

Description

Schaltungsanordnung zur störimpulsfreien Erzeugung je eines Impulses am Anfang und Ende eines Signals mittels statischer Schaltkreise, die durch Taktimpulsfolgen angesteuert werden In elektronischen Rechen- oder Steueranlagen besteht oft die Forderung, am Anfang und Ende eines Signals je einen Impuls zu bilden, durch den dann bestimmte Steuerungsvorgänge ausgelöst werden.Circuit arrangement for generating a pulse free of interference pulses at the beginning and end of a signal by means of static circuits, which are controlled by clock pulse trains are controlled In electronic computing or control systems there is often the Requirement to create an impulse at the beginning and end of a signal through the then certain control processes are triggered.

Zur Bildung derartiger Impulse ist es bekannt, als RC-Glieder ausgebildete Diferentiationsstufen zu verwenden. Ein entscheidener Nachteil dieser Stufen besteht darin, daß diese auch auf Störimpulse ansprechen und entsprechende Ausgangssignale abgeben. Bei datenverarbeitenden Anlagen kann der Einsatz solcher Stufen zu falschen Ergebnissen führen. Derartige Stufen versägen auch, wenn Signale vorliegen, deren Übergangszeit von einem Wert zum anderen (beispielsweise von 0 nach L oder umgekehrt) gegenüber der Eigenzeitkonstante der Stufen lang ist. In diesem Falle gelingt es nicht, am Anfang und Ende eines derartigen Signals je:einen Impuls zu bilden.To form such pulses, it is known to be designed as RC elements Use differentiation levels. There is a major disadvantage to these levels in that these also respond to glitches and corresponding output signals hand over. In data processing systems, the use of such levels can lead to wrong Lead to results. Such stages also fail when signals are present, their Transition time from one value to another (e.g. from 0 to L or vice versa) is long compared to the proper time constant of the steps. In this case it works not, at the beginning and end of such a signal, ever: to form a pulse.

Die Erfindung hat sich zur Aufgabe gestellt, eine störimpulsfreie Schaltungsanordnung zu schaffen, die auch an das Übergangsverhalten des Signals, dessen Anfang und Ende durch je einen Impuls gekennzeichnet werden soll, leine Anforderungen stellt.The invention has set itself the task of providing a glitch-free To create circuitry that also adapts to the transition behavior of the signal, the beginning and end of which should be marked by an impulse each, no requirements represents.

Die Erfindung bezieht sich dementsprechend auf eine Schaltungsanordnung zur störimpulsfreien Erzeugung je eines Impulses am Anfang und Ende eines Signals mittels statischer Schaltkreise, die durch Taktimpulsfolgen angesteuert werden. Die Erfindung ist gekennzeichnet durch zwei an sich bekannte statische Speicherelemente, die durch- das Auftreten des Signals und lückend aufeinanderfolgendeTaktimpulse zweier Taktsignalfolgen nacheinandergesetzt und durch das Verschwinden des Signals und die lückend aufeinanderfolgenden Taktimpulse der Taktsignalfolgen nacheinander gelöscht werden, und die sich durch den Zustandswechsel der Speicherelemente beim Setzen und Löschen "ergebenden Ausgangssignale der Speicherelemente logische Schaltungen derart ansteuern, daß am Anfang und Ende des Signals je ein Impuls erzeugt wird.The invention accordingly relates to a circuit arrangement for generating a pulse at the beginning and at the end of a signal without interference by means of static circuits that are controlled by clock pulse trains. The invention is characterized by two static storage elements known per se, due to the occurrence of the signal and gaps in successive clock pulses two clock signal sequences successively and by the disappearance of the signal and the discontinuous successive clock pulses of the clock signal sequences one after the other are deleted, and which are caused by the change of state of the memory elements at Set and delete "resulting output signals of the memory elements logic circuits control in such a way that a pulse is generated at the beginning and end of the signal.

Die Erfindung wird. an Hand eines in der Zeichnung schematisch dargestellten Ausführungsbeispieles näher erläutert.-F i g. 1 zeigt eine erfindungsgemäße Anordnung; F i g. 2 zeigt ein Signaldiagramm der Anordnungen nach der F i g. 1.The invention will. on the basis of one shown schematically in the drawing Embodiment explained in more detail.-F i g. 1 shows an arrangement according to the invention; F i g. FIG. 2 shows a signal diagram of the arrangements according to FIG. 1.

Die erfindungsgemäße Anordnung nach F i g. 1 besteht aus zwei statischen Speicherelementen S1, S2 und zwei als Undstufen ausgebildeten logischen Schaltungen U7, U8, die durch die Ausgangssignale B1, R1 und B2, R2 der Speicherelemente S1, S2 angesteuert werden. Derartige Speicherelemente sind in Anwendung auf statische Zähler bekannt (deutsche Patentschrift 1170 001).The arrangement according to the invention according to FIG. 1 consists of two static Storage elements S1, S2 and two logic circuits designed as AND stages U7, U8, which are generated by the output signals B1, R1 and B2, R2 of the storage elements S1, S2 can be controlled. Such storage elements are in application to static Known counter (German patent specification 1170 001).

Das Speicherelement S1 umfaßt eine Setzstufe U3 und zwei Haltestufen U1, U2, eine nachgeschaltete Oder-Nichtstufe ON, und eine Nichtstufe Ni, die der Oder-Nichtstufe ON, nachgeschaltet ist. Der Ausgang Bi dieser Nichtstufe ist an die Eingänge 1 der Haltestufen Ui, U2 geführt. Ein Eingangssignal A= (F i g.'2). wirkt am Eingang 1 der Setzstufe U3 und am Eingang 2 der Haltestufe U2. Am Eingang 2 der Setzstufe U3 wirken Taktsignale t1, und am Eingang 2 der Haltestufe Ui wirken die entsprechend negierten Signale t1. Das Speicherelement S2 ist genau wie das Speicherelement S1 aufgebaut. Dessen Setzstufe U6 wird durch das Signal Bi des Speicherelementes S1 und durch Taktsignale t3 angesteuert. Die eine Haltestufe U5 wird durch das Signal Bi und das rückgeführte Ausgangssignal B2 angesteuert. Die weitere Haltestufe U4 wird ebenfalls durch das Signal B2 und die negierten Taktsignale t3 angesteuert. Diesen Stufen ist eine Oder-Nichtstufe ON, nachgeschaltet, der eine Nichtstufe N2 nachgeschaltet ist. Die Stufen Ui bis U6 sind Undstufen.The storage element S1 comprises a setting stage U3 and two holding stages U1, U2, a downstream OR-non-stage ON, and a non-stage Ni, which is the Or-not level ON, is connected downstream. The output Bi of this non-stage is on the inputs 1 of the holding stages Ui, U2 out. An input signal A = (F i g.'2). acts at input 1 of riser U3 and at input 2 of holding stage U2. At the entrance 2 of the setting stage U3 act clock signals t1, and act on the input 2 of the holding stage Ui the corresponding negated signals t1. The storage element S2 is just like that Storage element S1 constructed. Its setting stage U6 is activated by the signal Bi of the storage element S1 and controlled by clock signals t3. One holding stage U5 is activated by the signal Bi and the fed back output signal B2 driven. The other stop level U4 is also controlled by the signal B2 and the negated clock signals t3. These stages are followed by an or-not stage ON, followed by a non-stage N2 is downstream. Levels Ui to U6 are and levels.

Die Wirkungsweise der Schaltungsanordnung wird an Hand des Signaldiagramms nach der F i g. 2 näher erläutert.The mode of operation of the circuit arrangement is shown on the basis of the signal diagram according to FIG. 2 explained in more detail.

Das Diagramm zeigt den zeitlichen Verlauf eines Signals Ai, bei dessen Auftreten (entsprechend L) und Verschwinden (entsprechend 0) in Verknüpfung mit den Taktimpulsen t1 und t3 bzw. il und t3 und den Speicherelementen je ein Signal Aa und A, auftreten soll.The diagram shows the time profile of a signal Ai, when it occurs (corresponding to L) and disappears (corresponding to 0) in combination with the clock pulses t1 and t3 or il and t3 and the storage elements, a signal Aa and A should occur.

In der Ausgangsstellung der Anordnung ist das Ausgangssignal Bi des Speicherelementes S1 entsprechend 0, das Ausgangssignal N1 entsprechend L. Das Ausgangssignal B2 des Speicherelementes S2 ist ebenfalls entsprechend 0 und das Ausgangssignal $2 entsprechend L. An den Setz- und Haltestufen U3, U6, U1, U4 der Speicherelemente S1, S2 wirken hierbei bereits die laufend erzeugten t_1 und t-3 bzw. t_1 und i_3 Taktsignale, die in der Ausgangsstellung auf den Schaltzustand der Speicherelemente S1, S2 jedoch noch keinen Einftuß haben. Die Setzstufe U3 des Speicherelementes S, ist ' wegen des Signals AL entsprechend 0 gesperrt, und die Haltestufen U1 und U2 sind ebenfalls wegen des Signals B1 entsprechend 0 gesperrt. Auch die Setzstufe U6 des Speicherelementes S2 ist wegen des Signals B1 entsprechend 0 gesperrt. Das gleiche gilt für die Haltestufen U4 und U5, da das Signal B2 entsprechend 0 ist. Das Signal am Ausgang Ad der Undstufe U7 ist entsprechend 0, da diese Stufe von dem Ausgangssignal B1 entsprechend 0 und von dem Ausgangssignal N2 entsprechend L angesteuert wird. Auch das Ausgangssignal A, der Und-Stufen U$ ist entsprechend 0, da diese Stufe von den Ausgangssignalen B2 entsprechend 0 und U1 entsprechend L angesteuert wird.In the initial position of the arrangement, the output signal Bi of the storage element S1 is corresponding to 0, the output signal N1 is corresponding to L. The output signal B2 of the memory element S2 is also corresponding to 0 and the output signal $ 2 is corresponding to L. At the set and hold stages U3, U6, U1, U4 of the storage elements S1, S2 already have an effect on the continuously generated t_1 and t-3 or t_1 and i_3 clock signals which, in the initial position, have no influence on the switching state of the storage elements S1, S2. The setting stage U3 of the storage element S 'is' blocked because of the signal AL corresponding to 0, and the holding stages U1 and U2 are also blocked because of the signal B1 corresponding to 0. The setting stage U6 of the storage element S2 is blocked due to the signal B1 corresponding to 0. The same applies to the holding stages U4 and U5, since the signal B2 is correspondingly 0. The signal at the output Ad of the and stage U7 is correspondingly 0, since this stage is controlled by the output signal B1 corresponding to 0 and by the output signal N2 corresponding to L. The output signal A, of the AND stages U $ is correspondingly 0, since this stage is controlled by the output signals B2 corresponding to 0 and U1 corresponding to L.

Tritt das Eingangssignal Ai entsprechend L auf, so wird mit dem nächsten folgenden ti Taktsignal a entsprechend L das Speicherelement S1 gesetzt, da die Setzstufe U3, an der das Signal a wirkt, -leitend wird und das Signal Al entsprechend L über die Oder-Nichtstufe ON, (Eingang 3) und die Nichtstufe N1 auf den Ausgang B1 durchgeschaltet wird. Damit steht auch sofort an den Eingängen 1 der beiden Haltestufen U2, U1 ein Signal entsprechend L an, und die Haltestufe U2 wird leitend, so daß über den Eingang 2 der Oder-Nichtstufe ON, ein Rückkopplungsweg besteht. Das Signal a (t1) entsprechend L kann also verschwinden, ohne daß sieh dadurch der Schaltzustand des Speicherelementes S, ändert, da das Signal Bi entsprechend L über die Haltestufe U2 gehalten wird. Mit dem Verschwinden des t, -Signals a tritt ein il -Signal b entsprechend L auf, so daß die 1-altestufe Ui für die Dauer dieses t,_- Signals b leitend wird.. Die Setzstufe U3 und die Haltestufe Ui werden also mit Auftreten der Taktsignale t1, 7i entsprechendL abwechselnd leitend, während die Haltestufe Ü2 für die Dauer des Signals Al entsprechend Z, leitend ist. Im Signaldiagramm ist dargestellt, wie sich das Signal Bi aus den durch die Stufen U1 bis U3 erzeugten Teilsignalen zusammensetzt, nämlich aus t&Ai, il&Bl und Ai&Bl.If the input signal Ai occurs according to L, the next following ti clock signal a corresponding to L, the storage element S1 is set, since the Riser U3, at which the signal a acts, becomes conductive and the signal A1 accordingly L via the OR-non-level ON, (input 3) and the non-level N1 to the output B1 is switched through. This means that the inputs 1 of the two holding levels are immediately available U2, U1 a signal corresponding to L, and the holding stage U2 is conductive, so that There is a feedback path via input 2 of the OR-non-level ON. The signal a (t1) corresponding to L can therefore vanish without affecting the switching state of the memory element S changes, since the signal Bi corresponding to L via the holding stage U2 is held. With the disappearance of the t, signal a, an il signal b occurs corresponding to L, so that the 1-old stage Ui for the duration of this t, _ signal b becomes conductive .. The riser stage U3 and the holding stage Ui become so with occurrence of the clock signals t1, 7i corresponding to L are alternately conductive during the holding stage Ü2 is conductive for the duration of the signal A1 according to Z. In the signal diagram is shown how the signal Bi from the generated by the stages U1 to U3 Composed of partial signals, namely from t & Ai, il & Bl and Ai & Bl.

Wie ebenfalls aus dem Signaldiagramm ersichtlich, wird das Ausgangssignal B, entsprechend 0, wenn das Signal Ai entsprechend 0 geworden ist mit dem danach folgenden Auftreten eines (,=Taktsignals c, Das Signal Ai entsprechend 0 ist also über die mit t1 (c) entsprechend L geöffnete Setzstufe U3 auf den Ausgang Bi geschaltet worden. Damit wird auch die Haltestufe U1 gesperrt; und laufende Signale i2 entsprechend L haben auf den Schaltzustand des Speicherelementes S1 keinen Eiinfiuß, Das Speicherelement S2 wird gesetzt, nachdem das Signal Bi entsprechend L und ein t3 Taktsignal d entsprechend Laufgetreten sind. Da_s Ausgangssignal B2 des Speicherelementes 52 ist damit entsprechend L. Das Halten dieses Signals B2 erfplgt in gleicher Weise wie beim Speicherelement S l. Im Signaldiagramm ist für dieses Signal B2 entsprechend L wieder die Zusammensetzung durch die Teilsignale angegeben, nämlich t, &B" t3 &B1 und B1 &B2. Das Signal B2 wird entsprechend 0, wenn das Signal B1 entsprechend 0 geworden ist mit dem darauffolgenden Auftreten eines t3-Taktsignals e.As can also be seen from the signal diagram, the output signal B, corresponding to 0, when the signal Ai has correspondingly become 0 with the subsequent occurrence of a (, = clock signal c, The signal Ai corresponding to 0 is therefore above the one with t1 (c) L open setting stage U3 has been switched to the output Bi. This also blocks the holding stage U1; and current signals i2 corresponding to L have no influence on the switching state of the memory element S1, the memory element S2 is set after the signal Bi corresponding to L and a t3 The output signal B2 of the memory element 52 is thus corresponding to L. This signal B2 is held in the same way as for the memory element S1 t, & B " t3 & B1 and B1 & B2. The signal B2 becomes 0 accordingly when the signal B1 becomes 0 accordingly rden is with the subsequent occurrence of a t3 clock signal e.

Die Erzeugung der beim Auftreten und Verschwinden des Signals Al auftretenden Signale Aa und A, erfolgt in folgender Weise. The signals Aa and A, which appear when the signal A1 appears and disappears, are generated in the following manner.

Die Undstufe U7 ist vorgesehen, um ein Signal Aa entsprechend L beim Auftreten des Signals Ai zu erzeugen. Diese Stufe ist in der Ausgangsstellung der Anordnung bereits durch das Ausgangssignal Z2 entsprechend L des Speicherelementes S2 vorbereitend geöffnet. Mit dem Auftreten des Signals Al und einem t,-Signal a entsprechend .L wird das Ausgangssignal Bi des Speicherelementes S1 entsprechend L, und da dieses die Undstufe U7 ansteuert, tritt an deren Ausgang das Signal Aa entsprechend L auf. Mit dem Setzen des Speicherelementes S2 durch das Ausgangssignal B1 entsprechend L und das t3-Taktsignal d entsprechend L wird das die Undstufe U7 ansteuernde Ausgangssignal B2 des Speicherelementes S2 entsprechend 0, und das Ausgangssignal Aa der Stufe. U7 wird entsprechend 0.The and stage U7 is provided in order to generate a signal Aa corresponding to L when the signal Ai occurs. In the initial position of the arrangement, this stage is already opened in preparation by the output signal Z2 corresponding to L of the storage element S2. With the occurrence of the signal A1 and a t, signal a corresponding to .L, the output signal Bi of the storage element S1 is corresponding to L, and since this drives the and stage U7, the signal Aa corresponding to L occurs at the output thereof. When the storage element S2 is set by the output signal B1 corresponding to L and the t3 clock signal d corresponding to L, the output signal B2 of the storage element S2 controlling the and stage U7 becomes 0, and the output signal Aa of the stage. U7 becomes 0 accordingly.

Die Undstufe U, ist vorgesehen zur Erzeugung eines Signales A, entsprechend-L, wenn das Signal Ai entsprechend 0 wird. Diese Undstufe ist nach dem Löschen des Speicherelementes S1 (B1 entsprechend 0) von den dann vorhandenen Ausgangssignalen U1 entsprechend L des Speicherelementes Ni und B2 entsprechend 4 des Speicherelementes S2 leitend, und am Ausgang der Undstufe Ü8 tritt ein Signal entsprechend L auf. Wird das Speicherelement S2 gelöscht, so wird sein Ausgangssignal B2 entsprechend 0, und damit wird das Signal Re der Undstl.fe U8 entsprechend 0.The U stage is intended to generate a signal A, corresponding to -L, when the signal Ai becomes 0 accordingly. This und level is after deleting the Storage element S1 (B1 corresponding to 0) of the output signals then present U1 corresponds to L of the storage element Ni and B2 corresponds to 4 of the storage element S2 conductive, and a signal corresponding to L occurs at the output of the and stage Ü8. If the memory element S2 is erased, its output signal B2 becomes accordingly 0, and thus the signal Re of the undstl.fe U8 becomes 0 accordingly.

Claims

Claims: 1. Circuit arrangement for the interference pulse-free generation of one pulse each at the beginning and end of a signal by means of static circuits which are controlled by clock pulse sequences, characterized by two static memory elements (S1, S2) known per se, which are generated by the occurrence of the signal (A) and gaps in successive clock pulses (a, d) are set one after the other and the disappearance of the signal (A1) and the lüekend successive clock pulses (e, d) _ of the clock signal sequences are deleted one after the other and the output signals resulting from the change of state of the memory elements when setting and deleting (Bi, BI, B2, 73 ") of the memory elements control logic circuits (U, U8) in such a way that a pulse (A ä, Ae) is generated at the beginning and end of the signal (A1).

2. Arrangement according to claim 1, characterized in that each storage element (S " S2) as input stages has a setting: and two holding stages (U3, U2, Ul; UV U5, U4), and the setting stages (U3, Us) from Input signal (A, B1) and the clock signals (, l, t3) of the clock signal sequences and the one holding stage (U2, US) from the input signal (A, Bi) and the output signal (B ,, B2) of its own storage element (Ni, S2) and the other holding stage (Ui, U4) are controlled by the same signal (Bi, B2) and the negated clock signals (t1, ts) of the clock signal sequence, and that a first and stage (U7) with the negated output (H2) of the memory element (S2) and is connected to the output (B1) of the storage element (S1) and another lower stage (U.) to the negated output (B1) of the storage element (S1) and to the output (B2) of the storage element (S2) Publications: German Patent No. 1170 001.