DE1242388B

DE1242388B - Circuit arrangement for dividing one or more clock signal sequences by an integer freely selectable divisor

Info

Publication number: DE1242388B
Application number: DE1963L0046499
Authority: DE
Inventors: Dipl-Ing Guenter Horn
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1963-12-04
Filing date: 1963-12-04
Publication date: 1967-06-15

Description

Schaltungsanordnung zur Division einer oder mehrerer Taktsignalfolgen durch einen ganzzahligen frei wählbaren Divisor In Anlagen der digitalen Rechen- und Regeltechnik besteht oft die Aufgabe, Signalfolgen (Impulsfolgen) durch einen ganzzahligen Divisor zu dividieren (Untersetzer). Der Divisor soll dabei frei wählbar oder auch programmierbar sein, d. h., er kann in die Schaltungsanordnung von einem anderen datenverarbeitenden System oder von Hand eingegeben werden.Circuit arrangement for dividing one or more clock signal sequences by an integer freely selectable divisor In systems of digital computing and control technology is often the task of signal sequences (pulse trains) through a to divide integer divisor (coaster). The divisor should be freely selectable or also be programmable, d. i.e., it can be integrated into the circuitry of a other data processing system or entered manually.

Es ist bereits eine Schaltungsanordnung zum Dividieren einer Impulsfolge bekanntgeworden, bei der in die Verbindung vom Eingang der Dividierschaltung zum Ausgang derselben eine Und-Schaltung eingefügt ist, deren zweitem Eingang immer dann ein Signal zugeführt wird, wenn die dem Teilverhältnis entsprechende Zahl von Eingangsimpulsen eingetroffen ist. Für das Teilverhältnis 2 werden die Eingangsimpulse gleichzeitig dem einen Eingang einer Oder-Schaltung zugeführt, deren Ausgang mit dem einen Eingang einer zweiten Und-Schaltung verbunden ist, deren zweiter Eingang über eine Umkehrschaltung mit dem Ausgang der Teilerschaltung verbunden ist und deren Ausgang auf eine Verzögerungsleitung wirkt, die in ihrem Ausgang um eine Impulsfolgezeit später einen Impuls aussendet, der sowohl dem zweiten Eingang der ersten Und-Schaltung als auch dem zweiten Eingang der Oder-Schaltung zugeführt wird. Die bekannte Schaltung verwendet Verzögerungsglieder, die für einen bestimmten Divisor und eine bestimmte Impulsfrequenz bemessen sind. Eine freie Einstellbarkeit des Divisors ist daher nicht möglich. Wegen dieser einengenden Bedingungen ist die Anwendbarkeit der bekannten Schaltung stark eingeschränkt. Außerdem sind Verzögerungsglieder bei hohen Impulsfolgefrequenzen oft unerwünscht, da bereits kleine Veränderungen des Zeitverhaltens zu Fehlern Anlaß geben können.It is already a circuit arrangement for dividing a pulse train became known in the connection from the input of the dividing circuit to the Output of the same an AND circuit is inserted, the second input of which is always a signal is then supplied when the number of Input pulses has arrived. The input pulses are for the division ratio 2 at the same time fed to one input of an OR circuit, the output of which with one input of a second AND circuit is connected, the second input of which is connected to the output of the divider circuit via an inverting circuit and whose output acts on a delay line, which in its output by a pulse train time later emits a pulse that is both the second input of the first AND circuit as well as the second input of the OR circuit. The well-known circuit uses delay elements for a specific divisor and a specific Pulse frequency are measured. The divisor can therefore be freely adjusted not possible. Because of these restrictive conditions, the applicability of the known Circuit severely restricted. In addition, there are delay elements at high pulse repetition rates often undesirable, since even small changes in the behavior of time give rise to errors can give.

Bei einer anderen Divisionsschaltung wird ein als monostabiler Multivibrator ausgebildetes elektronisches Tor von einem Teiler gesteuert, der nach einer bestimmten Anzahl von Impulsen einer Impulsfolge einen Ausgangsimpuls abgibt. Während einer bestimmten Zeit ist das elektronische Tor für Impulse durchlässig. Die bekannte Schaltung, die die Art des verwendeten Teilers indes nicht erkennen läßt, ist empfindlich gegenüber Änderungen der Frequenz der Impulsfolge. Ihr besonderer Zweck besteht in einer möglichst guten Phasenübereinstimmung zwischen der zu teilenden Impulsfolge und der untersetzten Impulsfolge.Another division circuit is used as a monostable multivibrator designed electronic gate controlled by a divider, which according to a certain Number of pulses in a pulse train emits an output pulse. During one For a certain period of time, the electronic gate is permeable to impulses. The well-known Circuitry that does not reveal the type of divider used is sensitive versus changes in the frequency of the pulse train. Your specific purpose is there in as good a phase match as possible between the pulse train to be divided and the reduced pulse train.

Bei einer weiteren bekannten Schaltung, die zur Untersetzung von Impulsreihen, also zur Multiplikation mit einer Zahl < 1 dient, werden die Impulse der Impulsreihe einem Binärzähler zugeführt; die Ausgänge der als Untersetzerstufen wirkenden Zählstufen des Binärzählers beaufschlagen Eingänge von Und-Gliedern, deren zweiten Eingängen die Bits zugeordneter Stellenwerte einer den Multiplikationsfaktor bildenden Dualzahl zugeführt werden. Die Ausgänge der Und-Glieder beaufschlagen ein nachgeschaltetes Oder-Glied, an dessen Ausgang die untergesetzte Impulsfolge erscheint. Die bekannte Schaltung weist den Nachteil auf, daß nur eine Impulsteilung durch ganze Zahlen möglich ist, die durch Potenzen der Zahl 2 gebildet werden. Außerdem erfordert die bekannte Schaltung zusätzliche Maßnahmen, um einen das Multiplikationsergebnis verfälschenden Verlust an Impulsen zu verhindern, der z. B. auftreten kann, wenn mehr als eine Stelle der die Multiplikationsgröße darstellenden Dualzahl deich 1 ist, wenn also an zwei oder mehr der Und-Glieder ein Multiplikationssignal anliegt. Es muß daher dafür gesorgt werden, daß die untersetzten Impulsreihen in die Lücken höherfrequenter Impulsreihen fallen. Diese Forderung setzt einmal besondere Zähler voraus, zum anderen beschränkt sie die Impulsbreite bzw. die Größe. des Divisors.In another known circuit, which is used to reduce pulse trains, so is used to multiply with a number <1, the pulses of the pulse series fed to a binary counter; the outputs of the counting stages acting as reduction stages of the binary counter act on inputs of AND gates, their second inputs the bits of assigned place values of a binary number forming the multiplication factor are fed. The outputs of the AND elements act on a downstream one Or element, at the output of which the subordinate pulse sequence appears. The well-known Circuit has the disadvantage that only one pulse division by whole numbers is possible, which are formed by powers of the number 2. Also requires the known circuit additional measures to falsify the multiplication result To prevent loss of impulses, e.g. B. Can occur if more than one Position of the binary number representing the multiplication quantity is 1, so if a multiplication signal is applied to two or more of the AND elements. It must therefore it must be ensured that the reduced pulse series in the gaps has a higher frequency Pulse series fall. This requirement requires special meters on the one hand, and on the other it restricts the pulse width or the size. of the divisor.

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Division einer oder mehrerer gleichfrequenter Taktsignalfolgen durch einen ganzzahligen frei wählbaren Divisor, die jeweils zugeordnete durch Teilerimpulse gesteuerte Torschaltungen beaufschlagen.The invention relates to a circuit arrangement for division one or more clock signal sequences of the same frequency by an integer free selectable divisor, the respectively assigned gate circuits controlled by divider pulses apply.

Die Erfindung besteht darin, daß die einstellbaren Teilerimpulse von an sich bekannten taktgesteuerten nach Art eines Schieberegisters oder Binärzählers (R, Z) miteinander verbundenen Speicherelementen abgegeben werden, wobei die Speicherelemente durch zeitlich gegeneinander verschobene Taktsignalfolgen mit einer mit der Frequenz der zu teilenden Taktsignalfolge übereinstimmenden Frequenz angesteuert sind, und daß die Ausgangssignale der Speicherelemente die Eingänge von Und-Gliedern beaufschlagen, die außerdem jeweils von einem bestimmten Divisor entsprechenden Signalen beaufschlagt sind und in Abhängigkeit hiervon nach einer bestimmten dem gewünschten Untersetzungsverhältnis entsprechenden Zahl von Taktimpulsen das erste der in Form eines Schieberegisters angeordneten Speicherelemente mit einem Startsignal versorgen bzw. bei Koinzidenz einer Zählerstufe mit den zugehörigen Stellenwerten des in binärer Form vorliegenden Divisors Signale abgeben, bei deren Gleichheit eine Vergleichsanordnung ein die Torschaltungen steuerndes Signal abgibt.The invention consists in that the adjustable divider pulses of clock-controlled, known per se, in the manner of a shift register or binary counter (R, Z) interconnected storage elements are delivered, the storage elements by clock signal sequences shifted in relation to one another in time with a driven with the frequency of the clock signal sequence to be divided matching frequency are, and that the output signals of the storage elements are the inputs of AND gates apply, which are also each corresponding by a specific divisor Signals are applied and depending on this after a certain dem desired reduction ratio corresponding number of clock pulses the first the storage elements arranged in the form of a shift register with a start signal supply or, if a counter level coincides, with the associated place values of the divisor present in binary form emit signals, if they are equal a comparison arrangement outputs a signal controlling the gate circuits.

Die Erfindung weist den Vorteil auf, daß mehrere synchrone Impulsreihen exakt, nicht nur angenähert, durch eine beliebige ganze Zahl dividiert werden können. Da die Ausgänge der Zählstufen und der Überträge eine volle Periode der Taktimpulse anstehen, ist eine sichere Verarbeitung möglich. Eine zeitliche Verschiebung der Ausgangssignale der Zählstufen in Lücken der von vorhergehenden Zählstufen abgegebenen Impulse ist nicht erforderlich, da Impulse bei keinem Wert des als Dualzahl vorliegenden Divisors verlorengehen können. Das Divisionssignal kann in binärer Form oder in der Form 1 aus n vorliegen.The invention has the advantage that several synchronous pulse trains exactly, not just approximately, can be divided by any whole number. Because the outputs of the counting levels and the carries a full period of the clock pulses safe processing is possible. A time shift in the Output signals of the counting levels in gaps of those output by the previous counting levels Impulse is not required, as impulses are not present as a binary number for any value Divisors can be lost. The division signal can be in binary form or in of the form 1 from n.

Die Erfindung wird an Hand von in der Zeichnung schematisch dargestellten Ausführungsbeispielen näher erläutert. Im ersten Beispiel wird von einem Ringzähler mit taktgesteuerten Speicherelementen Gebrauch gemacht, im zweiten Beispiel von einem statischen Binär- oder Dezimalzähler mit vorzeitiger Rückstellung und im dritten Beispiel ebenfalls von einem statischen Binär- oder Dezimalzähler mit einer Voreinstellung.The invention is shown schematically with reference to in the drawing Embodiments explained in more detail. The first example is from a ring counter made use of clock-controlled storage elements, in the second example of a static binary or decimal counter with early reset and in the third Example also of a static binary or decimal counter with a preset.

Die Erfindung macht Gebrauch von statischen taktgesteuerten Speicherelementen, wie sie bereits an anderer Stelle vorgeschlagen sind. Die F i g. 1 zeigt eine mögliche Ausführungsform. Das Speicherelement besteht aus drei Eingangs-Und-Stufen &1o bis &12, die eine Oder-Nicht-Stufe Vlo ansteuern, der eine Nicht-Stufe nio nachgeschaltet ist. Der Ausgang A ist auf die Und-Stufen &1o, &11 rückgeführt. An den Eingang e ist das zu speichernde Signal geschaltet, und an den Eingängen t und t wirken Taktsignale. Das Speicherelement kann nur setzen (Signal vom Eingang e übernehmen), wenn ein Taktsignal L am Eingang t auftritt.The invention makes use of static clock-controlled memory elements, as they have already been proposed elsewhere. The F i g. 1 shows a possible embodiment. The storage element consists of three input AND stages & 1o to & 12, which control an or-not stage Vlo, which is followed by a non-stage nio. Output A is traced back to AND levels & 1o, & 11. The signal to be stored is connected to input e, and clock signals act at inputs t and t. The memory element can only set (accept signal from input e) when a clock signal L occurs at input t.

In der F i g. 2 ist eine erfindungsgemäße Schaltungsanordnung zur Division einer Taktsignalfolge dargestellt, die einen aus Speicherelementen So bis S" bestehenden Ringzähler R verwendet. Die Speicherelemente So bis S" werden abwechselnd durch Taktsignalfolgen ti und t3 angesteuert, wie sie das Taktsignaldiagramm der F i g. 3 zeigt. Treten Signale L dieser Folgen t1, t3 auf, so werden die Speicherelemente vorübergehend geöffnet und übernehmen die an ihren Eingängen e. bis e4 bzw. e" anstehenden Werte L oder 0. Die Größe des Ringzählers R wird durch eine Steuerlogik ST bestimmt. Der Divisor beeinflußt diese Steuerlogik. Die Steuerlogik ST besteht aus einer Oder-Nicht-Stufe Vii, die durch die Aus- i gänge A", A4 usw. der Speicherelemente S2, S4 USW. angesteuert wird. Die Ausgänge der gleichen Speicherelemente A2, A4 usw. sind ferner an Und-Stufen &20, &21 bis &" der Steuerlogik geführt und der Ausgang der Oder-Nicht-Stufe V11 an eine Und-Stufe &.. Diesen Und-Stufen ist eine Oder-Nicht-Stufe V12 nachgeschaltet, die eine Nicht-Stufe n ansteuert, deren Ausgang auf den Eingang e. des Speicherelementes So geführt ist. Der Und-Stufe &. ist eine Nicht-Stufe n. vorgeschaltet. An die weiteren Eingänge der Und-Stufen &2o bis &" ist der Divisor Cl bis C" geschaltet, und zwar als Dualsignale in einem Kode 1 aus n. Ist z. B. Cl = L, so läuft die Anordnung mit einer Impulsteilung von 1 : 1. Ist z. B. C2 = L, so läuft die Anordnung mit einer Impulsteilung von 1 : 2 usw. Ist schließlich C. = L, so läuft die Anordnung mit einer Impulsteilung von 1 : oo = 0, d. h., es werden überhaupt keine Ausgangsimpulse Ti bis T4 an der Ausgabeschaltung AG freigegeben. Wie die F i g. 3 zeigt, treten die Taktsignalfolgen t1, t3 zeitlich versetzt auf. Für andere Verwendungszwecke ist es oft erwünscht, neben diesen zwei Taktsignalfolgen noch zwei weitere Taktsignalfolgen t2, t4 zu haben, so daß sich aus den Taktsignalen ti bis t4 bestehende Taktperioden ergeben. Die aus den Und-Stufen &1 bis &4 bestehende Ausgabeschaltung AG ist so ausgelegt, daß alle vier Taktsignalfolgen dividiert werden können.In FIG. 2 shows a circuit arrangement according to the invention for dividing a clock signal sequence which uses a ring counter R consisting of storage elements So to S ". The storage elements So to S" are alternately controlled by clock signal sequences ti and t3, as shown in the clock signal diagram of FIG. 3 shows. If signals L of these sequences t1, t3 occur, the storage elements are temporarily opened and take over the e at their inputs. to e4 or e ", the values L or 0. The size of the ring counter R is determined by a control logic ST. The divisor influences this control logic. The control logic ST consists of an or-not stage Vii, which is generated by the outputs A ", A4 and more of the storage elements S2, S4, eTC. is controlled. The outputs of the same storage elements A2, A4 etc. are also led to AND stages & 20, & 21 to &"of the control logic and the output of the or-not stage V11 to an AND stage & .. These AND stages is an OR -Non-stage V12 connected downstream, which controls a non-stage n, the output of which is led to the input e. Of the storage element So. The AND stage &. Is preceded by a non-stage n. To the other inputs of the And- Levels & 2o to &"the divisor Cl to C" is connected, namely as dual signals in a code 1 from n C2 = L, the arrangement runs with a pulse division of 1: 2 etc. If finally C. = L, the arrangement runs with a pulse division of 1: oo = 0, ie there are no output pulses Ti to T4 at all of the output circuit AG . As FIG. 3 shows, the clock signal sequences t1, t3 occur offset in time It is often desirable to have two further clock signal sequences t2, t4 in addition to these two clock signal sequences, so that clock periods consisting of the clock signals ti to t4 result. The output circuit AG consisting of the AND stages & 1 to & 4 is designed so that all four clock signal sequences can be divided.

Im Signaldiagramm nach der F i g. 3 ist eine Anordnung mit einem fünfstufigen Ringzähler vorausgesetzt, und im linken Teil ist angenommen, daß das Signal C2 = L, alle anderen Signale C = 0 sind, d. h., die an der Ausgabeschaltung AG wirkenden Eingangstaktfolgen t1 bis t4 werden durch 2 dividiert. Die Signale A, bis A4 treten an den Ausgängen der Speicherelemente So bis S4 auf. Die Signale T1 bis T4 sind die Ausgangssignale der Schaltung AG im Verhältnis 1 : 2. Anschließend an den linken Teil ist im Diagramm der F i g. 3 dargestellt, daß C_ = L ist. Das bedeutet, daß die Ausgangssignale A, bis A4 der Speicher S, bis S4 0 sind und somit auch die Ausgangssignale T1 bis T4.In the signal diagram according to FIG. 3 assumes an arrangement with a five-stage ring counter, and it is assumed in the left-hand part that signal C2 = L and all other signals are C = 0, ie the input clock sequences t1 to t4 acting on output circuit AG are divided by two. The signals A to A4 appear at the outputs of the storage elements So to S4. The signals T1 to T4 are the output signals of the circuit AG in a ratio of 1: 2. Following the left-hand part, FIG. 3 shows that C_ = L. This means that the output signals A to A4 of the memory S to S4 are 0 and thus also the output signals T1 to T4.

Die Wirkungsweise der Anordnung nach der F i g. 2 wird in Verbindung mit dem Signaldiagramm nach der F i g. 3 nachstehend näher erläutert.The mode of operation of the arrangement according to FIG. 2 will be in conjunction with the signal diagram according to FIG. 3 explained in more detail below.

Die Signale L der Taktsignalfolgen ti, t3 steuern abwechselnd die Speicherelemente So bis S4 an, so daß ein beispielsweise am Eingang eo anstehender Wert L nacheinander durch die Speicherelemente So bis S" geschoben wird.The signals L of the clock signal sequences ti, t3 alternately control the Storage elements So to S4, so that a pending, for example, at input eo Value L is pushed successively through the storage elements So until S ".

Hat beispielsweise das Speicherelement So von seinem Eingang eo bei Auftreten eines Signals L (a. in F i g. 3) der Signalfolge t3 den Wert L eingespeichert, so wird das Und-Gatter &1 wegen der Ausgabeschaltung AG des Signals L am Ausgang Ao des Speicherelements So vorbereitend geöffnet, so daß das folgende Signal L (a1 in F i g. 3) der Taktfolge ti das Und-Gatter &1 passieren kann und als Signal L am Ausgang Ti der Ausgabeschaltung AG auftritt. Gleichzeitig wird mit diesem ti-Signal = L (a1 in F i g. 3) das folgende Speicherelement S1 geöffnet und übernimmt das an seinem Eingang ei anstehende Signal L vom Ausgang A, des Speicherelementes So. Das Signal L tritt damit am Ausgang A 1 des Speicherelementes S1 und an den Und-Gattern &2, &3 auf, die vorbereitend geöffnet werden, so daß das folgende Signal L (a.' a2 in F i g. 3) der Taktfolgen t2 und t3 die Und-Gatter &" &3 passieren kann und an den Ausgängen T., und T3 ansteht. Gleichzeitig wird der folgende Speicher S2 durch das Signal L (a2 in F i g. 3) der Taktfolge t3 geöffnet und übernimmt das an seinem Eingang e2 anstehende Signal L, das am Ausgang A2 auftritt und das &4 Gatter vorbereitet. Das folgende Signal L der Taktfolge kann das Gatter &4 passieren und tritt am Ausgang T4 auf. Mit dem folgenden Signal L (a3 in F i g. 3), der Taktfolge t1 wird das Speicherelement S3 geöffnet und übernimmt das an seinem Eingang e3 anstehende Signal L, das damit am Ausgang A3 auftritt. Mit dem folgenden Signal L (a4 in F i g. 3) der Signalfolge t3 wird das Speicherelement S4 geöffnet und übernimmt das am Eingang e4 anstehende Signal L, das damit am Ausgang A4 auftritt. Der Vorgang wiederholt sich bis zum Speicherelement S".If, for example, the memory element So has stored the value L from its input eo when a signal L (a. In FIG. 3) of the signal sequence t3 occurs, the AND gate & 1 is due to the output circuit AG of the signal L at the output Ao of the Memory element opened in preparation so that the following signal L (a1 in FIG. 3) of the clock sequence ti can pass the AND gate & 1 and appears as signal L at the output Ti of the output circuit AG . Simultaneously with this ti signal = L (a1 in FIG. 3) the following storage element S1 is opened and takes over the signal L present at its input ei from output A, of the storage element So. The signal L thus occurs at output A 1 of the storage element S1 and at the AND gates & 2, & 3, which are opened in preparation, so that the following signal L (a. 'a2 in FIG. 3) of the clock sequences t2 and t3 pass the AND gates &"& 3 can and is present at the outputs T., and T3. At the same time, the following memory S2 is opened by the signal L (a2 in FIG. 3) of the clock sequence t3 and accepts the signal L present at its input e2 that is present at the output A2 occurs and the gate & 4 is prepared. The following signal L of the clock sequence can pass the gate & 4 and occurs at the output T4. With the following signal L (a3 in FIG. 3), the clock sequence t1, the storage element S3 is opened and takes over the signal L present at its input e3, which thus occurs at output A3 the following signal L (a4 in FIG. 3) the signal sequence t3, the storage element S4 is opened and takes over the signal L present at the input e4, which thus occurs at the output A4. The process is repeated up to the storage element S ".

Wie die F i g. 2 zeigt, sind die Gatter &i, &@, &3, &4 an die Ausgänge Ao, A1, A2 der Speicherelemente So, S1, S2 geschaltet. Signale L an den Ausgängen T1 bis T4 treten also nur auf, wenn der in den Ringzähler eingegebene (e.) Wert L diesen einmal durchlaufen hat. Die Änderung der zwischen den in die Ausgabeschaltung AG eingegebenen Signale t1, t." t3, t4 und den ausgegebenen Signalen T1, T2, T3, T4 kann durch Variation der Stufenzahl des Ringzählers erfolgen. Es können hierzu nicht weiter dargestellte Umschaltmittel vorgesehen werden, durch die die Stufenzahl des Ringzählers verkleinert oder vergrößert wird.As the F i g. 2 shows, the gates & i, & @, & 3, & 4 are connected to the outputs Ao, A1, A2 of the storage elements So, S1, S2. Signals L at the outputs T1 to T4 therefore only occur when the (e.) Value L entered in the ring counter has passed through it once. The change between the signals t1, t. " T3, t4 input into the output circuit AG and the output signals T1, T2, T3, T4 can be made by varying the number of steps in the ring counter which increases or decreases the number of stages in the ring counter.

Wie die F i g. 2 weiter zeigt, meldet das Speicherelement S2 und jedes weitere zweite Speicherelement S usw. seinen Ausgangszustand einer Und-Stufe &", g.., bis &". Diesen ist eine Oder-Nicht-Stufe V12 und dieser eine Nicht-Stufe nie nachgeschaltet. Deren Ausgangssignal wirkt am Eingang e. des Speicherelementes So. Die Und-Stufen &2o, &" bis &" haben weitere Eingänge Cl bis C", an die der Divisor C als Dualsignale angeschaltet wird.As the F i g. 2 further shows, the storage element S2 and every further second storage element S etc. reports its initial state of an AND stage &", g .., to &". These are followed by an or-not stage V12 and this one non-stage is never connected downstream. Their output signal acts at input e. of the storage element So. The AND stages & 2o, &"to&" have further inputs Cl to C "to which the divisor C is connected as dual signals.

In der Anfangsstellung der Anordnung tritt nach Löschung des Inhalts der Speicherelemente S an den Ausgängen A0 bis A" der Speicherelemente So bis S" ein Signal 0 auf. Die Signale 0 der Ausgänge Az, A4, A" sind auf die Oder-Nicht-Stufe Vii geführt, an deren Ausgang dadurch das Signal L auftritt. Unter der Annahme, daß an allen Eingängen C" ein Signal 0 wirkt, ergeben sich an den Eingängen der Und-Stufe &_ die Signale L. Damit ist auch das Ausgangssignal dieser Und-Stufe entsprechend L. Dieses Signal L steuert die Oder-Nicht-Stufe V12 an, deren Ausgangssignal dadurch entsprechend 0 ist. Dieses Signal 0 steuert die Nicht-Stufe n12 an, deren Ausgangssignal entsprechend L ist. Dieses Signal L liegt am Eingang e, des Speicherelementes So. Mit dem ersten auftretenden Signal L der Taktsignalfolge t3 wird dieses Speicherelement So geöffnet und übernimmt das an seinem Eingang e. anstehende Signal L. Die Oder-Nicht-Stufe V11 in Verbindung mit der Und-Stufe &_ und der Nicht-Stufe n_ stellt die Startschaltung für die Anordnung dar.In the initial position of the arrangement, after the contents of the memory elements S have been deleted, a signal 0 occurs at the outputs A0 to A "of the memory elements So to S". The signals 0 of the outputs Az, A4, A "are led to the or-not stage Vii, at the output of which the signal L appears. Assuming that a signal 0 acts at all inputs C", the result at the Inputs of the AND stage & _ the signals L. This means that the output signal of this AND stage is also corresponding to L. This signal L controls the or-not stage V12, the output signal of which is therefore 0 accordingly. This signal 0 controls the non-stage n12, the output signal of which is L accordingly. This signal L is at the input e, of the storage element So. With the first occurring signal L of the clock signal sequence t3, this storage element So is opened and takes over at its input e. pending signal L. The or-not stage V11 in connection with the AND stage & _ and the non-stage n_ represents the starting circuit for the arrangement.

Ist angenommen, daß durch die Startschaltung ein Signal L am Eingang e, des Speicherelementes So erzeugt ist und ein Signal L der Taktsignalfolge t3 aufgetreten ist, so übernimmt das Speicherelement So das Signal L. Dieses tritt am Ausgang A, des Speicherelementes So auf (s. auch F i g. 3) und damit auch am Eingang ei des folgenden Speicherelementes S1, das bei Auftreten eines Signals L der Taktsignalfolge t1 geöffnet wird und das von A, anstehende Signal L übernimmt. Das Signal L tritt damit am Ausgang A1 des Speicherelementes S1 und am Eingang e2 des folgenden Speicherelementes S2 auf. Mit Auftreten eines Signals L der Taktsignalfolge t3 wird das Speicherelement S2 geöffnet und übernimmt das am Eingang e, anstehende Signal L. Damit tritt am Ausgang A, des Speicherelementes S., das Signal L auf.If it is assumed that a signal L is generated at the input e, of the memory element So by the start circuit and a signal L of the clock signal sequence t3 has occurred, the memory element So takes over the signal L. This occurs at the output A, of the memory element So (see Sect Also FIG. 3) and thus also at the input ei of the following memory element S1, which is opened when a signal L of the clock signal sequence t1 occurs and takes over the signal L pending from A,. The signal L thus occurs at the output A1 of the storage element S1 and at the input e2 of the following storage element S2. When a signal L of the clock signal sequence t3 occurs, the storage element S2 is opened and takes over the signal L present at the input e. Thus , the signal L occurs at the output A of the storage element S.

Bisher wirkte an diesem Ausgang A2 das Signal 0, wie oben beschrieben. Durch das nunmehrige Auftreten des Signals L am Ausgang A2 wird das Ausgangssignal der Oder-Nicht-Stufe V11 entsprechend 0. Damit wird auch das Ausgangssignal der Und-Stufe &, entsprechend 0, das Ausgangssignal der Oder-Nicht-Stufe V12 entsprechend L und das Ausgangssignal der nachgeschalteten Nicht-Stufe nie entsprechend 0, das damit am Ausgang eo des Speicherelementes So ansteht.So far, the signal 0 acted at this output A2, as described above. The output signal is now due to the occurrence of signal L at output A2 of the or-not stage V11 corresponding to 0. This means that the output signal is also the And stage &, corresponding to 0, the output signal of the or-not stage V12 accordingly L and the output signal of the downstream non-stage never corresponds to 0, the so that it is present at the output eo of the storage element So.

Mit der Öffnung des Speicherelementes S, durch ein Signal L der Taktsignalfolge t3 wird gleichzeitig auch das Speicherelement So wieder geöffnet, an dessen Ausgang Ao bisher das Signal L anstand. Durch diese neuerliche Öffnung des Speicherelementes So übernimmt dieses das nunmehr am Eingang e. anstehende Signal 0, wodurch auch am Ausgang Ao ein Signal 0 auftritt. Hierbei ist angenommen, daß an den Eingängen C die Signale 0 liegen.With the opening of the memory element S, by a signal L of the clock signal sequence t3, the storage element So is also opened again at the same time, at its output Ao the signal L was up to now. Through this renewed opening of the storage element So this takes over now at the entrance e. pending signal 0, which also a signal 0 occurs at output Ao. It is assumed that at the entrances C the signals 0 are.

Ist nun beispielsweise an den Eingang Cl ein Signal L geschaltet, so liegen bei Auftreten des Signals L am Ausgang A2 an den beiden Eingängen der Und-Stufe &2o die Signale L. Am Ausgang dieser Und-Stufe &2o tritt damit ein Signal L auf, das die Oder-Nicht-Stufe V1, ansteuert. An deren Ausgang tritt ein Signal 0 auf und damit am Ausgang der nachgeschalteten Nicht-Stufe n12 ein Signal L. Dieses wird entsprechend dem Auftreten der Signale L der Taktsignalfolgen, wie oben beschrieben, wieder durch die Speicherelemente So bis S2 geschoben. Es ergibt sich so eine Impulsteilung von 1 : 1.If, for example, a signal L is now switched to input Cl, so when the signal L occurs at the output A2 at the two inputs of the AND stage & 2o the signals L. At the output of this AND stage & 2o occurs a signal L, which controls the or-not stage V1. At their exit occurs a signal 0 and thus a signal at the output of the downstream non-stage n12 L. This is according to the occurrence of the signals L of the clock signal sequences, such as described above, pushed back through the storage elements So to S2. It results a pulse division of 1: 1.

Liegt nun beispielsweise am Eingang C2 ein Signal L, so wird bei Auftreten des Signals L am Ausgang A, des Speicherelementes S2 das Ausgangssignal d d- nach wie vor 0 und damit er 0 er-Nicht-Stufe Vi.If, for example , there is a signal L at the input C2, then when the signal L occurs at the output A of the storage element S2, the output signal d d- continues to be 0 and thus it is 0 er-not level Vi.

auch das Ausgangssignal der Und-Stufe &@.also the output signal of the AND stage & @.

Das Signal L am Ausgang A2 des Speicherelementes S2 liegt auch am Eingang e3 des folgenden Speicherelementes S3. Tritt ein Signal L der Taktsignalfolge t1 auf, so übernimmt das Speicherelement S3 das am Eingang e3 anstehende Signal L, das dann am Eingang e4 des nachgeschalteten Speicherelementes S4 ansteht. Tritt danach ein Signal L der Taktsignalfolge t3 auf, so wird das am Eingang e4 anstehende Signal L auf den Ausgang A4 durchgeschaltet und liegt damit am einen Eingang der Und-Stufe &,i. Da angenommen ist, daß am Eingang C2 gleichfalls ein Signal L wirkt, ist dann das Ausgangssignal dieser Und-Stufe &21 entsprechend L. Damit tritt zum Zeitpunkt des Auftretens des Signals L am Ausgang A4 des Speicherelementes S4 auch am Eingang e, des Speicherelementes So das Signal L auf. Da beide Speicherelemente So und S4 zur gleichen Zeit durch das Signal L der Taktsignalfolge t3 geöffnet werden, tritt das am Eingang e. anstehende Signal L auch am Ausgang A0 des Speicherelementes So auf.The signal L at the output A2 of the storage element S2 is also at the input e3 of the following storage element S3. If a signal L of the clock signal sequence t1 occurs, the storage element S3 takes over the signal L present at the input e3, which is then present at the input e4 of the downstream storage element S4. If a signal L of the clock signal sequence t3 then occurs, the signal L present at the input e4 is switched through to the output A4 and is therefore at one input of the AND stage &, i. Since it is assumed that a signal L also acts at input C2, the output signal of this AND stage & 21 is corresponding to L. Thus, at the time of the occurrence of signal L at output A4 of storage element S4, this also occurs at input e, storage element So that Signal L on. Since both memory elements So and S4 are opened at the same time by the signal L of the clock signal sequence t3, this occurs at the input e. pending signal L also at the output A0 of the storage element So on.

Das Setzen und Löschen der Speicherelemente S im Zuge der Durchschleusung des vom Eingang eo kommenden Signals L, wie es auch in der F i g. 3 durch die Signale A, bis A4 dargestellt ist, wird also über die Steuerlogik ST erreicht. Wie oben bereits bemerkt, wird in der Anfangsstellung der Anordnung (Speicherelemente S gelöscht) auf jeden Fall am Eingang e. ein Signal L erzeugt. Dieses durchläuft bei Auftreten von Signalen L der Taktsignalfolgen t1, t3 entsprechend dem gewählten Divisor C eine bestimmte Anzahl der Speicherelemente. über die Steuerlogik ST wird also entweder nach Auftreten des Signals L am Ausgang A., wieder am Eingang eo ein Signal L erzeugt (am Eingang Cl wirkt ein Signal L), oder dieses wird erst mit Auftreten eines Signals L an den weiteren Ausgängen A erzeugt unter Hinzuziehung der den Ausgängen zugeordneten und von außen durch L-Signale (Eingang C2 oder höher) angesteuerten Und-Stufen der Steuerlogik. Wird das Signal L des Ausgangs A2 nicht über die zugeordnete Und-Stufe &2O auf den Eingang e. gegeben (Cl muß dann L sein), so wird zu diesem Zeitpunkt über die Oder-Nicht-Stufe V11 am Eingang eo ein Signal 0 erzeugt, das dann mit dem Auftreten eines Signals L der Taktsignalfolgen tl, t3 durch die Speicherelemente S geführt wird, wobei an den zugeordneten Ausgängen A ein Signal 0 auftritt (s. F i g. 3). Das Signal 0 am Eingang e3 wird wieder L, wenn das in einem höheren Speicherelement (z. B. S4) befindliche Signal L auf eine durch den Divisor C angesteuerte Und-Stufe der Steuerlogik ST trifft.The setting and deletion of the memory elements S in the course of the passage of the signal L coming from the input eo, as is also shown in FIG. 3 is represented by the signals A to A4, is thus reached via the control logic ST. As already noted above, in the initial position of the arrangement (memory elements S deleted) in any case at input e. a signal L is generated. When signals L of the clock signal sequences t1, t3 occur, this passes through a certain number of memory elements in accordance with the selected divisor C. via control logic ST is thus either after occurrence of the signal L at the output A., again at the input of a signal L eo generated at the input (Cl acts signal L), or it is generated only after occurrence of a signal L to the other outputs A taking into account the AND stages of the control logic assigned to the outputs and controlled from the outside by L signals (input C2 or higher). If the L signal of output A2 is not sent to input e. given (Cl must then be L), a signal 0 is generated at this point in time via the or-not stage V11 at the input eo, which is then passed through the storage elements S when a signal L of the clock signal sequences tl, t3 occurs, a signal 0 occurs at the assigned outputs A (see FIG. 3). The signal 0 at the input e3 becomes L again when the signal L located in a higher storage element (e.g. S4) encounters an AND stage of the control logic ST controlled by the divisor C.

Aus der nachstehenden Tabelle ist das sich ergebende Teilerverhältnis 1: i = 1 : C bei Eingabe des Divisors C von 1 bis n und co ersichtlich. Divisor C,' C3 C;, C C Impulsteilung C n 3 1 oc 0 0 0 0 L 1 : o0 1 0 0 0 L 0 1:1 2 0 0 L 0 0 1:2 n L 0 0 0 0 1:n Mit der Anordnung nach der F i g. 2 können also in die Ausgabeschaltung AG eingegebene Signale L der Taktsignalfolgen t1 bis t4 programmierbar unterdrückt und an den Ausgängen T1 bis T4 abgenommen werden.The following table shows the resulting division ratio 1: i = 1: C when entering the divisor C from 1 to n and co. Divisor C, 'C3 C ;, C C Pulse division C n 3 1 oc 0 0 0 0 L 1: o0 1 0 0 0 L 0 1: 1 2 0 0 L 0 0 1: 2 n L 0 0 0 0 1: n With the arrangement according to FIG. 2, signals L of the clock signal sequences t1 to t4 input to the output circuit AG can be suppressed in a programmable manner and taken from the outputs T1 to T4.

In der F i g. 4 ist eine weitere Anordnung dargestellt, bei welcher ein BinärzählerZ verwendet ist und jeder Zählstufe Z, bis Zn des Binärzählers zwei Und-Stufen K, bis Kn zugeordnet sind. Diese Und-Stufen werden von den bejahten und verneinten Ausgangssignalen (z. B. Ao, Ä.) der Zählstufen und von den bejahten und verneinten Signalen des Divisors (z. B. ko, k.) angesteuert. Im Beispiel ist ein dreistufiger Binärzähler dargestellt, der jedoch beliebig mehr Stufen aufweisen kann. Die Zählstufe Z, ist der Binärstelle 20 zugeordnet usw. Die Zählstufen Z, bis Z., des Binärzählers werden durch zeitlich versetzte Taktsignale t2, t4 angesteuert. Stimmt das an den Ausgängen der Zählstufen auftretende Zählergebnis mit dem an die Eingänge k. bis k2 bzw. ko bis k2 angeschalteten Divisor überein, so tritt an dem aus den Und-Stufen KO bis K2 und den Oder-Nicht-Stufen V, bis V2 bestehenden Vergleichsglied Koinzidenz auf. Den Oder-Nicht-Stufen ist jeweils eine Nicht-Stufe n. bis n2 nachgeschaltet, wobei deren Ausgänge eine Und-Nicht-Stufe &1 ansteuern. Bei Koinzidenz wird diese Und-Nicht-Stufe &1 durch die Signale L angesteuert, so daß am Ausgang der nachgeschalteten Nicht-Stufe n. ebenfalls ein Signal L auftritt. Mit Auftreten des Taktsignals t4 wird ein Speicherelement S, geöffnet und übernimmt das von der Nicht-Stufe n. anstehende Signal L. Dieses tritt an dessen bejahtem Ausgang auf und bereitet die Gatter &@ 1, &t 2 vor. Das Ausgangssignal L des Speicherelementes SI steht auch am Eingang eines diesem nachgeschalteten Speicherelementes SI, an. Tritt das Taktsignal t2 auf, so wird auch dieses Speicherelement SI, geöffnet und übernimmt das Signal L vom Speicherelement SII, womit auch die Gatter &t , &t4 vorbereitet werden. Am verneinten Ausgang schwarzer Balken) des Speicherelementes SI, tritt ein Signal 7b auf, das auf die Zählstufen Z, bis Z2 des Binärzählers zurückgeführt ist und den Inhalt dieser Zählstufen löscht. Der Binärzähler fängt damit von neuem an zu zählen. Der Binärzähler kann beispielsweise nach Patentanmeldung L43578 VIIIa/21a1 ausgebildet sein.In FIG. 4 shows a further arrangement in which a binary counter Z is used and two AND stages K to Kn are assigned to each counting stage Z to Zn of the binary counter. These AND stages are controlled by the affirmative and negative output signals (e.g. Ao, Ä.) Of the counting stages and by the affirmed and negative signals of the divisor (e.g. ko, k.). The example shows a three-stage binary counter, which can, however, have any number of stages. The counting stage Z, is assigned to the binary position 20, etc. The counting stages Z, to Z., of the binary counter are controlled by time-shifted clock signals t2, t4. Does the counting result appearing at the outputs of the counting levels match that at the inputs k. up to k2 or ko to k2 connected divisor, then coincidence occurs at the comparison element consisting of the AND stages K0 to K2 and the or-not stages V to V2. The or-not stages are each followed by a non-stage n. To n2, the outputs of which control an and-not stage & 1. In the event of coincidence, this and-not stage & 1 is activated by the signals L, so that a signal L also occurs at the output of the downstream non-stage n. When the clock signal t4 occurs, a storage element S i is opened and takes over the signal L pending from the non-stage n. This occurs at its affirmed output and prepares the gates & @ 1, & t 2. The output signal L of the storage element SI is also available at the input of a storage element SI connected downstream of it. If the clock signal t2 occurs, this storage element SI, is also opened and takes over the signal L from the storage element SII, with which the gates & t , & t4 are also prepared. At the negative output (black bar) of the memory element SI, a signal 7b occurs which is fed back to the counting levels Z to Z2 of the binary counter and clears the content of these counting levels. The binary counter starts counting again. The binary counter can for example be designed according to patent application L43578 VIIIa / 21a1.

Die Wirkungsweise der Anordnung nach der F i g. 4 ist auch nochmals im Taktsignaldiagramm nach der F i g. 5 dargestellt. Bei dieser Anordnung sind die Signale L der Taktsignalfolge t2 die Arbeitstakte und die Signale L der Taktsignalfolge t4 Hilfstakte. Das bei dieser Anordnung auftretende Teilerverhältnis 1 : i ergibt sich aus 1 zu an den Eingängen k, k eingestellter Programmzahl -I-1. Wird an den Eingängen k die Zahl 4 = 0L00 eingestellt, dann ergibt sich ein Teilerverhältnis 1 : 5. Wird bei einer Anordnung mit einem dreistelligen Binärzähler die Zahl 8 = L000 eingestellt, so ergibt sich ein Verhältnis 1 : oo, und es treten keine Signale an den Ausgängen T1 bis T4 auf. Im Taktsignaldiagramm nach der F i g. 5 ist als an den Eingängen k eingegebener Divisor der Wert 4 = 0L00 gewählt. Wie aus dem Diagramm ersichtlich, zählt der Binärzähler zyklisch von 0 bis 4. In der Zeit des Setzens der Speicherelemente SI, SI, (bejahter Ausgang = L) sind die Gatter &t 1 bis &t 4 vorbereitend geöffnet, und die an diesen Gattern anstehenden Taktsignale der Taktfolgen t1 bis t4 werden auf die Ausgänge T1 bis T4 durchgeschaltet. Mit dem Setzen des Speicherelementes SI, wird das Löschsignal Z, = 0 erzeugt, wodurch die Zählstufen des Binärzählers gelöscht werden, so daß an deren Ausgängen A, bis A2 die Signale 0 auftreten. Mit dem ersten darauffolgenden Auftreten des Taktsignals t2 = L (Arbeitskontakt) wird der Ausgang A o der ersten Zählstufe wieder L usf.The mode of operation of the arrangement according to FIG. 4 is also again in the clock signal diagram according to FIG. 5 shown. In this arrangement, the signals L of the clock signal sequence t2 are the working clocks and the signals L of the clock signal sequence t4 are auxiliary clocks. The division ratio 1: i occurring with this arrangement results from 1 to the program number -I-1 set at the inputs k, k. If the number 4 = 0L00 is set at the inputs k, the result is a division ratio of 1: 5. If the number 8 = L000 is set in an arrangement with a three-digit binary counter, the ratio 1: oo results and no signals appear at the outputs T1 to T4. In the clock signal diagram according to FIG. 5, the value 4 = 0L00 is selected as the divisor entered at the inputs k. As can be seen from the diagram, the binary counter counts cyclically from 0 to 4. When the storage elements SI, SI, (affirmed output = L) are set, the gates & t 1 to & t 4 are open in preparation, and the clock signals pending on these gates of the clock sequences t1 to t4 are switched through to the outputs T1 to T4. When the memory element SI is set, the clear signal Z i = 0 is generated, whereby the counting stages of the binary counter are cleared so that the signals 0 appear at their outputs A to A2. With the first subsequent occurrence of the clock signal t2 = L (normally open contact), the output A o of the first counting stage becomes L and so on again.

Aus der nachstehenden Tabelle ist das sich ergebende Teilerverhältnis 1 : i = 1: (C+ 1) bei Eingabe der Faktorzahlen C von 0 bis > 8 ersichtlich: C ( k3 k= k1 k" 0 0 0 0 0 1:1 1 0 0 0 L 1:2 2 0 0 L 0 1:3 3 0 0 L L 1:4 4 0 L 0 0 1:5 5 0 L 0 L 1:6 6 0 L L 0 1:7 7 0 L L L 1:8 8 L 0 0 0 1 : o0 keine Signale >8 1 : ", an T1 bis T4 Die F i g. 6 zeigt eine weitere Anordnung, die im wesentlichen mit der Anordnung nach der F i g. 4 übereinstimmt. Bei dieser Anordnung ist das sich ergebende Teilerverhältnis 1: i identisch mit der an die Eingänge k bzw. k eingegebenen Faktorzahl, d. h., wird eine 4 an die Eingänge k bzw. k eingestellt, so ergibt sich ein Verhältnis 1: 4, wie dies auch dem der Anordnung nach der F i g. 6 zugeordneten Taktsignaldiagramm der F i g. 7 zu entnehmen ist. Wird bei dieser Anordnung der Divisor 0 eingegeben, so ergibt sich allerdings nicht das Verhältnis 1: 0, sondern 1 zu Kapazität des Zählers, im vorliegenden Fall also 1: B. Ist der an die Eingänge k bzw. k geschaltete Divisor größer als die Kapazität des Zählers, so ergibt sich das Verhältnis 1 : oo, d. h., es treten an den Ausgängen T1 bis T4 keine Signale auf.The following table shows the resulting division ratio 1: i = 1: (C + 1) when entering the factor numbers C from 0 to> 8: C (k3 k = k1 k " 0 0 0 0 0 1: 1 1 0 0 0 L 1: 2 2 0 0 L 0 1: 3 3 0 0 LL 1: 4 4 0 L 0 0 1: 5 5 0 L 0 L 1: 6 6 0 LL 0 1: 7 7 0 LLL 1: 8 8 L 0 0 0 1: o0 no signals > 8 1: ", at T1 to T4 The F i g. FIG. 6 shows a further arrangement which is essentially identical to the arrangement according to FIG. 4 matches. With this arrangement, the resulting divider ratio 1: i is identical to the factor number entered at inputs k and k, ie if a 4 is set at inputs k and k, a ratio of 1: 4 results, as is the case that of the arrangement according to FIG. 6 associated clock signal diagram of FIG. 7 can be seen. If the divisor 0 is entered in this arrangement, the ratio is not 1: 0, but 1 to the capacity of the counter, in this case 1: B. If the divisor connected to the inputs k or k is greater than the capacity of the counter, the ratio is 1: oo, ie there are no signals at the outputs T1 to T4.

Die sich ergebende Koinzidenz wird, wie bei der Anordnung nach der F i g. 4, wieder in die beiden Speicherelemente SI, SII gegeben. Von den bejahten Ausgangssignalen der Speicherelemente SI, SII wird über eine Und-Nicht-Stufe &3 ein Signal 7" erzeugt, das als Löschsignal auf die Zählstufen Z, bis Z2 des Binärzählers zurückgeführt ist und diese löscht. Dieses Signal ist, wie auch dem Taktsignaldiagramm nach der F i g. 7 zu entnehmen ist, nur für die Zeit des Setzens beider Speicherelemente SI, SII vorhanden, also kürzer als das Löschsignal 76 der Anordnung nach der F i g. 4, wie auch dem Taktsignaldiagramm der F i g. 5 zu entnehmen ist. Das am Ausgang A2 auftretende Signal L tritt damit gleichfalls verkürzt auf, wie der F i g. 7 zu entnehmen ist.The resulting coincidence is, as in the arrangement according to FIG. 4, again given into the two storage elements SI, SII. From the affirmative output signals of the storage elements SI, SII a signal 7 "is generated via an and-not stage & 3, which is fed back as a clear signal to the counting stages Z to Z2 of the binary counter and clears them. This signal is, like the clock signal diagram 7, it is only present for the time when both memory elements SI, SII are set, i.e. shorter than the erase signal 76 of the arrangement according to FIG. 4, as well as the clock signal diagram in FIG. 5 The signal L appearing at the output A2 is thus also abbreviated, as can be seen from FIG.

Aus der nachstehenden Tabelle ist das sich jeweils ergebende Teilerverhältnis 1: i = 1: C bei Eingabe der Faktorzahlen C von 0 bis > 8 ersichtlich: C k3 k= k1 k0 1:2 0 0 0 0 0 1:2" bzw.1:1011 1 0 0 0 L 1 : 1 bei Dezimal- zähler 2 0 0 L 0 1:2 3 0 0 L L 1:3 4 0 L 0 0 1:4 5 0 L 0 L 1:5 6 0 L L 0 1:6 7 0 L L L 1:7 8 L 0 0 0 1 : 0o keine Signale >8 1:o,-- an TlbisT4 In der F i g. 8 ist eine Anordnung dargestellt, die von einem Binärzähler Z Gebrauch macht, der voreinstellbar ist (z. B. nach Patentanmeldung L 43578). Die Voreinstellung erfolgt über Und-Stufen &1o bis &12. Die Zusammenschaltung dieser Und-Stufen mit den Zählstufen 7-o bis Z2 möge mit der entsprechenden Zusammenschaltung der Und-Stufen und Hauptspeicher nach der Patentanmeldung L 43578 übereinstimmen. Die Zählstufen werden wieder durch die Taktsignale t2, t4 angesteuert, deren zeitliches Auftreten dem Taktsignaldiagramm der F i g. 9 zu entnehmen ist. Die Signale L der Taktsignalfolge t4 sind die Arbeitskontakte, und die Signale L der Taktsignalfolge sind die Hilfstakte. Das ausgehende übertragungssignal ü3 der Zählstufe Z2 der höchsten Wertigkeit steuert die aus den taktgesteuerten Speicherelementen SI, SII bestehende logische Schaltung S an, welche ihrerseits wieder die Gatter &t l bis &t4 ansteuert. Außerdem wird von der logischen Schaltung S die Zählstufe ZO der niedrigsten Wertigkeit angesteuert, wobei das sich ergebende Signal das eingehende übertragssignal üo ist. Während des Zählvorganges des Binärzählers sind die für die Voreinstellung vorgesehenen Und-Stufen &1o bis &12 durch das zu dieser Zeit am Ausgang T4 auftretende Signal gesperrt. Der an die Eingänge k. bis k2 der Und-Stufen &1o bis &12 angeschaltete Divisor kann also während des Zählvorganges geändert werden, ohne daß diese Änderung den Binärzähler beeinflußt. Erst mit Austreten des ausgesuchten Taktsignals T4 werden die Und-Stufen &1o bis &12 geöffnet, und der an die Eingänge k. bis k2 angeschaltete Divisor wird in den Binärzähler eingegeben.The following table shows the resulting division ratio 1: i = 1: C when entering the factor numbers C from 0 to> 8: C k3 k = k1 k0 1: 2 0 0 0 0 0 1: 2 "or 1: 101 1 1 0 0 0 L 1: 1 for decimal counter 2 0 0 L 0 1: 2 3 0 0 LL 1: 3 4 0 L 0 0 1: 4 5 0 L 0 L 1: 5 6 0 L L 0 1: 6 7 0 LLL 1: 7 8 L 0 0 0 1: 0o no signals > 8 1: o, - on Tl to T4 In FIG. 8 shows an arrangement which makes use of a binary counter Z which can be preset (e.g. according to patent application L 43578). The presetting is made using AND levels & 1o to & 12. The interconnection of these AND stages with the counting stages 7-o to Z2 should correspond to the corresponding interconnection of the AND stages and main memory according to patent application L 43578. The counting stages are controlled again by the clock signals t2, t4, the timing of which can be seen from the clock signal diagram in FIG. 9 can be seen. The signals L of the clock signal sequence t4 are the normally open contacts, and the signals L of the clock signal sequence are the auxiliary clocks. The outgoing transmission signal ü3 of the counting stage Z2 of the highest significance controls the logic circuit S consisting of the clock-controlled memory elements SI, SII, which in turn controls the gates & t 1 to & t4. In addition, the logic circuit S controls the counting stage ZO of the lowest significance, the resulting signal being the incoming transfer signal uo. During the counting process of the binary counter, the AND stages & 1o to & 12 provided for the presetting are blocked by the signal appearing at output T4 at this time. The one to the inputs k. Divisor switched on up to k2 of AND stages & 1o to & 12 can therefore be changed during the counting process without this change affecting the binary counter. Only when the selected clock signal T4 emerges are the AND stages & 1o to & 12 opened, and the one to the inputs k. Divisor switched on up to k2 is entered in the binary counter.

Im Taktsignaldiagramm der F i g. 9 ist angenommen, daß an die Eingänge k. bis k2 die Zahl 5 = LOL angeschaltet ist. Wie das Taktsignaldiagramm zeigt, ergibt sich bei einer Voreinstellung der Zahl 5 ein Verhältnis von 1 :4.In the clock signal diagram of FIG. 9 is assumed to be at the inputs k. until k2 the number 5 = LOL is switched on. As the clock signal diagram shows, results If the number 5 is preset, the ratio is 1: 4.

Aus der nachstehenden Tabelle ist das sich jeweils ergebende Teilerverhältnis 1 : i = 1 : (2rz-C+1) bei Eingabe des Divisors C von 0 bis 7 ersichtlich: C ( k3 k= k1 k0 1:i 0 0 0 0 0 1:9 1 0 0 0 L 1:8 2 0 0 L 0 1:7 3 0 0 L L 1:6 4 0 L 0 0 1:5 5 0 L 0 L 1:4 6 0 L L 0 1:3 7 0 L L L 1:2 The following table shows the resulting division ratio 1: i = 1: (2rz-C + 1) when entering the divisor C from 0 to 7: C (k3 k = k1 k0 1: i 0 0 0 0 0 1: 9 1 0 0 0 L 1: 8 2 0 0 L 0 1: 7 3 0 0 LL 1: 6 4 0 L 0 0 1: 5 5 0 L 0 L 1: 4 6 0 LL 0 1: 3 7 0 LLL 1: 2

Claims

Claims: 1. Circuit arrangement for dividing one or more phase-shifted clock signal sequences of the same frequency by a freely selectable whole-number divisor, each of which acts on assigned gate circuits controlled by divider pulses, characterized in that the adjustable divider pulses are clock-controlled in the manner of a shift register or binary counter (R, Z) interconnected static memory elements (So ... S ', ZO ... Z2) are delivered, the memory elements being controlled by clock signal sequences shifted in time with a frequency that corresponds to the frequency of the clock signal sequence to be divided, and that the output signals of the Storage elements act on the inputs of AND gates, which are also acted upon by signals corresponding to a specific divisor and, depending on this, according to a specific number of the desired reduction ratio Clock pulses supply the first of the storage elements (So ... S,) arranged in the form of a shift register with a start signal (e0) or, if a counter stage (ZO ... Z2) coincides, with the associated place values of the divisor in binary form Output signals whose equality a comparison arrangement outputs a signal controlling the gate circuits. 2. Circuit arrangement according to claim 1, characterized in that the memory elements of even ordinal number (So, S2 ... ) and odd ordinal number (S1, S3 ...) of the memory elements (So ... S ") connected to one another in the manner of a shift register are controlled by clock signal sequences (t1, t3) staggered in time and that their output signals, in addition to the AND elements (& 10 ... & n), are applied to an OR element (V11), the output signal of which is combined with the output signal of a non element ( n.), the input signal of which corresponds to the divisor value, is fed to a further AND element (&.) 3. Circuit arrangement according to Claim 2, characterized in that the output signals of the AND elements (& 1, ... & n, & ,. ) are fed to the input of the first storage element (So) via an OR element and a negation stage (ni) 4. Arrangement according to Claim 1, characterized in that the ring counter is a binary counter and that each counting stage of the binary counter has two Un d-levels are assigned which are controlled by the affirmative and negative output signals of the respective counting level and the affirmed and denied signals of the devisor, the AND levels of the lowest value being controlled by the divisor signals of the lowest value, etc., and that in the event of coincidence of the AND stages assigned to the counting stages, two memory elements are controlled one after the other and the counting stages of the binary counter are cleared within this interval (F i g. 4, 6). 5. Arrangement according to claim 4, characterized in that a binary counter is used, the counting stages of which are preset by the divisor, and that only the transfer signal of the counting stage of the highest valency controls a logic circuit (S1, S11), which corresponds to the divisor set or blocks the logic gates (& t1 to & t4) for one or more clock signals and controls the counting stage of the lowest significance (FIG. 8). 6. Arrangement according to claim 5, characterized in that the presetting is blocked during the counting process and released after the output of the clock signal sequence (s) (F i g. 8). Documents considered: German Patent No. 973 628; German Auslegeschriften Nos. 1069 407, 1115 795, 1156 440; "Pulse and Digital Circuits," McGraw-Hill Book Comp. Inc., New York, 1956, pp. 365 and 366; "Digitale Rechenanlagen", Springer Verlag, Berlin, 1961, pp. 45 and 46 and 177 and 178; "IRE Transactions an Electronics Computers", June 1955, pp. 70 to 74; "Handbook of Automation, Computation and Control," Vol.

2, pp. 29-05 to 29-07; »Control«, September 1963, pp. 120 to 125.