DE112021002165T5

DE112021002165T5 - Halbleitervorrichtung und elektronische ausrüstung

Info

Publication number: DE112021002165T5
Application number: DE112021002165.6T
Authority: DE
Inventors: Masaaki Bairo
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2020-03-30
Filing date: 2021-02-17
Publication date: 2023-03-23
Also published as: WO2021199754A1; JPWO2021199754A1; CN115315807A; US12170303B2; US20230207597A1; JP7645240B2

Abstract

Es wird eine Halbleitervorrichtung bereitgestellt, die eine Realisierung eines kapazitiven Elements ermöglicht, für das die Bias-Abhängigkeit des Kapazitätswertes klein ist und das eine große Kapazitätsdichte aufweist, ohne die Betriebsspannung zu reduzieren. Die Halbleitervorrichtung umfasst Folgendes: ein Halbleitersubstrat; ein erstes kapazitives Element, das auf das Halbleitersubstrat gestapelt ist; und ein zweites kapazitives Element, das auf die Seite des ersten kapazitiven Elements entgegengesetzt zu der Halbleitersubstratseite gestapelt ist und das eine Charakteristik aufweist, die entgegengesetzt zu der Bias-Charakteristik des Kapazitätswertes des ersten kapazitiven Elements ist. Das erste kapazitive Element und das zweite kapazitive Element sind parallel verbunden.

Description

[Technisches Gebiet]
Die Technik gemäß der vorliegenden Offenbarung (die vorliegende Technik) betrifft eine Halbleitervorrichtung und eine elektronische Ausrüstung, die eine Halbleitervorrichtung beinhaltet.
[Hintergrund]
Obwohl Beispiele für eine Festkörperbildgebungsvorrichtung zum Erfassen von Bildern CCD(Charge Coupled Device - ladungsgekoppelte Vorrichtung)-Bildsensoren und CMOS(Complementary Metal Oxide Semiconductor - komplementärer Metall-Oxid-Halbleiter)-Bildsensoren beinhalten, finden CMOS-Bildsensoren, die durch bekannte CMOS-Prozesse hergestellt werden können, ohne dass eine Investition in spezielle Anlagen erforderlich ist, Beachtung und werden rasch in Kamerasystemen, die in Mobiltelefonen eingebaut werden, und in Überwachungssystemen genutzt.
Da ein Bedarf an kleineren Größen und höherer Leistungsfähigkeit in CMOS-Bildsensoren mit Fortschritten der Anwendung von CMOS-Bildsensoren auf verschiedene Bereiche entstanden ist, wurde ein gestapelter CMOS-Bildsensor, in dem ein Sensorteil und ein Peripherieschaltkreisteil aus unterschiedlichen Substraten (Wafern) gebildet werden und die Wafer unter Verwendung einer WoW-Technik aneinander gebondet werden, um eine Funktionalität als ein Bildsensor zu verleihen, vorgeschlagen, um einen solchen Bedarf zu erfüllen (PTL 1).
Bei dem zuvor beschriebenen gestapelten CMOS-Bildsensor wird einfallendes Licht durch den Sensorteil empfangen und wird das einfallende Licht innerhalb des Sensorteils durch eine Fotodiode fotoelektrisch umgewandelt. Eine elektrische Ladung, die durch die Fotodiode erzeugt wird, wird einer Analog-Digital-Umwandlung in ein Pixelsignal durch den Peripherieschaltkreisteil unterzogen. In diesem Fall wird in dem Peripherieschaltkreisteil ein Kopplungskondensator zum Unterbrechen einer Gleichstromkomponente eines Eingabesignals verwendet.
Obwohl der Kopplungskondensator umso kleiner sein kann, je höher eine Kapazitätsdichte (ein Kapazitätswert pro Einheitsfläche) eines kapazitiven Elements ist, das durch den Kopplungskondensator verwendet wird, muss der Kapazitätswert eine geringe Bias-Abhängigkeit aufweisen. Dies liegt darin begründet, dass, wenn die Bias-Abhängigkeit des Kapazitätswertes hoch ist, zum Beispiel ein Pixelsignal oder ein Referenzsignal, das an eine Gate-Elektrode eines differentiellen Eingangstransistors eines Komparators übertragen wird, verzerrt wird und sich eine Genauigkeit einer Analog-Digital-Umwandlung erheblich verschlechtert.
Außerdem gibt es einen andauernden Übergang von CMOS-Prozessen zum Herstellen von Peripherieschaltkreisteilen zu feinen Prozessen. Selbst wenn ein Übergang zu einem feinen Prozess erfolgt, kann jedoch, obwohl ein Logikschaltkreis, der durch einen MOSFET gegeben wird, wie etwa ein SRAM oder eine Logik, und der ein digitales Signal verarbeitet, verkleinert werden kann, ein Analogschaltkreis, der ein analoges Signal verarbeitet, das von dem Sensorteil ausgegeben wird, nicht einfach verkleinert werden. Dies liegt darin begründet, dass, obwohl die Leistungsfähigkeit eines Bildsensors umso größer ist, je größer eine maximale Menge elektrischer Ladung ist, die durch den Sensorteil des Bildsensors lesbar ist, da eine detektierte Menge elektrischer Ladung in Spannung umgewandelt wird und durch einen Schaltkreis propagiert, selbst wenn eine Herstellungsprozesserzeugung miniaturisiert wird, eine Betriebsspannung einer Vorrichtung, die einen Analogschaltkreis darstellt, der ein Signal von dem Sensorteil empfängt, nicht abfällt, so lange eine Leistungsfähigkeit der maximalen Menge elektrischer Ladung beibehalten wird, und die Vorrichtung selbst kann nicht gemäß einer Skalierungsregel miniaturisiert werden.
Als ein kapazitives Element, das auf einem Halbleitersubstrat zu bilden ist, werden jeweilige Verwendungen eines kapazitiven MOS-Elements, das in PTL 2 beschrieben ist, eines kammförmigen kapazitiven Verdrahtungselements, das in PTL 3 beschrieben ist, und eines kapazitiven MIM(Metall-Isolator-Metall)-Elements, das in PTL 4 beschrieben ist, vorgeschlagen.
Kapazitätsdichten eines kapazitiven MOS-Elements und eines kapazitiven MIM-Elements werden größtenteils durch eine Filmdicke (d) und eine dielektrische Konstante (ε) eines Gate-Isolationsfilms bestimmt (ε/d). Obwohl ein Verfahren zum Reduzieren einer Filmdicke allgemein verwendet wird, da ein Verfahren zum Erhöhen der dielektrischen Konstante zu einer Zunahme von Herstellungskosten führt, bewirkt als ein Verfahren zum Erhöhen der Kapazitätsdichte das Reduzieren der Filmdicke eines Isolationsfilms ohne Verringern der Betriebsspannung des kapazitiven Elements, dass sich ein TDDB (Time Dependent Dielectric Breakdown - zeitabhängiger dielektrischer Durchschlag), der eine Lebensdauer des Isolationsfilm repräsentiert, verschlechtert, und dies verkürzt eine Produktlebensdauer.
Obwohl ein kammartiges kapazitives Verdrahtungselement ein Element ist, das eine parasitäre Kapazität, die durch Anordnen von Verdrahtungen derart gebildet wird, dass sie einander gegenüberliegen, als ein kapazitives Element nutzt, muss außerdem ein Verdrahtungsraum reduziert werden, um eine Kapazitätsdichte zu erhöhen. Jedoch bewirkt das Reduzieren des Verdrahtungsraums ohne Verringern einer Betriebsspannung des kapazitiven Elements, dass sich ein TDDB des Isolationsfilms zwischen Verdrahtungsräumen verschlechtert, und dies verkürzt eine Produktlebensdauer. Des Weiteren ist ein weiterer Grund dafür, warum der Kapazitätswert des kammartigen kapazitiven Verdrahtungselements nicht zunimmt, die Tatsache, dass, wenn eine Miniaturisierung von Prozessen fortschreitet, ein Low-k-Film mit einer niedrigeren dielektrischen Konstante als der Isolationsfilm verwendet wird, der eine Verdrahtungsschicht bedeckt.
Obwohl Bildsensoren allgemein eine Signalverarbeitung durch Umwandeln eines analogen Signals, das durch einen Sensorteil detektiert wird, in ein digitales Signal mit einem AD-Wandler durchführen, werden in letzter Zeit außerdem mehr Sukzessive-Approximation-AD-Wandler zum Verkleinern und Beschleunigen eines Bildsensors eingesetzt (PTL 5).
Ein Sukzessive-Approximation-AD-Wandler beinhaltet allgemein einen kapazitiven DA-Wandler als eine Komponente. Ein kapazitiver DA-Wandler ist durch ein Kapazitätsarray gegeben, in dem, wenn ein Kapazitätswert eines einzigen kapazitiven Elements durch C bezeichnet wird, kapazitive Elemente mit Kapazitätswerten C, 2C, 4C, ..., 2-N*C, was die Potenz von 2 mal C ist, parallel verbunden sind, und der kapazitive DA-Wandler wandelt ein digitales Signal unter Verwendung des Prinzips der Umverteilung elektrischer Ladung in ein analoges Signal um.
In diesem Fall tritt, sofern ein Verhältnis von Kapazitätswerten zwischen kapazitiven Elementen nicht einem Wert entspricht, der die Potenz von 2 ist, ein Fehler auf, wenn eine DA(Digital-Analog)-Umwandlung von einem digitalen Signal in ein analoges Signal durchgeführt wird. Gründe dafür, warum das Verhältnis von Kapazitätswerten zwischen kapazitiven Elementen von einem Exponentialwert von 2 abweicht, beinhalten eine intrinsische Bias-Abhängigkeit des Kapazitätswertes eines kapazitiven Elements. Um den Fehler einer DA-Umwandlung zu reduzieren, muss die Bias-Abhängigkeit des Kapazitätswertes reduziert werden.
[Zitatliste]
[Patentliteratur]

[PTL 1] JP 2018-148528A
[PTL 2] JP 2011-254088A
[PTL 3] JP 2005-183739A
[PTL 4] JP 2018-37626A
[PTL 5] JP 2018-88648A

[Kurzdarstellung]
[Technisches Problem]
Wie zuvor beschrieben, gibt es zum Verkleinern von gestapelten Bildsensoren einen hohen Bedarf an einem kapazitivem Element, dessen Kapazitätswert eine geringe Bias-Abhängigkeit aufweist und das eine hohe Kapazitätsdichte aufweist.
Die vorliegende Offenbarung erfolgte in Anbetracht solcher Umstände und ein Ziel davon ist das Bereitstellen einer Halbleitervorrichtung und einer elektronischen Ausrüstung, die zum Realisieren eines kapazitiven Elements in der Lage sind, dessen Kapazitätswert eine geringe Bias-Abhängigkeit aufweist und das eine hohe Kapazitätsdichte aufweist, ohne eine Betriebsspannung zu verringern.
[Lösung des Problems]
Ein Aspekt der vorliegenden Offenbarung ist eine Halbleitervorrichtung, die Folgendes beinhaltet: ein Halbleitersubstrat; ein erstes kapazitives Element, das auf das Halbleitersubstrat gestapelt ist; und ein zweites kapazitives Element, das auf eine entgegengesetzte Seite zu einer Seite des Halbleitersubstrats des ersten kapazitiven Elements gestapelt ist und dessen Kapazitätswert Bias-Charakteristiken entgegengesetzt zu Bias-Charakteristiken eines Kapazitätswertes des ersten kapazitiven Elements aufweist, wobei das erste kapazitive Element und das zweite kapazitive Element parallel verbunden sind.
Ein anderer Aspekt der vorliegenden Offenbarung ist eine elektronische Ausrüstung, die eine Halbleitervorrichtung beinhaltet, die Folgendes beinhaltet:

ein Halbleitersubstrat; ein erstes kapazitives Element, das auf das Halbleitersubstrat gestapelt ist; und ein zweites kapazitives Element, das auf eine entgegengesetzte Seite zu einer Seite des Halbleitersubstrats des ersten kapazitiven Elements gestapelt ist und dessen Kapazitätswert Bias-Charakteristiken entgegengesetzt zu Bias-Charakteristiken eines Kapazitätswertes des ersten kapazitiven Elements aufweist, wobei das erste kapazitive Element und das zweite kapazitive Element parallel verbunden sind.

Figurenliste

[1] 1 ist ein äquivalentes Schaltbild einer Festkörperbildgebungsvorrichtung gemäß einer ersten Ausführungsform.
[2] 2 ist ein äquivalentes Schaltbild eines Pixelarrayteils gemäß der ersten Ausführungsform.
[3] 3 ist ein äquivalentes Schaltbild eines Pixels gemäß der ersten Ausführungsform.
[4] 4 ist ein äquivalentes Schaltbild eines Komparators gemäß der ersten Ausführungsform.
[5] 5 ist eine schematische Ansicht eines oberen Halbleitersubstrats und eines unteren Halbleitersubstrats gemäß der ersten Ausführungsform.
[6] 6 ist eine Schnittansicht in einer Festkörperbildgebungsvorrichtung gemäß der ersten Ausführungsform.
[7] 7 ist eine Draufsicht, die eine Konfiguration eines kapazitiven n⁺-Akkumulations-MOS-Elements gemäß der ersten Ausführungsform zeigt.
[8] 8 ist eine Draufsicht, die eine Konfiguration eines kapazitiven MOM-Elements gemäß der ersten Ausführungsform zeigt.
[9] 9 ist eine Draufsicht, die eine Konfiguration eines kapazitiven MIM-Elements gemäß der ersten Ausführungsform zeigt.
[10] 10 ist eine Draufsicht, die eine Konfiguration eines kapazitiven PIP-Elements gemäß der ersten Ausführungsform zeigt.
[11] 11 ist ein äquivalentes Schaltbild, das eine Verbindungsstruktur zwischen einem kapazitiven n⁺-Akkumulations-MOS-Element und einem kapazitiven MIM-Element gemäß der ersten Ausführungsform zeigt.
[12] 12 ist ein Diagramm zum Erklären jeweiliger C-V-Kennlinien eines kapazitiven n⁺-Akkumulations-MOS-Elements und eines kapazitiven MIM-Elements gemäß der ersten Ausführungsform.
[13] 13 ist ein Diagramm zum Erklären von C-V-Kennlinien, wenn ein kapazitives n⁺-Akkumulations-MOS-Element und ein kapazitives MIM-Element gemäß der ersten Ausführungsform parallel verbunden sind.
[14] 14 ist eine Schnittansicht in einer Festkörperbildgebungsvorrichtung gemäß einer ersten Modifikation der ersten Ausführungsform.
[15] 15 ist ein äquivalentes Schaltbild, bei dem ein kapazitives n⁺-Akkumulations-MOS-Element, ein kapazitives MIM-Element und ein kapazitives MOM-Element gemäß der ersten Modifikation der ersten Ausführungsform parallel verbunden sind.
[16] 16 ist ein Diagramm zum Erklären von C-V-Kennlinien eines kapazitiven MOM-Elements gemäß der ersten Modifikation der ersten Ausführungsform mittels eines Vergleichs mit der C-V-Kennlinie, die in der zuvor beschriebenen 13 gezeigt ist.
[17] 17 ist eine Schnittansicht in einer Festkörperbildgebungsvorrichtung gemäß einer zweiten Modifikation der ersten Ausführungsform.
[18] 18 ist ein äquivalentes Schaltbild, bei dem ein kapazitives p⁺-Akkumulations-MOS-Element und ein kapazitives MIM-Element gemäß der zweiten Modifikation der ersten Ausführungsform parallel verbunden sind.
[19] 19 ist ein Diagramm zum Erklären jeweiliger C-V-Kennlinien eines kapazitiven p⁺-Akkumulations-MOS-Elements und eines kapazitiven MIM-Elements gemäß der zweiten Modifikation der ersten Ausführungsform.
[20] 20 ist eine Schnittansicht in einer Festkörperbildgebungsvorrichtung gemäß einer dritten Modifikation der ersten Ausführungsform.
[21] 21 ist ein äquivalentes Schaltbild, bei dem kapazitive MIM-Elemente gemäß der dritten Modifikation der ersten Ausführungsform parallel miteinander verbunden sind.
[22] 22 ist ein Diagramm zum Erklären von C-V-Kennlinien, wenn ein positiver Bias und ein Rückwärts-Bias an ein kapazitives MIM-Element gemäß der dritten Modifikation der ersten Ausführungsform angelegt werden.
[23] 23 ist eine Schnittansicht in einer Festkörperbildgebungsvorrichtung gemäß einer vierten Modifikation der ersten Ausführungsform.
[24] 24 ist ein äquivalentes Schaltbild, bei dem ein kapazitives PIP-Element und zwei kapazitive MIM-Elemente gemäß der vierten Modifikation der ersten Ausführungsform parallel verbunden sind.
[25] 25 ist ein Diagramm zum Erklären von C-V-Kennlinien eines kapazitiven PIP-Elements gemäß der vierten Modifikation der ersten Ausführungsform.
[26] 26 ist eine Schnittansicht in einer Festkörperbildgebungsvorrichtung gemäß einer zweiten Ausführungsform.
[27] 27 ist ein äquivalentes Schaltbild, bei dem jeweilige kapazitive Elemente gemäß der zweiten Ausführungsform parallel verbunden sind.
[28] 28 ist eine Schnittansicht in einer Festkörperbildgebungsvorrichtung gemäß einer ersten Modifikation der zweiten Ausführungsform.
[29] 29 ist ein äquivalentes Schaltbild, bei dem jeweilige kapazitive Elemente gemäß der ersten Modifikation der zweiten Ausführungsform parallel verbunden sind.
[30] 30 ist eine Schnittansicht in einer Festkörperbildgebungsvorrichtung gemäß einer zweiten Modifikation der zweiten Ausführungsform.
[31] 31 ist ein äquivalentes Schaltbild, bei dem jeweilige kapazitive Elemente gemäß der zweiten Modifikation der zweiten Ausführungsform parallel verbunden sind.
[32] 32 ist eine Tabelle, die kapazitive Elemente, die jeweils an einem oberen Halbleitersubstrat (Chip 1) und einem unteren Halbleitersubstrat (Chip 2) unter Verwendung eines allgemeinen CMOS-Prozesses montierbar sind, bei einem anderen Anwendungsbeispiel der zweiten Ausführungsform beschreibt.
[33] 33 ist eine Schnittansicht in einer Festkörperbildgebungsvorrichtung gemäß einer dritten Ausführungsform.
[34] 34 ist eine schematische Ansicht eines Sensorteils, eines Pixeltransistorteils und eines Peripherieschaltkreisteils gemäß der dritten Ausführungsform.
[35] 35 ist ein äquivalentes Schaltbild eines Sensorteils, eines Pixeltransistorteils und eines Peripherieschaltkreisteils gemäß der dritten Ausführungsform.
[36] 36 ist ein äquivalentes Schaltbild, bei dem jeweilige kapazitive Elemente gemäß der dritten Ausführungsform parallel verbunden sind.
[37] 37 ist ein Anordnungsplan auf einem Halbleiterchip jedes Schaltkreises, der eine Festkörperbildgebungsvorrichtung darstellt, gemäß einer vierten Ausführungsform.
[38] 38 ist eine Schnittansicht in einer Festkörperbildgebungsvorrichtung gemäß der vierten Ausführungsform.
[39] 39 ist ein äquivalentes Schaltbild, bei dem ein kapazitives n⁺-Akkumulations-MOS-Element und ein kapazitives MIM-Element gemäß der vierten Ausführungsform parallel verbunden sind.
[40] 40 ist ein äquivalentes Schaltbild eines Filterschaltkreises gemäß einer fünften Ausführungsform.
[41] 41 ist ein äquivalentes Schaltbild eines Glättungsschaltkreises gemäß der fünften Ausführungsform.
[42] 42 ist ein äquivalentes Schaltbild eines Integratorschaltkreises gemäß der fünften Ausführungsform.
[43] 43 ist ein schematisches Konfigurationsdiagramm einer elektronischen Ausrüstung gemäß einer sechsten Ausführungsform.

[Beschreibung von Ausführungsformen]
Ausführungsformen der vorliegenden Offenbarung werden nachfolgend unter Bezugnahme auf die Zeichnungen beschrieben. In Beschreibungen der Zeichnungen, auf die in der folgenden Beschreibung Bezug genommen wird, werden die gleichen oder ähnliche Teile durch die gleichen oder ähnliche Bezugszeichen bezeichnet und redundante Beschreibungen werden weggelassen. Jedoch ist anzumerken, dass die Zeichnungen von schematischer Natur sind und die Beziehungen zwischen Dicken und planaren Abmessungen, Verhältnisse von Dicken jeweiliger Vorrichtungen oder jeweiliger Elemente von der Realität abweichen. Daher sollten spezielle Dicken und Abmessungen durch Berücksichtigen der folgenden Beschreibungen bestimmt werden. Außerdem versteht es sich, dass die Zeichnungen auch Teile mit voneinander verschiedenen dimensionalen Beziehungen oder Verhältnissen beinhalten.
Außerdem versteht es sich, dass Definitionen von Richtungen, wie etwa aufwärts und abwärts, in der folgenden Beschreibung lediglich Definitionen sind, die der Knappheit halber bereitgestellt werden, und sollen technische Ideen der vorliegenden Offenbarung nicht beschränken. Zum Beispiel ist es offensichtlich, dass, wenn ein Objekt beobachtet wird, nachdem es um 90 Grad gedreht wurde, oben-unten in links-rechts umgewandelt und so interpretiert wird und, wenn ein Objekt beobachtet wird, nachdem es um 180 Grad gedreht wurde, oben-unten als invertiert interpretiert wird.
Die in der vorliegenden Schrift beschriebenen vorteilhaften Effekte sind lediglich beispielhaft und sind nicht beschränkend und andere vorteilhafte Effekte können produziert werden.
(Erste Ausführungsform)
<Gesamtkonfiguration der Festkörperbildgebungsvorrichtung>
Als eine erste Ausführungsform wird ein Fall, in dem die Halbleitervorrichtung gemäß der vorliegenden Technik auf eine Festkörperbildgebungsvorrichtung (einen CMOS-Bildsensor) angewandt wird, exemplarisch gezeigt. Wie in 1 gezeigt, beinhaltet eine Festkörperbildgebungsvorrichtung 100 gemäß der ersten Ausführungsform einen Pixelarrayteil 110 und Peripherieschaltkreise, die ein elektrisches Signal von dem Pixelarrayteil 110 lesen und eine vorbestimmte Signalverarbeitung durchführen.
Die Festkörperbildgebungsvorrichtung 100 gemäß der ersten Ausführungsform beinhaltet als Peripherieschaltkreise einen Zeilenauswahlschaltkreis 120, der Zeilenadressen und Zeilenscans steuert, einen Horizontal-Transfer/Scan-Schaltkreis 130, der Spaltenadressen und Spaltenscans steuert, einen Timingsteuerschaltkreis 140, der einen internen Takt erzeugt, als einen Steuerschaltkreis. Außerdem beinhaltet die Festkörperbildgebungsvorrichtung 100 gemäß der ersten Ausführungsform als Peripherieschaltkreise eine ADC-Gruppe 150, einen Digital-Analog-Wandler (DAC) 160 als einen Rampensignalgenerator, einen Verstärkerschaltkreis 170, einen Signalverarbeitungsschaltkreis 180 und eine Horizontaltransferleitung 190. Des Weiteren beinhaltet die Festkörperbildgebungsvorrichtung 100 gemäß der ersten Ausführungsform als einen Peripherieschaltkreis einen DC-Leistungsversorgungschaltkreis (nicht veranschaulicht).
Wie in 2 gezeigt, ist der Pixelarrayteil 110 durch eine große Zahl von Pixeln 30 gegeben, die in einem Array (einem Matrixmuster) angeordnet sind. Zum Beispiel weist das Pixel 30, wie in 3 gezeigt, ein fotoelektrisches Umwandlungselement D1 auf, das aus einer Fotodiode (PD) gebildet ist. Mit Bezug auf das fotoelektrische Umwandlungselement D1 weist das Pixel 30 als aktive Elemente vier Transistoren einschließlich eines Transfertransistors T1, eines Rücksetztransistors T2, eines Verstärkungstransistors T3 und eines Auswahltransistors T4 auf. Außerdem ist zum Extrahieren eines Signals von dem Pixel 30 als eine Spannungsfluktuation eine Konstantstromquellenlast 31 mit einer Vertikalsignalleitung (LSGN) verbunden, die durch Pixel 30 in einer Spaltenrichtung gemeinsam genutzt wird.
Das fotoelektrische Umwandlungselement D1 wandelt einfallendes Licht fotoelektrisch in eine elektrische Ladung (in diesem Fall Elektronen) mit einer Menge um, die einer Lichtintensität davon entspricht. Der Transfertransistor T1 als ein Transferelement ist zwischen dem fotoelektrischen Umwandlungselement D1 und einer Floating-Diffusion (FD) als ein Eingangsknoten verbunden und ein Transfersignal TRG, das ein Steuersignal ist, wird durch eine Transfersteuerleitung LTRG an ein Gate (ein Transfer-Gate) des Transfertransistors T1 geliefert. Entsprechend transferiert der Transfertransistor T1 Elektronen, die durch das fotoelektrische Umwandlungselement D1 fotoelektrisch umgewandelt wurden, an die Floating-Diffusion FD.
Der Rücksetztransistor T2 ist zwischen einer Leistungsversorgungsleitung LVDD, die mit einer Leistungsversorgungsspannung VDD versorgt wird, und der Floating-Diffusion FD verbunden und ein Rücksetzsignal RST, das ein Steuersignal ist, wird über eine Rücksetzsteuerleitung LRST an ein Gate des Rücksetztransistors T2 geliefert. Entsprechend setzt der Rücksetztransistor T2 als ein Rücksetzelement ein Potential der Floating-Diffusion FD auf ein Potential der Leistungsversorgungsleitung LVDD zurück.
Ein Gate des Verstärkungstransistors T3 als ein Verstärkungselement ist mit der Floating-Diffusion FD verbunden. Mit anderen Worten fungiert die Floating-Diffusion FD als ein Eingangsknoten des Verstärkungstransistors T3 als ein Verstärkungselement. Der Verstärkungstransistor T3 und der Auswahltransistor T4 sind in Reihe zwischen der Leistungsversorgungsleitung LVDD, die mit der Leistungsversorgungsspannung VDD versorgt wird, und der Signalleitung LSGN verbunden. Auf diese Weise ist der Verstärkungstransistor T3 über den Auswahltransistor T4 mit der Signalleitung LSGN verbunden und stellt einen Source-Folger mit einer Konstantstromquelle IS außerhalb des Pixelteils dar. Außerdem wird ein Auswahlsignal SEL, das ein Steuersignal ist, gemäß einem Adressensignal durch eine Auswahlsteuerleitung LSEL an ein Gate des Auswahltransistors T4 geliefert, um den Auswahltransistor T4 einzuschalten.
Wenn der Auswahltransistor T4 eingeschaltet wird, verstärkt der Verstärkungstransistor T3 das Potential der Floating-Diffusion FD und gibt eine Spannung, die dem Potential entspricht, an die Signalleitung LSGN aus. Die von jedem Pixel ausgegebene Spannung wird durch die Signalleitung LSGN an die ADC-Gruppe 150 ausgegeben. Da zum Beispiel Gates des Transfertransistors T1, des Rücksetztransistors T2 und des Auswahltransistors T4 in Einheiten von Zeilen verbunden sind, werden die zuvor beschriebenen Operationen gleichzeitig mit Bezug auf jedes Pixel einer Zeile durchgeführt.
Die Rücksetzsteuerleitung LRST, die Transfersteuerleitung LTRG und die Auswahlsteuerleitung LSEL, die mit dem Pixelarrayteil 110 verdrahtet sind, sind als ein Satz in Einheiten jeder Zeile der Pixelanordnung verdrahtet. Es ist eine Zahl M jeder der Rücksetzsteuerleitung LRST, der Transfersteuerleitung LTRG und der Auswahlsteuerleitung LSEL bereitgestellt. Die Rücksetzsteuerleitungen LRST, die Transfersteuerleitungen LTRG und die Auswahlsteuerleitungen LSEL werden durch den Zeilenauswahlschaltkreis 120 angesteuert.
Ein Entkopplungskondensator CV1 ist zwischen der Leistungsversorgungsleitung LVDD und Masse (GND) verbunden. Der Entkopplungskondensator CV1 entfernt eine Rauschkomponente, die in eine Gleichstromleistungsversorgungsspannung gemischt ist, die zum Ansteuern der Schaltkreise bereitgestellt wird. In manchen Fällen überschreitet eine Gesamtfläche des Entkopplungskondensators CV1 10 mm² und belegt einen großen Teil einer Chipfläche des gestapelten CMOS-Bildsensors.
Als die in 1 gezeigte ADC-Gruppe 150 ist ein Single-Slope-ADC mit einem Komparator 151, einem Zähler 152 und einem Latch 153 in mehreren Spalten angeordnet. Wie zum Beispiel in 4 gezeigt, weist der Komparator 151 einen Differenzverstärkungsschaltkreis einschließlich differentieller Eingangstransistoren T21 und T22, die ein differentielles Paar darstellen, und Aktivlasttransistoren T 11 und T12, die aus Stromspiegelschaltkreisen gebildet sind, auf. Die differentiellen Eingangstransistoren T21 und T22 sind jeweils durch einen n-Typ-MOSFET (nachfolgend auch als ein „nMOS“ bezeichnet) gegeben und die Aktivlasttransistoren T11 und T12 sind jeweils durch einen p-Typ-MOSFET (nachfolgend auch als ein „pMOS“ bezeichnet) gegeben. Unter den Peripherieschaltkreisen der Festkörperbildgebungsvorrichtung gemäß der ersten Ausführungsform wirken die Aktivlasttransistoren T11 und T12 und die differentiellen Eingangstransistoren T21 und T22 als Rauschquellen.
Abtastkondensatoren C1 und C2 sind in Reihe mit jedem von zwei differentiellen Eingangsanschlüssen des Komparators 151 verbunden. Der Komparator 151 vergleicht eine Referenzspannung (eine DAC-Seite-Eingabe) Vslop, die eine Rampenwellenform ist, die durch Variieren einer durch den DAC 160 erzeugten Referenzspannung auf eine schrittweise Art erhalten wird, und ein analoges Signal (VSL(Vertikalsignalleitung)-Seite-Eingabe), das über die Vertikalsignalleitung LSGN von Pixeln pro Zeilenleitung erhalten wird.
Der in 1 gezeigte Zähler 152 zählt eine Vergleichszeit des Komparators 151. Die ADC-Gruppe 150 weist eine n-Bit-Digitalsignalumwandlungsfunktion auf und ist an jeder Vertikalsignalleitung (einer Spaltenleitung) angeordnet und ein Spalten-Parallel-ADC-Block ist konfiguriert. Ein Ausgang jedes Latches 153 ist mit zum Beispiel einer Horizontaltransferleitung 190 mit einer 2n-Bit-Breite verbunden. Außerdem sind eine Zahl von 2n Verstärkerschaltkreisen 170, die der Horizontaltransferleitung 190 entsprechen, und der Signalverarbeitungsschaltkreis 180 angeordnet.
Obwohl die Abtastkondensatoren C1 und C2 umso kleiner sein können, je höher eine Kapazitätsdichte (ein Kapazitätswert pro Einheitsfläche) eines kapazitiven Elements ist, das durch die in 4 gezeigten Abtastkondensatoren C1 und C2 verwendet wird, muss der Kapazitätswert eine geringe Bias-Abhängigkeit aufweisen. Dies liegt darin begründet, dass, wenn die Bias-Abhängigkeit des Kapazitätswertes hoch ist, zum Beispiel ein Pixelsignal oder ein Referenzsignal, das an eine Gate-Elektrode eines differentiellen Eingangstransistors eines Komparators übertragen wird, verzerrt wird und sich eine Genauigkeit einer Analog-Digital-Umwandlung erheblich verschlechtert. Außerdem ist ein Entkopplungskondensator CV2 zwischen der Leistungsversorgungsleitung Vdd und Masse (GND) mit dem Komparator 151 verbunden.
Daher wird bei der ersten Ausführungsform der vorliegenden Offenbarung ein kapazitives Element realisiert, dessen Kapazitätswert eine geringe Bias-Abhängigkeit aufweist und dessen Kapazitätsdichte hoch ist, ohne eine Betriebsspannung zu reduzieren, selbst wenn die Festkörperbildgebungsvorrichtung 100 verkleinert wird. 5 zeigt einen Anordnungsplan jedes Schaltkreises, der die Festkörperbildgebungsvorrichtung 100 darstellt, gemäß der ersten Ausführungsform auf einem Halbleiterchip. Die Festkörperbildgebungsvorrichtung 100 gemäß der ersten Ausführungsform ist durch einen gestapelten Bildsensor gegeben, in dem zwei Halbleiterchips, die ein oberes Halbleitersubstrat 210 und ein unteres Halbleitersubstrat 220 sind, gestapelt sind und Teile von Verdrahtungen des oberen und unteren Chips durch einen Metallbondteil 230, der eine TSV (Siliciumdurchkontaktierung) oder dergleichen ist, elektrisch miteinander verbunden sind. In diesem Fall ist der Pixelarrayteil 110, in dem die Pixel 30 in einem Matrixmuster angeordnet sind, an dem oberen Halbleitersubstrat 210 montiert und sind Peripherieschaltkreise außer dem Pixelarrayteil 110, wie etwa die ADC-Gruppe 150 und der Signalverarbeitungsschaltkreis 180, an dem unteren Halbleitersubstrat 220 montiert.
6 ist eine Schnittansicht in der Festkörperbildgebungsvorrichtung 100 gemäß der ersten Ausführungsform. 6(a) zeigt die Außenseite eines Pixels und 6(b) zeigt die Innenseite des Pixels. In 6 ist das obere Halbleitersubstrat 210 von oben nach unten durch eine fotoelektrische Umwandlungsschicht 211, einen Glabellaisolationsfilm 213 und eine Verdrahtungsschicht 214 gegeben. Die fotoelektrische Umwandlungsschicht 211 ist eine Schicht, auf der die Fotodiode (PD) 31 gebildet ist und die eine elektrische Ladung gemäß einer Lichtintensität von einfallendem Licht aufgrund fotoelektrischer Umwandlung erzeugt. Die PD 31 ist durch Elementseparationsteile 33a und 33b, die innerhalb der fotoelektrischen Umwandlungsschicht 211 für jedes Pixel 30 gebildet sind, elektrisch separiert. Außerdem ist eine p-Typ-Wanne 32 in einem Gebiet, in dem die PD 31 nicht gebildet ist, innerhalb der fotoelektrischen Umwandlungsschicht 211 gebildet. Eine FD 34 und eine n-Typ-Diffusionsschicht 35 sind in der p-Typ-Wanne 32 gebildet. Es wird angemerkt, das nur die p-Typ-Wanne 32 außerhalb des Pixels 30 gebildet ist, wie in 6(a) gezeigt ist.
Die elektrische Ladung, die durch die PD 31 erzeugt wird, wird über den Transfertransistor T1, der in dem Glabellaisolationsfilm 213 bereitgestellt ist, an die FD 34 transferiert. Der Verstärkungstransistor T3, der in dem Glabellaisolationsfilm 213 bereitgestellt ist, ist nahe der n-Typ-Diffusionsschicht 35 positioniert. Elementseparationsteile 33b und 33c sind an beiden Enden der n-Typ-Diffusionsschicht 35 gebildet. Entsprechend sind die FD 34 und der Pixeltransistor T3 durch die n-Typ-Diffusionsschicht 35 und die Elementseparationsteile 33b und 33c elektrisch voneinander separiert.
Die Verdrahtungsschicht 214 ist so konfiguriert, dass sie Verdrahtungen (M1 bis M4) 215 beinhaltet, die in mehreren Schichten gestapelt sind. Der Transfertransistor T1, der Rücksetztransistor T2, der Verstärkungstransistor T3 und der Auswahltransistor T4, die jedes Pixel 30 darstellen, werden über die mehreren Schichten von Verdrahtungen (M1 bis M4) 215 angesteuert, die in der Verdrahtungsschicht 214 gebildet sind. Außerdem ist ein Metallbondteil 231, der aus Kupfer (Cu) gefertigt ist, innerhalb der Verdrahtungsschicht 214 bereitgestellt, um eine Bondung mit dem unteren Halbleitersubstrat 220 durchzuführen.
Andererseits ist das untere Halbleitersubstrat 220 von oben nach unten durch einen Glabellaisolationsfilm 221 und eine Verdrahtungsschicht 222 gegeben. Die Verdrahtungsschicht 222 ist so konfiguriert, dass sie alle Verdrahtungen 223 und Verdrahtungen (M1 bis M6) 224 beinhaltet, die in mehreren Schichten gestapelt sind. Außerdem ist der Glabellaisolationsfilm 221 mit einem aus Kupfer (Cu) gefertigten Metallbondteil 232 versehen, der an den Metallbondteil 231 des oberen Halbleitersubstrats 210 zu bonden ist.
Bei der Festkörperbildgebungsvorrichtung 100, die wie zuvor beschrieben konfiguriert ist, wird eine elektrische Ladung erzeugt, wenn auf das obere Halbleitersubstrat 210 einfallendes Licht durch die PD 31 fotoelektrisch umgewandelt wird. Außerdem wird die erzeugte elektrische Ladung über den Verstärkungstransistor T3 an die ADC-Gruppe 150, die auf dem unteren Halbleitersubstrat 220 gebildet ist, als ein Pixelsignal durch die in 1 gezeigte Signalleitung LSGN ausgegeben, die durch die Verdrahtungen (M1 bis M4) 215 und Verdrahtungen (M1 bis M6) 224 des unteren Halbleitersubstrats 220 gebildet wird.
Wie in 6(a) gezeigt, ist ein kapazitives n⁺-Akkumulations-MOS-Element 310 auf dem unteren Halbleitersubstrat 220 angeordnet. Wenn eine Elektrode des kapazitiven MOS-Elements 310 näher an einer Seite des unteren Halbleitersubstrats 220, auf dem das kapazitive MOS-Element 310 montiert ist, zum Beispiel als eine untere Elektrode 312 angenommen wird, ist, wie in 7 gezeigt, die untere Elektrode 312, die auf einem Elementseparationsteil 311 montiert ist, eine n-Typ-Diffusionsschicht, die in einer p-Typ-Wanne 228 gebildet ist, ist ein Gate-Isolationsfilm 316, der aus Siliciumoxid (SiO₂) gefertigt ist, auf der unteren Elektrode 312 vorhanden und ist eine obere Elektrode 313, die aus polykristallinem n-Typ-Silicium gefertigt ist, auf dem Gate-Isolationsfilm 316 gebildet. Da Elektronen auf einer Oberfläche der unteren Elektrode 312 während des Betriebs des kapazitiven MOS-Elements 310 akkumuliert werden, wird das kapazitive MOS-Element 310 als eine n⁺-Akkumulations-MOS-Kapazität bezeichnet.
Ein kapazitives MIM(Metall-Isolator-Metall)-Element 320, das durch Stapeln einer unteren Elektrode 322, die nahe einer Seite näher dem unteren Halbleitersubstrat 220 positioniert ist, eines Isolationsfilms (einschließlich eines High-k-Materials) und einer oberen Elektrode 321 gebildet wird, ist in einem Gebiet montiert, das die Verdrahtungen (M1 bis M6) 224 bildet, die eine obere Schicht in einem gleichen Gebiet sind, in dem das kapazitive MOS-Element 310 angeordnet ist. Der Isolationsfilm ist ein Monoschichtfilm oder mehrere gestapelte Filme aus einem beliebigen von Ta₂O₂, Nb₂O₃, ZrO₂, HfO₂, La₂O₃, Pr₂O₃, Al₂O₃, SiO₂ und SiN. Wie in 9 gezeigt, sind die untere Elektrode 322 und die obere Elektrode 321 ein Monoschichtfilm oder mehrere gestapelte Filme aus einem beliebigen von Cu, Al, Ti, TiN, Ta und TaN.
Die Verdrahtung (M5) 224 ist mit einem negativen (Minus) Anschluss 225 und einem positiven (Plus) Anschluss 226 versehen.
Es wird angemerkt, dass neben dem kapazitiven MIM-Element 320 ein kammförmiges kapazitives Verdrahtung(MOM)-Element 330, das in 8 gezeigt ist, oder ein kapazitives PIP(Poly-Isolator-Poly)-Element 340, das in 10 gezeigt ist, verwendet werden kann.
Wie in 11 gezeigt, sind zwei kapazitive Elemente durch Verbinden der unteren Elektrode 312 des kapazitiven n⁺-Akkumulations-MOS-Elements 310 und der oberen Elektrode 321 des kapazitiven MIM-Elements 320 mit einem Via 315 und der Verdrahtung (M6) 224 und Verbinden der oberen Elektrode 313 des kapazitiven MOS-Elements 310 und der unteren Elektrode 322 des kapazitiven MIM-Elements 320 mit einem Via 314 und der Verdrahtung (M5) 224 parallel verbunden. Das Nutzen eines kapazitiven Elements, das auf diese Weise strukturiert ist, weist die folgenden Vorteile auf.
Ein erster Vorteil ist eine Zunahme der Kapazitätsdichte pro Einheitsfläche des kapazitiven Elements. Falls zum Beispiel ein Kapazitätswert davon, wenn eine Potentialdifferenz zwischen Elektroden des kapazitiven MOS-Elements 310 3V beträgt, 100 fF betrug und ein Kapazitätswert davon, wenn eine Potentialdifferenz zwischen Elektroden des kapazitiven MIM-Elements 320 3V beträgt, 100 fF betrug, beträgt ein Kapazitätswert davon, wenn die zwei kapazitiven Elemente (das kapazitive MOS-Element 310 und das kapazitive MIM-Element 320) parallel verbunden sind und bei 3 V betrieben werden, 200 fF, was eine zweifache Zunahme der Kapazitätsdichte repräsentiert. Entsprechend kann im Vergleich zu einem Fall, in dem eine Kapazitätsdichte durch Reduzieren einer Filmdicke der Isolationsfilme zwischen Elektroden des kapazitiven MOS-Elements 310 und des kapazitiven MIM-Elements 320 reduziert wird, eine Kapazitätsdichte erhöht werden, ohne die Lebensdauer des TDDB zu verkürzen.
Ein zweiter Vorteil ist, dass eine Bias-Abhängigkeit eines Kapazitätswertes reduziert werden kann. Dies liegt in dem folgenden Mechanismus begründet. 12(a) zeigt eine C-V-Kennlinie des kapazitiven n⁺-Akkumulations-MOS-Elements 310. Eine Abszisse repräsentiert eine Potentialdifferenz zwischen Elektroden und eine Ordinate repräsentiert einen numerischen Wert, normalisiert durch einen Kapazitätswert davon, wenn die Potentialdifferenz -3 V beträgt. Wenn die untere Elektrode 312 auf 0 V fixiert ist und das Potential der oberen Elektrode 313 zwischen -3 V und 3 V variiert wird, weist die Bias-Abhängigkeit des Kapazitätswertes eine positive Steigung auf, wie durch eine durchgezogene Linie A dargestellt ist. In Bezug auf eine C-V-Kennlinie des kapazitiven MIM-Elements 320 wird andererseits, obwohl eine Steigung, wie in 12(b) gezeigt, positiv ist, wenn die untere Elektrode 322 auf 0 V fixiert ist und das Potential der oberen Elektrode 321 zwischen -3 V und 3 V variiert wird, eine Steigung negativ, wie durch eine gepunktete Linie C dargestellt, wenn die obere Elektrode 321 auf 0 V fixiert wird und das Potential der unteren Elektrode zwischen -3 V und 3 V variiert wird.
Wenn der negative Anschluss 225 auf 0 V gesetzt wird und der positive Anschluss 226 zwischen -3 V und 3 V in einem Zustand einer in 11 gezeigten parallelen Verbindung variiert wird, zeigen mit anderen Worten C-V-Kennlinien davon A//C auf, die in 13 gezeigt sind, weil eine Bias-Abhängigkeit des Kapazitätswertes des kapazitiven n⁺-Akkumulations-MOS-Elements 310 und die Bias-Abhängigkeit des Kapazitätswertes des kapazitiven MIM-Elements 320 einander aufheben, und ein kapazitives Element, dessen Kapazitätswert eine niedrige Spannungsabhängigkeit aufweist, kann gebildet werden.
Wie zuvor beschrieben, kann eine Verbindung jedes kapazitiven MOS-Elements 310 und jedes kapazitiven MIM-Elements 320, die parallel zu verbinden sind, geändert werden und kann ein Vorzeichen einer Steigung einer Bias-Abhängigkeit eines Kapazitätswertes davon kann geändert werden und durch paralleles Verbinden von kapazitiven MOS-Elementen 310 und kapazitiven MIM-Elementen 320 mit unterschiedlichen Steigungen kann die Bias-Abhängigkeit eines Kapazitätswertes der kapazitiven Elemente als Ganzes reduziert werden.
Wie stark die Bias-Abhängigkeit Cgesamt(V)/Cgesamt(0) des Kapazitätswertes der Elemente als Ganzes genau reduziert werden kann, hängt von einer Kapazitätsdichte, einer Elementgröße und einem Bias-Abhängigkeitskoeffizienten jedes kapazitiven Elements, das parallel zu verbinden ist, ab und eine Erwartung davon folgt einer nachfolgend präsentierten Gleichung. Daher kann ein Gestalter gewünschte Charakteristiken durch Optimieren einer Elementgröße jedes kapazitiven Elements erhalten. $Cgesam t (V) / Cgesamt (0) = \sum An * Cn (V) * Sn / Cn (0) * Sn$

Cgesamt(V)/Cgesamt(0): Bias-Abhängigkeit eines Kapazitätswertes von Elementen als Ganzes (Standardwert basierend auf einer Potentialdifferenz = 0 V)
Cgesamt(V): Kapazitätswert von Elementen als Ganzes, wenn eine Potentialdifferenz zwischen Elektroden eine Betriebsspannung V ist Cgesamt(0): Kapazitätswert von Elementen als Ganzes, wenn eine Potentialdifferenz zwischen Elektroden 0 V ist
Cn(V): Kapazitätsdichte jedes kapazitiven Elements, wenn eine Potentialdifferenz zwischen Elektrode eine Betriebsspannung V ist
Sn: Elementgröße jedes kapazitiven Elements
An: Bias-Abhängigkeitskoeffizient eines Kapazitätswertes jedes kapazitiven Elements (beinhaltet positiv oder negativ)
Obwohl 6 ein Beispiel zeigt, bei dem zwei unterschiedliche kapazitive Elemente, das kapazitive MOS-Element 310 und das kapazitive MIM-Element 320, in einem gleichen Gebiet angeordnet sind, müssen außerdem die kapazitiven Elemente nicht notwendigerweise in einem gleichen Bereich angeordnet sein.
<Betriebsvorteile aufgrund der ersten Ausführungsform>
Wie zuvor beschrieben, werden gemäß der ersten Ausführungsform durch paralleles Verbinden des kapazitiven MIM-Elements 320, das inverse Charakteristiken zu der C-V-Kennlinie des kapazitiven MOS-Elements 310 aufweist, mit dem kapazitiven n⁺-Akkumulations-MOS-Element 310 Bias-Charakteristiken aufgehoben und wird ein kapazitives Element mit flachen Bias-Charakteristiken realisiert. Außerdem kann im Vergleich zu einem Fall, in dem eine Kapazitätsdichte durch Reduzieren einer Filmdicke des Isolationsfilms zwischen Elektroden der kapazitiven Elemente reduziert wird, eine Kapazitätsdichte erhöht werden, ohne die Lebensdauer des TDDB zu verkürzen. Daher kann ein kapazitives Element realisiert werden, dessen Kapazitätswert eine niedrige Bias-Abhängigkeit aufweist und das eine hohe Kapazitätsdichte aufweist, ohne eine Betriebsspannung zu verringern.
Des Weiteren können gemäß der ersten Ausführungsform eine Vorrichtungsstruktur und eine Größe jedes kapazitiven Elements und ein Verbindungsverfahren zwischen den jeweiligen kapazitiven Elementen optimiert werden, so dass sich eine C-V-Kennlinie der kapazitiven Elemente als Ganzes sehr nahe 1 annähert.
<Erste Modifikation>
14 ist eine Schnittansicht in der Festkörperbildgebungsvorrichtung 100 gemäß einer ersten Modifikation der ersten Ausführungsform. In 14 sind gleiche Teile wie jene in 6(a), die zuvor beschrieben wurde, durch gleiche Bezugszeichen bezeichnet und ausführliche Beschreibungen davon werden weggelassen.
In 14 weist die Festkörperbildgebungsvorrichtung 100 eine Struktur auf, bei der ein kapazitives MOM-Element 330, das in 8 gezeigt ist, unter Verwendung der Verdrahtungen (M1 bis M4) 224 auf dem unteren Halbleitersubstrat 220 gebildet ist und die kapazitiven MOM-Elemente 330 mit dem kapazitiven n⁺-Akkumulations-MOS-Element 310 und dem kapazitiven MIM-Element 320 parallel verbunden ist. In diesem Fall ist, wie in 15 gezeigt, eine obere Elektrode 331 des kapazitiven MOM-Elements 330 über den Via 315 und die Verdrahtung (M6) 224 mit der unteren Elektrode 312 des kapazitiven MOS-Elements 310 und der oberen Elektrode 321 des kapazitiven MIM-Elements 320 verbunden. Außerdem ist eine untere Elektrode 332 des kapazitiven MOM-Elements 330 über den Via 314 und die Verdrahtung (M6) 224 mit der oberen Elektrode 313 des kapazitiven MOS-Elements 310 und der unteren Elektrode 322 des kapazitiven MIM-Elements 320 verbunden. Das Nutzen einer solchen Struktur ermöglicht, dass eine Kapazitätsdichte weiter erhöht wird.
Wie in 16(b) gezeigt, ist in der C-V-Kennlinie des allgemeinen kapazitiven MOM-Elements 330 eine Bias-Abhängigkeit eines Kapazitätswertes unabhängig davon, ob ein zwischen Elektroden angelegter Bias positiv oder negativ ist, extrem niedrig. In diesem Zustand sind die C-V-Kennlinien jenen ähnlich, wenn das kapazitive n⁺-Akkumulations-MOS-Element 310 und das kapazitive MIM-Element 320, die in der zuvor beschriebenen 16(a) gezeigt sind, parallel verbunden sind. Daher nimmt, selbst wenn ein kapazitives MOM-Element 330 zu den kapazitiven Elementen hinzugefügt wird, die parallel zu verbinden sind, die Bias-Abhängigkeit des Kapazitätswertes der kapazitiven Elemente als Ganzes nicht signifikant zu. Da sich die Bias-Abhängigkeit des zuvor beschriebenen Kapazitätswertes nicht signifikant zwischen dem Anlegen eines positiven Bias und Anlegen eines negativen Bias zwischen Elektroden unterscheidet, gibt es keine Erfordernis, sich über ein Verbindungsverfahren der Elektroden bewusst zu sein, und beliebige der Elektroden können mit dem positiven (Plus) Anschluss 226 verbunden zu sein.
<Zweite Modifikation>
17 ist eine Schnittansicht in der Festkörperbildgebungsvorrichtung 100 gemäß einer zweiten Modifikation der ersten Ausführungsform. In 17 sind gleiche Teile wie jene in 6(a), die zuvor beschrieben wurde, durch gleiche Bezugszeichen bezeichnet und ausführliche Beschreibungen davon werden weggelassen.
In 17 nutzt die Festkörperbildgebungsvorrichtung 100 ein kapazitives Lochakkumulations-MOS-Element 360 (als eine p⁺-Akkumulations-MOS-Kapazität bezeichnet). In dem kapazitiven MOS-Element 360 ist eine untere Elektrode 362, die nahe an einer Seite des unteren Halbleitersubstrats 220 ist, eine p-Typ-Diffusionsschicht, die in einer n-Typ-Wanne 229 gebildet ist, ist ein Gate-Isolationsfilm 366, der aus Siliciumoxid (SiO₂) gefertigt ist, auf der unteren Elektrode 362 vorhanden und ist eine obere Elektrode 363, die aus polykristallinem p-Typ-Silicium gefertigt ist, auf dem Gate-Isolationsfilm 366 gebildet.
Wie in 18 gezeigt, ist die obere Elektrode 363 des kapazitiven MOS-Elements 360 über einen Via 364 und die Verdrahtung (M6) 224 mit der oberen Elektrode 321 des kapazitiven MIM-Elements 320 verbunden. Außerdem ist die untere Elektrode 362 des kapazitiven MOS-Elements 360 über einen Via 365 und die Verdrahtung (M6) 224 mit der unteren Elektrode 322 des kapazitiven MIM-Elements 320 verbunden.
In dem kapazitiven MOS-Element 360 werden Löcher während des Betriebs auf einer Oberfläche der unteren Elektrode 362 akkumuliert. In Bezug auf C-V-Kennlinien davon, wie in 19 gezeigt, ist ein Vorzeichen einer Bias-Abhängigkeit eines Kapazitätswertes, wenn die untere Elektrode 362 auf 0 V fixiert ist und das Potential der oberen Elektrode 363 zwischen -3 V und 3 V variiert wird, negativ (eine gepunktete Linie D). Andererseits ist, wenn die untere Elektrode 322 des kapazitiven MIM-Elements 320 auf 0 V fixiert wird und das Potential der oberen Elektrode 321 zwischen -3 V und 3 V variiert wird, das Vorzeichen der Bias-Abhängigkeit des Kapazitätswertes positiv (eine durchgezogene Linie B). Daher kann durch paralleles Verbinden oberer Elektroden und unterer Elektroden der zwei kapazitiven Elemente 320 und 360 miteinander die Bias-Abhängigkeit des Kapazitätswertes reduziert werden.
<Dritte Modifikation>
20 ist eine Schnittansicht in der Festkörperbildgebungsvorrichtung 100 gemäß einer dritten Modifikation der ersten Ausführungsform. In 20 sind gleiche Teile wie jene in 6(a), die zuvor beschrieben wurde, durch gleiche Bezugszeichen bezeichnet und ausführliche Beschreibungen davon werden weggelassen.
In 20 sind in der Festkörperbildgebungsvorrichtung 100 Elektroden von zwei kapazitiven MIM-Elementen 320 und 350, die in unterschiedlichen Schichten gebildet sind, umgekehrt verbunden. Wie in 21 gezeigt, ist die untere Elektrode 322 des kapazitiven MIM-Elements 320 über die Verdrahtung (M4) 224 und die Verdrahtung (M6) 224 mit einer oberen Elektrode 351 des kapazitiven MIM-Elements 350 verbunden. Außerdem ist die obere Elektrode 321 des kapazitiven MIM-Elements 320 über die Verdrahtung (M3) 224 und die Verdrahtung (M6) 224 mit einer unteren Elektrode 352 des kapazitiven MIM-Elements 350 verbunden.
Wenn die untere Elektrode 322 des kapazitiven MIM-Elements 320 auf 0 V fixiert wird und das Potential der oberen Elektrode 321 zwischen -3 V und 3 V variiert wird, ist das Vorzeichen der Bias-Abhängigkeit des Kapazitätswertes positiv (eine durchgezogene Linie B), wie in 22 gezeigt. Andererseits ist, wenn die obere Elektrode 351 des kapazitiven MIM-Elements 350 auf 0 V fixiert wird und das Potential der unteren Elektrode 352 zwischen -3 V und 3 V variiert wird, das Vorzeichen der Bias-Abhängigkeit des Kapazitätswertes negativ (eine gepunktete Linie C).
Wenn die obere Elektrode 321 des kapazitiven MIM-Elements 320 und die untere Elektrode 352 des kapazitiven MIM-Elements 350 miteinander verbunden sind, kann daher die Bias-Abhängigkeit des Kapazitätswertes reduziert werden, weil sich ein Vorzeichen der Bias-Abhängigkeit eines Kapazitätswertes zwischen Elementen in der Bias-Abhängigkeit des Kapazitätswertes der kapazitiven Elemente unterscheidet, die parallel verbunden sind.
<Vierte Modifikation>
23 ist eine Schnittansicht in der Festkörperbildgebungsvorrichtung 100 gemäß einer vierten Modifikation der ersten Ausführungsform. In 23 sind gleiche Teile wie jene in 6(a), die zuvor beschrieben wurde, durch gleiche Bezugszeichen bezeichnet und ausführliche Beschreibungen davon werden weggelassen.
In 23 repräsentiert die Festkörperbildgebungsvorrichtung 100 ein Beispiel für eine Nutzung eines kapazitiven PIP(Poly-Isolator-Poly)-Elements 340. Wie in 10 gezeigt, ist das kapazitive PIP-Element 340 ein kapazitives Element, das polykristallines Silicium als eine Elektrode nutzt und das durch sequentielles Stapeln von zum Beispiel polykristallinem n-Typ-Si so, dass es eine untere Elektrode 342 ist, von SiO₂ so, dass es ein Isolationsfilm ist, und von polykristallinem n-Typ-Si so, dass es eine obere Elektrode ist, gebildet wird. Ein Merkmal des kapazitiven PIP-Elements 340 ist, dass eine Bias-Abhängigkeit eines Kapazitätswertes niedrig ist.
Wie in 24 gezeigt, ist eine obere Elektrode 343 des kapazitiven PIP-Elements 340 über die Verdrahtung (M3) 224 mit der unteren Elektrode 352 des kapazitiven MIM-Elements 350 verbunden. Außerdem ist die untere Elektrode 342 des kapazitiven PIP-Elements 340 über die Verdrahtung (M4) 224 mit der oberen Elektrode 351 des kapazitiven MIM-Elements 350 verbunden.
Daher führt das kapazitive PIP-Element 340, wenn es auf die erste Ausführungsform der vorliegenden Offenbarung angewandt wird, eine gleiche Rolle wie das kapazitive MOM-Element 330 aus. Mit anderen Worten kann durch Hinzufügen des kapazitiven PIP-Elements 340 als eines der kapazitiven Elemente, die parallel zu verbinden sind, wie in 25 gezeigt, ein Kapazitätswert der kapazitiven Elemente als Ganzes erhöht werden, ohne die Bias-Abhängigkeit des Kapazitätswertes der kapazitiven Elemente als Ganzes zu erhöhen. Bei einem Verbindungsverfahren kann, wenn das kapazitive PIP-Element 340 parallel verbunden wird, eine beliebige der unteren Elektrode 342 und der oberen Elektrode 343 mit einer positiven (Plus) Seite auf eine ähnliche Weise zu dem kapazitiven MOM-Element 330 verbunden werden.
Wenn das kapazitive n⁺-Akkumulations-MOS-Element 310 und das kapazitive p⁺-Akkumulations-MOS-Element 360 parallel verbunden werden, kann des Weiteren lediglich paralleles Verbinden der oberen Elektrode 313 des kapazitiven MOS-Elements 310 mit der oberen Elektrode 363 des kapazitiven MOS-Elements 360 und paralleles Verbinden der unteren Elektrode 312 des kapazitiven MOS-Elements 310 mit der unteren Elektrode 362 des kapazitiven MOS-Elements 360 ausreichen.
<Zweite Ausführungsform>
26 ist eine Schnittansicht in der Festkörperbildgebungsvorrichtung 100 gemäß einer zweiten Ausführungsform. In 26 sind gleiche Teile wie jene in 14, die zuvor beschrieben wurde, durch gleiche Bezugszeichen bezeichnet und ausführliche Beschreibungen davon werden weggelassen.
Als die zweite Ausführungsform wird ein Beispiel, bei dem mehrere kapazitive Elemente, die auf zwei unterschiedlichen Chips angeordnet sind, alle unter Verwendung einer WoW-Technik parallel verbunden sind, beschrieben.
26 repräsentiert in einem gestapelten Bildsensor ein Beispiel, bei dem kapazitive Elemente auf Chips sowohl des oberen Halbleitersubstrats 210 als auch des unteren Halbleitersubstrats 220 montiert sind und die kapazitiven Elemente, die auf dem oberen Substrat 210 und dem unteren Substrat 220 montiert sind, unter Verwendung des Metallbondteils 230, der auf einer Bondoberfläche angeordnet ist, parallel verbunden sind.
In 26 ist das obere Halbleitersubstrat 210 von oben nach unten durch eine p-Typ-Wanne 32, den Glabellaisolationsfilm 213 und die Verdrahtungsschicht 214 gegeben. Ein kapazitives n⁺-Akkumulations-MOS-Element 410 ist auf einer unteren Seite des oberen Halbleitersubstrats 210 angeordnet. Wenn eine Elektrode des kapazitiven MOS-Elements 410 näher an einer Seite des unteren Halbleitersubstrats 220, auf dem das kapazitive MOS-Element 410 montiert ist, als eine untere Elektrode 412 angenommen wird, ist die untere Elektrode 412 eine n-Typ-Diffusionsschicht, die in der p-Typ-Wanne 32 gebildet ist, ist ein Gate-Isolationsfilm 416, der aus Siliciumoxid (SiO₂) gefertigt ist, auf der unteren Elektrode 412 vorhanden und ist eine obere Elektrode 413, die aus polykristallinem n-Typ-Silicium gefertigt ist, auf dem Gate-Isolationsfilm 416 gebildet.
In einem Gebiet, das die Verdrahtungen (M1 bis M4) 215 bildet, die eine Schicht auf einer gegenüberliegenden Seite zu der Seite des oberen Halbleitersubstrats 210 in einem gleichen Gebiet sind, in dem das kapazitive MOS-Element 410 gebildet ist, ist ein kapazitives MOM-Element 420 unter Verwendung der Verdrahtungen (M1 bis M4) 215 gebildet. In diesem Fall ist, wie in 27 gezeigt, eine obere Elektrode 421 des kapazitiven MOM-Elements 420 über einen Via 414 mit der oberen Elektrode 413 des kapazitiven MOS-Elements 410 verbunden. Außerdem ist eine untere Elektrode 422 des kapazitiven MOM-Elements 420 über einen Via 415 mit der unteren Elektrode 412 des kapazitiven MOS-Elements 410 verbunden.
Des Weiteren sind die obere Elektrode 413 des kapazitiven MOS-Elements 410 und die obere Elektrode 421 des kapazitiven MOM-Elements 420 über die aus Kupfer (Cu) gefertigten Metallbondteile 231 und 232 mit der oberen Elektrode 313 des kapazitiven MOS-Elements 310, der unteren Elektrode 322 des kapazitiven MIM-Elements 320 und der oberen Elektrode 331 des kapazitiven MOM-Elements 330 auf der Seite des unteren Halbleitersubstrats 220 verbunden. Außerdem sind die untere Elektrode 412 des kapazitiven MOS-Elements 410 und die untere Elektrode 422 des kapazitiven MOM-Elements 420 über die aus Kupfer (Cu) gefertigten Metallbondteile 231 und 232 mit der unteren Elektrode 312 des kapazitiven MOS-Elements 310, der oberen Elektrode 321 des kapazitiven MIM-Elements 320 und der unteren Elektrode 332 des kapazitiven MOM-Elements 330 auf der Seite des unteren Halbleitersubstrats 220 verbunden.
Aufgrund solcher Verbindungen sind als ein Vorzeichen einer Bias-Abhängigkeit eines Kapazitätswertes jedes kapazitiven Elements, wenn der negative (Minus) Anschluss 225 auf 0 V fixiert wird und der positive (Plus) Anschluss 226 von -3 bis 3 V variiert wird, die kapazitiven n⁺-Akkumulations-MOS-Elemente 310 und 410 positiv, aber ist das kapazitive MIM-Element 320 negativ. Unter der Annahme, dass die Bias-Abhängigkeit der kapazitiven MOM-Elemente 330 und 420 niedrig und vernachlässigbar ist, da ein Vorzeichen einer Steigung einer Bias-Abhängigkeit der kapazitiven n⁺-Akkumulations-MOS-Elemente 310 und 410 umgekehrt zu jenem des kapazitiven MIM-Elements 320 ist, ermöglicht eine Optimierung von Elementgrößen dieser Elemente, dass die Bias-Abhängigkeit eines Kapazitätswertes eines kapazitiven Elements, das durch paralleles Verbinden dieser Elemente gebildet wird, als Ganzes erheblich geringer gemacht wird.
Außerdem kann durch Anordnen dieser kapazitiven Elemente in einem gleichen Bereich ein Kapazitätswert mit noch höherer Kapazitätsdichte gebildet werden, da Kapazitätswerte des kapazitiven MOS-Elements 410 und des kapazitiven MOM-Elements 420 des oberen Halbleitersubstrats 210 (Sensorteils) im Vergleich zu der ersten Ausführungsform auch addiert werden können. Zum Beispiel ist in dem Fall aus 26, falls ein Kapazitätswert des kapazitiven n⁺-Akkumulations-MOS-Elements 310 und des kapazitiven n⁺-Akkumulations-MOS-Elements 410 100 fF beträgt, der Kapazitätswert des kapazitiven MOM-Elements 330 und des kapazitiven MOM-Elements 420 30 fF beträgt und der Kapazitätswert des kapazitiven MIM-Elements 320 100 fF beträgt, ein Gesamtkapazitätswert der parallelen kapazitiven Elemente 3,6-mal der Kapazitätswert davon, wenn das kapazitive n⁺-Akkumulations-MOS-Element 310 unabhängig verwendet wird.
<Betriebsvorteile aufgrund der zweiten Ausführungsform>
Wie zuvor beschrieben, kann gemäß der zweiten Ausführungsform durch paralleles Verbinden nicht nur des kapazitiven n⁺-Akkumulations-MOS-Elements 310, des kapazitiven MIM-Elements 320 und des kapazitiven MOM-Elements 330, die auf dem unteren Halbleitersubstrat 220 montiert sind, sondern auch paralleles Verbinden des kapazitiven MOS-Elements 410 und des kapazitiven MOM-Elements 420, die auf dem oberen Halbleitersubstrat 210 montiert sind, ein Kapazitätswert mit noch höherer Kapazitätsdichte im Vergleich zu der ersten Ausführungsform gebildet werden.
<Erste Modifikation der zweiten Ausführungsform>
28 ist eine Schnittansicht in der Festkörperbildgebungsvorrichtung 100 gemäß einer ersten Modifikation der zweiten Ausführungsform. In 28 sind gleiche Teile wie jene in 26, die zuvor beschrieben wurde, durch gleiche Bezugszeichen bezeichnet und ausführliche Beschreibungen davon werden weggelassen.
In 28 sind bei der Festkörperbildgebungsvorrichtung 100 das kapazitive n⁺-Akkumulations-MOS-Element 310 und das kapazitive MOM-Element 330, die die gleichen wie bei der ersten Ausführungsform sind, an dem unteren Halbleitersubstrat 220 (dem Peripherieschaltkreisteil) montiert und sind ein kapazitives p⁺-Akkumulations-MOS-Element 430 und das kapazitive MOM-Element 420 an dem oberen Halbleitersubstrat 210 (dem Sensorteil) montiert. In dem kapazitiven MOS-Element 430 ist eine untere Elektrode 431, die nahe an einer Seite des oberen Halbleitersubstrats 210 ist, eine p-Typ- Diffusionsschicht, ist ein Gate-Isolationsfilm 436, der aus Siliciumoxid (SiO₂) gefertigt ist, auf der unteren Elektrode 431 vorhanden und ist eine obere Elektrode 432, die aus polykristallinem p-Typ-Silicium gefertigt ist, auf dem Gate-Isolationsfilm 436 gebildet.
Wie in 29 gezeigt, ist die obere Elektrode 421 des kapazitiven MOM-Elements 420 über den Via 414 mit der oberen Elektrode 432 des kapazitiven MOS-Elements 430 verbunden. Außerdem ist die untere Elektrode 422 des kapazitiven MOM-Elements 420 über den Via 415 mit der unteren Elektrode 431 des kapazitiven MOS-Elements 430 verbunden.
Des Weiteren sind die obere Elektrode 432 des kapazitiven MOS-Elements 430 und die obere Elektrode 421 des kapazitiven MOM-Elements 420 über die aus Kupfer (Cu) gefertigten Metallbondteile 231 und 232 mit der oberen Elektrode 313 des kapazitiven MOS-Elements 310 und der oberen Elektrode 331 des kapazitiven MOM-Elements 330 auf der Seite des unteren Halbleitersubstrats 220 verbunden. Außerdem sind die untere Elektrode 431 des kapazitiven MOS-Elements 430 und die untere Elektrode 422 des kapazitiven MOM-Elements 420 über die aus Kupfer (Cu) gefertigten Metallbondteile 231 und 232 mit der unteren Elektrode 312 des kapazitiven MOS-Elements 310 und der unteren Elektrode 332 des kapazitiven MOM-Elements 330 auf der Seite des unteren Halbleitersubstrats 220 verbunden.
<Betriebsvorteil aufgrund der ersten Modifikation der zweiten Ausführungsform>
Aufgrund solcher Verbindungen sind als ein Vorzeichen einer Bias-Abhängigkeit eines Kapazitätswertes jedes kapazitiven Elements, wenn der negative (Minus) Anschluss 225 auf 0 V fixiert wird und der positive (Plus) Anschluss 226 von -3 bis 3 V variiert wird, die kapazitiven n⁺-Akkumulations-MOS-Elemente 310 positiv, aber ist das kapazitive p⁺-Akkumulations-MOS-Element 430 negativ. Unter der Annahme, dass die Bias-Abhängigkeit der kapazitiven MOM-Elemente 330 und 420 niedrig und vernachlässigbar ist, da Vorzeichen einer Steigung einer Bias-Abhängigkeit des kapazitiven n⁺-Akkumulations-MOS-Elements 310 und des kapazitiven p⁺-Akkumulations-MOS-Elements 430 umgekehrt sind, ermöglicht eine Optimierung von Elementgrößen dieser Elemente, dass die Bias-Abhängigkeit eines Kapazitätswertes eines kapazitiven Elements, das durch paralleles Verbinden dieser Elemente gebildet wird, als Ganzes erheblich geringer gemacht wird.
<Zweite Modifikation der zweiten Ausführungsform>
30 ist eine Schnittansicht in der Festkörperbildgebungsvorrichtung 100 gemäß einer zweiten Modifikation der zweiten Ausführungsform. In 30 sind gleiche Teile wie jene in 30, die zuvor beschrieben wurde, durch gleiche Bezugszeichen bezeichnet und ausführliche Beschreibungen davon werden weggelassen.
In 30 bewirkt die Festkörperbildgebungsvorrichtung 100, dass ein Metallbondteil 511 auf einer Seite des oberen Halbleitersubstrats 210 und ein Metallbondteil 512 auf einer Seite des unteren Halbleitersubstrats 220, die auf einer Bondoberfläche angeordnet sind, einander gegenüberliegen, und dadurch wird bewirkt, dass die Metallbondteile 511 und 512 als ein kapazitives Element fungieren, und verbindet das kapazitive Element mit anderen kapazitiven Elementen parallel, um eine Kapazitätsdichte weiter zu erhöhen. Dieses kapazitive Element wird als ein kapazitives Bondteilelement 510 bezeichnet. In diesem Fall wird angenommen, dass der Metallbondteil 511 auf der Seite des oberen Halbleitersubstrats 210 eine obere Elektrode ist, und wird angenommen, dass der Metallbondteil 512 auf der Seite des unteren Halbleitersubstrats 220 eine untere Elektrode ist.
Wie in 31 gezeigt, ist die obere Elektrode (der Metallbondteil 511) des kapazitiven Bondteilelements 510 über den Via 414 mit der oberen Elektrode 413 des kapazitiven MOS-Elements 410 und der oberen Elektrode 421 des kapazitiven MOM-Elements 420 verbunden. Außerdem ist die untere Elektrode (der Metallbondteil 512) des kapazitiven Bondteilelements 510 über den Via 415 mit der unteren Elektrode 412 des kapazitiven MOS-Elements 410 und der unteren Elektrode 422 des kapazitiven MOM-Elements 420 verbunden.
Des Weiteren ist die obere Elektrode (der Metallbondteil 511) des kapazitiven Bondteilelements 510 mit der oberen Elektrode 313 des kapazitiven MOS-Elements 310, der unteren Elektrode 322 des kapazitiven MIM-Elements 320 und der oberen Elektrode 331 des kapazitiven MOM-Elements 330 auf der Seite des unteren Halbleitersubstrats 220 verbunden. Außerdem ist die untere Elektrode (der Metallbondteil 512) des kapazitiven Bondteilelements 510 mit der unteren Elektrode 312 des kapazitiven MOS-Elements 310, der oberen Elektrode 321 des kapazitiven MIM-Elements 320 und der unteren Elektrode 332 des kapazitiven MOM-Elements 330 auf der Seite des unteren Halbleitersubstrats 220 verbunden.
Dem kapazitiven Bondteilelement 510 wurden Funktionen eines kapazitiven Elements verliehen, indem einfach bewirkt wurde, dass Metallmaterialien einander gegenüberliegen, und eine Bias-Abhängigkeit eines Kapazitätswertes ist auf eine ähnliche Weise zu den kapazitiven MOM-Elementen 330 und 420 extrem niedrig. Daher nimmt durch paralleles Verbinden des kapazitiven Bondteilelements 510 eine Kapazitätsdichte zu, ohne eine Bias-Abhängigkeit eines Kapazitätswertes eines kapazitiven Elements, das eine Verbindungsquelle ist, signifikant zu verändern.
<Betriebsvorteil aufgrund der zweiten Modifikation der zweiten Ausführungsform>
Wie zuvor beschrieben, kann gemäß der zweiten Modifikation der zweiten Ausführungsform durch Ersetzen der Metallbondteile 511 und 512 des oberen Halbleitersubstrats 210 und des unteren Halbleitersubstrats 220 mit dem kapazitiven Bondteilelement 510 ein Kapazitätswert des kapazitiven Elements als Ganzes erhöht werden.
<Anderes Anwendungsbeispiel der zweiten Ausführungsform>
Die zweite Ausführungsform der vorliegenden Offenbarung ist nicht auf hier beschriebene Inhalte beschränkt. Zum Beispiel ist 32 eine Tabelle, die kapazitive Elemente, die jeweils auf dem oberen Halbleitersubstrat 210 (Chip 1) und dem unteren Halbleitersubstrat 220 (Chip 2) unter Verwendung eines allgemeinen CMOS-Prozesses montierbar sind, beschreibt.
Eine Elektrodenverbindungsrichtung in der in 32 gezeigten Tabelle ist „vorwärts“, wenn die obere Elektrode der jeweiligen kapazitiven Elemente mit einem Plus-Anschluss verbunden ist und die untere Elektrode der jeweiligen kapazitiven Elemente mit dem negativen (Minus) Anschluss 225 verbunden ist. Umgekehrt ist die Elektrodenverbindungsrichtung „entgegengesetzt“, wenn die obere Elektrode der jeweiligen kapazitiven Elemente mit dem negativen (Minus) Anschluss 225 verbunden ist und die untere Elektrode der jeweiligen kapazitiven Elemente mit dem positiven (Plus) Anschluss 226 verbunden ist. Ein Element, dessen Kapazitätswert eine extrem niedrige Bias-Abhängigkeit aufweist und das mit beiden Anschlüssen ohne einen Zwischenfall verbunden werden kann, ist als „ignoriert“ beschrieben.
Außerdem verweist ein Vorzeichen einer Steigung einer Bias-Abhängigkeit eines Kapazitätswertes auf ein Vorzeichen der Bias-Abhängigkeit des Kapazitätswertes, wenn der negative (Minus) Anschluss 225 für 0 V beschrieben ist und der positive (Plus) Anschluss 226 von -3 bis 3 V variiert wird, gemäß der Verbindung, die durch die Elektrodenverbindungsrichtung beschrieben ist.
Aus der in 32 gezeigten Tabelle ist es ersichtlich, dass es in einer gestapelten Struktur, in der zwei Chips gestapelt sind, eine extrem große Anzahl an Kombinationen mehrerer kapazitiver Elemente gibt, die gemäß einem gewünschten Verbindungsverfahren parallel verbunden sind und die sowohl eine als ein Ziel festgelegte Kapazitätsdichte als auch eine Bias-Abhängigkeit eines Kapazitätswertes erfüllen. Obwohl nicht alle solchen Kombinationen in den Ausführungsformen beschrieben werden können, kann ein Gestalter eine beste mögliche Wahl unter Berücksichtigung von Charakteristiken, die ein zu gestaltender Schaltkreis erfordert, einer verwendbaren Chipfläche und Herstellungskosten zum Montieren jedes Elements treffen.
<Dritte Ausführungsform>
Bei einer dritten Ausführungsform der vorliegenden Offenbarung wird eine Festkörperbildgebungsvorrichtung beschrieben, bei der ein fotoelektrisches Umwandlungselement und ein Verstärkungstransistor, der ein Signal von dem fotoelektrischen Umwandlungselement verstärkt, auf unterschiedlichen Substraten angeordnet sind, und drei Substrate, die mit einem Sensorteil, in dem das fotoelektrische Umwandlungselement und ein Transfer-Gate (TRG) angeordnet sind, einem Pixeltransistorteil, in dem ein Pixeltransistor, wie etwa der Verstärkungstransistor, angeordnet ist, und einem Peripherieschaltkreisteil montiert sind, in dem ein Signalverarbeitungsschaltkreis, der ein Signal von dem Verstärkungstransistor verarbeitet, angeordnet ist, sind unter Verwendung einer WoW-Technik gestapelt.
33 ist eine Schnittansicht in einer Festkörperbildgebungsvorrichtung 100A gemäß der dritten Ausführungsform. 33(a) zeigt die Außenseite eines Pixels und 33(b) zeigt die Innenseite des Pixels. In 33 sind gleiche Teile wie jene in 26, die zuvor beschrieben wurde, durch gleiche Bezugszeichen bezeichnet und ausführliche Beschreibungen davon werden weggelassen.
Die Festkörperbildgebungsvorrichtung 100A ist von oben nach unten durch einen Sensorteil 610, einen Pixeltransistorteil 620 und einen Peripherieschaltkreisteil 630 gegeben. Wie in 34 gezeigt, ist die Festkörperbildgebungsvorrichtung 100A durch einen gestapelten Bildsensor gegeben, in dem drei Halbleiterchips, die der Sensorteil 610, der Pixeltransistorteil 620 und der Peripherieschaltkreisteil 630 sind, gestapelt sind und ein Teil von Verdrahtungen durch einen Metallbondteil 640 elektrisch verbunden ist. Wie in 35 gezeigt, sind der Transfertransistor T1, das fotoelektrische Umwandlungselement D1 und die Floating-Diffusion FD 34 in dem Sensorteil 610 angeordnet. Der Rücksetztransistor T2, der Verstärkungstransistor T3 und der Auswahltransistor T4 sind in dem Pixeltransistorteil 620 angeordnet.
Zurückkehrend zu 33 ist der Sensorteil 610 von oben nach unten durch die fotoelektrische Umwandlungsschicht 611 und einen Glabellaisolationsfilm 612 gegeben. Die fotoelektrische Umwandlungsschicht 211 ist eine Schicht, auf der die Fotodiode (PD) 31 gebildet ist und die eine elektrische Ladung gemäß einer Lichtintensität von einfallendem Licht aufgrund fotoelektrischer Umwandlung erzeugt. Die PD 31 ist durch Elementseparationsteile 33a und 33b, die innerhalb der fotoelektrischen Umwandlungsschicht 611 für jedes Pixel 30 gebildet sind, elektrisch separiert. Außerdem sind die FD 34 und eine Gate-Elektrode 36 des Transfertransistors T1 auf der fotoelektrischen Umwandlungsschicht 611 gebildet. Es wird angemerkt, das nur die p-Typ-Wanne 32 außerhalb des Pixels 30 vorhanden ist, wie in 33(a) gezeigt ist. Der Transfertransistor T1 ist auf dem Glabellaisolationsfilm 612 gebildet.
Der Pixeltransistorteil 620 ist von oben nach unten durch eine p-Typ-Wanne 621 und eine Verdrahtungsschicht 622 gegeben. Eine n-Typ-Diffusionsschicht ist in der p-Typ-Wanne 621 gebildet. Die Verdrahtungsschicht 622 ist so konfiguriert, dass sie Verdrahtungen (M1 bis M4) 623 beinhaltet, die in mehreren Schichten gestapelt sind. Der Transfertransistor T1, der Rücksetztransistor T2, der Verstärkungstransistor T3 und der Auswahltransistor T4, die jedes Pixel 30 darstellen, werden über die mehreren Schichten von Verdrahtungen (M1 bis M4) 623 angesteuert, die in der Verdrahtungsschicht 622 gebildet sind. Außerdem ist ein Metallbondteil 641, der aus Kupfer (Cu) gefertigt ist, innerhalb der Verdrahtungsschicht 622 bereitgestellt, um an den Peripherieschaltkreisteil 630 gebondet zu werden.
Andererseits ist der Peripherieschaltkreisteil 630 von oben nach unten durch einen Glabellaisolationsfilm und eine Verdrahtungsschicht gegeben. Die Verdrahtungsschicht ist so konfiguriert, dass sie alle Verdrahtungen 631 und Verdrahtungen (M1 bis M6) 632 beinhaltet, die in mehreren Schichten gestapelt sind. Außerdem ist der Glabellaisolationsfilm mit einem aus Kupfer (Cu) gefertigten Metallbondteil 642 versehen, der an den Metallbondteil 641 des Pixeltransistorteils 620 zu bonden ist.
Bei der Festkörperbildgebungsvorrichtung 100A, die wie zuvor beschrieben konfiguriert ist, wird eine elektrische Ladung erzeugt, wenn auf den Sensorteil 610 einfallendes Licht durch die PD 31 fotoelektrisch umgewandelt wird. Außerdem wird die erzeugte elektrische Ladung über den Verstärkungstransistor T3 an die ADC-Gruppe 150, die in dem Peripherieschaltkreisteil 630 gebildet ist, als ein Pixelsignal durch die in 1 gezeigte Signalleitung LSGN ausgegeben, die durch die Verdrahtungen (M1 bis M4) 623 und Verdrahtungen (M1 bis M6) 632 des Peripherieschaltkreisteils 630 gebildet wird.
Wie in 33(a) gezeigt, ist das kapazitive n⁺-Akkumulations-MOS-Element 310 auf dem Peripherieschaltkreisteil 630 angeordnet. Das kapazitive MOM-Element 330 und das kapazitive MIM-Element 320 sind in einer Schicht oberhalb des kapazitiven MOS-Elements 310 angeordnet.
Das kapazitive n⁺-Akkumulations-MOS-Element 410 ist auf einer unteren Seite des Pixeltransistorteils 620 angeordnet. In einem Gebiet, das die Verdrahtungen (M1 bis M4) 623 bildet, die eine Schicht auf einer gegenüberliegenden Seite zu der Seite des Pixeltransistorteils 620 in einem gleichen Gebiet sind, in dem das kapazitive MOS-Element 410 gebildet ist, ist das kapazitive MOM-Element 420 unter Verwendung der Verdrahtungen (M1 bis M4) 623 gebildet. In diesem Fall ist, wie in 36 gezeigt, die obere Elektrode 421 des kapazitiven MOM-Elements 420 über den Via 414 mit der oberen Elektrode 413 des kapazitiven MOS-Elements 410 verbunden. Außerdem ist die untere Elektrode 422 des kapazitiven MOM-Elements 420 über den Via 415 mit der unteren Elektrode 412 des kapazitiven MOS-Elements 410 verbunden.
Des Weiteren sind die obere Elektrode 413 des kapazitiven MOS-Elements 410 und die obere Elektrode 421 des kapazitiven MOM-Elements 420 über die aus Kupfer (Cu) gefertigten Metallbondteile 641 und 642 mit der oberen Elektrode 313 des kapazitiven MOS-Elements 310, der unteren Elektrode 322 des kapazitiven MIM-Elements 320 und der oberen Elektrode 331 des kapazitiven MOM-Elements 330 auf der Seite des Peripherieschaltkreisteils 630 verbunden. Außerdem sind die untere Elektrode 412 des kapazitiven MOS-Elements 410 und die untere Elektrode 422 des kapazitiven MOM-Elements 420 über die aus Kupfer (Cu) gefertigten Metallbondteile 641 und 642 mit der unteren Elektrode 312 des kapazitiven MOS-Elements 310, der oberen Elektrode 321 des kapazitiven MIM-Elements 320 und der unteren Elektrode 332 des kapazitiven MOM-Elements 330 auf der Seite des Peripherieschaltkreisteils 630 verbunden.
<Betriebsvorteil aufgrund der dritten Ausführungsform>
Wie zuvor beschrieben, wird gemäß der dritten Ausführungsform ein ähnlicher Betriebsvorteil zu der zuvor beschriebenen zweiten Ausführungsform erhalten und sind als ein Vorzeichen einer Bias-Abhängigkeit eines Kapazitätswertes jedes kapazitiven Elements, wenn der negative (Minus) Anschluss 225 auf 0 V fixiert wird und der positive (Plus) Anschluss 226 von -3 bis 3 V variiert wird, das kapazitive n⁺-Akkumulations-MOS-Elemente 310 und das kapazitive n⁺-Akkumulations-MOS-Element 410 positiv, aber ist das kapazitive MIM-Element 320 negativ, wie zuvor bei der ersten Ausführungsform beschrieben. Unter der Annahme, dass die Bias-Abhängigkeit der kapazitiven MOM-Elemente 330 und 420 niedrig und vernachlässigbar ist, da ein Vorzeichen einer Steigung einer Bias-Abhängigkeit der kapazitiven n⁺-Akkumulations-MOS-Elements 310 und des kapazitiven n⁺-Akkumulations-MOS-Elements 410 umgekehrt zu jenem des kapazitiven MIM-Elements 320 ist, ermöglicht eine Optimierung von Elementgrößen dieser Elemente, dass die Bias-Abhängigkeit eines Kapazitätswertes eines kapazitiven Elements, das durch paralleles Verbinden dieser Elemente gebildet wird, als Ganzes erheblich geringer gemacht wird.
Wie zuvor beschrieben, kann selbst ein dreischichtiger gestapelter Bildsensor mit einem kapazitiven Element montiert werden, dessen Kapazitätswert groß ist und bei dem eine Bias-Abhängigkeit des Kapazitätswertes niedrig ist.
<Vierte Ausführungsform>
Bei einer vierten Ausführungsform der vorliegenden Offenbarung wird eine Festkörperbildgebungsvorrichtung beschrieben, die auf eine Lichtdetektionsvorrichtung unter Verwendung einer SPAD (Single Photon Avalanche Diode - Einzelphotonenlawinendiode) angewandt wird. 37 zeigt einen Anordnungsplan auf einem Halbleiterchip jedes Schaltkreises, der eine Festkörperbildgebungsvorrichtung 100B darstellt, gemäß der vierten Ausführungsform. Die Festkörperbildgebungsvorrichtung 100B gemäß der vierten Ausführungsform ist durch einen gestapelten Bildsensor gegeben, in dem zwei Halbleiterchips, die ein oberes Halbleitersubstrat 710 und ein unteres Halbleitersubstrat 720 sind, gestapelt sind und ein Teil von Verdrahtungen des oberen und unteren Chips durch einen Metallbondteil 730, der eine TSV (Siliciumdurchkontaktierung) oder dergleichen ist, elektrisch verbunden ist. In diesem Fall sind SPAD-Fotodioden 41 in einem Matrixmuster auf dem oberen Halbleitersubstrat 710 angeordnet und sind Peripherieschaltkreise 51 außer den SPAD-Fotodioden 41, wie etwa die ADC-Gruppe 150 und der Signalverarbeitungsschaltkreis 180, an dem unteren Halbleitersubstrat 720 montiert.
38 ist eine Schnittansicht in der Festkörperbildgebungsvorrichtung 100B gemäß der vierten Ausführungsform. 38(a) zeigt die Außenseite eines Pixels und 38(b) zeigt die Innenseite des Pixels.
In 38 ist das obere Halbleitersubstrat 710 von oben nach unten durch eine fotoelektrische Umwandlungsschicht 711, einen Glabellaisolationsfilm 713 und eine Verdrahtungsschicht 714 gegeben. Die fotoelektrische Umwandlungsschicht 711 ist eine Schicht, auf der die SPAD-Fotodioden 41 gebildet sind und die einfallendes Licht (Photon) detektiert und einen Ladungsträger, der aus dem einfallenden Licht erzeugt wird, in einen elektrischen Signalimpuls unter Verwendung von Lawinenvervielfachung umwandelt. Die SPAD-Fotodioden 41 sind durch eine p-Typ-Diffusionsschicht 42a und eine n-Typ-Diffusionsschicht 42b, die innerhalb der fotoelektrischen Umwandlungsschicht 711 für jedes Pixel 30 gebildet sind, elektrisch separiert. Es wird angemerkt, das nur eine p-Typ-Wanne 43 außerhalb des Pixels 30 vorhanden ist, wie in 38(a) gezeigt ist.
Der elektrische Signalimpuls, der durch die SPAD-Fotodiode 41 erzeugt wird, wird über einen Via 716, der in dem Glabellaisolationsfilm 713 gebildet ist, an Verdrahtungen (M1 bis M4) 715 ausgegeben, die in der Verdrahtungsschicht 714 gebildet sind. Ein Metallbondteil 731, der aus Kupfer (Cu) gefertigt ist, ist innerhalb der Verdrahtungsschicht 714 bereitgestellt, um eine Bondung mit dem unteren Halbleitersubstrat 720 durchzuführen.
Andererseits ist das untere Halbleitersubstrat 720 von oben nach unten durch einen Glabellaisolationsfilm 721 und eine Verdrahtungsschicht 722 gegeben. Die Verdrahtungsschicht 722 ist so konfiguriert, dass sie alle Verdrahtungen 723 und Verdrahtungen (M1 bis M6) 724 beinhaltet, die in mehreren Schichten gestapelt sind. Außerdem ist der Glabellaisolationsfilm 721 mit einem aus Kupfer (Cu) gefertigten Metallbondteil 732 versehen, der an den Metallbondteil 731 des oberen Halbleitersubstrats 710 zu bonden ist.
Bei der Festkörperbildgebungsvorrichtung 100B, die wie zuvor beschrieben konfiguriert ist, wird ein elektrischer Signalimpuls aufgrund dessen erzeugt, dass die SPAD-Fotodiode 41 durch das obere Halbleitersubstrat 210 detektiertes Licht fotoelektrisch umwandelt. Außerdem wird der elektrische Signalimpuls über die in 1 gezeigte Signalleitung LSGN, die durch die Verdrahtungen (M1 bis M4) 715 und Verdrahtungen (M1 bis M6) 724 des unteren Halbleitersubstrats 720 gebildet wird, an den Peripherieschaltkreis 51 ausgegeben.
Wie in 38(a) gezeigt, ist das kapazitive n⁺-Akkumulations-MOS-Element 310 auf dem unteren Halbleitersubstrat 720 angeordnet. Das kapazitive MIM(Metall-Isolator-Metall)-Element 320, das durch Stapeln der unteren Elektrode 322, die nahe einer Seite näher dem unteren Halbleitersubstrat 220 positioniert ist, eines Isolationsfilms (einschließlich eines High-k-Materials) und der oberen Elektrode 321 gebildet wird, ist in einem Gebiet montiert, das die Verdrahtungen (M1 bis M6) 724 bildet, die eine obere Schicht in einem gleichen Gebiet sind, in dem das kapazitive MOS-Element 310 angeordnet ist.
Wie in 39 gezeigt, sind zwei kapazitive Elemente durch Verbinden der unteren Elektrode 312 des kapazitiven n⁺-Akkumulations-MOS-Elements 310 und der oberen Elektrode 321 des kapazitiven MIM-Elements 320 mit dem Via 315 und der Verdrahtung (M6) 724 und Verbinden der oberen Elektrode 313 des kapazitiven MOS-Elements 310 und der unteren Elektrode 322 des kapazitiven MIM-Elements 320 mit dem Via 314 und der Verdrahtung (M5) 724 parallel verbunden.
<Betriebsvorteil aufgrund der vierten Ausführungsform>
Wie zuvor beschrieben, wird gemäß der vierten Ausführungsform ein ähnlicher Betriebsvorteil zu der ersten Ausführungsform, die zuvor beschrieben wurde, erhalten und kann ein kapazitives Element mit hoher Kapazitätsdichte und extrem niedriger Bias-Abhängigkeit realisiert werden.
<Fünfte Ausführungsform>
Die erste bis vierte Ausführungsform zeigen exemplarisch Fälle, in denen die Halbleitervorrichtung gemäß der vorliegenden Technik auf eine Festkörperbildgebungsvorrichtung angewandt wird, die ein Beispiel für eine elektronische Ausrüstung ist. Bei einer fünften Ausführungsform wird ein Fall, in dem die Halbleitervorrichtung gemäß der vorliegenden Technik auf eine andere elektronische Ausrüstung angewandt wird, exemplarisch gezeigt.
Zum Beispiel kann die Halbleitervorrichtung gemäß der vorliegenden Technik auf einen Kondensator angewandt werden, der einen allgemeinen Filterschaltkreis darstellt. Wie in 40 gezeigt, beinhaltet ein allgemeiner Filterschaltkreis einen Widerstand R11 und einen Kondensator C11 und die Halbleitervorrichtung gemäß der vorliegenden Technik kann als eine Komponente des Kondensators C11 angewandt werden. Das Anwenden der Halbleitervorrichtung gemäß der vorliegenden Technik auf den Kondensator C11, der einen Filterschaltkreis darstellt, ermöglicht, dass eine große Kapazität realisiert wird und ein Durchlassband weiter verbreitert wird.
Außerdem kann die Halbleitervorrichtung gemäß der vorliegenden Technik auf einen Kondensator angewandt werden, der einen allgemeinen Glättungsschaltkreis darstellt. Wie in 41 gezeigt, beinhaltet ein allgemeiner Filterschaltkreis eine Diode D21 und einen Kondensator C21 und die Halbleitervorrichtung gemäß der vorliegenden Technik kann als eine Komponente des Kondensators C21 angewandt werden. Das Anwenden der Halbleitervorrichtung gemäß der vorliegenden Technik auf den Kondensator C21, der einen Filterschaltkreis darstellt, ermöglicht, dass eine große Kapazität realisiert wird und ein Wechselstrom akkurat in einen Gleichstrom umgewandelt wird.
Des Weiteren kann die Halbleitervorrichtung gemäß der vorliegenden Technik auf einen Kondensator angewandt werden, der einen allgemeinen Integratorschaltkreis darstellt. Wie in 42 gezeigt, beinhaltet ein allgemeiner Integratorschaltkreis einen Widerstand R32, einen Kondensator C31 und einen Operationsverstärker 800 und die Halbleitervorrichtung gemäß der vorliegenden Technik kann als eine Komponente des Kondensators C31 angewandt werden.
<Andere Ausführungsformen>
Obwohl die vorliegende Technik zuvor in der Form der ersten bis vierten Ausführungsform, Modifikationen der ersten Ausführungsform und Modifikationen der zweiten Ausführungsform beschrieben wurde, versteht es sich, dass die Beschreibungen und Zeichnungen, die Teile der Offenbarung darstellen, die vorliegende Technik nicht beschränken. Wenn der Zweck des technischen Inhalts, der durch die zuvor beschriebene erste bis vierte Ausführungsform offenbart ist, verstanden wird, ist es einem Fachmann klar, dass verschiedene alternative Ausführungsformen, Beispiele und Betriebstechniken in der vorliegenden Technik enthalten sind. Außerdem können die Konfigurationen, die jeweils in der ersten bis vierten Ausführungsform, Modifikationen der ersten Ausführungsform und Modifikationen der zweiten Ausführungsform offenbart sind, geeignet innerhalb eines Bereichs kombiniert werden, in dem es keine Widersprüche gibt. Zum Beispiel können in mehreren unterschiedlichen Ausführungsformen offenbarte Konfigurationen kombiniert werden oder können Konfigurationen, die in mehreren unterschiedlichen Modifikationen derselben Ausführungsform offenbart sind, kombiniert werden.
<Anwendungsbeispiel auf eine elektronische Ausrüstung>
Als Nächstes wird eine elektronische Ausrüstung gemäß einer sechsten Ausführungsform der vorliegende Offenbarung beschrieben. 43 ist ein schematisches Konfigurationsdiagramm einer elektronischen Ausrüstung 1000 gemäß der sechsten Ausführungsform der vorliegenden Offenbarung.
Die elektronische Ausrüstung 1000 gemäß der sechsten Ausführungsform beinhaltet eine Festkörperbildgebungsvorrichtung 1010, eine optische Linse 1020, eine Verschlussvorrichtung 1030, einen Ansteuerungsschaltkreis 1040 und einen Signalverarbeitungsschaltkreis 1050. Die elektronische Ausrüstung 1000 gemäß der sechsten Ausführungsform repräsentiert eine Ausführungsform in einem Fall, in dem die Festkörperbildgebungsvorrichtung 100 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in einer elektronischen Ausrüstung (zum Beispiel einer Kamera) als die Festkörperbildgebungsvorrichtung 1010 verwendet wird.
Die optische Linse 1020 bildet ein Bild von Bildlicht (einfallendem Licht 1060) von einem Motiv auf einer Bildgebungsoberfläche der Festkörperbildgebungsvorrichtung 1010. Infolgedessen werden Signalladungen über eine festgelegte Periode in der Festkörperbildgebungsvorrichtung 1010 akkumuliert. Die Verschlussvorrichtung 1030 steuert eine Lichtbestrahlungsperiode und eine Lichtblockierperiode für die Festkörperbildgebungsvorrichtung 1010. Der Ansteuerungsschaltkreis 1040 liefert ein Ansteuerungssignal zum Steuern einer Transferoperation der Festkörperbildgebungsvorrichtung 1010 und einer Verschlussoperation der Verschlussvorrichtung 1030. Ein Signaltransfer der Festkörperbildgebungsvorrichtung 1010 wird durch das Ansteuerungssignal (Timingsignal) durchgeführt, das von dem Ansteuerungsschaltkreis 1040 bereitgestellt wird. Der Signalverarbeitungsschaltkreis 1050 führt verschiedene Arten einer Signalverarbeitung an Signalen (Pixelsignalen) durch, die von der Festkörperbildgebungsvorrichtung 1010 ausgegeben werden. Ein Bildsignal, das einer Signalverarbeitung unterzogen wurde, wird in einem Speicherungsmedium, wie etwa einem Speicher, gespeichert oder an einen Monitor ausgegeben.
Gemäß einer solchen Konfiguration kann bei der elektronischen Ausrüstung 1000 gemäß der sechsten Ausführungsform eine Bildqualität von Videosignalen verbessert werden, da eine optische Farbmischung durch die Festkörperbildgebungsvorrichtung 1010 unterdrückt wird.
Es wird angemerkt, dass die elektronische Ausrüstung 1000, auf die die Festkörperbildgebungsvorrichtungen 100, 100A und 100B angewandt werden können, nicht auf eine Kamera beschränkt ist, und die Festkörperbildgebungsvorrichtungen 100, 100A und 100B können auch auf eine andere elektronische Ausrüstung angewandt werden. Zum Beispiel können die Festkörperbildgebungsvorrichtungen 100, 100A und 100B auf eine Bildgebungsvorrichtung, wie etwa ein Kameramodul für eine Mobilvorrichtung, wie etwa ein Mobiltelefon, angewandt werden.
Ferner können bei der sechsten Ausführungsform, obwohl eine Konfiguration, bei der die Festkörperbildgebungsvorrichtungen 100, 100A und 100B gemäß der ersten bis vierten Ausführungsform in einer elektronischen Einrichtung verwendet werden, als die Festkörperbildgebungsvorrichtung 1010 genutzt wurde, andere Konfigurationen genutzt werden.
Außerdem kann die vorliegende Offenbarung auch die folgenden Konfigurationen nutzen.

(1) Eine Halbleitervorrichtung, die Folgendes beinhaltet:
- ein Halbleitersubstrat;
- ein erstes kapazitives Element, das auf das Halbleitersubstrat gestapelt ist; und ein zweites kapazitives Element, das auf eine entgegengesetzte Seite zu einer Seite des Halbleitersubstrats des ersten kapazitiven Elements gestapelt ist und dessen Kapazitätswert Bias-Charakteristiken entgegengesetzt zu Bias-Charakteristiken eines Kapazitätswertes des ersten kapazitiven Elements aufweist, wobei
- das erste kapazitive Element und das zweite kapazitive Element parallel verbunden sind.
(2) Die Halbleitervorrichtung nach (1), wobei eine Zahl n (wobei n eine ganze Zahl ist) des ersten und zweiten kapazitiven Elements bereitgestellt sind, und die Zahl n kapazitiver Element derart parallel verbunden sind, dass, wenn ein Kapazitätswert der Elemente als Ganzes, wenn eine Potentialdifferenz zwischen Elektroden gleich einer Betriebsspannung ist, durch Cgesamt(V) bezeichnet wird, ein Kapazitätswert der Elemente als Ganzes, wenn die Potentialdifferenz zwischen Elektroden 0 ist, durch Cgesamt(0) bezeichnet wird, ein Bias-Abhängigkeitskoeffizient (einschließlich eines positiven oder negativen) Kapazitätswertes jedes kapazitiven Elements durch An bezeichnet wird, eine Elementgröße jedes kapazitiven Elements durch Sn bezeichnet wird und eine Kapazitätsdichte jedes kapazitiven Elements durch Cn(V) bezeichnet wird, Bias-Charakteristiken eines Kapazitätswertes der kapazitiven Elemente als Ganzes $\begin{array}{l} Cgesamt (V) / Cgesamt (0) \\ = \sum An * Cn (V) * Sn / Cgesamt (0) \end{array}$
sich 1 sehr nahe annähern.
(3) Die Halbleitervorrichtung nach (1) oder (2), wobei das erste kapazitive Element ein kapazitives Akkumulations-MOS-Element eines ersten Leitfähigkeitstyps mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, das zweite kapazitive Element ein kapazitives Akkumulations-MOS-Element eines zweiten Leitfähigkeitstyps mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, wobei der zweite Leitfähigkeitstyp eine Polarität umgekehrt zu jener des ersten Leitfähigkeitstyps ist, und die Halbleitervorrichtung eine Parallelverbindungsstruktur beinhaltet, bei der die obere Elektrode des kapazitiven Akkumulations-MOS-Elements des ersten Leitfähigkeitstyps und die obere Elektrode des kapazitiven Akkumulations-MOS-Elements des zweiten Leitfähigkeitstyps miteinander verbunden sind und die untere Elektrode des kapazitiven Akkumulations-MOS-Elements des ersten Leitfähigkeitstyps und die untere Elektrode des kapazitiven Akkumulations-MOS-Elements des zweiten Leitfähigkeitstyps miteinander verbunden sind.
(4) Die Halbleitervorrichtung nach (1) oder (2), wobei das erste kapazitive Element ein kapazitives Akkumulations-MOS-Element eines ersten Leitfähigkeitstyps mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, das zweite kapazitive Element ein kapazitives MIM(Metall-Isolator-Metall)-Element mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, und die Halbleitervorrichtung eine Parallelverbindungsstruktur beinhaltet, bei der die obere Elektrode des kapazitiven Akkumulations-MOS-Elements des ersten Leitfähigkeitstyps und die untere Elektrode des kapazitiven MIM-Elements miteinander verbunden sind und die untere Elektrode des kapazitiven Akkumulations-MOS-Elements des ersten Leitfähigkeitstyps und die obere Elektrode des kapazitiven MIM-Elements miteinander verbunden sind.
(5) Die Halbleitervorrichtung nach (1) oder (2), wobei das erste kapazitive Element ein kapazitives Akkumulations-MOS-Element eines zweiten Leitfähigkeitstyps mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, wobei der zweite Leitfähigkeitstyp eine Polarität umgekehrt zu jener des ersten Leitfähigkeitstyps ist, das zweite kapazitive Element ein kapazitives MIM-Element mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, und die Halbleitervorrichtung eine Parallelverbindungsstruktur beinhaltet, bei der die obere Elektrode des kapazitiven Akkumulations-MOS-Elements des zweiten Leitfähigkeitstyps und die obere Elektrode des kapazitiven MIM-Elements miteinander verbunden sind und die untere Elektrode des kapazitiven Akkumulations-MOS-Elements des zweiten Leitfähigkeitstyps und die untere Elektrode des kapazitiven MIM-Elements miteinander verbunden sind.
(6) Die Halbleitervorrichtung nach (1) oder (2), wobei das erste kapazitive Element ein erstes kapazitives MIM-Element mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, das zweite kapazitive Element ein zweites kapazitives MIM-Element mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, und die Halbleitervorrichtung eine Parallelverbindungsstruktur beinhaltet, bei der die obere Elektrode des ersten kapazitiven MIM-Elements und die untere Elektrode des zweiten kapazitiven MIM-Elements miteinander verbunden sind und die untere Elektrode des ersten kapazitiven MIM-Elements und die obere Elektrode des zweiten kapazitiven MIM-Elements miteinander verbunden sind.
(7) Die Halbleitervorrichtung nach einem von (1) bis (6), die ferner Folgendes beinhaltet:
- eine Struktur, bei der ein kammförmiges kapazitives Verdrahtungselement parallel verbunden ist.
(8) Die Halbleitervorrichtung nach einem von (1) bis (7), die ferner Folgendes beinhaltet:
- eine Struktur, bei der ein kapazitives PIP(Poly-Isolator-Poly)-Element parallel verbunden ist.
(9) Die Halbleitervorrichtung nach einem von (1) bis (8), die ferner Folgendes beinhaltet:
- ein anderes Halbleitersubstrat mit einem dritten kapazitiven Element, wobei das andere Halbleitersubstrat an das Halbleitersubstrat gebondet ist, und das erste kapazitive Element, das zweite kapazitive Element und das dritte kapazitive Element parallel verbunden sind, so dass Bias-Charakteristiken eines Kapazitätswertes der kapazitiven Elemente als Ganzes sich 1 sehr nahe annähern.
(10) Die Halbleitervorrichtung nach (9), wobei die Halbleitervorrichtung eine Struktur beinhaltet, bei der ein Bondteil des Halbleitersubstrats und des anderen Halbleitersubstrats ein kapazitives Element ist.
(11) Die Halbleitervorrichtung nach (9) oder (10), wobei das Halbleitersubstrat wenigstens eines von einem Pixel und einem Peripherieschaltkreis aufweist, der zum Verarbeiten eines Signals von einen Pixeltransistor konfiguriert ist, der zum Verstärken eines Signals von dem Pixel konfiguriert ist, und das andere Halbleitersubstrat das andere von dem Pixel und dem Peripherieschaltkreis aufweist.
(12) Die Halbleitervorrichtung nach (11), wobei das Pixel aus einer Fotodiode gebildet ist, und das Halbleitersubstrat mit dem Peripherieschaltkreis aus einem ersten Halbleitersubstrat mit dem Pixeltransistor und einem zweiten Halbleitersubstrat mit dem Peripherieschaltkreis besteht.
(13) Die Halbleitervorrichtung nach (9) oder (10), wobei das Halbleitersubstrat wenigstens eines von einem Sensorteil mit einer SPAD (Single Photon Avalanche Diode - Einzelphotonenlawinendiode)-Fotodiode und einem Peripherieschaltkreis aufweist, der zum Verarbeiten eines Signals von dem Sensorteil konfiguriert ist, und das andere Halbleitersubstrat das andere von dem Sensorteil und dem Peripherieschaltkreis aufweist.
(14) Elektronische Ausrüstung, die Folgendes beinhaltet:
- eine Halbleitervorrichtung, die Folgendes beinhaltet:
  - ein Halbleitersubstrat;
  - ein erstes kapazitives Element, das auf das Halbleitersubstrat gestapelt ist; und ein zweites kapazitives Element, das auf eine entgegengesetzte Seite zu einer Seite des Halbleitersubstrats des ersten kapazitiven Elements gestapelt ist und dessen Kapazitätswert Bias-Charakteristiken entgegengesetzt zu Bias-Charakteristiken eines Kapazitätswertes des ersten kapazitiven Elements aufweist, wobei
  - das erste kapazitive Element und das zweite kapazitive Element parallel verbunden sind.

Bezugszeichenliste

30: Pixel
31: Konstantstromquellenlast
32, 43, 621: p-Typ-Wanne
33a, 33b, 33c: Elementseparationsteil
35, 42b: n-Typ-Diffusionsschicht
36: Gate-Elektrode
41: SPAD-Fotodiode
42a: p-Typ-Diffusionsschicht
51: Peripherieschaltkreis
100, 100A, 100B, 1010: Festkörperbildgebungsvorrichtung
110: Pixelarrayteil
120: Zeilenauswahlschaltkreis
130: Horizontal-Transfer/Scan-Schaltkreis
140: Timingsteuerschaltkreis
150: ADC-Gruppe
151: Komparator
152: Zähler
153: Latch
170: Verstärkerschaltkreis
180, 1050: Signalverarbeitungsschaltkreis
190: Horizontaltransferleitung
210, 710: Oberes Halbleitersubstrat
211, 611, 711: Fotoelektrische Umwandlungsschicht
213, 221, 612, 713, 721: Glabellaisolationsfilm
215, 223, 224, 623, 631, 632, 715, 723, 724: Verdrahtung
214, 222, 622, 714, 722: Verdrahtungsschicht
220, 720: Unteres Halbleitersubstrat
225: Negativer Anschluss
226: Positiver Anschluss
230, 231, 232, 511, 512, 640, 641, 642, 730, 731, 732: Metallbondteil
310,360: Kapazitives MOS-Element
312, 322, 332: Untere Elektrode
313, 321, 331: Obere Elektrode
314, 315, 716: Via
316,366: Gate-Isolationsfilm
320, 350: Kapazitives MIM-Element
330: Kapazitives MOM-Element
340: Kapazitives PIP-Element
610: Sensorteil
620: Pixeltransistorteil
630: Peripherieschaltkreisteil
800: Operationsverstärker
1000: Elektronische Ausrüstung
1020: Optische Linse
1030: Verschlussvorrichtung
1040: Ansteuerungsschaltkreis
1060: Einfallendes Licht

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 2018148528 A [0010]
JP 2011254088 A [0010]
JP 2005183739 A [0010]
JP 201837626 A [0010]
JP 201888648 A [0010]

Claims

Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat; ein erstes kapazitives Element, das auf das Halbleitersubstrat gestapelt ist; und ein zweites kapazitives Element, das auf eine entgegengesetzte Seite zu einer Seite des Halbleitersubstrats des ersten kapazitiven Elements gestapelt ist und dessen Kapazitätswert Bias-Charakteristiken entgegengesetzt zu Bias-Charakteristiken eines Kapazitätswertes des ersten kapazitiven Elements aufweist, wobei das erste kapazitive Element und das zweite kapazitive Element parallel verbunden sind.
Halbleitervorrichtung nach Anspruch 1, wobei, wenn n eine ganze Zahl ist, eine Zahl n des ersten und zweiten kapazitiven Elements bereitgestellt sind, und die Zahl n kapazitiver Element derart parallel verbunden sind, dass, wenn ein Kapazitätswert der Elemente als Ganzes, wenn eine Potentialdifferenz zwischen Elektroden gleich einer Betriebsspannung ist, durch Cgesamt(V) bezeichnet wird, ein Kapazitätswert der Elemente als Ganzes, wenn die Potentialdifferenz zwischen Elektroden 0 ist, durch Cgesamt(0) bezeichnet wird, ein Bias-Abhängigkeitskoeffizient einschließlich eines positiven oder negativen Kapazitätswertes jedes kapazitiven Elements durch An bezeichnet wird, eine Elementgröße jedes kapazitiven Elements durch Sn bezeichnet wird und eine Kapazitätsdichte jedes kapazitiven Elements durch Cn(V) bezeichnet wird, Bias-Charakteristiken eines Kapazitätswertes der kapazitiven Elemente als Ganzes $\begin{array}{l} Cgesamt (V) / Cgesamt (0) \\ = \sum An * Cn (V) * Sn / Cgesamt (0) \end{array}$
sich 1 sehr nahe annähern.
Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das erste kapazitive Element ein kapazitives Akkumulations-MOS-Element eines ersten Leitfähigkeitstyps mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, das zweite kapazitive Element ein kapazitives Akkumulations-MOS-Element eines zweiten Leitfähigkeitstyps mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, wobei der zweite Leitfähigkeitstyp eine Polarität umgekehrt zu jener des ersten Leitfähigkeitstyps ist, und die Halbleitervorrichtung eine Parallelverbindungsstruktur beinhaltet, bei der die obere Elektrode des kapazitiven Akkumulations-MOS-Elements des ersten Leitfähigkeitstyps und die obere Elektrode des kapazitiven Akkumulations-MOS-Elements des zweiten Leitfähigkeitstyps miteinander verbunden sind und die untere Elektrode des kapazitiven Akkumulations-MOS-Elements des ersten Leitfähigkeitstyps und die untere Elektrode des kapazitiven Akkumulations-MOS-Elements des zweiten Leitfähigkeitstyps miteinander verbunden sind.
Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das erste kapazitive Element ein kapazitives Akkumulations-MOS-Element eines ersten Leitfähigkeitstyps mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, das zweite kapazitive Element ein kapazitives Metall-Isolator-Metall-Element mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, und die Halbleitervorrichtung eine Parallelverbindungsstruktur beinhaltet, bei der die obere Elektrode des kapazitiven Akkumulations-MOS-Elements des ersten Leitfähigkeitstyps und die untere Elektrode des kapazitiven MIM-Elements miteinander verbunden sind und die untere Elektrode des kapazitiven Akkumulations-MOS-Elements des ersten Leitfähigkeitstyps und die obere Elektrode des kapazitiven MIM-Elements miteinander verbunden sind.
Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das erste kapazitive Element ein kapazitives Akkumulations-MOS-Element eines zweiten Leitfähigkeitstyps mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, wobei der zweite Leitfähigkeitstyp eine Polarität umgekehrt zu jener des ersten Leitfähigkeitstyps ist, das zweite kapazitive Element ein kapazitives MIM-Element mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, und die Halbleitervorrichtung eine Parallelverbindungsstruktur beinhaltet, bei der die obere Elektrode des kapazitiven Akkumulations-MOS-Elements des zweiten Leitfähigkeitstyps und die obere Elektrode des kapazitiven MIM-Elements miteinander verbunden sind und die untere Elektrode des kapazitiven Akkumulations-MOS-Elements des zweiten Leitfähigkeitstyps und die untere Elektrode des kapazitiven MIM-Elements miteinander verbunden sind.
Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das erste kapazitive Element ein erstes kapazitives MIM-Element mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, das zweite kapazitive Element ein zweites kapazitives MIM-Element mit einer unteren Elektrode, die auf einer Seite des Halbleitersubstrats gebildet ist, und einer oberen Elektrode, die der unteren Elektrode über einen Isolationsfilm gegenüberliegt, ist, und die Halbleitervorrichtung eine Parallelverbindungsstruktur beinhaltet, bei der die obere Elektrode des ersten kapazitiven MIM-Elements und die untere Elektrode des zweiten kapazitiven MIM-Elements miteinander verbunden sind und die untere Elektrode des ersten kapazitiven MIM-Elements und die obere Elektrode des zweiten kapazitiven MIM-Elements miteinander verbunden sind.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, die ferner Folgendes beinhaltet: eine Struktur, bei der ein kammförmiges kapazitives Verdrahtungselement parallel verbunden ist.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, die ferner Folgendes beinhaltet: eine Struktur, bei der ein kapazitives Poly-Isolator-Poly-Element parallel verbunden ist.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, die ferner Folgendes umfasst: ein anderes Halbleitersubstrat mit einem dritten kapazitiven Element, wobei das andere Halbleitersubstrat an das Halbleitersubstrat gebondet ist, und das erste kapazitive Element, das zweite kapazitive Element und das dritte kapazitive Element parallel verbunden sind, so dass Bias-Charakteristiken eines Kapazitätswertes der kapazitiven Elemente als Ganzes sich 1 sehr nahe annähern.
Halbleitervorrichtung nach Anspruch 9, wobei die Halbleitervorrichtung eine Struktur beinhaltet, bei der ein Bondteil des Halbleitersubstrats und des anderen Halbleitersubstrats ein kapazitives Element ist.
Halbleitervorrichtung nach Anspruch 9 oder 10, wobei das Halbleitersubstrat wenigstens eines von einem Pixel und einem Peripherieschaltkreis aufweist, der zum Verarbeiten eines Signals von einen Pixeltransistor konfiguriert ist, der zum Verstärken eines Signals von dem Pixel konfiguriert ist, und das andere Halbleitersubstrat das andere von dem Pixel und dem Peripherieschaltkreis aufweist.
Halbleitervorrichtung nach Anspruch 11, wobei das Pixel aus einer Fotodiode gebildet ist, und das Halbleitersubstrat mit dem Peripherieschaltkreis aus einem ersten Halbleitersubstrat mit dem Pixeltransistor und einem zweiten Halbleitersubstrat mit dem Peripherieschaltkreis besteht.
Halbleitervorrichtung nach Anspruch 9 oder 10, wobei das Halbleitersubstrat wenigstens eines von einem Sensorteil mit einer Einzelphotonenlawinendiode-Fotodiode und einem Peripherieschaltkreis aufweist, der zum Verarbeiten eines Signals von dem Sensorteil konfiguriert ist, und das andere Halbleitersubstrat das andere von dem Sensorteil und dem Peripherieschaltkreis aufweist.
Elektronische Ausrüstung, die Folgendes umfasst: eine Halbleitervorrichtung, die Folgendes beinhaltet: ein Halbleitersubstrat; ein erstes kapazitives Element, das auf das Halbleitersubstrat gestapelt ist; und ein zweites kapazitives Element, das auf eine entgegengesetzte Seite zu einer Seite des Halbleitersubstrats des ersten kapazitiven Elements gestapelt ist und dessen Kapazitätswert Bias-Charakteristiken entgegengesetzt zu Bias-Charakteristiken eines Kapazitätswertes des ersten kapazitiven Elements aufweist, wobei das erste kapazitive Element und das zweite kapazitive Element parallel verbunden sind.