DE112019007907T5

DE112019007907T5 - Gehäuste elektronische vorrichtung mit niederohmigem rückseitenkontakt

Info

Publication number: DE112019007907T5
Application number: DE112019007907.7T
Authority: DE
Inventors: Qin Xu YU; Jian Jun KONG; She Yu Tang; Yun Fu An
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2019-11-21
Filing date: 2019-11-21
Publication date: 2022-09-01
Also published as: WO2021097756A1; US20210159189A1; US11404385B2; CN114868235A

Abstract

Eine elektrische Einrichtung (100) beinhaltet: eine Metallschicht (138), die über eine Nichtvorrichtungsseite eines Halbleitervorrichtungs-Dies (102) gebildet ist, wobei das Halbleitervorrichtungs-Die (102) auf einer Vorrichtungsseite des Halbleitervorrichtungs-Dies (102) gegenüber der Nichtvorrichtungsseite gebildete Vorrichtungen aufweist; eine erste Seite der Metallschicht (138), die an ein Die-Montagepad (112) auf einem Gehäusesubstrat (104) gebondet ist; eine zweite Seite der Metallschicht (138), die über eine aufgeraute Oberfläche (132) auf der Nichtvorrichtungsseite des Halbleitervorrichtungs-Dies (102) gebildet ist, wobei die aufgeraute Oberfläche (132) eine durchschnittliche Oberflächenrauigkeit (Ra) zwischen 40 nm und 500 nm aufweist; Bondpads (108) auf dem Halbeitervorrichtungs-Die (102), die mit leitenden Zuleitungen (110) auf dem Gehäusesubstrat (104) elektrisch gekoppelt sind; und eine Formmasse (140), die mindestens einen Teil des Halbleitervorrichtungs-Dies (102) und mindestens einen Teil der leitenden Zuleitungen (110) bedeckt.

Description

TECHNISCHES GEBIET
Die vorliegende Offenbarung betrifft allgemein gehäuste elektronische Vorrichtungen und insbesondere gehäuste elektronische Vorrichtungen mit einem Rückseitenkontakt.
KURZDARSTELLUNG
In einem beschriebenen Beispiel beinhaltet eine elektrische Einrichtung Folgendes: eine Metallschicht mit einer Dicke zwischen 1,5 µm und 5,5 µm, die über eine Nichtvorrichtungsseite eines Halbleitervorrichtungs-Dies auf einem Halbleitersubstrat gebildet ist, wobei das Halbleitervorrichtungs-Die auf einer Vorrichtungsseite des Halbleitervorrichtungs-Dies gegenüber der Nichtvorrichtungsseite gebildete Vorrichtungen aufweist; eine erste Seite der Metallschicht, die an ein Die-Montagepad auf einem Gehäusesubstrat gebondet ist; eine zweite Seite der Metallschicht, die über eine aufgeraute Oberfläche auf der Nichtvorrichtungsseite des Halbleitervorrichtungs-Dies gebildet ist, wobei die aufgeraute Oberfläche eine durchschnittliche Oberflächenrauigkeit (Ra) zwischen 40 nm und 500 nm aufweist; Bondpads auf dem Halbeitervorrichtungs-Die, die mit leitenden Zuleitungen auf dem Gehäusesubstrat elektrisch gekoppelt sind; und eine Formmasse, die mindestens einen Teil des Halbleitervorrichtungs-Dies und mindestens einen Teil der leitenden Zuleitungen bedeckt.
Figurenliste

1A - 1B sind Querschnittsansichten von gehäusten elektronischen Vorrichtungen, die Halbleitervorrichtungs-Dies mit einer aufgerauten Rückseiten(Nichtvorrichtungsseiten-)Fläche und die dickes Metall aufweisen, das einen niederohmigen Rückseitenkontakt bildet, beinhalten.
2A - 2H sind Projektionsansichten, die Hauptschritte bei der Herstellung eines niederohmigen Rückseitenkontakts auf einem Halbleiterwafer darstellen.
3 ist ein Flussdiagramm mit Beschreibungen der Herstellungsschritte in den 2A - 2H.
4A - 4B sind eine Projektionsansicht und eine Nahaufnahme eines Halbleiterwafers und eines Dies, 4C - 41 sind Querschnittsansichten der Hauptschritte zum Bilden gehäuster elektronischer Vorrichtungen, die Halbleitervorrichtungs-Dies beinhalten, wobei das Halbleitervorrichtungs-Die eine aufgeraute Rückseite und dickes Metall auf der Rückseite aufweist; und 4J ist eine Projektionsansicht einer ein Die beinhaltenden gehäusten elektronischen QFN-Vorrichtung (QFN - quad flat no leads).
5 ist ein Flussdiagramm mit Beschreibungen der Herstellungsschritte in den 4A - 4H.
6A - 6D sind Querschnittsansichten, die die Hauptschritte zum Bilden von WCSP-Dies (WCSP - wafer level chip-scale packaged“ darstellen, wobei die WCSP-Dies dickes Metall auf einer aufgerauten Rückseitenfläche zum Bilden eines niederohmigen Kontakts aufweisen, 6E - 6F sind Projektionsansichten eines WCSP-Wafers und eine Nahansicht eines WCSP-Halbleitervorrichtungs-Dies, und 6G ist eine Querschnittsansicht eines Dies mit einer aufgerauten Rückseitenfläche und einer dicken Metallschicht über die Rückseitenfläche, die an einer Grundplatine montiert ist.
7 ist ein Flussdiagramm mit Beschreibungen der in den 6A - 6G gezeigten Herstellungsschritte.

DETAILLIERTE BESCHREIBUNG
Einander entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf einander entsprechende Teile, es sei denn, es ist etwas Anderes angegeben. Die Figuren sind nicht zwangsweise maßstäblich gezeichnet.
Elemente werden hier als „gekoppelt“ bezeichnet. Wie hier verwendet, beinhaltet der Begriff „gekoppelt“ Elemente, die direkt verbunden sind, und Elemente, die selbst mit dazwischenliegenden Elementen elektrisch verbunden sind, sind auch gekoppelt.
Es wird hier der Begriff „Halbleiter-Die“ verwendet. Wie hier verwendet, kann ein Halbleiter-Die eine diskrete Halbleitervorrichtung wie beispielsweise ein Bipolartransistor, sein, einige diskrete Vorrichtungen wie beispielsweise ein paar Leistungs-FET-Schalter, die zusammen auf ein einziges Halbleiter-Die hergestellt sind, oder ein Halbleiter-Die können eine integrierte Schaltung mit mehreren Halbleitervorrichtungen wie beispielsweise mehrere Kondensatoren in einem A/D-Wandler sein. Das Halbleiter-Die kann passive Vorrichtungen wie beispielsweise Widerstände, Drosselspulen, Filter oder aktive Vorrichtungen wie beispielsweise Transistoren beinhalten. Das Halbleiter-Die kann eine integrierte Schaltung mit Hunderten oder Tausenden von Transistoren sein, die zur Bildung einer funktionalen Schaltung, zum Beispiel eines Mikroprozessors oder einer Speichervorrichtung, gekoppelt sind. Das Halbleiter-Die kann eine passive Vorrichtung wie beispielsweise ein Sensor, sein, beispielhafte Sensoren beinhalten Fotozellen, Transducer und ladungsgekoppelte Bausteine (CCDs - charge coupled devices), oder kann eine MEMS-Vorrichtung (MEMS - micro electro-mechanical system) wie beispielsweise ein DMD (digital micromirror device) sein.
Es wird hier der Begriff „Leistungs-FET“ verwendet. Wie hier verwendet, ist ein Leistung-FET ein Transistor, der zur Verwendung mit einer Versorgungsspannung zwischen etwa 10V und 200V angeordnet ist. Der Begriff „Hochspannung“ wird hier für den Verweis auf Spannungen zwischen etwa 10V und etwa 200V verwendet.
Es wird hier der Begriff „gehäuste elektronische Vorrichtung“ verwendet. Eine gehäuste elektronische Vorrichtung weist mindestens ein Halbleitervorrichtungs-Die, das mit Anschlüssen elektronisch gekoppelt ist, und einen Gehäusekörper, der das Halbleitervorrichtungs-Die stützt und bedeckt, auf. Bei einigen Anordnungen können mehrere Halbleitervorrichtungs-Dies zusammen gehäust sein. Zum Beispiel können ein Leistungs-MOS-Halbleitervorrichtungs-Die und ein logisches Halbleitervorrichtungs-Die wie beispielsweise ein Gate-Treiber- oder ein Steuervorrichtungs-Die zur Bildung einer einzigen gehäusten elektronischen Vorrichtung gehäust sein. Zusätzliche Komponenten wie beispielsweise passive können in der gehäusten elektronischen Vorrichtung enthalten sein. Das Halbleitervorrichtungs-Die ist auf einem Substrat montiert, das leitende Zuleitungen bereitstellt, ein Teil der leitenden Zuleitungen bildet die Anschlüsse für die gehäuste elektronische Vorrichtung. Das Halbleitervorrichtungs-Die kann mit einer dem Substrat abgekehrten aktiven Vorrichtungsfläche und einer dem Substrat zugekehrten Rückseitenfläche, die an dem Substrat montiert ist, an dem Substrat montiert sein. Alternativ kann das Halbleitervorrichtungs-Die mit der der Substratfläche zugekehrten aktiven Fläche montiert sein, und das Halbleitervorrichtungs-Die ist durch leitende Säulen oder Lötkugeln an den Zuleitungen des Substrats montiert. Die gehäuste elektronische Vorrichtung kann einen durch ein duroplastisches Epoxidharz in einem Formprozess oder durch die Verwendung von Epoxid, Kunststoffen oder Harzen, die bei Raumtemperatur flüssig sind und anschließend ausgehärtet werden, gebildeten Gehäusekörper aufweisen. Der Gehäusekörper kann ein hermetisches Gehäuse für die gehäuste elektronische Vorrichtung bereitstellen. Der Gehäusekörper kann unter Verwendung eines Verkapselungsprozesses in einer Form gebildet werden, jedoch wird während der Verkapselung ein Teil der Zuleitungen des Substrats nicht bedeckt, um die freiliegenden Anschlüsse für die gehäuste elektronische Vorrichtung bereitzustellen.
Es wird hier der Begriff „Ritzlinie“ verwendet. Eine Ritzlinie ist ein Teil des Halbleiterwafers zwischen Halbleiter-Dies. In verwandter Literatur wird manchmal der Begriff „Ritzgraben“ verwendet. Wenn die Verarbeitung beendet ist und die Halbleitervorrichtungen vollständig sind, werden die Halbleitervorrichtungen zu einzelnen Halbleiter-Dies getrennt, indem der Halbleiterwafer entlang den Ritzlinien durchtrennt wird. Die getrennten Dies können dann entfernt und zur weiteren Verarbeitung einschließlich Häusung individuell gehandhabt werden. Dieser Prozess des Entfernens von Dies von einem Wafer wird als „Vereinzelung“ oder manchmal als „Zerteilen“ bezeichnet. Ritzlinien sind auf vier Seiten von Halbleiter-Dies angeordnet, und wenn die Dies bezüglich einander vereinzelt werden, werden rechteckige Halbleiter-Dies gebildet.
Es wird hier der Begriff „wafer level chip scale packaging“ oder „WCSP“ verwendet. In WCSP werden Schritte zum Fertigstellen einer gehäusten Halbleitervorrichtung vor der Vereinzelung auf dem Wafer durchgeführt. In einem Beispiel für eine Vorrichtung mit Bondhügeln werden Lötkugeln, Lötkontakthügel oder Säulenhügel auf den Bondpads der Halbleitervorrichtungen auf Waferebene gebildet. Wenn der Wafer mit Bondhügeln versehen ist, werden die einzelnen Halbleiter-Dies unter Verwendung von Teilungs- und Vereinzelungsschritten von dem Wafer getrennt. Die mit Bondhügeln versehenen Halbleiter-Dies können dann in einer Flipchip-Ausrichtung an ein Substrat montiert werden.
Es wird hier der Begriff „Quad Flat No-Lead“ oder „QFN“ für ein Vorrichtungsgehäuse verwendet. Ein QFN-Gehäuse weist Zuleitungen auf, die mit den Seiten eines geformten Gehäusekörpers koextensiv sind, und die Zuleitungen befinden sich auf vier Seiten. Alternativ können Flat-No-Lead-Gehäuse Zuleitungen auf zwei Seiten oder auf einer Seite haben. Diese können als „Small-Outline-No-Lead“- oder „SON“-Gehäuse bezeichnet werden. Gehäuste elektronische Vorrichtungen ohne Zuleitungen können auf einer Platine oberflächenmontiert sein. Mit Zuleitungen versehene Gehäuse können mit den Anordnungen verwendet werden, wobei sich die Zuleitungen von dem Gehäusekörper weg erstrecken und dazu geformt sind, einen Teil zum Löten an eine Platine zu bilden. Es kann mit diesen Anordnungen ein Dual-In-Line-Gehäuse oder DIP verwendet werden.
Es wird hier der Begriff „Gehäusesubstrat“ verwendet. Ein Gehäusesubstrat ist ein Substrat, das dazu angeordnet ist, ein Halbleiter-Die aufzunehmen und das Halbleiter-Die in einem fertiggestellten Halbleitergehäuse zu stützen. Gehäusesubstrate beinhalten leitende Leiterrahmen, die aus Kupfer, Aluminium, Stahl und Legierungen wie beispielsweise Legierung 42 und Kupferlegierung, gebildet sein können. Die Leiterrahmen können ein Die-Pad zum Montieren des Halbleiter-Dies und leitende Zuleitungen, die nahe dem Die-Pad zum Koppeln mit Bondpads auf dem Halbleiter-Die unter Verwendung von Drahtbonds, Bändchenbonds oder anderen Leitern angeordnet sind, beinhalten. Die Leiterrahmen können in Streifen oder Arrays vorgesehen sein. Dies können auf den Streifen oder Arrays platziert sein, wobei die Dies auf einem Die-Pad für jede gehäuste Vorrichtung platziert sind und eine Die-Befestigung oder ein Die-Klebstoff zum Montieren der Dies an die Leiterrahmen-Die-Pads verwendet werden kann. Drahtbonds können Bondpads auf den Halbleiter-Dies an die Zuleitungen der Leiterrahmen koppeln. Wenn die Drahtbonds in Position sind, können ein Teil des Substrats, das Die und mindestens ein Teil des Die-Pads mit einem Schutzmaterial wie beispielsweise eine Formmasse bedeckt werden. Es kann eine duroplastische Formmasse wie beispielsweise Epoxidharz verwendet werden. Es kann Spritzpressen oder Blockformen verwendet werden, um die Gehäusekörper aus der Formmasse zu bilden. Nach dem Formen können die einzelnen gehäusten Vorrichtungen von der Formmasse geschnitten werden, wobei freiliegende Teile der Leiterrahmenzuleitungen dann Anschlüsse für die gehäuste Halbleitervorrichtung bilden. Es können Flipchip-montierte Vorrichtungen verwendet werden. Beim Flipchip-Montieren, werden Lötkugeln, Lötsäulen oder Lötkontakthügel auf Bondpads des Halbleiter-Dies gebildet. Das Die wird dann so ausgerichtet, dass die Lötkontakthügel einer Leiterplatte oder einem Substrat zugekehrt sind, und es wird ein Lötmittelrückflussprozess verwendet, um die Lötkontakthügel an Kontaktflecke auf dem Substrat zu befestigen, wobei das Lot eine physische Befestigung und eine elektrische Verbindung zwischen dem Substrat und den Halbleiter-Dies bildet. Eine Formmasse oder ein anderes Schutzmaterial kann das Die und einen Teil des Substrats bedecken, um das Flipchip-Gehäuse fertigzustellen.
Alternative Gehäusesubstrate beinhalten vorgeformte Leiterrahmen (PMLF - premolded lead frames) und geformte Zwischenverbindungssubstrate (MIS - molded interconnect substrates) zur Aufnahme von Halbleiter-Dies. Diese Substrate können Dielektrika wie beispielsweise Flüssigkristallpolymer (LCP) oder eine Formmasse und leitende Teile in den Dielektrika beinhalten. Die Leiterrahmen können gestanzte und teilweise geätzte Leiterrahmen beinhalten, in einem teilweise geätzten Leiterrahmen können durch Ätzen eines Musters von einer Seite des Metallleiterrahmens und dann von der anderen Seite zwei Metallebenen gebildet werden, um Teile mit voller Dicke und teilweiser Dicke zu bilden, und in einigen Bereichen kann sämtliches Metall geätzt werden, um Öffnungen durch die teilweise geätzten Leiterrahmen zu bilden. Das Gehäusesubstrat kann auch bandbasierte und filmbasierte Substrate, die Leiter tragen, Keramiksubstrate, Laminatsubstrate mit mehreren Schichten von Leitern und Isolierschichten, und Leiterplattensubstrate aus Keramik, Glasfaser oder Harz oder glasfaserverstärkte Epoxidsubstrate wie beispielsweise FR4 sein.
Es wird hier eine „dicke Metallschicht“ beschrieben und wird als auf einer Rückseitenfläche eines Halbleitersubstrats oder Wafers gebildet beschrieben. Wie hier verwendet, bedeutet der Begriff „dickes Metall“ eine Schicht aus Metall, die mindestens 1,5 Mikrometer (µm) und bis zu 5,5 µm dick ist. Die dicke Metallschicht kann eine einzige Metallschicht oder kann mehrere Metallschichten sein. In einer besonderen beispielhaften Anordnung weist die dicke Metallschicht auf der Rückseite eines Halbleiterwafers mehrere Schichten auf und beinhaltet eine Titan(Ti)-Schicht über dem Halbleiterwafer für Adhäsion, eine Nickel(Ni)-Sperrschicht auf dem Titan und eine dickere Silber(Ag)-Schicht auf dem Nickel als die letzte und äußerste Schicht. Diese dicke Metallschicht weist einen geringen Widerstand auf, ist relativ kostengünstig und stellt bei einer elektronischen Hochspannungsvorrichtung einen Kontakt mit einem geringen Widerstand mit einem Transistor bereit, wodurch die Einschaltwiderstands(R_DSon)-Metrik für die gehäusten Vorrichtungen verbessert wird. Die Anordnungen können andere Metallschichten wie zum Beispiel Gold (Au), Platin (Pt), Palladium (Pd) beinhalten. Es können Legierungen und Kombinationen aus Metallen und mehr oder weniger Sperr- und Diffusionsschichten mit einer dicken äußersten Metallschicht verwendet werden, um zusätzliche Anordnungen zu bilden.
Es wird hier der Begriff „durchschnittliche Oberflächenrauigkeit“ verwendet. Ein Maß für Oberflächenrauigkeit, das Maß der durchschnittlichen Oberflächenrauigkeit, Ra, ist ein Mittelwert einer vertikalen Distanz zu einer Spitze in dem Profil einer Oberfläche, gemessen von einer Basisoberfläche oder idealen Oberfläche. Mit zunehmender Rauigkeit nimmt auch Ra für die Oberfläche zu. Die durchschnittliche Ra ist ein unter Verwendung von Beispielen entlang dem Profil für eine Bewertungsdistanz berechnetes arithmetisches Mittel. Die durchschnittliche Oberflächenrauigkeit Ra weist Distanzeinheiten auf. In dieser Anmeldung wird ein Bereich einer gewünschten durchschnittlichen Oberflächenrauigkeit Ra einer aufgerauten Oberfläche von einem Minimum von etwa 40 nm bis zu einem Maximum von etwa 500 nm beschrieben. Eine Oberfläche, die durch einen Wafer-Rückschleifvorgang, der die Oberfläche glättet, erhalten wird, weist hingegen eine Ra von weniger als etwa 10 nm auf.
In dieser Beschreibung wird der Begriff „aufgeraute Oberfläche“ verwendet. Wie hier verwendet, ist eine aufgeraute Oberfläche eine Oberfläche, die dahingehend behandelt ist, die durchschnittliche Oberflächenrauigkeit Ra zu erhöhen. In den Beispielen weist die aufgeraute Oberfläche eine Ra auf, die von einem Anfangswert von etwa 10 nm nach einem Rückschleifvorgang bis zu mindestens 40 nm zunimmt und bis zu 500 nm zunehmen kann. Die aufgeraute Oberfläche verbessert die Leistung, wie hier beschrieben wird.
Bei den Anordnungen wird das Problem der Bereitstellung eines niederohmigen Kontakts an einem Halbleitervorrichtungs-Die auf einem Gehäusesubstrat in einer gehäusten elektronischen Vorrichtung durch Bereitstellen eines dicken Rückseitenmetalls zum Verringern des Widerstands an der Rückseite des Vorrichtungs-Dies gelöst. Die Rückseitenfläche eines Halbleiterwafers, der das Halbleitervorrichtungs-Die beinhaltet, wird vor dem Aufbringen des Metalls des dicken Rückseitenmetalls aufgeraut. Durch Aufrauen der Rückseitenfläche, nachdem ein Wafer-Dünnungsrückschleifprozess die Oberfläche geglättet hat, verhindert die Verwendung der Anordnungen überraschenderweise eine Delamination der dicken Rückseitenmetallschicht.
1A zeigt eine beispielhafte gehäuste elektronische Vorrichtung 100 mit einem Halbleitervorrichtungs-Die 102, das einen niederohmigen Rückseiten(Nichtvorrichtungsseiten-)Kontakt mit einem Gehäusesubstrat 104 hat. Ein gehäuster NexFET™ (ein Leistungs-MOS-Feldeffekttransistor mit vertikalem Stromfluss, der von Texas Instruments Incorporated. erhältlich ist) wird zur Veranschaulichung verwendet. Es können auch andere gehäuste elektronische Vorrichtungen wie beispielsweise Bipolartransistoren, integrierte Hochleistungsschaltungen in den Anordnungen verwendet werden.
Wenn das Gate 120 des NMOS NexFET™ 102 ein Potenzial empfängt, das eine Schwellenspannung übersteigt, und die Vorrichtung einschaltet, fließt Strom von der stark n-dotierten Source 116 lateral durch den Transistorkanal unter dem Gate 120 zu einem leicht n-dotierten Drain 118. Dann fließt der Strom von der Oberseite (Vorrichtungsseite) des NexFET™- Halbleiter-Dies 102 weg und aus der Rückseite (Nichtvorrichtungsseite). Der leicht n-dotierte Drain (LDD) 118 verarmt vollständig, wenn der Transistor ausgeschaltet ist. Der Spannungsabfall über den vollständig verarmten LDD 118 ermöglicht es einem Niederspannungstransistor auf hohe Spannung zu schalten. Die dicke Metallschicht (in einem Beispiel größer als oder gleich 1,5 µm) 138 auf der Rückseite des Siliciumsubstrats 114 des NexFET™ gewährleistet einen niederohmigen Kontakt mit dem darunterliegenden Gehäusesubstrat-Die-Montagepad 112. Der niederohmige Kontakt reduziert einen Reihenwiderstand und verbessert die Transistorleistung. Das dicke Metall 138 kann eine beträchtliche Spannung erfahren und bewirken, dass das dicke Metall 138 von dem Siliciumsubstrat 114 delaminiert.
Vor dem Aufbringen des dicken Rückseitenmetalls 138 wird die Oberfläche des Siliciumsubstrats 114, die durch Rückschleifen zum Dünnen des Substrats geglättet ist, aufgeraut. In einer beispielhaften Anordnung erfolgt das Aufrauen unter Verwendung einer bestimmten Ätzprozedur. Die aufgeraute Siliciumoberfläche 132 verbessert die Adhäsion zwischen dem dicken Metall 138 und dem Siliciumsubstrat 114. Die verbesserte Adhäsion beseitigt die Delamination der dicken Metallschicht, verbessert den Ertrag, verbessert die Leistungen und verbessert die Zuverlässigkeit.
1A zeigt einen Doppelgate-Transistor 120 NexFET™ 102 (in diesem Beispiel einen NMOS-Hochleistungstransistor), wobei sich die Transistors-Source 116 auf der Vorderseite (Vorrichtungsseite) des Siliciumsubstrats 114 befindet und der Transistor-Drain die Rückseite (Nichtvorrichtungsseite) des Siliciumsubstrats 114 ist. Während des Transistorbetriebs fließt der Transistorstrom vertikal durch das Vorrichtungs-Die 102 von der Vorderseiten-Source 116 und aus der Rückseite des Siliciumsubstrats 114, die der Transistor-Drain ist. Ein Source-Kontakt 128 schließt die n-Source-Diffusion 116 gegen den p-Transistorkörper 115 kurz. Eine erste Zwischenverbindungsschicht 126 verbindet den Source-Kontakt 128 mit einem Vorderseiten-Bondpad 108. Eine dielektrische Schicht 124 verhindert einen Kurzschluss der Zwischenverbindung 126 gegen das Gate 120 und einen Kurzschluss gegen das leicht dotierte Drain-Gebiet (LDD) 118. STI (Shallow Trench Isolation) 122 (ein mit einem Siliciumdioxiddielektrikum gefüllter Graben) isoliert elektrisch den NexFET™-Transistor von anderen elektrischen Vorrichtungen (nicht gezeigt), die auch auf dem Siliciumsubstrat 114 gebildet sein können.
Die Rückseiten(Nichtvorrichtungsseiten)-Fläche 132 des Siliciumsubstrats 114 wird, nachdem sie einem Rückschleifen unterzogen wurde, aufgeraut, das Rückschleifen führt zu einer glatten Oberfläche. Bei den Anordnungen ist gefunden worden, dass die aufgebaute Rückseitenfläche die Adhäsion des dicken Rückseitenmetalls 138 verbessert und eine Delamination verhindert. Bei einer beispielhaften Anordnung ist das Rückseitenmetall ein Dreischichtenmetallstapel 101. In 1A bildet eine erste Titanschicht 134 (mit einer Dicke von 180 nm - 220 nm) ein Silizid mit dem darunterliegenden aufgerauten Siliciumsubstrat 114. Die Silicidbildung verringert den Widerstand und verstärkt darüber hinaus die Adhäsion (im Vergleich zu Siliciumoberflächen ohne Silizid). Die zweite Schicht 136 ist Nickel mit einer Dicke von 180 nm - 220 nm. Die Nickelschicht verbessert die Lötmittelbenetzbarkeit und stellt eine Diffusionsbarriere zwischen dem Siliciumsubstrat 114 und dem Lötmittel bereit. Darüber hinaus gewährleistet die zweite Nickelschicht 136 der darunterliegenden Titanschicht 134 Schutz gegen mechanisches Zerkratzen und Korrosion. In einem Beispiel ist die dicke Metallschicht 138 eine Silber(Ag)-Schicht mit einer Dicke zwischen 2700 nm und 3300 nm. In anderen Beispielen weist eine Metallschicht über der aufgerauten Oberfläche eine Dicke zwischen 150 nm und 5500 nm auf. Die dicke Silberschicht 138 verhindert eine Oxidation der darunterliegenden Nickelschicht 136 und gewährleistet eine hervorragende Lötmittelbenetzbarkeit zusätzlich zu der Bereitstellung eines niederohmigen Kontakts mit dem darunterliegenden Montagepad 112 auf dem Gehäusesubstrat 104. Der niederohmige Kontakt verbessert die Leistung, insbesondere für elektronische Hochspannungsvorrichtungen.
Das NexFET™- Halbleitervorrichtungs-Die 102 in 1A ist auf dem Die-Montagepad 112 des Gehäusesubstrats 104 montiert. Die Bondpads 108 auf der Oberfläche des Zwischenschichtoxiddielektrikums 130 (ILO) des NexFET™-Halbleitervorrichtungs-Dies 102 sind mit Drahtbonds 106 mit Zuleitungen 110 auf dem Substrat 104 elektrisch verbunden. Eine Schutzüberzugsschicht (PO) 131 aus einem dielektrischen Material wie beispielsweise Siliciumnitrid oder Polyimid bedeckt die Oberfläche des ILO 130. Öffnungen in der PO-Schicht 131 legen die Bondpads 108, mit denen die Drahtbonds 106 verbunden sind, frei. Das NexFET™-Die 102, die Drahtbonds 106 und ein Teil des Substrats 104 sind mit einer Formmasse 140 bedeckt, um eine gehäuste elektronische Vorrichtung 100 bilden. Diese gehäuste elektronische Vorrichtung 100 kann als „verkapselt“ bezeichnet werden, obgleich der Begriff „verkapselt“, wie hier verwendet, Teile der Zuleitungen 110 beinhaltet, die freiliegen und nicht durch die Formmasse 140 bedeckt sind, um elektrische Anschlüsse für die fertiggestellte gehäuste Vorrichtung 100 zu bilden. Der Schritt des Bedeckens der Vorrichtung mit der Formmasse 140 wird manchmal als „Verkapselungs“-Prozess bezeichnet. Wie hier verwendet, beinhaltet die Verkapselung teilweises Bedecken des Gehäusesubstrats 104, so dass Teile der Zuleitungen 110 und der Die-Montagebereich 112 freiliegen können, um eine elektrische Verbindung bereitzustellen und Wärmeleitung zwischen der gehäusten elektronischen Vorrichtung 100 und einer Grundplatine oder einem Substrat bereitzustellen.
1B stellt eine Querschnittsansicht einer alternativen Anordnung für eine gehäuste elektronische Flipchip-Vorrichtung dar. Das Halbleiter-Die 102 in 1B weist Lötkugeln 105 auf, die auf einem Under-Bump-Metall(UBM)-Pad 133 gebildet sind und mit dem Bondpad 108 in Kontakt stehen. Das UBM kann Nickel, Nickel/Palladium, Nickel/Gold, Gold, Silber oder ein anderes lötbares Metall sein. Das NexFET™-Halbleiter-Die 102 mit den Lötkugeln 105 ist umgedreht, und die Lötkugeln 105 werden geschmolzen, um Lötbonds mit den Gehäusesubstratzuleitungen 110 zu bilden. (Flipchip-Kugelbonding unter Verwendung von thermischem Reflow). Das NexFET™-Halbleiter-Die 102, die Lötbonds und ein Teil der Substratzuleitungen 110 sind mit der Formmasse 140 bedeckt. Teile der Zuleitungen 110 und ein Teil der dicken Metallschicht 138 auf der Nichtvorrichtungsseite des NexFET™-Dies 102 liegen von dem Gehäusekörper frei, um elektrische Anschlüsse für die fertiggestellte gehäuste elektronische Vorrichtung 100 herzustellen.
2A - 2H stellen eine Reihe von Projektionsansichten der Hauptschritte beim Bilden eines niederohmigen, dicken Metallkontakts 238 auf der Rückseite (Nichtvorrichtungsseite) eines Halbleitersubstrats 214 dar. In den 2A - 2H werden der Übersicht halber ähnliche Bezugszeichen für ähnliche Elemente, wie in 1A gezeigt sind, verwendet. Zum Beispiel entspricht Substrat 214 in 2A - 2H dem Siliciumsubstrat 114 in 1A. Beschreibungen der Hauptschritte in 2A - 2H sind in dem Prozessflussdiagramm in 3 aufgeführt.
2A zeigt ein Halbleitersubstrat 214 mit der Vorrichtungsseite (Vorderseite) nach oben und der Nichtvorrichtungsseite (Rückseite) des Wafers nach unten weisend, gemäß der Ausrichtung in 2A. Die horizontalen 248 und vertikalen 250 Ritzlinien (gemäß der Ausrichtung in 2A horizontal und vertikal gezeigt, wobei die Linien parallel sind und die beiden Sätze der Ritzlinien senkrecht zueinander verlaufen) begrenzen jedes Halbleitervorrichtungs-Die 252 auf der Vorderseite des Substrats 214.
In 2B ist ein Rückseitenschleifband 242 (siehe Schritt 301, 3) auf der Vorderseite des Halbleitersubstrats 214 aufgebracht. Das Halbleitersubstrat 214 kann zum Beispiel ein Siliciumwafer sein. Es können bei den Anordnungen andere Halbleitersubstrate wie beispielsweise Galliumarsenid (GaAs), Silicium-auf-Isolator (SOI), Siliciumgermanium (SiGe), Galliumnitrid (GaN) und andere Halbleitermaterialien verwendet werden.
2C zeigt das Substrat 214 umgedreht mit der Vorrichtungsseite nach unten weisend. Das Rückschleifen (Schritt 303, 3) wird dazu verwendet, das Substrat 214 von einer Dicke, die mehr als 500 µm sein kann, auf eine Dicke von etwa 120 µm oder darunter zu dünnen.
2D (Schritt 305, 3) stellt einen Spin-Etching-Schritt dar, der die Rauigkeit der Rückseite (Nichtvorrichtungsseite) des Substrats 214, die durch den oben beschriebenen Wafer-Dünnungsprozess geglättet worden war, verbessert. In einem beispielhaften Prozess werden drei Flüssigkeitsgemische durch eine Düse nacheinander auf die Rückseitenfläche des sich drehenden Substrats 214, ein Wafer, abgegeben. In einem beispielhaften Prozess werden die Flüssigkeiten mit einer Rate von etwa 200 ml/min abgegeben. Die Drehgeschwindigkeit kann zur Erzeugung zusätzlicher Anordnungen modifiziert werden. Die Drehgeschwindigkeit des Wafers kann zwischen etwa 300 U/min und etwa 600 U/min liegen, während die Flüssigkeiten abgegeben werden.
In einem beispielhaften Prozess ist das während des ersten Ätzschritts abgegebene Flüssigkeitsgemisch H₂SO₄ + HNO₃ + HF (Schwefelsäure/Stickstoffsäure/ Fluorwasserstoffsäure). Die Konzentration der Schwefelsäure beträgt 75% - 85%. Die Konzentration der Stickstoffsäure beträgt 5 - 10%. Die Konzentration der Fluorwasserstoffsäure beträgt 0,8% - 5%. Der Rest des Gemisches ist entionisiertes (DI-)Wasser. Die Temperatur des ersten Gemisches liegt im Bereich von 30 - 60°C. Die Abgabezeit beträgt mindestens 10 Sekunden. Die Zeit und die Konzentrationen der Säuren können variiert werden.
Nach dem ersten Gemisch wird entionisiertes Wasser auf Raumtemperatur für mindestens 3 Sekunden auf den Wafer abgegeben, um das Halbleitersubstrat 214 zu reinigen. Bei alternativen Ansätzen können andere Reinigungslösungen verwendet werden.
Im zweiten Schritt des beispielhaften Aufrauungsprozesses ist das zweite Flüssigkeitsgemisch HNO₃ + HF+ H₂O₂ (Stickstoffsäure, Fluorwasserstoffsäure, Wasserstoffperoxid). Die Konzentration von HNO₃ in dem zweiten Gemisch liegt zwischen 65% - 70%. Die Konzentration von HF in dem zweiten Gemisch liegt zwischen 0,5% - 1%. Das verbleibende Gemisch ist Wasserstoffperoxid (H₂O₂). In einem Beispiel wird das zweite Gemisch für etwa 10 Sekunden bei einer Temperatur zwischen 20°C und 35°C abgegeben. Die Zeit, die Temperatur und die Säurekonzentrationen der zweiten Ätzung können zur Bildung zusätzlicher alternativer Prozesse, die als zusätzliche Anordnungen in Betracht kommen, variiert werden.
Nach dem Auftragen des zweiten Gemisches wird entionisiertes Wasser auf Raumtemperatur für mindestens 3 Sekunden zum Säubern des Wafers auf den Wafer abgegeben.
In dem dritten Schritt des beispielhaften Aufrauungsprozesses wird verdünnte Fluorwasserstoffsäure (DHF) auf den Wafer abgegeben, in einem Beispiel wird die DHF für etwa 10 Sekunden bei einer Temperatur zwischen 25°C und 50°C abgegeben. Die DHF ist zwischen 0,49% - 3% Fluorwasserstoffsäure in DI-Wasser. Wie oben beschrieben wurde, können die Konzentrationen, Temperaturen und Abgabezeiten zur Bildung zusätzlicher alternativer Prozesse variiert werden.
Nach dem Auftragen des dritten Gemisches wird für mindestens 3 Sekunden zum Säubern des Wafers DI-Wasser auf den Wafer aufgebracht. Es können andere Reinigungsprozesse zum Entfernen der Ätzsäuren von dem Wafer verwendet werden.
Nach dem Spülen des DI-Wafers wird die Drehgeschwindigkeit des Wafers auf eine Geschwindigkeit, die größer als oder gleich 1000 U/min ist, in einer Stickstoffumgebung zum Entfernen von überschüssiger Flüssigkeit und zum Trocknen des Halbleitersubstrats 214 erhöht. Es können andere Wafer-Trocknungsprozesse verwendet werden.
2E zeigt die Nichtvorrichtungsseite (Rückseite) des Wafers mit der aufgerauten Oberfläche 232. Das aus drei Schritten bestehende Spin-Etching erhöht die durchschnittliche Oberflächenrauigkeit (Ra) von etwa 10 nm nach dem Rückschleifen zu über etwa 40 nm nach dem Spin-Etching. Die durchschnittliche Oberflächenrauigkeit nach dem Spin-Etching kann zwischen etwa 40 nm und 500 nm betragen. Das Rückschleifband 242 wird dann entfernt (Schritt 307, 3).
In 2F wird nach einer Wafer-Reinigung (Schritt 309, 3) eine erste Schicht 234 des Rückseitenmetalls aufgebracht (Schritt 311, 3), um einen niederohmigen Kontaktwiderstand bereitzustellen und eine verbesserte Adhäsion bereitzustellen. In einer Anwendung wird eine Titanschicht mit einer Dicke zwischen 100 nm 220 nm aufgebracht. Die Titanschicht bildet ein Silizid mit der aufgerauten Oberfläche 232 des Siliciumsubstrats 214. Dies gewährleistet einen niederohmigen Kontakt mit dem darunterliegenden Siliciumsubstrat 214 und stellt eine hervorragende Adhäsion für nachfolgende Metallschichten bereit.
In 2F (Schritt 313, 3) wird ein Sperrmetall 236 auf die erste Metallschicht 234 aufgebracht, um Interdiffusion des dicken Metalls 238 mit dem darunterliegenden Siliciumsubstrat 214 zu verhindern. Bei einer Anwendung wird eine Nickelschicht mit einer Dicke zwischen 180 nm und 400 nm aufgebracht. Die Nickelschicht 236 ist lötbar und stellt eine Diffusionsbarriere zwischen dem beim Montieren des Dies aufzubringenden Lötmittel und dem Siliciumsubstrat 214 bereit.
In 2G (Schritt 315, 3) wird das dicke Metall 238 auf die Nichtvorrichtungsseite (Rückseite) des Wafers 215 aufgebracht. Bei einer Anwendung ist das dicke Metall 238 Silber (Ag) mit einer Dicke im Bereich von 1,5 µm bis 5,5 µm. Die Silberschicht 238 stellt eine hervorragende Lötmittelbenetzbarkeit bereit und gewährleistet einen geringen Widerstand für den Rückseiten(Nichtvorrichtungsseiten)-Kontakt. Die Silberschicht 238 verhindert auch eine Oxidation des darunterliegenden Nickels 236 vor dem Löten.
Diese Metallschichten 234, 236 und 238 können unter Verwendung einer Technik der physikalischen Dampfabscheidung wie beispielsweise Verdampfen oder Sputtern aufgebracht werden. Verdampfen ist aufgrund der höheren Abscheidungsrate das bevorzugte Verfahren.
Andere Adhäsions-/Sperrmetalle wie beispielsweise Titan/Titannitrid, Titan/Nickel-Vanadium-Legierung und Tantal/Tantalnitrid können für die Adhäsions- und/oder Sperrschichten verwendet werden. Andere dicke Metalle wie beispielsweise Gold, Palladium, Platin und Kupfer können auch zur Bereitstellung eines geringen Widerstands verwendet werden. Die Verwendung von Titan, Nickel und Silber gewährleistet einen geringen Kontaktwiderstand zu relativ niedrigen Kosten, jedoch können auch andere Materialien zum Bilden zusätzlicher Anordnungen verwendet werden.
Nach dem Aufbringen der Metallschichten 234, 236 und 238 kann der Wafer 214 bei einer Temperatur von etwa 400°C und für eine Zeit von etwa 30 Minuten zum Sintern des Metalls getempert werden. Variationen bei Zeit und Temperatur für das Tempern und Sintern können zusätzliche alternative Anordnungen bilden.
Die Hauptherstellungsschritte zum Häusen einer elektronischen Vorrichtung, die ein Halbleitervorrichtungs-Die mit einem niederohmigen Nichtvorrichtungsseitenkontakt zu einem Substrat wie beispielsweise einem Leiterrahmen-, PMLF- oder MIS-Substrat, aufweist, wird in Querschnittsansichten und Projektionsansichten in den 4A - 41 dargestellt. In den 4A - 41 werden der Übersicht halber ähnliche Bezugszeichen für ähnliche Elemente, wie in den 2A - 2H gezeigt sind, verwendet. Zum Beispiel entspricht das Halbleitersubstrat 414 in den 4A - 41 dem Halbleitersubstrat 214 in den 2A - 2H. Beschreibungen der Hauptschritte in den 4A - 4H sind in dem Prozessflussdiagramm in 5 aufgeführt.
4A zeigt eine Projektionsansicht eines Halbleitersubstrats 414 wie beispielsweise eines Wafers mit einer mit Halbleitervorrichtungs-Dies 452 bedeckten Vorrichtungsseite. Horizontale Ritzlinien 448 (wie in 4A dargestellt) und vertikale Ritzlinien 450 trennen jedes Die 452 von benachbarten Dies.
Die Halbleitervorrichtungs-Dies 452 werden durch Schneiden durch den Wafer entlang den horizontalen 448 und vertikalen 450 Ritzlinien (siehe Schritt 501, 5) vereinzelt. 4B ist eine erweiterte Ansicht eines der vereinzelten Dies 452, wobei Bondpads 408 auf der aktiven (Vorderseiten-)Fläche gezeigt werden. Halbleitervorrichtungen wie beispielsweise Transistoren, integrierte Schaltungen, Dioden, Widerstände, Drossel- und andere Spulen, Kondensatoren und andere Schaltungsarten, die in einer Halbleitervorrichtung gebildet werden können, werden nicht gezeigt, sind aber auf dem Wafer 414 vorhanden.
In 4C werden vereinzelte Halbleitervorrichtungs-Dies 452 in einer auf ein Die-Montagepad 412 auf einem Gehäusesubstrat 458 ausgerichteten Querschnittsansicht gezeigt. Bei dieser Anwendung ist das Gehäusesubstrat 458 ein Leiterrahmenstreifen, aber das Gehäusesubstrat 458 können bandbasierte und filmbasierte Substrate, die Leiter tragen; Keramiksubstrate, Laminatsubstrate mit mehreren Schichten von Leitern und Isolierschichten; und Leiterplattensubstrate aus Keramik, Glasfaser oder Harz oder glasfaserverstärkte Epoxidsubstrate wie beispielsweise FR4 sein. Das Gehäusesubstrat 458 ist in diesem Beispiel ein Leiterrahmenstreifen, der mehrere einzelne Leiterrahmen 404 (Die-Montagepad 412 plus Zuleitungen 410) ist, die durch aus Leiterrahmenmaterial hergestellte Sägegräben 456 zusammengefügt sind. Leiterrahmen können auch entfernbare Teile (nicht gezeigt) beinhalten, die die Zuleitungen 410 vor dem Montieren der Halbleitervorrichtungs-Dies und Verkapseln mechanisch stützen, diese Teile werden während des Häusungsprozesses weggeschnitten, um die Zuleitungen elektrisch voneinander zu isolieren.
In 4D zeigt eine andere Querschnittsansicht die vereinzelten Dies 452 (Schritt 503), die unter Verwendung eines Bindemittels wie beispielsweise Lötmittel oder Klebstoff auf dem Die-Montagepad 412 montiert sind. Einige Klebstoffe für die Die-Montage werden als „Die-Attach“ bezeichnet, und diese können verwendet werden. Die-Attach für die Anordnungen können wärmeleitend sein.
In 4E sind in einer anderen Querschnittsansicht die Bondpads 408 auf den Dies 452 mit den Zuleitungen 410 auf dem Leiterrahmenstreifen 458 mit den Leitern 406 elektrisch verbunden (siehe Schritt 505 in 5). In 4E sind die Leiter 406 Drahtbonds. Es können auch Bändchenbonds oder andere leitende Verbinder verwendet werden.
In 4F sind die Dies 452, die Leiter 406 und Teile der Leiterrahmenzuleitungen 410 mit einer Formmasse 439 wie beispielsweise einem gefüllten Epoxid bedeckt gezeigt (siehe Schritt 507 5). Die Formmasse kann einer thermischen Aushärtung unterzogen werden oder kann eine duroplastische Formmasse sein, die in einer Form erwärmt und als eine erwärmte Flüssigkeit, die bei ihrem Kühlen aushärtet und sich verfestigt, abgegeben wird.
In 4G zeigt eine Querschnittsansicht einzelne gehäuste Halbleitervorrichtungs-Dies 400, die durch Schneiden durch die Sägegräben 456 auf dem Leiterrahmenstreifen 458 bezüglich einander vereinzelt sind (Schritt 509).
4H ist eine Querschnittsansicht einer vereinzelten gehäusten elektronischen Vorrichtung 400, bei der das Halbleitervorrichtungs-Die einen niederohmigen Rückseiten(Nichtvorrichtungsseiten)-Kontakt mit dem Leiterrahmen-Die-Montagepad 412 hat. Der niederohmige Kontakt wird durch Aufbringen eines dicken, niederohmigen Metalls 438 auf der Rückseite (Nichtvorrichtungsseite) des elektronischen Vorrichtungs-Dies erreicht. Eine Delamination, die durch die Spannung des dicken, niederohmigen Metalls 438 verursacht werden kann, wird durch Bilden einer aufgerauten Rückseitenfläche 432 auf dem Siliciumsubstrat 414 vor dem Aufbringen des dicken Metalls 438 vermieden. Die aufgeraute Rückseitenfläche 432 verstärkt die Adhäsion zwischen dem Siliciumsubstrat 414 und dem aus den Metallschichten 434, 436 und 438 hergestellten dicken Rückseitenmetall.
41 stellt eine Mehrchipmodul(MCM)-Anordnung 460 dar, bei der mehrere elektrische Vorrichtungen zusätzlich zu dem NexFET™ 402 mit den Zuleitungen 410, 411, 412, 413 auf dem gleichen Gehäusesubstrat 458 gebondet sind. In I ist der NexFET™ 402 zum Beispiel mit den Zuleitungen 411 und 412 gebondet, ein Kondensator ist mit den Zuleitungen 411 gebondet, und ein anderes Halbleitervorrichtungs-Die 462 ist mit den Zuleitungen 413 Flipchip-gebondet. Es können andere elektrische Vorrichtungen und IC-Dies mit dem Mehrchipmodulsubstrat 458 gebondet sein. Die Dies 462, 402 und die elektrischen Vorrichtungen 464 können unter Verwendung verschiedenster Verfahren wie beispielsweise Drahtbonds, Bändchenbonds, Kugelbonds und leitende Klebstoffe auf dem Gehäusesubstrat 458 montiert sein.
4J ist eine Projektionsansicht einer industriell hergestellten gehäusten elektronischen Quad-, Flat-no-Lead(QFN-)Vorrichtung 460. Teilweise freiliegende Leiterrahmenzuleitungen 410 bilden Anschlüsse auf der Basis der QFN 460, die an Zuleitungen auf einem Substrat wie beispielsweise der Leiterplatte in einem elektrischen System gelötet werden können.
6A - 6D stellen eine Reihe von Querschnittsansichten des WCSP (wafer level chip-scale packaging) von Halbleitervorrichtungen mit einem niederohmigen Rückseitenkontakt dar. 6E und 6F stellen in einer Projektionsansicht einen Halbleiterwafer in einen WCSP-Prozess und ein beispielhaftes Halbleitervorrichtungs-Die in einer Nahansicht von dem Halbleiterwafer dar. 6G stellt in einer Querschnittsansicht ein WCSP-Halbleitervorrichtungs-Die der auf einer Platine oder einem Substrat montierten Anordnungen dar.
In den 6A - 6G werden der Übersicht halber ähnliche Bezugszeichen für ähnliche Elemente wie in 2A - 2H gezeigt verwendet. Zum Beispiel entspricht Substrat 614 in den 6A - 6D dem Substrat 214 in den 2A - 2H. Beschreibungen der Hauptschritte in 6A - 6G sind in dem Prozessflussdiagramm in 7 aufgeführt. In dem WCSP-Prozess werden bestimmte Häusungsschritte auf Wafer-Ebene vor der Die-Vereinzelung durchgeführt, und die vereinzelten WCSP-Dies werden dann auf einer Systemplatine oder einem Substrat ohne zusätzliche Verarbeitung montiert.
6A stellt in einer Querschnittsansicht ein beispielhaftes Halbleitervorrichtungs-Die 652 dar, das auf einen WCSP-Substrat 614 gezeigt ist. Die Bondpads 608 auf der aktiven Vorrichtungsfläche des beispielhaften Dies 652, das Teil des Substrats 614 ist, werden mit einem auf einer Passivierungs- oder dielektrischen Schutzüberzugsschicht 631 gebildeten Under-Bump-Metal (UBM) 633 gezeigt. Das UBM 633 ist in Öffnungen in der dielektrischen Schicht 631 und in elektrischem Kontakt mit den Bondpads 608 gebildet (siehe Schritt 700 in 7). Bei einer beispielhaften Anordnung können Lötkontakthügel oder leitende Säulen mit Lötspitzen auf dem UBM 633 in 6A gebildet sein. In dem bestimmten Beispiel der 6A - 6G ist jedoch eine zusätzliche Umverteilungsschicht 660 über die Bondpads 608, wie nachfolgend hier beschrieben wird, gebildet.
In 6B (siehe optionalen Schritt 701, 7) ist eine Umverteilungsschicht 660 optional auf dem Die 652 des WCSP-Wafers 614 gebildet. Die Umverteilungsschicht 660 kann dazu verwendet werden, Lötkugeln 605 von Positionen der Bond-Pads 608 auf den WCSP-Dies 652 zu leitenden Kontaktfleckstellen, die mit Zuleitungen (siehe 668, 6G) auf dem Substrat 670, auf dem die WCSP-Dies 652 montiert werden, kompatibel sind, neu zu positionieren. In 6B beinhaltet die Umverteilungsschicht 660 die Passivierungsschicht 631, leitende Spuren 662, die Leiterbahnen zum Abbilden der Bond-Pad-Stellen 608 auf Lötkontakthügelstellen für die fertiggestellte Vorrichtung bereitstellen. In 6B ist eine zusätzliche dielektrische oder Passivierungsschicht 664 und UBM-Schicht 634, die zur Bereitstellung von Stellen von Lötkontakthügeln 605 auf der Passivierungsoberfläche 664 strukturiert ist, gebildet (siehe Schritt 703, 7).
6C stellt in einer Querschnittsansicht das Die 652 auf dem WCSP-Wafer 614 nach den in Schritt 705, 7, gezeigten (und in den 2A - 2H und in dem Flussdiagramm in 3 beschriebenen) Schritten dar. Der WCSP-Wafer 614 ist rückgeschliffen, die sich ergebende glatte Rückseitenfläche durch eine Ätzung aufgeraut, und ein dicker, niederohmiger Rückseitenmetallstapel 601 ist aufgebracht. Der Rückseitenmetallstapel 601 kann, wie oben beschrieben, eine Metalladhäsionsschicht 634, eine Metallsperrschicht 636 und eine dicke Metallschicht 638 sein. In einem Beispiel beinhaltet die Adhäsionsschicht Titan, beinhaltet die Sperrschicht Nickel und beinhaltet die dicke Metallschicht Silber und beträgt die Schichtdicke mindestens 1,5 µm und bis zu 5,5 µm. Das Rückseitenmetall 601 stellt einen niederohmigen Pfad zwischen einem Substrat oder einer Leiterplatte, an dem bzw. der das Die 652 montiert ist (nicht gezeigt) und einer in dem Halbleitervorrichtungs-Die 652 gebildeten Vorrichtung, beispielsweise zu einem Drain oder einer Source eines Transistors, dar. Bei den Anordnungen verhindert die Verwendung der aufgerauten Oberfläche des Substrats 614 die Delamination der Rückseitenmetallschicht 601 oder verringert diese.
6D stellt das Die 652 auf dem WCSP-Wafer 614 nach einem Lötkontakthügel-Herstellungsprozess (siehe Schritt 707 in 7) dar. In 6D sind auf der UBM-Schicht 634 zum Bilden der Anschlüsse für das Halbleitervorrichtungs-Die 652 Lötkugeln 605 gebildet. Die Rückseitenschicht 601 ist mit der aufgerauten Rückseite des WCSP-Wafers 614 und den Schichten 634, 636 und 638 über den WCSP-Wafer gezeigt.
6E ist eine Projektionsansicht des WCSP-Wafers 614, wobei die aktive Oberfläche der Dies 652 durch Ritzlinien 648 (in der Figur horizontal ausgerichtet) und 650 (in der Figur vertikal ausgerichtet, getrennt gezeigt ist.
6F zeigt eine erweiterte Ansicht eines der WCSP-Dies 652, nachdem es (durch Schneiden durch den WCSP-Wafer 614 entlang den Ritzlinien 648 und 650, die zwischen benachbarten WCSP-Dies 652 verlaufen, siehe 6E und Schritt 709 in 7) vereinzelt oder zerteilt wurde.
In 6G stellt eine Querschnittsansicht ein vereinzeltes WCSP-Die 652 dar, wobei das niederohmige Rückseitenmetall 638 an den Zuleitungen 668, 672 auf einem Substrat 670 wie beispielsweise einer Leiterplatte PCB Flipchip-montiert ist. (Es sei darauf hingewiesen, dass die optionale Umverteilungsschicht 660 der 6A-6D für eine vereinfachte Darstellung in 6G nicht gezeigt ist, aber auch bei dieser Anordnung verwendet werden kann.) Die Lötkugeln 605 sind in der Darstellung durch einen thermischen Reflow-Prozess geschmolzen, um Lötverbindungen zwischen dem WCSP-Die 652 und den Substratkontaktflecken 668 zu bilden, die Lötverbindungen stellen eine elektrische Verbindung und eine mechanische Verbindung zwischen dem Substrat 670 und dem WCSP-Die 652 bereit. Ein Leiter 674 koppelt die Rückseite des Dies 652 mit einem Kontaktfleck 672. Ein Leiter 674 kann ein Draht oder ein Bändchen zur Bereitstellung einer elektrischen Bahn zwischen dem dicken Rückseitenmetall 638 und einem Substratkontaktfleck 672 auf dem Substrat 670 sein. Um den Widerstand zwischen der Rückseite des Dies 652 und dem Substrat 670 weiter zu reduzieren, können zusätzliche Drahtbonds 674 und zusätzliche Kontaktflecken 672 verwendet werden. Es kann ein Schutzüberzug aus Epoxid oder Harz über das Die 652 und dem Bonddraht 674 aufgebracht sein (nicht gezeigt).
Innerhalb des Umfangs der Ansprüche sind Modifikationen an den beschriebenen Anordnungen und andere alternative Anordnungen möglich.

Claims

Elektrische Einrichtung, umfassend eine Metallschicht mit einer Dicke zwischen 1,5 µm und 5,5 µm, die über eine Nichtvorrichtungsseite eines Halbleitervorrichtungs-Dies auf einem Halbleitersubstrat gebildet ist, wobei das Halbleitervorrichtungs-Die auf einer Vorrichtungsseite des Halbleitervorrichtungs-Dies gegenüber der Nichtvorrichtungsseite gebildete Vorrichtungen aufweist; eine erste Seite der Metallschicht, die an ein Die-Montagepad auf einem Gehäusesubstrat gebondet ist; eine zweite Seite der Metallschicht, die über eine aufgeraute Oberfläche auf der Nichtvorrichtungsseite des Halbleitervorrichtungs-Dies gebildet ist, wobei die aufgeraute Oberfläche eine durchschnittliche Oberflächenrauigkeit (Ra) zwischen 40 nm und 500 nm aufweist; Bondpads auf dem Halbeitervorrichtungs-Die, die mit leitenden Zuleitungen auf dem Gehäusesubstrat elektrisch gekoppelt sind; und eine Formmasse, die mindestens einen Teil des Halbleitervorrichtungs-Dies und mindestens einen Teil der leitenden Zuleitungen bedeckt.
Elektrische Einrichtung nach Anspruch 1, wobei das Halbleitervorrichtungs-Die einen MOS-Transistor beinhaltet.
Elektrische Einrichtung nach Anspruch 1, wobei das Halbleitervorrichtungs-Die einen Bipolartransistor beinhaltet.
Elektrische Einrichtung nach Anspruch 1, ferner umfassend eine Adhäsionsschicht zwischen der aufgerauten Oberfläche und der Metallschicht.
Elektrische Einrichtung nach Anspruch 4, wobei die Adhäsionsschicht Titan umfasst.
Elektrische Einrichtung nach Anspruch 1, ferner umfassend eine Adhäsionsschicht und einen Sperrschichtstapel zwischen der aufgerauten Oberfläche und der Metallschicht.
Elektrische Einrichtung nach Anspruch 6, wobei die Adhäsionsschicht Titan umfasst und die Sperrschicht Nickel umfasst.
Elektrische Einrichtung nach Anspruch 1, ferner umfassend: eine Titanadhäsionsschicht auf der aufgerauten Oberfläche mit einer Dicke zwischen 180 nm und 220 nm; eine Nickelsperrschicht mit einer Dicke zwischen 180 nm und 400 nm über die Titanadhäsionsschicht; und wobei die Metallschicht Silber über die Nickelsperrschicht umfasst.
Verfahren, umfassend: Rückschleifen einer Nichtvorrichtungsseite eines Einkristallsilicium-Wafers (Wafers); Spin-Etching der Nichtvorrichtungsseite des Wafers zum Erzeugen einer aufgerauten Oberfläche mit einer Ra zwischen 40 nm und 500 nm; und Aufbringen eines Metalls mit einer Dicke zwischen etwa 1,5 µm und 5,5 µm über die aufgeraute Oberfläche.
Verfahren nach Anspruch 9, wobei Spin-Etching der Nichtvorrichtungsseite ferner Folgendes umfasst: Montieren des Wafers auf einem Träger mit freiliegender Nichtvorrichtungsseite des Wafers; Hochfahren einer Drehgeschwindigkeit auf zwischen 300 U/min und 600 U/min; Abgeben eines ersten Flüssigkeitsgemisches, das 75% bis 85% Schwefelsäure, 5% bis 10% Stickstoffsäure und 0,8% bis 5% Fluorwasserstoffsäure und destilliertes Wasser enthält, für mindestens 10 Sekunden; Abgeben eines zweiten Flüssigkeitsgemisches, das 65% bis 70% Stickstoffsäure, 0,5% bis 1% Fluorwasserstoffsäure und Wasserstoffperoxid enthält, für mindestens 10 Sekunden; und Abgeben eines dritten Flüssigkeitsgemisches, das 0,49% bis 3% Fluorwasserstoffsäure und destilliertes Wasser enthält, für mindestens 10 Sekunden.
Verfahren nach Anspruch 10, ferner umfassend: dass eine Temperatur des ersten Flüssigkeitsgemisches zwischen 30°C und 60°C liegt; dass eine Temperatur des zweiten Flüssigkeitsgemisches zwischen 20°C und 35°C liegt; dass eine Temperatur des dritten Flüssigkeitsgemisches zwischen 25°C und 50°C liegt; und eine Abgaberate des ersten, zweiten und dritten Flüssigkeitsgemisches mindestens 200 ml/Minute beträgt.
Verfahren nach Anspruch 9, wobei das Aufbringen des Metalls ferner Folgendes umfasst: Aufbringen einer Titanschicht mit einer Dicke zwischen 100 nm und 200 nm über die aufgeraute Fläche; Aufbringen einer Nickelschicht mit einer Dicke zwischen 180 nm und 400 nm über die Titanschicht; und Aufbringen einer Silberschicht mit einer Dicke zwischen 2700 nm und 5000 nm über die Nickelschicht.
Verfahren nach Anspruch 10, ferner umfassend: Abgeben von entionisiertem Wasser auf den Wafer nach Abgabe des ersten Flüssigkeitsgemisches und vor Abgabe des zweiten Flüssigkeitsgemisches; Abgeben von entionisiertem Wasser auf den Wafer nach Abgabe des zweiten Flüssigkeitsgemisches und vor Abgabe des dritten Flüssigkeitsgemisches; und Abgeben von entionisiertem Wasser auf den Wafer nach Abgabe des dritten Flüssigkeitsgemisches.
Verfahren zum Bilden einer elektrischen Einrichtung, umfassend: Rückschleifen einer Nichtvorrichtungsseite eines Halbleiterwafers (Wafers); Spin-Etching der Nichtvorrichtungsseite des Wafers zum Erzeugen einer aufgerauten Oberfläche mit einer durchschnittlichen Rauigkeit (Ra) von über 150 nm; Abgeben eines Metalls mit einer Dicke von etwa über 2700 nm und weniger als etwa 5000 nm auf die aufgeraute Oberfläche; Schneiden durch die Ritzlinien zwischen den Halbleitervorrichtungs-Dies auf dem Wafer zum Vereinzeln der Halbleitervorrichtungs-Dies von dem Wafer; Bilden eines elektrisch leitenden Bonds zwischen dem Metall auf der Nichtvorrichtungsseite der Halbleitervorrichtungs-Dies und einem Die-Montagepad auf einem Gehäusesubstrat; Bilden von elektrischen Verbindungen zwischen Bond-Pads auf der Vorrichtungsseite der Halbleitervorrichtungs-Dies und leitenden Zuleitungen auf dem Gehäusesubstrat; Bedecken des Halbleitervorrichtungs-Dies und eines Teils der leitenden Zuleitungen mit einer Formmasse, wobei Teile der leitenden Zuleitungen unbedeckt bleiben; und Sägen durch Sägegräben auf dem Gehäusesubstrat zum Vereinzeln von gehäusten elektronischen Vorrichtungs-Dies.
Verfahren nach Anspruch 14, wobei Spin-Etching ferner Folgendes umfasst: Montieren des Wafers auf einen Träger mit freiliegender Nichtvorrichtungsseite des Wafers; Hochfahren einer Drehgeschwindigkeit des Wafers auf zwischen 300 U/min und 600 U/min; Abgeben eines ersten Flüssigkeitsgemisches, das 75% bis 85% Schwefelsäure, 5% bis 10% Stickstoffsäure und 0,8% bis 5% Fluorwasserstoffsäure und entionisiertes Wasser enthält, auf den Wafer für mindestens 10 Sekunden; Abgeben eines zweiten Flüssigkeitsgemisches, das 65% bis 70% Stickstoffsäure, 0,5% bis 1% Fluorwasserstoffsäure und Wasserstoffperoxid enthält, auf den Wafer für mindestens 10 Sekunden; und Abgeben eines dritten Flüssigkeitsgemisches, das 0,49% bis 3% Fluorwasserstoffsäure und entionisiertes Wasser enthält, auf den Wafer für mindestens 10 Sekunden.
Verfahren nach Anspruch 15, ferner umfassend: dass eine Temperatur des ersten Flüssigkeitsgemisches zwischen 30°C und 60°C liegt; dass eine Temperatur des zweiten Flüssigkeitsgemisches zwischen 20°C und 35°C liegt; dass eine Temperatur des dritten Flüssigkeitsgemisches zwischen 25°C und 50°C liegt; und eine Abgaberate des ersten, zweiten und dritten Flüssigkeitsgemisches mindestens 200 ml/Minute beträgt.
Verfahren nach Anspruch 14, wobei das Aufbringen des Metalls ferner Folgendes umfasst: Aufbringen einer Titanschicht mit einer Dicke zwischen 100 nm und 200 nm auf der aufgerauten Fläche; Aufbringen einer Nickelschicht mit einer Dicke zwischen 180 nm und 400 nm auf der Titanschicht; und Aufbringen einer Silberschicht mit einer Dicke zwischen 2700 nm und 5000 nm auf der Nickelschicht.
Verfahren zum Bilden einer elektrischen Einrichtung, umfassend: Bilden von WCSP-Dies auf einem Halbleiterwafer; Bilden von UBM-Pads über Öffnungen in einer Schutzüberzugs(PO)-Schicht über eine Vorrichtungsseite des Halbleiterwafers, wobei die UBM-Pads mit Bond-Pads auf der Vorrichtungsseite des Halbleiterwafers elektrisch gekoppelt werden; Rückschleifen einer Nichtvorrichtungsseite des Halbleiterwafers; Spin-Etching der Nichtvorrichtungsseite des Halbleiterwafers zum Erzeugen einer aufgerauten Oberfläche auf dem Halbleiterwafer mit einer durchschnittlichen Rauigkeit (Ra) zwischen 40 nm und 500 nm; Aufbringen eines Metalls mit einer Dicke zwischen etwa 1,5 µm und etwa 5,5 µm über die aufgeraute Oberfläche, Bilden von Lötkugeln auf den UBM-Pad; Schneiden durch die Ritzlinien zwischen den WCSP-Dies auf dem Halbleiterwafer zum Vereinzeln der WCSP-Dies; und Flipchip-Bonden der WCSP-Dies an Zuleitungen auf einem Gehäusesubstrat.
Verfahren nach Anspruch 18, ferner umfassend: vor dem Bilden der UBM-Pads Bilden einer Umverteilungs(RDL)-Schicht über die PO auf den WCSP-Dies, wobei ein erstes Ende einer leitenden Spur in der RDL-Schicht mit einem der Bond-Pads gekoppelt ist; Aufbringen einer zweiten PO-Schicht über die RDL-Schicht; und Bilden einer Öffnung in der zweiten PO-Schicht, die die RDL-Schicht freilegt.
Verfahren nach Anspruch 18, wobei das Aufbringen eines Metalls ferner Aufbringen einer Titanschicht über die aufgeraute Oberfläche, Aufbringen einer Nickelschicht über die Titanschicht und Aufbringen einer Silberschicht über die Nickelschicht umfasst.