[go: up one dir, main page]

DE112017007829T5 - Source/drain-diffusionsbarriere für germanium-nmos-transistoren - Google Patents

Source/drain-diffusionsbarriere für germanium-nmos-transistoren Download PDF

Info

Publication number
DE112017007829T5
DE112017007829T5 DE112017007829.6T DE112017007829T DE112017007829T5 DE 112017007829 T5 DE112017007829 T5 DE 112017007829T5 DE 112017007829 T DE112017007829 T DE 112017007829T DE 112017007829 T5 DE112017007829 T5 DE 112017007829T5
Authority
DE
Germany
Prior art keywords
region
layer
gate
drain region
source region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112017007829.6T
Other languages
English (en)
Inventor
Glenn A. Glass
Anand S. Murthy
Karthik Jambunathan
Cory C. Bomberger
Tahir Ghani
Jack T. Kavalieros
Benjamin Chu-Kung
Seung Hoon Sung
Siddharth Chouksey
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112017007829T5 publication Critical patent/DE112017007829T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/795—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in lateral device isolation regions, e.g. STI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/211—Gated diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Integrierte Schaltungstransistorstrukturen werden offenbart, die Diffusion von n-Dotiermittel, wie etwa Phosphor oder Arsen, von der Sourceregion und der Drainregion einer Germanium-n-MOS-Vorrichtung in angrenzende Shallow-Trench-Isolations- (STI) Regionen bei der Herstellung verringern. Die n-MOS-Transistorvorrichtung kann mindestens 75 % Atomprozent Germanium umfassen. In einer beispielhaften Ausführungsform umfasst die Struktur eine dazwischenliegende Diffusionsbarriere, die zwischen dem n-MOS-Transistor und der STI-Region abgeschieden ist, um Dotiermitteldiffusionsverringerung bereitzustellen. In einigen Ausführungsformen kann die Diffusionsbarriere Siliziumdioxid mit Kohlenstoffkonzentrationen zwischen 5 und 50 % Atomprozent umfassen. In einigen Ausführungsformen kann die Diffusionsbarriere unter Verwendung chemischer Gasphasenabscheidungs- (CVD), Atomlagenabscheidungs- (ALD) oder physischer Gasphasenabscheidungs- (PVD) Techniken abgeschieden werden, um eine Diffusionsbarrieredicke im Bereich von 1 bis 5 Nanometer zu erreichen.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen sind elektronische Bauteile, die die elektronischen Eigenschaften von Halbleitermaterialien, wie etwa Silizium (Si), Germanium (Ge) und Siliziumgermanium (SiGe) nutzen. Ein Feldeffekttransistor (FET) ist eine Halbleitervorrichtung, die drei Anschlüsse aufweist: ein Gate, eine Source, und einen Drain. Ein FET verwendet ein elektrisches Feld, das durch das Gate aufgebracht wird, um die elektrische Leitfähigkeit eines Kanals zu steuern, durch den Ladungsträger (z. B. Elektronen oder Löcher) von der Source zum Drain fließen. In Fällen, in denen die Ladungsträger Elektronen sind, wird der FET als eine n-Kanalvorrichtung bezeichnet, und in Fällen, in denen die Ladungsträger Löcher sind, wird der FET als eine p-Kanalvorrichtung bezeichnet. Standarddotiermittel, die für Si, Ge und SiGe verwendet werden, umfassen Bor (B) für p-(Akzeptor) Dotiermittel und Phosphor (P) oder Arsen (As) für n-(Donor) Dotiermittel. Einige FETs weisen einen vierten Anschluss auf, der als Körper oder Substrat bezeichnet wird, der zum Vorbeaufschlagen des Transistors verwendet werden kann. Weiterhin umfassen Metalloxidhalbleiter-FETs (MOSFETs) ein Gatedielektrikum zwischen dem Gate und dem Kanal. MOSFETs können auch als Metallisolatorhalbleiter-FETs (MISFETSs) oder isolierte Gate-FETs (IGFETs) bekannt sein. Komplementäre MOS- (CMOS) Strukturen verwenden eine Kombination aus p-Kanal-MOSFET (p-MOS) und n-Kanal-MOSFET (n-MOS) zum Umsetzen von Logikgates und anderen digitalen Schaltungen.
  • Ein FinFET ist ein MOSFET-Transistor, der um einen dünnen Streifen Halbleitermaterial herum aufgebaut ist (allgemein bezeichnet als eine Finne). Der leitfähige Kanal der FinFET-Vorrichtung sitzt an den äußeren Abschnitten der Finne, die an das Gatedielektrikum angrenzt. Speziell läuft der Strom entlang/innerhalb beider Seitenwände der Finne (Seiten rechtwinklig zur Substratfläche) sowie entlang der Oberseite der Finne (Seite parallel zur Substratfläche). Da der leitfähige Kanal solcher Konfigurationen im Wesentlichen entlang der drei verschiedenen äußeren planaren Regionen der Finne verläuft, wird ein solches FinFET-Design manchmal als Trigatetransistor bezeichnet. Andere Arten von FinFET-Konfigurationen sind ebenfalls verfügbar, wie etwa sogenannte Doppelgate-FinFETs, wobei der leitfähige Kanal grundsätzlich nur entlang der beiden Seitenwände der Finne (und nicht entlang der Oberseite der Finne) sitzt.
  • Figurenliste
  • Merkmale und Vorteile von Ausführungsformen des beanspruchten Inhalts werden im Verlauf der folgenden ausführlichen Beschreibung und mit Verweis auf die Zeichnungen offensichtlich, wobei gleiche Ziffern gleiche Teile anzeigen.
    • 1A bis 1B illustrieren ein Verfahren des Bildens einer integrierten Schaltung (IC), die mindestens einen Germanium- (Ge) reichen n-MOS-Transistor umfasst, der eine oder mehrere Dotiermitteldiffusionsbarrieren umfasst, speziell um zu helfen, zu verhindern, dass Source/Drain- (S/D) Dotiermittel in die umgebenden Shallow-Trench-Isolations- (STI) Materialien diffundiert, nach einigen Ausführungsformen dieser Offenbarung.
    • 2A bis 2N illustrieren beispielhafte IC-Strukturen, die gebildet werden, wenn das Verfahren aus 1A bis 1B nach einigen Ausführungsformen ausgeführt wird.
    • 3 illustriert eine beispielhafte Querschnittsansicht entlang der Ebene A-A in 2M nach einigen Ausführungsformen.
    • 4 illustriert ein Rechnersystem, das mit integrierten Schaltungsstrukturen und/oder Transistorvorrichtungen umgesetzt ist, die unter Verwendung der hierin offenbarten Techniken abgebildet sind, nach einigen Ausführungsformen dieser Offenbarung.
  • Diese und andere Merkmale dieser Ausführungsformen sind besser durch Lesen der folgenden ausführlichen Beschreibung zu verstehen, die zusammen mit den hierin beschriebenen Figuren zu nehmen ist. In den Zeichnungen kann jede identische oder annähernd identische Komponente, die in verschiedenen Figuren illustriert ist, durch eine gleiche Ziffer dargestellt werden. Zum Zweck der Klarheit ist möglicherweise nicht jede Komponente in jeder Zeichnung beschriftet. Ferner sind, wie zu erkennen ist, die Figuren nicht notwendigerweise maßstabsgetreu gezeichnet oder sollen die beschriebenen Ausführungsformen nicht auf die spezifischen dargestellten Konfigurationen beschränken. Beispielsweise zeigen zwar einige Figuren allgemein gerade Linien, rechte Winkel und glatte Flächen an, aber eine tatsächliche Umsetzung der offenbarten Techniken weist möglicherweise nicht perfekt gerade Linien und rechte Winkel auf, und einige Merkmale könne eine Oberflächentopographie aufweisen oder anderweitig nicht glatt sein, da die Herstellungsprozesse in der echten Welt Einschränkungen unterliegen. Noch weiter können einige Merkmale in den Zeichnungen eine strukturierte und/oder schattierte Füllung umfassen, die nur bereitgestellt ist, um bei der visuellen Unterscheidung der verschiedenen Merkmale zu helfen. Kurz gesagt, die Figuren sind lediglich bereitgestellt, um Beispielstrukturen zu zeigen.
  • Wenn auch die folgende ausführliche Beschreibung mit Verweis auf illustrative Ausführungsformen erfolgt, sind zahlreiche Alternativen, Modifizierungen und Variationen davon mit Blick auf diese Offenbarung offensichtlich.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Integrierte Schaltungstransistorstrukturen sind offenbart, die n-Dotiermitteldiffusion, wie etwa Phosphor oder Arsen, aus den Source- und Drainregionen in angrenzende Shallow-Trench-Isolations- (STI) Regionen während der Herstellung von n-MOS-Vorrichtungen mit einem germaniumreichen Kanal (z. B. Germaniumkonzentration von 75 atomaren % oder mehr, bis zu 100 atomaren %) verringern. In einer beispielhaften Ausführungsform umfasst die Struktur eine dazwischenliegende Diffusionsbarriere, die zwischen dem n-MOS-Transistor und der STI-Region abgeschieden ist, um Dotiermitteldiffusionsverringerung bereitzustellen. In einigen Ausführungsformen umfasst die Diffusionsbarriere Siliziumdioxid mit Kohlenstoffkonzentrationen zwischen 5 und 50 % Atomprozent. In anderen Ausführungsformen umfasst die Diffusionsbarriere mindestens eines aus Siliziumnitrid, Hafniumoxid und Aluminiumoxid. In einigen Ausführungsformen wird die Diffusionsbarriere unter Verwendung chemischer Gasphasenabscheidungs- (CVD), Atomlagenabscheidungs- (ALD) oder physischer Gasphasenabscheidungs- (PVD) Techniken abgeschieden, um eine Diffusionsbarrieredicke im Bereich von 1 bis 5 Nanometer zu erreichen. Zahlreiche Konfigurationen und Prozessabläufe sind mit Blick auf diese Offenbarung offenkundig.
  • Allgemeiner Überblick
  • Die Herstellung von Ge-reichen n-MOS-Transistoren ist allgemein aufgrund der Schwierigkeit beim Erhalt eines relativ hohen Pegels von n-Dotiermittel in den Source-/Drainregionen des Transistors nicht praktisch. Dies liegt größtenteils an den physischen Eigenschaften von Ge, wobei typische n-Dotiermittel, wie etwa Phosphor und Arsen, unter den Hochtemperaturbedingungen, die mit Halbleiterherstellungsprozessen assoziiert sind, leicht aus Ge-reichen Source-/Drainregionen diffundieren. Beispielsweise sind-Ge-reiche n-MOS-Vorrichtungen empfindlich gegen das Überlaufen des n-Dotiermittels aus den S/D-Regionen in das Isolierungsgrabenmaterial, das angrenzende Transistoren trennt und isoliert. Dieses Überlaufen ist unter den Hochtemperaturbedingungen, die mit dem Halbleiterherstellungsprozess assoziiert sind, besonders problematisch. Die entstehende Transistorvorrichtung kann schlechten S/D-Kontaktwiderstand durch die Hochenergieschranke an der Metall-Halbleiterschnittstelle aufweisen, die aufgrund der geringen Dotiermittelebenen, die aus Dotiermitteldiffusion aus dem Ge-Material entstehen, nicht durch Tunneln überwunden werden kann. Ein solcher hoher S/D-Kontaktwiderstand kann zu wesentlicher Verschlechterung der Leistung führen. Diese Probleme, die aus Dotiermitteldiffusion entstehen, werden weiter verschlimmert, wenn Transistorvorrichtungen abskaliert werden, um kleinere kritische Abmessungen zu enthalten, beispielsweise unter Verwendung von Unter-30-nm-Technologie und darunter.
  • So und nach zahlreichen Ausführungsformen dieser Offenbarung sind Techniken bereitgestellt, um Ge-reiche n-MOS-Transistoren zu bilden, einschließlich eines oder mehrerer Dotiermitteldiffusionsbarrieren, die konfiguriert sind, Source/Drain-Finnenstrukturen von Shallow-Trench-Isolations- (STI) Regionen zu trennen, wie nachfolgend ausführlicher beschrieben wird. Wie auf Grundlage dieser Offenbarung zu verstehen ist, hilft die Einführung einer oder mehrerer Dotiermitteldiffusionsbarrieren beim Verhindern der unerwünschten Diffusion des Dotiermittels (z. B. P oder As) in die angrenzenden Isolator- oder STI-Regionen. Die Dotiermittel-Diffusionsbarriere ist als ein Isolator mit guten Flächenpassivierungseigenschatten und verbesserten Diffusionswiderstandseigenschaften konfiguriert. In einigen Ausführungsformen kann die Diffusionsbarriere (z. B. die Schicht des Isolationsmaterials, die sich von der STI-R unterscheidet) Siliziumdioxid (SiO2) mit Kohlenstoffkonzentrationen zwischen 5 und 50 % Atomprozent, Siliziumnitrid, Hafniumoxid oder Aluminiumoxid umfassen, wobei jedoch auch andere Zusammensetzungen möglich sind.
  • Es ist zu beachten, dass, wie hierin verwendet, „Ge-reich“ einen Ge-haltigen Körper umfasst, der mehr als 50 % Atomprozent Ge umfasst, wobei das Ge oder Si1-xGex (x > 0,5) mit jedem oder allen geeigneten Materials(ien) dotiert und/oder mit anderen Gruppe-IV-Elementen (z. B. Kohlenstoff und/oder Zinn bis 2 % Atomprozent) legiert werden kann. Beispielsweise kann in einigen Ausführungsformen Ge-reiches Material n-dotiert sein, wie etwa Ge:As, Ge:P, SiGe:P (mit mehr als 50% Atomprozent Ge) oder SiGe:As (mit mehr als 50 % Atomprozent Ge), um einige Beispiele bereitzustellen. Ferner können in einigen Ausführungsformen die Ge-reichen Materialien die Legierung von Kohlenstoff und/oder Zinn umfassen, wie etwa Ge:C, GeSn, SiGe:C, SiGeSn, GeSn:C, SiGeSn:C. Außerdem ist zu beachten, dass in einigen Ausführungsformen Ge-reich eine andere Grenzkonzentration von Ge sein kann (in Atomprozent), wie etwa beispielsweise mindestens 55, 60, 65, 70, 75, 80, 85, 90 oder 95 %. Beispielsweise können in einigen Anwendungen Ausführungsformen, in denen eine Ge-reiche Kanalregion eines Transistors mindestens 80 % Atomprozent Ge umfasst, gewünscht werden oder sogar ein reiner Ge-Kanal, wie etwa um eine gewünschte Ladungsträgermobilität zu erreichen. Es ist ferner zu beachten, dass der Einschluss von Ge-reichem Material in einem bestimmten Merkmal wie hierin beschrieben nicht das Ausschließen von Materialien außer Ge ausschließt. Beispielsweise kann in einigen Ausführungsformen eine Ge-reiche Kanalregion eine mehrschichtige Struktur umfassen, die mindestens eine Ge-reiche Schicht und mindestens eine nicht-Ge-reiche Schicht umfasst. In anderen Ausführungsformen jedoch weist ein Ge-reiches Merkmal Ge-reiche Materialien im Wesentlichen in der Gesamtheit des Merkmals auf. Weiterhin kann eine Ge-reiche Kanalregion Graduierung der Konzentration von Ge in mindestens einem Abschnitt der Kanalregion umfassen, sodass es einen oder mehrere Abschnitte der Kanalregion geben kann, der eine Konzentration von weniger als 50 % Atomprozent Ge umfasst und sogar gar keinen Ge-Gehalt haben muss.
  • Außerdem umfasst, wie hierin verwendet, „Gruppe-IV-Halbleitermaterial“ (oder „Gruppe-IV-Material“ oder allgemein „IV“) mindestens ein Gruppe-IV-Element (z. B. Silizium, Germanium, Kohlenstoff, Zinn), wie etwa Silizium (Si), Germanium (Ge), Siliziumgermanium (SiGe) und so weiter. Es ist zu beachten, dass Legierungen von Gruppe-IV-Elementen nicht mit Verbindungen dieser Elemente verwechselt werden dürfen. Daher wird, wenn Kohlenstoff mit einem der anderen Gruppe-IV-Elemente legiert wird, die entstehende Legierung hierin als „X:C“ ausgedrückt, wobei „X“ das Gruppe-IV-Element oder die Legierung ist und „:C“ anzeigt, dass mit Kohlenstoff legiert wurde. Beispielsweise kann Silizium, das mit Kohlenstoff legiert ist, hierin als Si:C bezeichnet werden (wodurch eine Verwechslung mit Siliziumcarbid (SiC)) vermieden wird, Siliziumgermanium, das mit Kohlenstoff legiert wurde, kann hierin als SiGe:C bezeichnet werden, Germanium, das mit Kohlenstoff legiert wurde, kann hierin als Ge:C bezeichnet werden (wodurch eine Verwirrung mit Germaniumcarbid (GeC)) verhindert wird, und so weiter. Es ist ebenfalls zu beachten, dass das molekulare Verhältnis oder der Atomprozentsatz der Elemente, die in einer Gruppe-IV-Legierung enthalten sind, nach Wunsch angepasst werden können. Es ist ferner zu beachten, dass die Verwendung von „X:Z“ hierin eine Dotierungsbeziehung anzeigt, wobei „X“ ein Element oder eine Legierung ist, das/die mit „Z“ dotiert wurde, wie etwa arsendotiertes Siliziumgermanium, was durch SiGe:As dargestellt wird, oder phosphordotiertes Siliziumgermanium, das mit Kohlenstoff legiert wurde, und durch SiGe:C:P dargestellt wird, um einige Beispiele zu zeigen. Allgemein weist bei der Bezeichnung von Gruppe-IV-Halbleitermaterial wie hierin beschrieben (z. B. Si, SiGe, Ge, SiSn, SiGeSn, GeSn, Si:C, SiGe:C, Ge:C, SiSn:C, SiGeSn:C, GeSn:C), das Gruppe-IV-Halbleitermaterial eine monokristalline (oder Einzelkristall-) Struktur auf, wenn nicht anders angegeben, wie etwa beispielsweise wenn polykristallines Silizium (oder Poly-Si) verwendet werden kann, wie hierin festgelegt.
  • In einigen Ausführungsformen können die Techniken verwendet werden, um zahlreiche Transistorvorrichtungen zu nutzen. Beispielsweise können in einigen Ausführungsformen die Techniken verwendet werden, um einer oder mehreren n-Kanal-Transistorvorrichtungen zu nutzen (wobei die Ladungsträger Elektronen sind), wie etwa n-Kanal-MOSFET- (n-MOS) Vorrichtungen. In einigen Ausführungsformen können die hierin beschriebenen Techniken verwendet werden, um komplementären Transistorschaltungen zu nutzen, wie etwa CMOS-Schaltungen, wobei die Techniken verwendet werden können, um einem oder mehreren enthaltenen n-Kanal-Transistoren zu nutzen (z. B. n-MOS-Vorrichtungen), die eine bestimmte CMOS-Schaltung darstellen. Noch weiter können in einigen Ausführungsformen die hierin beschriebenen Techniken verwendet werden, um Transistoren zu nutzen, einschließlich einer Vielzahl von Transistorkonfigurationen, wie etwa planaren und nichtplanaren Konfigurationen, wobei die nichtplanaren Konfigurationen Finnen- oder FinFET-Konfigurationen (z. B. Dualgate oder Trigate), Gate-All-Around- (GAA) Konfigurationen (z. B. Nanodraht oder Nanoribbon) oder eine Kombination daraus umfassen können, um nur einige Beispiel zu nennen. Andere beispielhafte Transistorvorrichtungen, die von den hierin beschriebenen Techniken profitieren können, umfassen beispielsweise wenige bis einzelne Elektronenquantentransistorvorrichtungen.
  • Wie weiter zu erkennen ist, können die Ge-reichen n-MOS-Transistoren, die eine oder mehrere Dotiermitteldiffusionsbarrieren umfassen, die konfiguriert sind, Source-/Drain-Finnenstrukturen von STI-Regionen zu trennen, die hierin bereitgestellt sind, auch auf demselben Substrat mit anderen Transistorvorrichtungen gemischt sein können, das Kanalregionen ohne Germanium aufweist, wie etwa Transistoren mit Siliziumkanalregionen, Galliumarsenidkanalregionen, Indiumarsenidkanalregionen, Galliumindiumarsenidkanalregionen oder einer Kombination aus unterschiedlich zusammengesetzten Kanalregionen. Es ist ferner zu beachten, dass einige Kanalregionen nativ für das Substrat sein können (d. h. Finnen, die aus dem Substrat gebildet sind), während andere Kanalregionen epitaktisch auf dem Substrat bereitgestellt sein können.
  • Es ist zu beachten, dass wie hierin verwendet, der Ausdruck „X umfasst mindestens eines aus A und B“ sich auf ein X bezieht, das beispielsweise nur A, nur B oder A und B umfassen kann. Dazu ist ein X, das mindestens eines aus A und B umfasst, nicht als ein X zu verstehen, das A und B beides umfassen muss, sofern nicht ausdrücklich so angegeben. Beispielsweise bezieht sich der Ausdruck „X umfasst A und B“ auf ein X, das ausdrücklich sowohl A als auch B umfasst. Weiterhin ist es für eine beliebige Anzahl von Elementen von mehr als zwei wahr, wobei „mindestens eines aus“ diesen Elementen in X enthalten ist. Beispielsweise bezieht sich wie hierin verwendet, der Ausdruck „X umfasst mindestens eines aus A, B und C“ auf ein X, das nur A alleine, nur B alleine, nur C alleine, nur A und B (und nicht C), nur A und C (und nicht B), nur B und C (und nicht A) oder jedes aus A, B und C umfassen kann. Dies ist auch dann wahr, wenn eines aus A, B oder C zufällig mehrere Typen oder Variationen umfasst. Dazu ist ein X, das mindestens eines aus A, B und C umfasst, nicht zu verstehen als ein X, das jedes aus A, B und C verlangt, sofern dies nicht ausdrücklich so angegeben wird. Beispielsweise bezieht sich der Ausdruck „X umfasst A, B und C“ auf ein X, das ausdrücklich jedes aus A, B und C umfasst. Ebenso bezieht sich der Ausdruck „X enthalten in mindestens einem aus A und B auf ein X, das beispielsweise nur in A alleine, nur in B alleine oder in A und B enthalten sein kann. Die obige Diskussion bezüglich „X umfasst mindestens eines aus A und B“ gilt hier ebenfalls, wie zu erkennen sein wird.
  • Die Verwendung von Techniken und Strukturen, die hierin bereitgestellt sind, kann unter Verwendung von Werkzeugen wie den folgenden erkennbar sein: Elektronenmikroskopie, einschließlich Raster-/Transmissionselektronenmikroskopie (SEM/TEM), Rastertransmissionselektronenmikroskopie (STEM), Nanostrahlelektronendiffraktion (NBD oder NBED) und Reflexionselektronenmikroskopie (REM); Kompositionsabbildung; Röntgenkristallographie oder Diffraktion (XRD); energiedispersive Röntgenspektroskopie (EDS); sekundäre Ionenmassespektrometrie (SIMS); Time-of-Flight-SIMS (ToF-SIMS); Atomsondenbildgebung oder Tomographie; lokale Elektrodenatomsondierungs- (LEAP) Techniken; 3D-Tomographie; oder hochauflösende physische oder chemische Analyse, um nur einige geeignete beispielhafte analytische Werkzeuge zu nennen. Insbesondere können in einigen Ausführungsformen solche Tools eine integrierte Schaltung (IC) anzeigen, einschließlich mindestens eines Ge-reichen n-MOS-Transistors, der eine oder mehrere Dotiermitteldiffusionsbarrieren wie hierin beschrieben umfasst. Beispielsweise können in einigen solcher Ausführungsformen die Techniken durch Beobachtung (z. B. über SEM/TEM) erkannt werden, dass SiO2 mit Kohlenstoff in einer Dotiermitteldiffusionsbarriere vorhanden ist, die die S/D-Region von der STI-Region trennt. In einigen Ausführungsformen können die Techniken und Strukturen, die hierin beschrieben sind, infolge des Einsatzes eines oder mehrerer Dotiermitteldiffusionsbarrieren wie hierin beschrieben (z. B. im Vergleich mit Ge-reichen n-MOS-Transistoren, die die hierin beschriebenen Techniken nicht einsetzen) auf Grundlage der Vorteile erkannt werden, die davon abgeleitet sind, wie etwa durch Beobachtung einer Ge-reichen n-MOS-Source/Drain-Finnenstruktur, die keine verringerten Pegel an Dotiermittel umfasst (z. B. P oder As) was aus Diffusion in angrenzende STI-Regionen entsteht. So können in einigen Ausführungsformen die hierin beschriebenen Techniken das Bilden von Ge-reichen Transistorvorrichtungen mit verbesserter Leistung mit Sub-30-nm-Technologie und darunter ermöglichen, was auch erkannt und gemessen werden kann. Zahlreiche Konfigurationen und Variationen sind mit Blick auf diese Offenbarung offenkundig.
  • Methodik und Architektur
  • 1 (1A und 1B) illustrieren Verfahren 100 des Bildens einer integrierten Schaltung (IC), die mindestens einen Ge-reichen n-MOS-Transistor umfasst, der speziell eine oder mehrere Dotiermitteldiffusionsbarrieren umfasst, um nach einigen Ausführungsformen dieser Offenbarung zu helfen, zu verhindern oder anderweitig zu verringern, dass S/D-Dotiermittel in das Isolatormaterial einer angrenzenden Isolationsregion oder sogenannten STI-Region diffundiert. 2A bis N illustrieren beispielhafte IC-Strukturen, die gebildet werden, wenn das Verfahren 100 aus 1 nach einigen Ausführungsformen ausgeführt wird. Die Strukturen der 2A bis N sind vornehmlich zur einfacheren Illustration dargestellt und hierin in Zusammenhang mit dem Bilden von Finnen- oder FinFET-Transistorkonfigurationen beschrieben (z. B. Tri-Gate-Transistorkonfigurationen). In einigen Ausführungsformen können die Techniken jedoch verwendet werden, um Transistoren jeder geeigneten Geometrie oder Konfiguration zu bilden, wie basierend auf der Offenbarung verstanden werden kann. Beachten Sie bitte auch, dass die Techniken und Strukturen vornehmlich in Zusammenhang mit dem Bilden von Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) dargestellt und beschrieben sind. Diese Offenbarung soll jedoch nicht so eingeschränkt werden, wenn nicht anders festgelegt. Es ist ferner zu beachten, dass Verfahren 100 einen primären Pfad umfasst, der einen Gate-zuletzt-Transistorherstellungsprozessablauf illustriert, der nach einigen Ausführungsformen eingesetzt werden kann. In anderen Ausführungsformen kann stattdessen ein Gate-Zuerst-Prozessablauf eingesetzt werden, wie hierin beschrieben wird (und der mit dem alternativen Gate-Zuerst-Ablauf- 100' Anzeiger in 1 illustriert ist). Zahlreiche Variationen und Konfigurationen sind mit Blick auf diese Offenbarung offenkundig.
  • Verfahren 100 aus 1 (nun mit Verweis auf 1A) umfasst das Strukturieren 102 der Hartmaske auf einem Substrat, wie etwa das Strukturieren der Hartmaske 210a auf Substrat 200 aus 2A zum Bilden der beispielhaften Struktur 210b aus 2B nach einigen Ausführungsformen. In einigen Ausführungsformen kann die Hartmaske 210a abgeschieden oder anderweitig unter Verwendung geeigneter Techniken, die mit Blick auf diese Offenbarung offensichtlich werden, auf dem Substrat 200 gebildet sein. Beispielsweise kann die Hartmaske 210a Deckabgeschieden oder anderweitig auf dem Substrat 200 unter Verwendung von chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), physischer Gasphasenabscheidung (PVD), Spin-On-Bearbeitung und/oder jedem geeigneten Prozess zum Bilden der Hartmaske 210a auf dem Substrat 200 aufgebaut werden. In einigen Fällen kann die obere Fläche des Substrats 200, auf dem die Hartmaske 210a abgeschieden werden soll, behandelt werden (z. B. über chemische Behandlung, Wärmebehandlung usw.), bevor das Hartmasken- 210a Material abgeschieden wird. Nach der Bildung der Decke auf dem Substrat 200 kann die Hartmaske 210a dann unter Verwendung beliebiger geringerer Techniken strukturiert werden, wie etwa einer oder mehrerer Lithographie- und Ätzprozesse, um die Struktur 210b zu erzeugen. Die Hartmaske 210a kann jedes geeignete Material umfassen, wie etwa beispielsweise Oxidmaterial, Nitridmaterial und/oder jedes andere geeignete Maskierungsmaterial. Spezifische Oxid- und Nitridmaterialien können Siliziumoxid, Titanoxid, Hafniumoxid, Aluminiumoxid, Siliziumnitrid und Titannitrid umfassen, um nur einige Beispiel zu nennen. In einigen Fällen kann das Material der Hartmaske 210a etwa basierend auf dem Material des Substrats 200 gewählt werden.
  • Substrat 200 kann in einigen Ausführungsformen sein: ein Bulksubstrat, das Gruppe-IV-Halbleitermaterial (z. B. Si, Ge, SiGe), Gruppe-III-V-Halbleitermaterial (z. B. GaAs, GaAsSb, GaAsIn) und/oder jedes andere geeignete Material (Materialien) umfasst, wie mit Blick auf diese Offenbarung offensichtlich wird; eine X-auf-Isolator- (XOI) Struktur, wobei X eines der obigen Materialien ist (z. B. Gruppe-IV und/oder Gruppe-III-V Halbleitermaterial) und das Isolatormaterial ein Oxidmaterial oder Dielektrikum oder ein anderes elektrisch isolierendes Material ist, wie etwa dass die XOI-Struktur die elektrisch isolierende Materialschicht zwischen zwei Halbleiterschichten ist; oder eine andere geeignete mehrschichtige Struktur, wobei die obere Schicht eines der zuvor genannten Halbleitermaterialien umfasst (z. B. Gruppe-IV- und/oder Gruppe-III-V-Halbleitermaterial). Die Verwendung von „Gruppe-IV-Halbleitermaterial“ (oder „Gruppe-IV-Material“ oder allgemein „IV“) hierin umfasst mindestens ein Gruppe-IV-Element (z. B. Silizium, Germanium, Kohlenstoff, Zinn), wie etwa Silizium (Si), Germanium (Ge), Siliziumgermanium (SiGe) und so weiter. Die Verwendung von „Gruppe-III-V-Halbleitermaterial“ (oder „Gruppe-III-V-Material“ oder allgemein „III-V“) hierin umfasst mindestens ein Gruppe-III-Element (z. B. Aluminium, Gallium, Indium) und mindestens ein Gruppe-V-Element (z. B. Stickstoff, Phosphor, Arsen, Antimon, Wismut), wie etwa Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumaluminiumarsenid (InAlAs), Galliumphosphid (GaP), Galliumantimonid (GaSb), Indiumphosphid (InP) und so weiter. Es ist zu beachten, dass Gruppe-III auch als die Borgruppe oder IUPAC-Gruppe 13 bekannt sein kann, Gruppe-IV auch als die Kohlenstoffgruppe oder IUPAC-Gruppe 14 bekannt sein kann, und Gruppe V etwa auch als die Stickstofffamilie oder IUPAC-Gruppe 15 bekannt sein kann. In einigen Ausführungsformen kann das Substrat 200 Ge-reiches Material umfassen, das in der Kanalregion eines oder mehrerer Transistoren verwendet werden soll.
  • In einigen Ausführungsformen kann das Substrat 200 mit jedem geeigneten n- und/oder p-Dotiermittel dotiert werden. Beispielsweise kann im Fall eines Si-Substrats das Si unter Verwendung eines geeigneten Akzeptors (z. B. Bor) p-dotiert sein oder unter Verwendung eines geeigneten Donors (z. B. Phosphor, Arsen) n-dotiert sein, um einige Beispielfälle bereitzustellen. In einigen Ausführungsformen kann jedoch Substrat 200 undotiert/intrinsische oder relativ minimal dotiert sein (wie etwa einschließlich einer Dotiermittelkonzentration von weniger als 1E16 Atomen pro Kubik-cm). In einigen Ausführungsformen kann Substrat 200 eine Oberflächenkristallinausrichtung umfassen, die durch einen Millerindex von (100), (110) oder (111), oder seine Äquivalente beschrieben ist, wie mit Blick auf diese Offenbarung offensichtlich wird. Auch, wenn Substrat 200 in dieser beispielhaften Ausführungsform für eine einige Illustration als eine Dicke (Dimension in der Y-Achsenrichtung) ähnlich wie die anderen Lagen, die in nachfolgenden Strukturen gezeigt sind, aufweisend dargestellt ist, kann in einigen Fällen das Substrat 200 viel dicker sein als die anderen Schichten, wie etwa durch eine Dicke im Bereich von 50 bis 950 Mikron, oder eine andere geeignete Dicke, wie mit Blick auf diese Offenbarung offensichtlich wird. In einigen Ausführungsformen kann das Substrat 200 für eine oder mehrere andere IC-Vorrichtungen verwendet werden, wie etwa für verschiedene Dioden (z. B. lichtemittierende Dioden (LEDs) oder Laserdioden), verschiedene Transistoren (z. B. MOSFETs oder TFETs), verschiedene Kondensatoren (z. B. MOSCAPs), verschiedene mikroelektromechanische Systeme (MEMS), verschiedene nanoelektromechanische Systeme (NEMS), verschiedene Funkfrequenz- (RF) Vorrichtungen, verschiedene Sensoren oder alle anderen geeigneten Halbleiter- oder IC-Vorrichtungen, angängig von der letztendlichen Verwendung oder der Zielanwendung. Dementsprechend können in einigen Ausführungsformen die hierin beschriebenen Strukturen in einer System-auf-einem-Chip- (SoC) Anwendung enthalten sei, wie mit Blick auf diese Offenbarung klar werden wird.
  • Das Verfahren 100 aus 1 fährt mit der Durchführung 104 eines Ätzens von seichten Grabenausschnitten (STR) fort, um Finnen 202 aus den Substrat 200 zu bilden, wodurch die entstehende Beispielstruktur aus 2C nach einigen Ausführungsformen gebildet wird. In einigen Ausführungsformen kann das STR-Ätzen 104, das verwendet wird, um Gräben 215 und Finnen 202 zu bilden, alle geeigneten Techniken umfassen, wie etwa verschiedene Maskierungsprozesse und Nass- und/oder Trockenätzprozesse. In einigen Fällen kann das STR-Ätzen 104 in situ/ohne Luftabstand ausgeführt werden, während in anderen Fällen das STR-Ätzen 104 etwa ex-situ ausgeführt werden kann. Gräben 215 können mit unterschiedlichen Breiten (Abmessung in der Richtung der X-Achse) und Tiefen (Abmessung in der Richtung der Y-Achse) gebildet werden, wie auf Grundlage dieser Offenbarung zu verstehen ist. Beispielsweise können mehrere Hartmaskenstrukturierungs- 102 und STR-Ätzungs- 104 Verfahren ausgeführt werden, um verschiedene Tiefen der Gräben 215 zwischen den Finnen 202 zu erreichen. Die Finnen 202 können gebildet sein, verschiedene Breiten Fw (Abmessung in der Richtung der X-Achse) und Höhen Fh (Abmessung in der Richtung der Y-Achse) aufzuweisen. Es ist zu beachten, dass zwar Hartmaskenstrukturen 210b in der beispielhaften Struktur aus 2C noch vorhanden sind, dies jedoch in einigen Fällen nicht der Fall sein muss, da sie etwa während des STR-Ätzens verbraucht worden sein können. Es ist ferner zu beachten, dass zwar die Finnen 202 als relativ rechteckiger Art um der einfacheren Darstellung Willen dargestellt sind (mit geraden Seiten und einer flachen Oberfläche), die Finnen jedoch ein sich verjüngendes Profil aufweisen können, wobei die Oberseite der Finne schmaler ist als die Basis der Finne (wie in einem Querschnitt zu sehen, der rechtwinklig zur Finne vorgenommen wird). Weiterhin kann die Finne ganz oben abgerundet statt flach sein. Zahlreiche andere echte Geometrien werden betrachtet.
  • In einigen Ausführungsformen können die Finnenbreiten Fw (Abmessung in der Richtung der horizontalen oder X-Achse) bespielweise im Bereich von 2 - 400 nm (oder in einem Unterbereich von 2 - 10, 2 - 20, 2 - 50, 2 - 100, 2 - 200, 4 - 10, 4 - 20, 4 - 50, 4 - 100, 4 - 200, 4 - 400, 5 - 20, 10 - 20, 10 - 50,10 - 100, 10 - 200, 10 - 400, 50 - 100, 50 - 200, 50 - 400, 100 - 400 nm oder einem anderen Unterbereich) liegen, oder in einem anderen geeigneten Wert oder Bereich, der mit Blick auf diese Offenbarung offensichtlich sein wird. In einigen Ausführungsformen können die Finnenhöhen Fh (Abmessung in der Richtung der vertikalen oder Y-Achse) beispielsweise im Bereich von 4-800 nm (oder in einem Unterbereich von 4 - 10, 4 - 20, 4 - 50, 4 - 100, 4 - 200, 4 - 400, 10 - 20, 10 - 50, 10 - 80, 10 - 100, 10 - 200, 10 - 400, 10 - 800, 50 - 100, 50 - 200, 50 - 400, 50 - 800, 100 - 400, 100 - 800, 400 - 800 nm oder einem anderen Unterbereich) liegen, oder in jedem anderen geeigneten Wert oder Bereich, der mit Blick auf diese Offenbarung offensichtlich wird. In einigen Ausführungsformen können die Finnenhöhen Fh mindestens 10, 25, 35, 50, 75, 100, 125, 150, 175, 200, 300, 400, 500, 600, 700 oder 800 nm hoch sein oder jede andere gewünschte Höhe aufweisen, wie mit Blick auf diese Offenbarung offensichtlich wird. In einigen Ausführungsformen kann das Höhe-Breite-Verhältnis der Finnen (Fh:Fw) mehr als 1 betragen, wie etwa mehr als 1.5, 2, 2.5, 3, 3.5, 4, 4.5, 5, 6, 7, 8, 9 oder 10, oder mehr als jedes andere geeignete Grenzverhältnis, wie mit Blick auf diese Offenbarung offensichtlich wird. Es ist zu beachten, dass die Gräben 215 und Finnen 202 in dieser Beispielstruktur zur einfacheren Illustration als je im Wesentlichen die gleichen Größen und Formen aufweisend dargestellt sind; diese Offenbarung ist jedoch nicht darauf beschränkt. Beispielsweise können in einigen Ausführungsformen die Finnen 202 gebildet sein, verschiedene Höhen Fh, verschiedene Breiten Fw, verschiedene Startpunkte (oder verschiedene Starthöhen), verschiedene Formen und/oder alle anderen Variationen aufzuweisen, die mit Blick auf diese Offenbarung offensichtlich werden. Weiterhin können die Gräben 215 gebildet sein, verschiedene Tiefen, verschiedene Breiten, verschiedene Startpunkte (oder verschiedene Starttiefen), verschiedene Formen und/oder alle anderen Variationen aufzuweisen, die mit Blick auf diese Offenbarung offensichtlich werden. Es ist ferner zu beachten, dass zwar in der beispielhaften Struktur aus 2C zur einfacheren Illustration vier Finnen 202 gezeigt sind aber jede Anzahl von Finnen gebildet werden kann, wie etwa eine, zwei, drei, fünf, zehn, Hunderte, Tausende, Millionen und so weiter, wie auf Grundlage dieser Offenbarung zu verstehen ist.
  • Verfahren 100 aus 1 fährt mit der Abscheidung 106 einer Diffusionsbarriere 212 fort, um die beispielhafte entstehende Struktur aus 2D nach einigen Ausführungsformen zu bilden. Die Dotiermitteldiffusionsbarriere 212 ist konfiguriert, die Source-/Drainfinnenstrukturen 202 von Shallow-Trench-Isolations- (STI) Regionen 220 zu trennen, wie nachfolgend beschrieben wird. Wie auf Grundlage dieser Offenbarung zu verstehen ist, hilft die Einführung einer oder mehrerer Dotiermittel-Diffusionsbarrieren beim Verhindern der unerwünschten Diffusion des n-Dotiermittels oder der Unreinheiten (z. B. P oder As) der S/D-Regionen (die nachfolgend erstellt werden) in die angrenzenden Isolator- oder STI-Regionen. Die Dotiermittel-Diffusionsbarriere 212 ist als ein Isolator mit guten Flächenpassivierungseigenschatten und verbesserten Diffusionswiderstandseigenschaften konfiguriert. In einigen Ausführungsformen umfasst die Diffusionsbarriere 212 SiO2 mit Kohlenstoffkonzentrationen zwischen 5 und 50 % Atomprozent. In einigen Ausführungsformen kann die Diffusionsbarriere 212 auch oder alterativ Siliziumnitrid, Hafniumoxid oder Aluminiumoxid umfassen, wenn auch andere Zusammensetzungen ebenfalls möglich sind. In einem allgemeinen Sinn kann die Diffusionsbarriere 212 jedes Material oder jede Zusammensetzung aufweisen, die die Diffusion von S/D-Dotiermittel in die benachbarten STI-Bereiche verbindet, insbesondere im Zusammenhang mit einer Ge-reichen n-Kanalvorrichtung.
  • Die Abscheidung 106 von Diffusionsbarrierematerial 212 kann alle geeigneten Abscheidungstechniken umfassen, wie etwa die hierin beschriebenen (z. B. CVD, ALD, PVD), oder jeden anderen geeigneten Abscheidungsprozess. In einigen Ausführungsformen kann die Dicke der abgeschiedenen Barriereschicht 212 beispielsweise in der Größenordnung von 2 nm liegen (oder in einem Bereich von 1 bis 5 nm, wobei jedoch andere geeignete Bereiche mit Blick auf diese Offenbarung offensichtlich sein werden).
  • Verfahren 100 aus 1 fährt mit der Abscheidung 108 von Shallow-Trench-Isolator-(STI) Material 220 fort, um die beispielhafte entstehende Struktur aus 2E nach einigen Ausführungsformen zu bilden. Die Abscheidung 108 von STI-Material 220 kann alle geeigneten Abscheidungstechniken umfassen, wie etwa die hierin beschriebenen (z. B. CVD, ALD, PVD), oder jeden anderen geeigneten Abscheidungsprozess. In einigen Ausführungsformen kann das STI-Material 220 (das als eine STI-Schicht oder STI-Struktur bezeichnet werden kann) jedes geeignete eklektisch isolierende Material umfassen, wie etwa ein oder mehrere Dielektrika, Oxid- (z. B. Siliziumdioxid) und/oder Nitrid- (z. B. Siliziumnitrid) Materialien. In einigen Ausführungsformen kann das Material der STI-Schicht 220 basierend auf dem Material des Substrats 200 gewählt werden. Beispielsweise kann im Fall eines Si-Substrats das STI-Material gewählt sein, Siliziumdioxid oder Siliziumnitrid zu sein, um einige Beispiele bereitzustellen. Verfahren 100 aus 1 fährt ferner mit der Planarisierung/Politur 110 der Struktur fort, um nach einigen Ausführungsformen die beispielhafte entstehende Struktur aus 2F zu bilden. Die Planarisierungs- und/oder Politurprozess(e) umfassen nach dem Bilden des STI-Materials 220 möglicherweise beliebige geeignete Techniken, wie etwa chemisch-mechanische Planarisierungs-/Politur- (CMP) Prozesse. Es ist zu beachten, dass die Hartmaske 210b durch diese Planarisierung in dieser beispielhaften Ausführungsform entfernt wird. In anderen Ausführungsformen kann die Hartmaske 210b zurückbleiben.
  • Das Verfahren 100 aus 1 fährt mit dem Aussparen 112 des nativen Finnenmaterials 202 fort. In Ausführungsformen, bei denen die Finnen 202 entfernt und mit Ersatzhalbleitermaterial ersetzt werden (z. B. zur Verwendung in der Kanalregion einer oder mehrerer Transistorvorrichtungen), ermöglicht die Struktur von 2F eine solche Bearbeitung. Beispielsweise können von der Struktur aus 2F zur Struktur von 2G kommend Finnen 202 mit selektiver Ätzbearbeitung (z. B. wird für ein bestimmtes Ätzmittel das Halbleitermaterial der Finnen 202 selektiv für die Isolatormaterialien der STI-Schicht 220 entfernt) ausgeschnitten oder entfernt werden, um finnenförmige Gräben 209 zwischen STI-Material 220 zu bilden, in denen Ersatzhalbleitermaterial abgeschieden/aufgebaut werden kann (z. B. unter Verwendung aller geeigneten Techniken, wie etwa CVD, metallorganische CVD (MOCVD), ALD, Molekularstrahlepitaxie (MBE), PVD). Die Tiefe des Ätzens kann von einer Ausführungsform zur nächsten variieren. In der dargestellten Ausführungsform wird ein Abschnitt der nativen Finne zurückgelassen, um ein Podest oder einen Finnenstummel 207 bereitzustellen, auf dem das Ersatzfinnenmaterial abgeschieden werden kann. In anderen Ausführungsformen kann die native Finne vollständig entfernt werden, um bündig mit der oberen Fläche des Substrats 200 zu sein, um kein Podest und keinen Finnenstummel bereitzustellen, oder auch unter der oberen Fläche von Substrat 200, um ein invertiertes Podest oder einen Finnenstummel bereitzustellen.
  • Verfahren 100 aus 1 fährt mit der Abscheidung 114 von Ersatzhalbleiterfinnenmaterialien fort. Beispielsweise illustriert 2H Ausschnitts- und Ersatzbearbeitung zum Bilden einer Ersatzmaterialfinne 230 nach einigen Ausführungsformen. Die Ersatzfinne 230 (und allgemein jede gebildete Ersatzfinne) kann jedes geeignete Halbleitermaterial (z. B. Gruppe-IV und/oder III-V Halbleitermaterial) umfassen, aber mindestens einige der Finnen werden Ge-reiche Finnen sein, die für n-Transistorvorrichtungen verwendet werden. Beispielsweise können Ersatzfinnen einschließlich SiGe oder Ge durch Entfernen von nativen Si-Finnen bei einer solchen Verarbeitung und Ersetzen davon durch SiGe- oder Ge-Material gebildet werden, um einige Beispiele bereitzustellen. Weiterhin kann die Ersatzfinne 230 jedes geeignete n- oder p-Dotiermittel umfassen oder undotiert oder leicht dotiert sein. In einigen Ausführungsformen können Ersatzmaterialfinnen, wie etwa die Ersatzfinne 230 aus 2H, unter Verwendung von alternativer Bearbeitung gebildet werden. Beispielsweise können in einigen Ausführungsformen Ersatzmaterialfinnen durch Deckenaufbau des Ersatzmaterials auf dem Substrat (z. B. unter Verwendung epitaktischer Abscheidungsbearbeitung) und dann Strukturierung des Ersatzmaterials in Ersatzmaterialfinnen gebildet werden, um eine beispielhafte Alternative bereitzustellen. Es ist zu beachten, dass die Ersatzfinne 230 mit Strukturierung/Schaltungen illustriert ist, um nur bei der optischen Identifizierung des Merkmals zu helfen. In solchen Fällen kann die entstehende Struktur planarisiert werden, um eine relativ flache obere Fläche bereitzustellen, wie allgemein in 2H gezeigt.
  • Das Verfahren 100 aus 1 fährt mit dem Ausscheiden 116 des STI-Materials 220 zwischen den Finnen fort, wie in 21 gezeigt, um mindestens einen Abschnitt 231 der Finnen 230 zu veranlassen, von der STI-Ebene vorzuspringen, wodurch nach einigen Ausführungsformen die entstehende beispielhafte Struktur gebildet wird, die in 21 gezeigt ist. Das Ausschneiden 116 kann unter Verwendung aller geeigneter Techniken ausgeführt werden, wie etwa des Verwendens eines oder mehrerer Nass- und/oder Trockenätzprozesse, die erlauben, dass das STI-Material 220 selektiv relativ zu dem Material der Finne 230 ausgeschnitten wird, und/oder jede andere geeignete Bearbeitung, wie mit Blick auf diese Offenbarung offensichtlich wird. Wie basierend auf dieser Offenbarung zu verstehen ist, können die offenlegenden Abschnitte 231 der Finnen 230 in der aktiven Kanalregion eines oder mehrerer Transistoren verwendet werden, sodass Finnenabschnitte 231 (die Abschnitte der Finnen 230 über der oberen Ebene der STI-Schicht 220 nach dem Ausführungen des Ausschnitts 116) hierin etwa als Kanalabschnitte bezeichnet werden. Genauer wird der Finnenabschnitt 231 unter der nachfolgend zu bildenden Gatestruktur allgemein als der Kanalabschnitt bezeichnet, wobei die Source- und Drainregionen auf jeder Seite des Kanalabschnitts gebildet werden, sodass der Kanal zwischen den Source- und Drainregionen liegt. Weiterhin sind die Abschnitte der Finnen 230 unter der oberen Ebene der STI-Schicht 220 als Abschnitte 232 angegeben, wobei solche Abschnitte beispielsweise als Unterkanalabschnitte bezeichnet werden können.
  • Wie in 21 gezeigt, weisen die Abschnitte 231 der Finnen 230, die über die obere Ebene der STI-Schicht 220 vorspringen, eine Finnenhöhe auf, die als Fh angezeigt ist, die beispielsweise im Bereich von 4-800 nm liegen kann (z. B. im Unterbereich von 4 - 10, 4 - 20, 4 - 50, 4 - 100, 4 - 200, 4 - 400, 10 - 20, 10 - 50, 10 - 80, 10 - 100, 10 - 200, 10 - 400, 10 - 800, 50 - 100, 50 - 200, 50 - 400, 50 - 800, 100 - 400, 100 - 800, 400 - 800 nm oder einem anderen Unterbereich), oder einem anderen geeigneten Wert oder Bereich, wie mit Blick auf diese Offenbarung offensichtlich wird. In einigen spezifischen Ausführungsformen können die Finnenhöhen Fh mindestens 10, 25, 35, 50, 75, 100, 125, 150, 175, 200, 300, 400, 500, 600, 700 oder 800 nm hoch sein. Es ist ebenfalls zu beachten, dass in Ausführungsformen, die eine planare Transistorkonfigurationen aufweisen, der Ausschnittsprozess 116 nicht ausgeführt werden muss, da die Transistoren beispielsweise unter Verwendung der oberen Fläche des Halbleiterkörpers 230 wie in 2H gezeigt gebildet werden können.
  • Es ist zu beachten, dass alle Finnen in der beispielhaften Ausführungsform aus 21 als ersetzt dargestellt werden; diese Offenbarung ist jedoch nicht so eingeschränkt zu betrachten. In einigen Ausführungsformen kann wie in 2J illustriert nur ein Untersatz ersetzt werden (z. B. sodass einige Ersatzfinnen 230 für nachfolgendes Bearbeitung zur Verfügung stehen und einige nativen Finnen 202 zur nachfolgenden Bearbeitung zur Verfügung bleiben). 2J' illustriert dies in einer perspektivischen Ansicht.
  • Ferner kann in einigen Ausführungsformen der Ausschnitt- und Ersetzungsvorgang so oft wie gewünscht ausgeführt werden, um so viele Untersätze der Ersatzfinnen wie gewünscht zu bilden, indem die Bereiche markiert werden, die in jeder Bearbeitung für einen Ersatzfinnenuntersatz nicht bearbeitet werden sollen. Dies ist beispielsweise in 2K illustriert, wobei zwei verschiedene Sätze Ersatzfinnen 230 und 240 dargestellt sind. In einigen solchen Ausführungsformen kann ein erster Untersatz der Ersatzfinnen für n-Kanal-Transistoren gebildet werden (wobei z. B. das erste Ersatzmaterial gewählt wird, um die Elektronenmobilität zu erhöhen) und ein zweiter Untersatz der Ersatzfinnen kann für p-Kanaltransistoren gebildet werden (wobei z. B. das zweite Ersatzmaterial gewählt wird, die Lochmobilität zu erhöhen). Beispielsweise werden also einige der nativen Finnen 202 entfernt und mit einem ersten Material 230 (z. B. Ge-reichen Material) ersetzt und andere der nativen Finnen 202 werden entfernt und mit einem zweiten Material 240 (z. B. III-V-Material) ersetzt. 2K' illustriert dies in einer perspektivischen Ansicht. Noch weiter kann in einigen Ausführungsformen eine mehrschichtige Ersatzfinne gebildet werden, um die nachfolgende Bildung von Nanodrähten oder Nanoribbons in der Kanalregion eines oder mehrerer Transistoren zu ermöglichen, wobei die Schichten in der mehrlagigen Ersatzfinne Opferschichten sind und vorgesehen sind, durch selektives Ätzen entfernt zu werden (z. B. während der Ersatzgatebearbeitung). Zahlreiche solche Finnenersatzschemas können verwendet werden, wie offensichtlich wird.
  • Das Verfahren 100 aus 1 (nun mit Verweis auf 1B) fährt mit dem Optionalen Bilden 118 eines Dummygatestapels fort, um die entstehende beispielhafte Struktur aus 2L nach einigen Ausführungsformen zu bilden. Es ist daran zu denken, dass das Verfahren 100 hierin vornehmlich in dem Zusammenhang eines Gate-Zuletzt-Transistorherstellungsablaufs beschrieben wird, wobei die Bearbeitung das Bilden eines Dummygatestapels, die Ausführung der S/D-Bearbeitung und dann das Bilden des letzten Gatestapels nach Bearbeitung der S/D-Regionen umfasst. In anderen Ausführungsformen können die Techniken jedoch unter Verwendung eines Gate-Zuerst-Prozessablaufs ausgeführt werden. In einem solchen beispielhaften Fall würde der Prozess 118 (Bilden eines Dummygatestapels) nicht ausgeführt, und der Prozess 118 kann daher in einigen Ausführungsformen optional sein (wie etwa in denen, die den Gate-Zuerst-Prozessablauf nutzen). Dies ist durch den alternativen Ort zum Ausführen 122 der letzten Gatestapelbearbeitung gezeigt, die als der optionale Gate-Zuerst-Ablauf 100' in 1 gezeigt ist, wobei das Ausführen 122 der letzten Gatestapelbearbeitung zum Beispiel in Ausführungsformen, die einen Gate-Zuerst-Prozessablauf verwenden, stattdessen am Ort der Box 118 stattfinden würde. Die Beschreibung von Verfahren 100 verwendet jedoch weiterhin einen Gate-Zuletzt-Prozessablauf, um einen solchen Ablauf (der allgemein eine weitere Bearbeitung umfasst) angemessen beschreiben zu können.
  • Fortfahrend mit dem Bilden 118 eines Dummygatestapels, kann ein solcher Dummygatestapel (wenn eingesetzt) ein Dummygatedielektrikum 242 und eine Dummygateelektrode 244 umfassen und damit in dieser beispielhaften Ausführungsform die beispielhafte entstehende Struktur aus 2L bilden. In dieser beispielhaften Ausführungsform können das Dummygatedielektrikum 242 (z. B. Dummyoxidmaterial) und Dummygateelektrode 244 (z. B. Dummypolysiliziummaterial) für einen Ersatzgateprozess verwendet werden. Es ist zu beachten, dass Seitenwandabstandhalter 250 auf jeder Seite des Dummygatestapels gebildet wurden, und dass solche Gateabstandhalter 250 verwendet werden können, um zu helfen, die Kanallänge zu bestimmen und/oder beispielsweise bei Ersatzgateprozessen zu helfen. Wie auf Grundlage dieser Offenbarung zu verstehen ist, kann der Dummygatestapel (und die Gateabstandhalter 250) helfen, die Kanalregion und die Source/Drain- (S/D) Regionen jeder Transistorvorrichtung zu bestimmen, wobei die Kanalregion unter dem Dummygatestapel liegt (da sie unter dem letzten Gatestapel platziert sein wird), und die S/D-Regionen sich auf jeder Seite der und angrenzend an die Kanalregion befinden. Es ist zu beachten, dass, weil die IC-Strukturen in Zusammenhang mit dem Bilden von finnenförmigen Transistoren beschrieben sind, der letzte Gatestapel in Ausführungsformen, die eine Finnen- (z. B. FinFET) Konfiguration einsetzen, ebenfalls an jede Seite der Finne angrenzt, da der Gatestapel entlang von oberen und gegenüberliegenden Seitenwänden der Finnenkanalregionen liegt.
  • Die Bildung des Dummygatestapels kann das Abscheiden des Dummygatedielektrikums 242 und des Dummygateelektrodenmaterials 244, Strukturierung des Dummygatestapels, Abscheiden des Gateabstandhaltermaterials 250 und Ausführen einer Abstandhalterätzung zum Bilden der Struktur umfassen, die etwa in 2L. Die Abstandhalter 250 können jedes geeignete Material umfassen, wie etwa ein einen geeigneten elektrischen Isolator, ein Dielektrikum, ein Oxid- (z. B. Siliziumoxid), und/oder Nitrid- (z. B. Siliziumnitrid) Material, wie mit Blick auf diese Offenbarung offensichtlich wird. Es ist zu beachten, dass in einigen Ausführungsformen, wie zuvor beschrieben, die hierin beschriebenen Techniken nicht notwendigerweise das Bilden eines Dummygatestapels umfassen, sodass im ersten Fall ein letzter Gatestapel gebildet werden kann. Unabhängig davon umfasst die Endstruktur den letzten Gatestapel, wie mit Blick auf diese Offenbarung offensichtlich wird. Außerdem ist zu beachten, dass in einigen Ausführungsformen eine Hartmaske über dem Dummygatestapel gebildet sein kann (die auch über dem Gateabstandhalter 250 gebildet sein kann), um den Dummygatestapel während der nachfolgenden Bearbeitung zu schützen. Die obige relevante Beschreibung der Hartmaske 210 gilt ebenfalls für ein solches Hartmaskenmerkmal, wenn dieses eingesetzt wird.
  • Das Verfahren 100 aus 1 fährt mit dem Ausführen 120 der Source/Drain- (S/D) Regionsbearbeitung fort, um die beispielhafte entstehende Struktur aus 2L' nach einigen Ausführungsformen zu bilden. Die S/D-Regionsbearbeitung 120 kann einen Ätz- und Ersetzungsprozess umfassen, wobei Abschnitte der Ersatzfinnen 230 in den S/D-Regionen mittels eines selektiven Ätzens (oder eines anderen geeigneten Ätzschemas) entfernt werden, gefolgt von epitaktischer Abscheidung des gewünschten S/D-Materials, wodurch die Bulk-S/D-Regionen 261 gebildet werden, was zu der beispielhaften Struktur von 2L' in dieser beispielhaften Ausführungsform führt. In einigen Ausführungsformen können S/D-Regionen 261 unter Verwendung aller geeigneten Techniken gebildet werden, wie etwa einem oder mehreren der Abscheidungsprozesse, die hierin beschrieben sind (z. B. CVD, ALD, PVD, MBE), und/oder allen anderen geeigneten Prozessen, wie im Lichte dieser Offenbarung offensichtlich wird. In einigen solchen Ausführungsformen können die S/D-Regionen 261 unter Verwendung eines selektiven Ausscheidungsprozesses gebildet werden, z. B. so, dass das Material der Merkmale nur oder im Wesentlichen nur von dem offenlegenden Halbleitermaterial aus wächst (oder nur in einer monokristallinen Struktur wächst), wie auf Grundlage dieser Offenbarung verstanden werden kann. In anderen Ausführungsformen sind die S/D-Regionen 261 implantationsdotierte Abschnitte der Finnen (202, 230, 240).
  • Es ist zu beachten, dass die S/D-Regionen 261 hierin zur einfacheren Beschreibung als solche bezeichnet werden, dass jedoch jede S/D-Region entweder eine Sourceregion oder eine Drainregion sein kann, sodass die entsprechende S/D-Region (auf der anderen Seite der Kanalregion, und daher auf der anderen Seite des Dummygatestapels) die andere der Sourceregion und Drainregion ist, wodurch ein Paar aus Source- und Drainregion gebildet wird. Beispielsweise gibt es wie in 2L' gezeigt, vier Kanalregionen und vier entsprechende S/D-Regions- 261 Paare.
  • In einigen Ausführungsformen kann die S/D-Region 261 jedes geeignete Halbleitermaterial umfassen, wie mit Blick auf diese Offenbarung offensichtlich wird, wie etwa monokristallines Gruppe-IV-Halbleitermaterial. Beispielsweise kann eine bestimmte S/D-Region mindestens eines aus Si, Ge, Sn und C umfassen. In einigen Ausführungsformen kann eine bestimmte S/D-Region ein n- und/oder p-Dotiermittel umfassen (wie etwa in einem der hierin beschriebenen Schemas), muss dies aber nicht. Wenn vorhanden, kann das Dotiermittel etwa in einer Konzentration in dem Bereich von 1E17 bis 5E22 Atomen pro Kubikzentimeter oder mehr enthalten sein. In einigen Ausführungsformen kann eine bestimmte S/D-Region eine Abstufung (z. B. Erhöhung und/oder Verringerung) der Konzentration eines oder mehrerer Materialien innerhalb des Merkmals umfassen, wie etwa z. B. die Abstufung einer Halbleitermaterialkomponentenkonzentration und/oder die Abstufung der Dotiermittelkonzentration. Beispielsweise kann in einigen solchen Ausführungsformen die Dotiermittelkonzentration, die in einer bestimmten S/D-Region enthalten ist, so abgestuft sein, dass sie in der Nähe der entsprechenden Kanalregion geringer ist und in der Nähe des entsprechenden S/D-Kontakts höher ist, was durch eine geeignete Verarbeitung erreicht werden kann, wie etwa durch das Einstellen der Menge an Dotiermittel im Reagenzfluss (z. B. während eines In-Situ-Dotierungsschemas), um ein Beispiel bereitzustellen. In einigen Ausführungsformen kann eine bestimmte S/D- 261 Region eine mehrschichtige Struktur umfassen, die mindestens zwei unterschiedlich zusammengesetzte Materialschichten aufweist. Beispielsweise kann nach einigen Ausführungsformen in dem Fall einer Fermi-Field-FET-(FFFET) Vorrichtung die Sourceregion eine mehrschichtige Struktur umfassen, die eine p-dotierte Region und eine n-dotierte Region umfasst. In einigen Ausführungsformen kann eine bestimmte S/D-Region 261 angehoben sein, sodass sie sich höher als eine entsprechende Kanalregion erstreckt (z. B. in der vertikalen oder Y-Achse).
  • In einigen Ausführungsformen kann die S/D-Region 261 verschiedene Formen und Konfigurationen aufweisen, abhängig von den verwendeten Bildungsverfahren, wie mit Blick auf diese Offenbarung offensichtlich wird. Beispielsweise in der beispielhaften Struktur aus 2L' umfassen die S/D-Regionen dreidimensionale Diamantformen, mit zwei oberen Flächen, die facettiert sind (z. B. mit {111} Facettierung) wie gezeigt. Andere beispielhafte Strukturen können nach einigen Ausführungsformen gebildet werden, einschließlich einer gerundeten (oder gebogenen) und unfacettierten Oberseite und die gerundete oder gebogene S/D-Region kann sich an dem darunterliegenden Unterfinnenabschnitt in der X-Achse vorbei erstrecken. Wie basierend auf dieser Offenbarung zu verstehen ist, können S/D-Regionen, die jede Form (wie etwa die Diamantform der S/D-Region 261' oder eine gerundete Form) umfassen, von den hierin beschriebenen Techniken profitieren.
  • In einigen Ausführungsformen kann eine der S/D-Regionen in einem entsprechenden S/D-Regionspaar (wie etwa der Region 261 auf einer Seite des Dummygatestapels) getrennt von der anderen S/D-Region in dem Paar bearbeitet werden (wie etwa Region 261 auf der gegenüberliegenden Seite des Dummygatestapels), sodass ein entsprechendes S/D-Paar ein unterschiedliches Material, einen Dotiermitteltyp, eine Dotiermittelkonzentration, Größen, Formen und/oder andere geeignete Unterschiede aufweisen können, wie auf Grundlage dieser Offenbarung zu verstehen ist. Beispielsweise kann im Fall einer TFET-Vorrichtung eine der S/D-Regionen n-dotiertes Halbleitermaterial umfassen und die andere der S/D-Regionen kann p-dotiertes Halbleitermaterial umfassen, um einen Beispielfall bereitzustellen, sodass die n-S/D-Region getrennt von der p-S/D-Region bearbeitet werden kann. Die separate Bearbeitung kann unter Verwendung jeder geeigneten Technik erreicht werden, wie etwa der Maskierung von S/D-Regionen, die nicht bearbeitet werden sollen, um die Bearbeitung anderer S/D-Regionen zu erlauben, und dann der Maskierung der anderen S/D-Regionen, um etwa die Bearbeitung der ursprünglich maskierten S/D-Regionen zu erlauben. In einigen Ausführungsformen kann eine bestimmte S/D-Region dieselbe oder eine ähnliche Materialzusammensetzung (z. B. innerhalb eines Unterschieds von 1 %) der entsprechenden/angrenzenden Kanalregion (wie etwa beide dasselbe Ge-reiche Material umfassend) umfassen. In anderen Ausführungsformen kann eine bestimmte S/D-Region eine andere Materialzusammensetzung umfassen (z. B. um mindestens 1, 2, 3, 4, 5 oder 10 % unterschiedlich) als etwa die entsprechende/angrenzende Kanalregion.
  • Das Verfahren 100 aus 1 fährt mit dem Ausführen 122 der letzten Gatestapelbearbeitung fort, um die beispielhafte entstehende Struktur aus 2M nach einigen Ausführungsformen zu bilden. Wie in 2M gezeigt, umfasste die Bearbeitung in dieser beispielhaften Ausführungsform die Abscheidung der Zwischenschichtdielektrikum- (ILD) Schicht 270 auf der Struktur aus 2L', gefolgt von der Planarisierung und/oder Politur (z. B. CMP) zum Offenlegen des Dummygatestapels. Es ist zu beachten, dass die ILD-Schicht 270 eine mehrschichtige Struktur umfassen kann, auch wenn sie als eine einzige Schicht illustriert ist. Es ist ferner zu beachten, dass in einigen Fällen die ILD-Schicht 270 und das STI-Material 220 nicht unbedingt eine klare Schnittstelle umfassen, wie in 2M gezeigt, insbesondere wenn z. B. die ILD-Schicht 270 und das STI-Material 220 dasselbe Dielektrikum umfassen (z. B. wenn beide Siliziumdioxid umfassen). Allgemein kann die ILD-Schicht 270 jeden gewünschten elektrischen Isolator, ein Dielektrikum, ein Oxid- (z. B. Siliziumoxid), und/oder Nitrid- (z. B. Siliziumnitrid) Material umfassen, wie mit Blick auf diese Offenbarung offensichtlich wird.
  • Die Gatestapelbearbeitung in dieser beispielhaften Ausführungsform fährt mit dem Entfernen des Dummygatestapels (einschließlich des Dummygates 244 und des Dummygatedielektrikums 242) fort, um das Bilden des letzten Gatestapels zu erlauben. Es ist zu beachten, dass in einigen Ausführungsformen das Bilden des letzten Gatestapels, der das Gatedielektrikum 282 und die Gateelektrode 284 umfasst, unter Verwendung eines Gate-Zuerst-Ablaufs ausgeführt werden kann. In solchen Ausführungsformen kann die letzte Gatestapelbearbeitung alternativ an der Box 118 statt durch Bilden eines Dummygatestapels ausgeführt worden sein. In dieser beispielhaften Ausführungsform wird jedoch der letzte Gatestapel unter Verwendung eines Gate-Zuletzt-Ablaufs gebildet (auch bezeichnet als ein Ersatzgate oder Ersatzmetallgate- (RMG) Prozess). Unabhängig davon, ob eine Gate-Zuerst- oder eine Gate-Zuletzt-Bearbeitung eingesetzt wird, kann der letzte Gatestapel ein Gatedielektrikum 282 und eine Gateelektrode 284 umfassen, wie in 2M gezeigt und hierin beschrieben.
  • Es ist zu beachten, dass, wenn das Dummygate entfernt wird, die Kanalregion der Finnen 202 (oder Ersatzfinnen 230, 240), die der Abschnitt der Finnen ist, die durch den Dummygatestapel bedeckt wurden, offengelegt werden, um jede gewünschte Bearbeitung dieser Kanalregionen zu erlauben. Eine solche Bearbeitung einer bestimmten Kanalregion kann verschiedene unterschiedliche Techniken umfassen, wie etwa das Entfernen und Ersetzen der Kanalregion mit Ersatzmaterial, das Dotieren der Kanalregion wie gewünscht, das Bilden der Kanalregion in einen oder mehrere Nanodrähte (oder Nanoribbons) für eine Gate-All-Around-(GAA) Transistorkonfiguration, das Beschichten der Kanalregion, die Reinigung/Politur der Kanalregion und/oder jede andere geeignete Bearbeitung, die mit Blick auf diese Offenbarung offensichtlich wird.
  • In einigen Ausführungsformen kann eine bestimmte Kanalregion einer Transistorvorrichtung monokristallines Ge-reiches Gruppe-IV-Halbleitermaterial umfassen, wie etwa monokristallines Ge oder monokristallines SiGe mit mehr als 50 % Atomprozent Ge, und/oder jedes andere geeignete Material, wie mit Blick auf diese Offenbarung offensichtlich wird. Allgemein kann eine bestimmte Kanalregion mindestens eines aus Silizium (Si) und Germanium (Ge) umfassen, um einige Beispiele bereitzustellen. In einigen Ausführungsformen kann die Kanalregion leicht dotiert sein (z. B. mit jedem geeigneten n- und/oder p-Dotiermittel) oder intrinsisch/undotiert (oder nominal undotiert, mit einer Dotiermittelkonzentration unter 1E16 Atomen pro Kubikzentimeter) sein, abhängig von der speziellen Konfiguration. In einigen Ausführungsformen kann eine bestimmte Kanalregion eine Abstufung (z. B. Erhöhung und/oder Verringerung) der Konzentration eines oder mehrerer Materialien innerhalb des Merkmals umfassen, wie etwa die Abstufung einer Halbleitermaterialkomponentenkonzentration und/oder die Abstufung der Dotiermittelkonzentration. In einigen Ausführungsformen kann eine bestimmte Kanalregion eine mehrschichtige Struktur umfassen, die mindestens zwei unterschiedlich zusammengesetzte Materialschichten aufweist. Wie basierend auf dieser Offenbarung zu verstehen ist, liegt die Kanalregion in dieser beispielhaften Ausführungsform mindestens unter dem Gatestapel. Beispielsweise kann die Kanalregion in dem Fall einer Finnentransistorkonfiguration unter und zwischen dem Gatestapel liegen, da der Stapel auf einer oberen und auf gegenüberliegenden Seiten eines Halbleiterkörpers oder einer Finne gebildet ist. Wenn jedoch die Transistorvorrichtung umgekehrt würde und mit dem verbunden würde, das das Endsubstrat darstellen wird, kann die Kanalregion über dem Gate liegen. Daher können allgemein die Gatestruktur und Kanalregion eine nebeneinanderliegende Beziehung aufweisen, wobei sich die Gatestruktur in der Nähe der Kanalregion befindet, sodass sie nach einigen Ausführungsformen die Kontrolle über die Kanalregion in elektrischer Weise aufweisen kann. Ferner kann in dem Fall einer Nanodraht- (oder Nanoribbon- oder GAA-) Transistorkonfiguration der Gatestapel vollständig jeden Nanodraht/jedes Nanoribbon in der Kanalregion umgeben (oder jeden Nanodraht wenigstens wesentlich umgeben, wie etwa jeden Nanodraht zu mindestens 70, 80 oder 90 % umgeben). Noch weiter kann im Fall einer planaren Transistorkonfiguration der Gatestapel einfach über der Kanalregion liegen.
  • Es ist zu beachten, dass die S/D-Regionen 261 an jede Seite einer entsprechenden Kanalregion angrenzen, wie etwa beispielsweise in 2M zu sehen ist. Es ist ebenfalls zu beachten, dass die Konfiguration/Geometrie eines Transistors, der unter Verwendung der hierin beschriebenen Techniken gebildet ist, vornehmlich basierend auf der Form der jeweiligen Kanalregion des Transistors beschrieben werden kann. Beispielsweise kann ein Nanodraht- (oder Nanoribbon- oder GAA-) Transistor einfach deswegen so bezeichnet werden, weil er einen oder mehrere Nanodrähte (oder Nanoribbons) in der Kanalregion des Transistors umfasst, und weil der Gatestapel (einschließlich des Gates) sich um jeden Nanodraht (oder jedes Nanoribbon) wickelt (oder mindestens im Wesentlichen darum wickelt). Der Transistortyp (z. B. MOSFET, TFET, FFFET, oder ein anderer geeigneter Typ) kann jedoch basierend auf dem Dotierungs- und/oder Betriebsplan der Source-, Kanal- und Drainregionen beschrieben werden, und so können diese jeweiligen Regionen verwendet werden, um etwa den Typ oder die Klassifizierung eines bestimmten Transistors zu bestimmen. Beispielsweise können MOSFET- und TFET-Transistoren sich strukturell sehr ähnlich (oder gleich) sein, umfassen jedoch verschiedene Dotierschemas (z. B. Source-Drain-Dotierschemas für MOSFET von p-p oder n-n im Vergleich mit p-n oder n-p für TFET).
  • Mit der Durchführung 122 der letzten Gatestapelbearbeitung fortfahrend kann dann nach einigen Ausführungsformen, nachdem das Dummygate entfernt wurde und alle gewünschte Kanalregionsbearbeitung ausführt wurde, der letzte Gatestapel gebildet werden. In dieser beispielhaften Ausführungsform umfasst der letzte Gatestapel das Gatedielektrikum 282 und die Gateelektrode 284, wie in 2M gezeigt ist. Das Gatedielektrikum 282 kann jedes geeignete Dielektrikum umfassen (wie etwa Siliziumdioxid und/oder ein Dielektrikum mit hohem k-Wert), wie mit Blick auf diese Offenbarung offensichtlich wird. Beispiele von Materialien mit hohem k-Wert umfassen z. B. Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat, um einige Beispiel bereitzustellen. In einigen Ausführungsformen kann das Gatedielektrikum 282 ein oder mehrere Silikate umfassen (z. B. Titansilikat, Wolframsilikat, Niobsilikat und Silikate anderer Übergangsmetalle). In einigen Ausführungsformen kann ein Temperprozess auf das Gatedielektrikum 282 ausgeführt werden, um seine Qualität zu verbessern, wenn das Dielektrikum mit hohem k-Wert verwendet wird. Die Gateelektrode 284 kann einen großen Bereich von Materialien umfassen, wie etwa verschiedene geeignete Metalle oder Metalllegierungen, wie etwa Aluminium (Al), Wolfram (W), Titan (Ti), Tantal (Ta), Kupfer (Cu) und Karbide und Nitride davon. In einigen Ausführungsformen können das Gatedielektrikum 282 und/oder die Gateelektrode 284 eine mehrschichtige Struktur von etwa zwei oder mehr Schichten umfassen. Beispielsweise umfasst in einer Ausführungsform das Gatedielektrikum eine erste Schicht Siliziumdioxid an der Kanalregion und eine zweite Schicht Hafniumoxid an der ersten Schicht. Die Gateelektrode kann beispielsweise einen Metallstecker zusammen mit einer oder mehreren Arbeitsfunktionsschichten, widerstandsverringernden Schichten und/oder Barriereschichten umfassen. In einigen Ausführungsformen können das Gatedielektrikum 282 und/oder die Gateelektrode 284 eine Abstufung (z. B. erhöhen und/oder Verringern) des Inhalts/der Konzentration eines oder mehrerer Materialien in mindestens einem Abschnitt des Merkmals/der Merkmale umfassen. Es ist zu beachten, dass zwar das Gatedielektrikum 282 in der beispielhaften Ausführungsform aus 2M nur unter der Gateelektrode 284 gezeigt wird, das Gatedielektrikum 282 in anderen Ausführungsformen jedoch auch auf einer oder beiden Seiten der Gateelektrode 284 vorhanden sein kann, wie etwa so, dass das Gatedielektrikum 282 u-förmig ist (in einem Querschnittprofil) und auch zwischen der Gateelektrode 284 und beispielsweise einem oder beiden der Gateabstandhalter 250 vorhanden sein kann. Zahlreiche verschiedene Gatestapelkonfigurationen sind mit Blick auf diese Offenbarung offenkundig.
  • Das Verfahren 100 aus 1 fährt mit dem Ausführen 124 der S/D-Kontaktbearbeitung fort, um die beispielhafte entstehende Struktur aus 2M nach einigen Ausführungsformen zu bilden. Die S/D-Kontaktbearbeitung 124 umfasst in dieser beispielhaften Ausführungsform zuerst das Bilden von S/D-Kontaktgräben 290 über den S/D-Regionen 261, wie in 2M gezeigt. In einigen solchen Ausführungsformen können die Kontaktgräben 290 unter Verwendung aller geeigneter Techniken gebildet werden, wie etwa durch Ausführen eines oder mehrerer Nass- und/oder Trockenätzprozesse zum Entfernen von Abschnitten der ILD-Schicht 270 wie dargestellt, und/oder anderer geeigneter Bearbeitung, wie mit Blick auf diese Offenbarung offensichtlich wird. Eine solche Ätzbearbeitung kann als S/D-KontaktGrabenätzbearbeitung oder einfach als Kontaktgrabenätzbearbeitung bezeichnet werden. Ferner kann in einigen solchen Ausführungsformen das ILD zuerst so strukturiert sein, dass etwa Bereiche, die nicht über die Kontaktgrabenätzbearbeitung entfernt werden sollen, maskiert werden. In einigen Ausführungsformen können eine oder mehrere Ätzstoppschichten vor der Ausführung der Kontaktgrabenätzbearbeitung auf S/D-Regionen 261 gebildet sein, um zu helfen, die Kontrollierbarkeit der Bearbeitung zu steuern (z. B. zu helfen, zu verhindern, dass das Ätzen Materialien der S/D-Regionen 261 in unerwünschter Weise verbraucht). In einigen solchen Ausführungsformen kann/können die Ätzstoppschicht(en) Isolatormaterial umfassen, das sich von dem ILD- 270 Material unterscheidet (z. B., um eine relative Ätzselektivität bereitzustellen) und/oder Material, das gegen das Kontaktgrabenätzen widerstandsfähig ist, wie etwa eine kohlenstoffbasierte Ätzstoppschicht (z. B. mit Kohlenstoffkonzentration im Bereich von 1 - 80 %).
  • Fortfahrend von der beispielhaften Struktur aus 2M umfasst die Kontaktbearbeitung 124 das Bilden der S/D-Kontakte 291 über jeweiligen S/D-Regionen 261 nach einigen Ausführungsformen. In der beispielhaften Struktur aus 2M versteht es sich, dass S/D-Kontakte 291 elektrisch mit S/D-Regionen 261 verbunden sind und in einigen Fällen auch in physischem Kontakt mit diesen S/D-Regionen 261 sein können. In einigen Ausführungsformen können S/D-Kontakte 291 unter Verwendung aller geeigneten Techniken gebildet sein, wie etwa durch Abscheiden von Metall oder Metalllegierung (oder anderen geeigneten elektrisch leitfähigen Materialien) in Kontaktgräben 290. In einigen Ausführungsformen kann die S/D-Kontakt- 291 Bildung beispielsweise Silizidierungs-, Germanidierungs- und/oder Temperprozesse umfassen, wobei eine solche Bearbeitung ausgeführt werden kann, um beispielsweise eine dazwischenliegende Kontaktschicht zu bilden, bevor die Bulkkontaktmetallstruktur gebildet wird. In einigen Ausführungsformen können S/D-Kontakte 291 Aluminium oder Wolfram umfassen, wenn auch jedes geeignete leitfähige Metall oder jede Legierung verwendet werden kann, wie etwa Silber, Nickel-Platin oder Nickel-Aluminium. Allgemein können in einigen Ausführungsformen ein oder mehrere der S/D-Kontakte 291 beispielsweise ein widerstandsverringerndes Metall und ein Kontaktstopfenmetall oder nur einen Kontaktstopfen umfassen. Beispielhafte kontaktwiderstandsverringernde Metalle umfassen beispielsweise Nickel, Aluminium, Titan, Kobalt, Nickel-Platin oder Nickel-Aluminium, und/oder andere solche widerstandsverringernde Metalle oder Legierungen. Beispielhafte Kontaktstopfenmetalle umfassen beispielsweise Aluminium, Kupfer, Nickel, Platin, Titan oder Wolfram oder Legierungen davon, wenn auch jedes geeignete leitfähige Kontaktmetall oder jede solche Legierung verwendet werden kann. In einigen Ausführungsformen können S/D-Kontakte 291 niedrige/s Arbeitsfunktionsmetallmaterial(ien) und/oder hohe/s Arbeitsfunktionsmetallmaterial(ien) umfassen, abhängig von der speziellen Konfiguration. In einigen Ausführungsformen können weitere Schichten in den S/D-Kontaktregionen vorhanden sein, wie etwa Klebeschichten (z. B. Titannitrid) und/oder Auskleidungs- oder Barriereschichten (z. B. Tantalnitrid), wenn gewünscht.
  • 2N illustriert eine andere Ansicht in 3 Dimensionen (x,y,z) der beispielhaften Struktur aus 2L' nach einer Ausführungsform. In dieser Figur gezeigt sind das Substrat 200, die Diffusionsbarriere 212, die die Source/Drainfinnenstrukturen 232, 261 von den STI-Regionen 220 trennt. Außerdem ist im Hintergrund der Gateabstandhalter 250 zu sehen. p-MOS 261a und n-MOS 261b Ersatz-S/D-Material sind beide beispielsweise nach epitaktischer S/D-Bearbeitung zu sehen. Weiterhin sind S/D-Isolierungswände 295 in dieser beispielhaften Ausführungsform zu sehen.
  • 3 illustriert eine beispielhafte Querschnittsansicht entlang der Ebene A-A in 2M nach einigen Ausführungsformen. Die Querschnittsansicht von 3 ist bereitgestellt, um bei der Illustrierung verschiedener Merkmale der Struktur aus 2M zu helfen. Daher gilt die relevante Beschreibung bezüglich jedes ähnlich nummerierten Merkmals ebenso für 3. Es ist jedoch anzumerken, dass die Abmessungen der Merkmale aus 3 sich zur einfacheren Illustration relativ zu den Merkmalen in 2M unterscheiden können. Es ist ebenfalls zu beachten, dass eine gewisse Variation zwischen den Strukturen auftritt, wie etwa in der Form des Gateabstandhalters 250 und der Form der Finnenkanalregion 230. Es ist ferner zu beachten, dass die Kanalregion 230 aus 3 nicht nativ zu dem Substrat 200 gehört; in anderen Ausführungsformen kann jedoch die Kanalregion (und so das Material der Kanalregion) nativ zu Substrat 200 gehören. Noch weiter ist zu beachten, dass die bestimmte in der Struktur aus 3 eingesetzte S/D-Konfiguration dieselbe S/D-Konfiguration wie in 2M ist. Um Querverweise zwischen 2M und 3 zu erlauben, ist das vertikale Ausmaß (entlang der Y-Achse) des STI 220 dargestellt, wenn auch der STI in der A-A-Ebene nicht vorhanden ist, sondern an anderen Orten entlang der X-Achse, wie in 2M gezeigt.
  • In einigen Ausführungsformen kann die Länge der Gateelektrode 284 (z. B. die Abmessung zwischen den Abstandhaltern 250 in der Z-Achse), die in 3 als Lg angezeigt ist, jede geeignete Länge aufweisen, wie mit Blick auf diese Offenbarung offensichtlich wird. Beispielsweise kann in einigen Ausführungsformen die Gatelänge im Bereich von z. B. 3 - 100 nm (z. B. 3 - 10, 3 - 20, 3 - 30, 3 - 50, 5 - 10, 5 - 20, 5 - 30, 5 - 50, 5 - 100, 10 - 20, 10 - 30, 10 - 50, 10 - 100, 20 - 30, 20 - 50, 20 - 100 oder 50 - 100 nm) oder mehr liegen. In einigen Ausführungsformen kann die Gatelänge weniger als ein bestimmter Grenzwert sein, wie etwa weniger als 100, 50, 45, 40, 35, 30, 25, 20, 15, 10, 8 oder 5 nm, oder weniger als ein anderer geeigneter Grenzwert, wie mit Blick auf diese Offenbarung offensichtlich wird. In einigen Ausführungsformen ermöglichen die Techniken eine gewünschte Vorrichtungsleistung, bei der Skalierung auf so geringe Grenzwerte, wie etwa Grenzwerte unter-50, unter-40, unter-30 oder unter-20 nm und weiter, wie auf Grundlage dieser Offenbarung zu verstehen ist. Beispielsweise können die hierin verschieden beschriebenen Techniken kurze Kanaleffekte verringern, wodurch die effektive Kanallänge erhöht wird (Abmessung zwischen den S/D-Regionen in der Z-Achse). Ferner können die hierin beschriebenen Techniken erlauben, dass die Gatelänge und die effektive Kanallänge nach einigen Ausführungsformen gleich oder ungefähr gleich sind. Beispielsweise kann in einigen solchen Ausführungsformen die ungefähre Gleichzeit bezüglich der effektiven Kanallänge und der Gatelänge umfassen, dass die effektive Kanallänge innerhalb von 1 - 10 nm (z. B. innerhalb von 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10 nm) oder innerhalb von 1 - 10 % (z. B. innerhalb von 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10 %) anders (z. B. kürzer) sein kann als die Gatelänge. So kann die Gatelänge in einigen solchen Ausführungsformen etwa die effektive Kanallänge betragen, vor allem, wenn die Diffusionsbarrieretechniken, die hierin beschrieben sind, im Wesentlichen verhindern können, dass Dotiermittel in die Kanalregion diffundiert.
  • Das Verfahren 100 aus 1 fährt nach einigen Ausführungsformen damit fort, die Bearbeitung der integrierten Schaltung (IC) abzuschließen 126 wie gewünscht. Eine Solche zusätzliche Bearbeitung zum Abschließen der IC kann Back-End oder Back-End-of-Line-(BEOL) Bearbeitung umfassen, um eine oder mehrere Metallisierungsschichten zu bilden und/oder beispielsweise die Transistorvorrichtungen, die während der Front-End oder Front-Endof-Line- (FEOL) Bearbeitung gebildet wurden, zu verbinden. Jede andere geeignete Bearbeitung kann ausgeführt werden, wie mit Blick auf diese Offenbarung offensichtlich wird. Es ist zu beachten, dass die Prozesse 102 bis 126 des Verfahrens 100 für einfachere Beschreibung in einer bestimmten Reihenfolge gezeigt sind. Ein oder mehrere der Prozesse 102 bis 126 können jedoch in einer anderen Reihenfolge ausgeführt werden oder gar nicht ausgeführt werden. Beispielsweise ist Box 118 ein optionaler Prozess, der nicht in Ausführungsformen ausgeführt werden muss, die beispielsweise einen Gate-Zuerst-Prozessablauf verwenden. Es ist daran zu denken, dass die Techniken verwendet werden können, um eine Mehrzahl verschiedener Transistortypen und Konfigurationen zu bilden. Wenn auch die Techniken hierin vornehmlich im Zusammenhang mit dem Einsatz einer oder mehrerer Dotiermitteldiffusionsbarrieren dargestellt und beschrieben sind, um stark dotierte Source/Drainstrukturen von Shallow-Trench-Isolations-(STI) Regionen eines bestimmten n-MOS-Transistors mit einer Ge-reichen Kanalregion einzusetzen, ist diese Offenbarung nicht vorgehen, so eingeschränkt zu werden, da die Techniken in einigen Ausführungsformen verwendet werden können, um nur einer Seite einer bestimmten Kanalregion zu nutzen, und nicht der anderen. Zahlreiche Variationen und Konfigurationen sind mit Blick auf diese Offenbarung offenkundig.
  • Beispielhaftes System
  • 4 illustriert ein Rechnersystem 1000, das mit integrierten Schaltungsstrukturen und/oder Transistorvorrichtungen umgesetzt ist, die unter Verwendung der hierin offenbarten Techniken abgebildet sind, nach einigen Ausführungsformen dieser Offenbarung. Wie zu sehen ist, beinhaltet das Rechnersystem 1000 ein Motherboard 1002. Das Motherboard 1002 kann eine Anzahl von Bauteilen umfassen, einschließlich unter anderem einem Prozessor 1004 und mindestens einen Kommunikationschip 1006, von denen jedes physisch und elektrisch mit dem Motherboard 1002 gekoppelt oder anderweitig darin integriert sein kann. Wie zu erkennen ist, kann das Motherboard 1002 beispielsweise eine Platine sein, egal ob es sich um ein Mainboard, ein Daughterboard auf einem Mainboard oder die einzige Platine des Systems 1000, usw. handelt.
  • Abhängig von seinen Anwendungen kann das Rechnersystem 1000 eine oder mehrere Komponenten umfassen, die physisch und elektrisch mit dem Motherboard 1002 gekoppelt sein können, aber nicht müssen. Diese anderen Komponenten können flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreenanzeige, einen Touchscreencontroller, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine Global-Positioning-System- (GPS) Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massespeichervorrichtung (wie etwa ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter) umfassen, sind aber nicht darauf beschränkt. Jede der Komponenten, die in dem Rechnersystem 1000 umfasst ist, kann eine oder mehrere integrierte Schaltungsstrukturen oder Vorrichtungen umfassen, die unter Verwendung der offenbarten Techniken nach einer beispielhaften Ausführungsform gebildet sind. In einigen Ausführungsformen können mehrere Funktionen auf einen oder mehrere Chips integriert sein (z. B. Nanoribbon; es ist zu beachten, dass der Kommunikationschip 1006 Teil des Prozessors 1004 oder anderweitig darin integriert sein kann).
  • Die Kommunikationschip 1006 ermöglicht drahtlose Kommunikation für die Übertragung von Daten an und von dem Rechnersystem 1000. Der Begriff „drahtlos“ und seine Ableitungen kann verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium zu kommunizieren. Der Begriff impliziert nicht, dass assoziierte Vorrichtungen keine Drähte umfassen, wenn es auch in einigen Ausführungsformen der Fall sein kann. Der Kommunikationschip 1006 kann ein jedes aus einer Anzahl von Drahtlosstandards oder Protokollen umfassen, einschließlich unter anderem Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Derivate davon sowie alle anderen Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet sind. Das Rechnersystem 1000 kann mehrere Kommunikationschips 1006 umfassen. Beispielsweise kann ein erster Kommunikationschip 1006 für Drahtloskommunikationen mit kürzerer Reichweite vorgesehen sein, wie etwa Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1006 kann für Drahtloskommunikationen wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere vorgesehen sein.
  • Der Prozessor 1004 des Rechnersystems 1000 umfasst ein integriertes Schaltungsdie, das in dem Prozessor 1004 verpackt ist. In einigen Ausführungsformen umfasst das integrierte Schaltungsdie des Prozessors Onboard-Schaltungen, die mit einer oder mehr integrierten Schaltungsstrukturen oder Vorrichtungen umgesetzt werden kann, die unter Verwendung der offenbarten Techniken gebildet werden können, wie hierin verschieden beschrieben. Der Begriff „Prozessor“ kann sich auf alle Vorrichtungen oder Abschnitte einer Vorrichtung beziehen, die elektronische Nanoribbondaten von Registern und/oder Speicher bearbeitet, um diese elektronischen Daten in andere elektronische Daten zu verwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 kann auch ein integriertes Schaltungsdie umfassen, das in dem Kommunikationschip 1006 verpackt ist. Nach einigen solchen beispielhaften Ausführungsformen umfasst das integrierte Schaltungsdie des Kommunikationschips eine oder mehrere integrierte Schaltungsstrukturen oder Vorrichtungen, die unter den offenbarten Techniken wie hierin verschieden beschrieben gebildet wurden. Wie mit Blick auf diese Offenbarung zu erkennen ist, ist zu beachten, dass Multistandard-Drahtlosfähigkeit direkt in den Prozessor 1004 integriert sein kann (wobei z. B. die Funktionalität aller Chips 1006 in den Prozessor 1004 integriert ist, statt separate Kommunikationschips aufzuweisen). Es ist ferner zu beachten, dass der Prozessor 1004 ein Chipsatz sein kann, der eine solche Drahtlosfähigkeit aufweist. Kurz gesagt, jede Anzahl von Prozessor- 1004 und/oder Kommunikationschips 1006 kann verwendet werden. Ebenso können in jeden Chip oder Chipsatz mehrere Funktionen integriert sein.
  • In verschiedenen Umsetzungen kann das Rechnersystem 1000 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikspieler, ein digitaler Videorecorder oder jede andere elektronische Vorrichtung oder ein System sein, die Daten bearbeitet oder eine oder mehrere integrierte Schaltungsstrukturen oder Vorrichtungen aufweist, die unter Verwendung der offenbarten Techniken gebildet werden, wie hierin verschieden beschrieben. Es ist zu beachten, dass ein Verweis auf ein Rechnersystem Rechnervorrichtungen, Apparate und andere Strukturen umfassen soll, die zur Berechnung oder Bearbeitung von Informationen vorgesehen sind.
  • Weitere beispielhafte Ausführungsformen
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsformen, von denen zahlreiche Permutationen und Konfigurationen offensichtlich sein werden.
  • Beispiel 1 ist eine integrierte Schaltung (IC), umfassend: einen Halbleiterkörper, umfassend mindestens 75 % Atomprozent Germanium; eine Gatestruktur auf dem Halbleiterkörper, wobei die Gatestruktur ein Gatedielektrikum und eine Gateelektrode umfasst; eine Sourceregion und eine Drainregion, die beide an die Gatestruktur angrenzen, sodass die Gatestruktur zwischen den Source- und Drainregionen liegt, wobei mindestens eine der Sourceregion und der Drainregion n-Unreinheiten umfasst; eine Shallow-Trench-Isolations-(STI) Region, die an die mindestens eine der Sourceregion und der Drainregion angrenzt; und eine Schicht Isolierungsmaterial zwischen der mindestens einen der Sourceregion und der Drainregion und der STI-Region, wobei die Schicht des Isolierungsmaterials sich von der STI-Region unterscheidet.
  • Beispiel 2 umfasst den Inhalt von Beispiel 1, wobei der Halbleiterkörper ferner mindestens eines aus Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfasst.
  • Beispiel 3 umfasst den Inhalt von Beispiels 1 oder 2, wobei die Germaniumkonzentration des Halbleiterkörpers 98 Atomprozent oder mehr beträgt.
  • Beispiel 4 umfasst den Inhalt eines der Beispiele 1 bis 3, wobei der Halbleiterkörper ferner bis zu 2 % Atomprozent Zinn umfasst.
  • Beispiel 5 umfasst den Inhalt eines der Beispiele 1 bis 4, wobei neben der n-Unreinheit die Sourceregion und Drainregion in ihrer Zusammensetzung anders sind als der Halbleiterkörper, und die Sourceregion und die Drainregion mindestens eines aus Silizium und Germanium umfassen.
  • Beispiel 6 umfasst den Inhalt eines der Beispiele 1 bis 5, wobei neben der n-Unreinheit die Sourceregion und Drainregion in ihrer Zusammensetzung anders sind als der Halbleiterkörper, und die Sourceregion und die Drainregion mindestens eines aus Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfassen.
  • Beispiel 7 umfasst den Inhalt eines der Beispiele 1 bis 6, wobei die Sourceregion und die Drainregion ferner bis zu 2 % Atomprozent Zinn umfassen.
  • Beispiel 8 umfasst den Inhalt eines der Beispiele 1 bis 7, wobei die Schicht des Isolierungsmaterials Siliziumdioxid mit Kohlenstoffkonzentrationen zwischen 5 und 50 % Atomprozent umfasst.
  • Beispiel 9 umfasst den Inhalt eines der Beispiele 1 bis 8, wobei die Schicht des Isolierungsmaterials Siliziumnitrid umfasst.
  • Beispiel 10 umfasst den Inhalt eines der Beispiele 1 bis 9, wobei die Schicht des Isolierungsmaterials Hafniumoxid umfasst.
  • Beispiel 11 umfasst den Inhalt eines der Beispiele 1 bis 10, wobei die Schicht des Isolierungsmaterials Aluminiumoxid umfasst.
  • Beispiel 12 umfasst den Inhalt eines der Beispiele 1 bis 11, wobei die n-Unreinheit Phosphor oder Arsen ist.
  • Beispiel 13 umfasst den Inhalt eines der Beispiele 1 bis 12, wobei die Dicke der Schicht des Isolierungsmaterials im Bereich von 1 Nanometer bis 5 Nanometer liegt, und die Dicke die Distanz zwischen der STI-Region und dem mindestens einen der Sourceregion und der Drainregion ist.
  • Beispiel 14 umfasst den Inhalt eines der Beispiele 1 bis 13, wobei die Schicht des Isolierungsmaterials ferner zwischen der STI-Region und dem Substrat liegt.
  • Beispiel 15 umfasst den Inhalt eines der Beispiele 1 bis 14, wobei die Schicht des Isolierungsmaterials eine chemische Zusammensetzung umfasst, die Flächenladungspassivierungs- und Diffusionswiderstandseigenschaften bereitstellt.
  • Beispiel 16 umfasst den Inhalt eines der Beispiele 1 bis 15, wobei der Halbleiterkörper auf einem Finnenstummel vorliegt und die Schicht des Isolierungsmaterials auf gegenüberliegenden Seitenwänden des Finnenstummels sowie an gegenüberliegenden Seitenwänden des Halbleiterkörpers vorliegt.
  • Beispiel 17 umfasst den Inhalt eines der Beispiele 1 bis 16, wobei die mindestens eine der Sourceregion und der Drainregion an dem Finnenstummel vorliegt und die Schicht des Isolierungsmaterials an gegenüberliegenden Seitenwänden des Finnenstummels sowie an gegenüberliegenden Seitenwänden der mindestens einen der Sourceregion und der Drainregion vorliegt.
  • Beispiel 18 umfasst den Inhalt eines der Beispiele 1 bis 17, wobei der Finnenstummel Teil eines zugrundeliegenden Halbleitersubstrats ist.
  • Beispiel 19 umfasst den Inhalt eines der Beispiele 1 bis 18, wobei das Substrat Silizium ist und der Halbleiterkörper mindestens eines aus Germanium, Gallium, Arsen, Indium, Antimon und Stickstoff umfasst.
  • Beispiel 20 umfasst den Inhalt eines der Beispiele 1 bis 19, wobei die mindestens eine der Sourceregion und der Drainregion sich über die oberste Fläche der Schicht des Isolierungsmaterials hinaus erstreckt.
  • Beispiel 21 umfasst den Inhalt eines der Beispiele 1 bis 20, ferner umfassend ein Zwischenschichtdielektrikums- (ILD) Material an einem oberen Abschnitt der mindestens einen der Sourceregion und der Drainregion.
  • Beispiel 22 umfasst den Inhalt eines der Beispiele 1 bis 21, ferner umfassend eine erste Kontaktstruktur in dem ILD-Material und an der Sourceregion und eine zweite Kontaktstruktur in dem ILD-Material und an der Drainregion.
  • Beispiel 23 umfasst den Inhalt eines der Beispiele 1 bis 22, wobei ILD-Material sich an der obersten Fläche der Schicht des Isolierungsmaterials und der STI-Region befindet.
  • Beispiel 24 umfasst den Inhalt eines der Beispiele 1 bis 23, wobei der Halbleiterkörper eine Finne ist.
  • Beispiel 25 umfasst den Inhalt eines der Beispiele 1 bis 24, wobei der Halbleiterkörper einen oder mehrere Nanodrähte umfasst.
  • Beispiel 26 umfasst den Inhalt eines der Beispiele 1 bis 25, wobei der Halbleiterkörper einen oder mehrere Nanoribbons umfasst.
  • Beispiel 27 umfasst den Inhalt eines der Beispiele 1 bis 26, wobei sich mindestens eines des Gatedielektrikums und der Gateelektrode an einer obersten Fläche der Schicht des Isolierungsmaterials befindet.
  • Beispiel 28 umfasst den Inhalt eines der Beispiele 1 bis 27, wobei die Gatestruktur ferner einen ersten Gateabstandhalter zwischen der Sourceregion und der Gateelektrode und einen zweiten Gateabstandhalter zwischen der Drainregion und der Gateelektrode umfasst.
  • Beispiel 29 umfasst den Inhalt eines der Beispiele 1 bis 28, wobei sich mindestens einer aus dem ersten Gateabstandhalter und dem zweiten Gateabstandhalter an einer obersten Fläche der Schicht des Isolierungsmaterials befindet.
  • Beispiel 30 ist ein Rechnersystem, umfassend die IC eines der Beispiele 1 bis 29.
  • Beispiel 31 ist ein Verfahren zum Bilden einer integrierten Schaltung (IC), das Verfahren umfassend: Bilden eines Halbleiterkörpers, umfassend mindestens 75 % Atomprozent Germanium; eine Gatestruktur auf dem Halbleiterkörper, wobei die Gatestruktur ein Gatedielektrikum und eine Gateelektrode umfasst; Bilden einer Sourceregion und einer Drainregion, die beide an die Gatestruktur angrenzen, sodass die Gatestruktur zwischen den Source- und Drainregionen liegt, wobei mindestens eine der Sourceregion und der Drainregion n-Unreinheiten umfasst; Bilden einer Shallow-Trench-Isolations- (STI) Region, die an die mindestens eine der Sourceregion und der Drainregion angrenzt; und Bilden einer Schicht Isolierungsmaterial zwischen der mindestens einen der Sourceregion und der Drainregion und der STI-Region, wobei die Schicht des Isolierungsmaterials sich von der STI-Region unterscheidet.
  • Beispiel 32 umfasst den Inhalt von Beispiel 31, wobei der Halbleiterkörper ferner mindestens eines aus Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfasst.
  • Beispiel 33 umfasst den Inhalt von Beispiel 31 oder 32, wobei die Germaniumkonzentration des Halbleiterkörpers 98 Atomprozent oder mehr beträgt.
  • Beispiel 34 umfasst den Inhalt eines der Beispiele 31 bis 33, wobei der Halbleiterkörper ferner bis zu 2 % Atomprozent Zinn umfasst.
  • Beispiel 35 umfasst den Inhalt eines der Beispiele 31 bis 34, wobei neben der n-Unreinheit die Sourceregion und Drainregion in ihrer Zusammensetzung anders sind als der Halbleiterkörper, und die Sourceregion und die Drainregion mindestens eines aus Silizium und Germanium umfassen.
  • Beispiel 36 umfasst den Inhalt eines der Beispiele 31 bis 35, wobei neben der n-Unreinheit die Sourceregion und Drainregion in ihrer Zusammensetzung anders sind als der Halbleiterkörper, und die Sourceregion und die Drainregion mindestens eines aus Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfassen.
  • Beispiel 37 umfasst den Inhalt eines der Beispiele 31 bis 36, wobei die Sourceregion und die Drainregion ferner bis zu 2 % Atomprozent Zinn umfassen.
  • Beispiel 38 umfasst den Inhalt eines der Beispiele 31 bis 37, wobei die Schicht des Islierungsmaterials Siliziumdioxid mit Kohlenstoffkonzentrationen zwischen 5 und 50 % Atomprozent umfasst.
  • Beispiel 39 umfasst den Inhalt eines der Beispiele 31 bis 38, wobei die Schicht des Isolierungsmaterials Siliziumnitrid umfasst.
  • Beispiel 40 umfasst den Inhalt eines der Beispiele 31 bis 39, wobei die Schicht des Isolierungsmaterials Hafniumoxid umfasst.
  • Beispiel 41 umfasst den Inhalt eines der Beispiele 31 bis 40, wobei die Schicht des Isolierungsmaterials Aluminiumoxid umfasst.
  • Beispiel 42 umfasst den Inhalt eines der Beispiele 31 bis 41, wobei die n-Unreinheit Phosphor oder Arsen ist.
  • Beispiel 43 umfasst den Inhalt eines der Beispiele 31 bis 42, wobei die Dicke der Schicht des Isolierungsmaterials im Bereich von 1 Nanometer bis 5 Nanometer liegt, und die Dicke die Distanz zwischen der STI-Region und dem mindestens einen der Sourceregion und der Drainregion ist.
  • Beispiel 44 umfasst den Inhalt eines der Beispiele 31 bis 43, wobei die Schicht des Isolierungsmaterials ferner zwischen der STI-Region und dem Substrat liegt.
  • Beispiel 45 umfasst den Inhalt eines der Beispiele 31 bis 44, wobei die Schicht des Isolierungsmaterials eine chemische Zusammensetzung umfasst, die Flächenladungspassivierungs- und Diffusionswiderstandseigenschaften bereitstellt.
  • Beispiel 46 umfasst den Inhalt eines der Beispiele 31 bis 45, wobei der Halbleiterkörper auf einem Finnenstummel vorliegt und die Schicht des Isolierungsmaterials auf gegenüberliegenden Seitenwänden des Finnenstummels sowie an gegenüberliegenden Seitenwänden des Halbleiterkörpers vorliegt.
  • Beispiel 47 umfasst den Inhalt eines der Beispiele 31 bis 46, wobei die mindestens eine der Sourceregion und der Drainregion an dem Finnenstummel vorliegt und die Schicht des Isolierungsmaterials an gegenüberliegenden Seitenwänden des Finnenstummels sowie an gegenüberliegenden Seitenwänden der mindestens einen der Sourceregion und der Drainregion vorliegt.
  • Beispiel 48 umfasst den Inhalt eines der Beispiele 31 bis 47, wobei der Finnenstummel Teil eines zugrundeliegenden Halbleitersubstrats ist.
  • Beispiel 49 umfasst den Inhalt eines der Beispiele 31 bis 48, wobei das Substrat Silizium ist und der Halbleiterkörper mindestens eines aus Germanium, Gallium, Arsen, Indium, Antimon und Stickstoff umfasst.
  • Beispiel 50 umfasst den Inhalt eines der Beispiele 31 bis 49, wobei die mindestens eine der Sourceregion und Drainregion sich über die oberste Fläche der Schicht des Isolierungsmaterials hinaus erstreckt.
  • Beispiel 51 umfasst den Inhalt eines der Beispiele 31 bis 50, ferner umfassend ein Zwischenschichtdielektrikums- (ILD) Material an einem oberen Abschnitt der mindestens einen der Sourceregion und der Drainregion.
  • Beispiel 52 umfasst den Inhalt eines der Beispiele 31 bis 51, ferner umfassend eine erste Kontaktstruktur in dem ILD-Material und an der Sourceregion und eine zweite Kontaktstruktur in dem ILD-Material und an der Drainregion.
  • Beispiel 53 umfasst den Inhalt eines der Beispiele 31 bis 52, wobei ILD-Material sich an der obersten Fläche der Schicht des Isolierungsmaterials und der STI-Region befindet.
  • Beispiel 54 umfasst den Inhalt eines der Beispiele 31 bis 53, wobei der Halbleiterkörper eine Finne ist.
  • Beispiel 55 umfasst den Inhalt eines der Beispiele 31 bis 54, wobei der Halbleiterkörper einen oder mehrere Nanodrähte umfasst.
  • Beispiel 56 umfasst den Inhalt eines der Beispiele 31 bis 55, wobei der Halbleiterkörper einen oder mehrere Nanoribbons umfasst.
  • Beispiel 57 umfasst den Inhalt eines der Beispiele 31 bis 56, wobei sich mindestens eines des Gatedielektrikums und der Gateelektrode an einer obersten Fläche der Schicht des Isolierungsmaterials befindet.
  • Beispiel 58 umfasst den Inhalt eines der Beispiele 31 bis 57, wobei die Gatestruktur ferner einen ersten Gateabstandhalter zwischen der Sourceregion und der Gateelektrode und einen zweiten Gateabstandhalter zwischen der Drainregion und der Gateelektrode umfasst.
  • Beispiel 59 umfasst den Inhalt eines der Beispiele 31 bis 58, wobei sich mindestens einer aus dem ersten Gateabstandhalter und dem zweiten Gateabstandhalter an einer obersten Fläche der Schicht des Isolierungsmaterials befindet.
  • Beispiel 60 umfasst den Inhalt eines der Beispiele 31 bis 59, ferner umfassend die Abscheidung der Schicht des Isolierungsmaterials unter Verwendung eines aus chemischer Gasphasenabscheidungs- (CVD), Atomlagenabscheidungs- (ALD) oder physischer Gasphasenabscheidungs- (PVD) Techniken.
  • Die Begriffe und Ausdrücke, die hierin eingesetzt wurden, werden als Begriff für Beschreibungen und nicht zur Einschränkung verwendet, und es ist durch die Verwendung solcher Begriffe und Ausdrücke nicht vorgesehen, dass Äquivalente der gezeigten und beschriebenen Merkmale (oder Abschnitte davon) ausgeschlossen werden, und es wird anerkannt, dass verschiedene Modifikationen innerhalb des Umfangs der Ansprüche möglich sind. Dementsprechend sollen die Ansprüche alle solche Äquivalente abdecken. Verschiedene Merkmale, Aspekte und Ausführungsformen wurden hierin beschrieben. Die Merkmale, Aspekte und Ausführungsformen eigenen sich für die Kombination miteinander sowie für Variationen und Modifikationen, wie mit Blick auf diese Offenbarung zu erkennen ist. Diese Offenbarung sollte daher so betrachtet werden, dass sie solche Kombinationen, Variationen und Modifikationen umschließt. Es ist vorgesehen, dass der Umfang dieser Offenbarung nicht durch diese ausführliche Beschreibung eingeschränkt wird, sondern durch die beiliegenden Ansprüche. In Zukunft eingereichte Anmeldungen, die die Priorität vor dieser Anmeldung beanspruchen, können das offenbarte Thema in einer anderen Weise beanspruchen und allgemein jeden Satz von einem oder mehreren Elementen beanspruchen, wie jeweils hierin offenbart oder anderweitig demonstriert wurden.

Claims (26)

  1. Beansprucht wird:
  2. Integrierte Schaltung (IC), umfassend: einen Halbleiterkörper, umfassend mindestens 75 % Atomprozent Germanium; eine Gatestruktur an dem Halbleiterkörper, wobei die Gatestruktur ein Gatedielektrikum und eine Gateelektrode umfasst; eine Sourceregion und eine Drainregion, die beide an die Gatestruktur angrenzen, sodass sich die Gatestruktur zwischen den Source- und Drainregionen befindet, wobei mindestens eine der Sourceregion und der Drainregion eine n-Unreinheit umfasst; eine Shallow-Trench-Isolations- (STI) Region, die an die mindestens eine der Sourceregion und der Drainregion angrenzt; und eine Schicht Isolierungsmaterial zwischen der mindestens einen der Sourceregion und der Drainregion und der STI-Region, wobei sich die Schicht des Isolierungsmaterials von der STI-Region unterscheidet.
  3. IC aus Anspruch 1, wobei der Halbleiterkörper ferner mindestens eines aus Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfasst.
  4. IC aus Anspruch 1, wobei die Germaniumkonzentration des Halbleiterkörpers 98 Atomprozent oder mehr beträgt.
  5. IC aus Anspruch 1, wobei der Halbleiterkörper ferner bis zu 2 % Atomprozent Zinn umfasst.
  6. IC aus Anspruch 1, wobei die Sourceregion und die Drainregion ferner bis zu 2 % Atomprozent Zinn umfassen.
  7. IC aus Anspruch 1, wobei die Schicht des Isolierungsmaterials Siliziumdioxid mit Kohlenstoffkonzentrationen zwischen 5 und 50 % Atomprozent umfasst.
  8. IC aus Anspruch 1, wobei die Dicke der Schicht des Isolierungsmaterials im Bereich von 1 Nanometer bis 5 Nanometer liegt, und die Dicke die Distanz zwischen der STI-Region und der mindestens einen der Sourceregion und der Drainregion ist.
  9. IC aus Anspruch 1, wobei die Schicht des Isolierungsmaterials ferner zwischen der STI-Region und dem Substrat liegt.
  10. IC aus einem der Ansprüche 1 bis 8, wobei neben der n-Unreinheit die Sourceregion und Drainregion in ihrer Zusammensetzung von dem Halbleiterkörper unterschiedlich sind und die Sourceregion und die Drainregion mindestens eines aus Silizium und Germanium umfassen.
  11. IC aus einem der Ansprüche 1 bis 8, wobei sich die Sourceregion und Drainregion neben der n-Unreinheit in ihrer Zusammensetzung von dem Halbleiterkörper unterscheiden und die Sourceregion und die Drainregion ferner mindestens eines aus Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfassen.
  12. IC aus einem der Ansprüche 1 bis 8, wobei die Schicht des Isolierungsmaterials Siliziumnitrid umfasst.
  13. IC aus einem der Ansprüche 1 bis 8, wobei die Schicht des Isolierungsmaterials Hafniumoxid umfasst.
  14. IC aus einem der Ansprüche 1 bis 8, wobei die Schicht des Isolierungsmaterials Aluminiumoxid umfasst.
  15. IC aus einem der Ansprüche 1 bis 8, wobei die n-Unreinheit Phosphor oder Arsen ist.
  16. IC aus einem der Ansprüche 1 bis 8, wobei der Halbleiterkörper auf einem Finnenstummel vorliegt und die Schicht des Isolierungsmaterials auf gegenüberliegenden Seitenwänden des Finnenstummels sowie an gegenüberliegenden Seitenwänden des Halbleiterkörpers vorliegt.
  17. IC aus Anspruch 15, wobei die mindestens eine der Sourceregion und der Drainregion an dem Finnenstummel vorliegt und die Schicht des Isolierungsmaterials an gegenüberliegenden Seitenwänden des Finnenstummels sowie an gegenüberliegenden Seitenwänden der mindestens einen der Sourceregion und der Drainregion vorliegt.
  18. IC aus einem der Ansprüche 1 bis 8, wobei sich die mindestens eine der Sourceregion und der Drainregion über eine oberste Fläche der Schicht des Isolierungsmaterials hinaus erstreckt.
  19. IC aus Anspruch 17, ferner umfassend ein Zwischenlagendielektrikum- (ILD) Material auf einem oberen Abschnitt der mindestens einen der Sourceregion und der Drainregion, wobei sich das ILD-Material auf der obersten Fläche der Schicht des Isolierungsmaterials und der STI-Region befindet.
  20. IC aus einem der Ansprüche 1 bis 8, wobei sich mindestens eines aus dem Gatedielektrikum und der Gateelektrode an einer obersten Fläche der Schicht des Isolierungsmaterials befindet.
  21. IC aus einem der Ansprüche 1 bis 8, wobei die Gatestruktur ferner einen ersten Gateabstandhalter zwischen der Sourceregion und der Gateelektrode und einen zweiten Gateabstandhalter zwischen der Drainregion und der Gateelektrode umfasst und mindestens eines aus dem ersten Gateabstandhalter und dem zweiten Gateabstandhalter auf einer obersten Fläche der Schicht des Isolierungsmaterials ist.
  22. Rechnersystem, umfassend die IC aus einem der Ansprüche 1 bis 20.
  23. Verfahren zum Bilden einer integrierten Schaltung (IC), das Verfahren umfassend: Bilden eines Halbleiterkörpers, umfassend mindestens 75 % Atomprozent Germanium; Bilden einer Gatestruktur an dem Halbleiterkörper, wobei die Gatestruktur ein Gatedielektrikum und eine Gateelektrode umfasst; Bilden einer Sourceregion und einer Drainregion, die beide an die Gatestruktur angrenzen, sodass sich die Gatestruktur zwischen den Source- und Drainregionen befindet, wobei mindestens eine der Sourceregion und der Drainregion eine n-Unreinheit umfasst; Bilden einer Shallow-Trench-Isolations- (STI) Region, die an die mindestens eine der Sourceregion und der Drainregion angrenzt; und Bilden einer Schicht Isolierungsmaterial zwischen der mindestens einen der Sourceregion und der Drainregion und der STI-Region, wobei sich die Schicht des Isolierungsmaterials von der STI-Region unterscheidet.
  24. Verfahren nach Anspruch 22, wobei die Schicht des Isolierungsmaterials Siliziumdioxid mit Kohlenstoffkonzentrationen zwischen 5 und 50 % Atomprozent umfasst.
  25. Verfahren nach Anspruch 22, wobei die Germaniumkonzentration des Halbleiterkörpers 98 Atomprozent oder mehr beträgt.
  26. Verfahren nach Anspruch 22 bis 24, wobei die Dicke der Schicht des Isolierungsmaterials im Bereich von 1 Nanometer bis 5 Nanometer liegt, und die Dicke die Distanz zwischen der STI-Region und der mindestens einen der Sourceregion und der Drainregion ist.
DE112017007829.6T 2017-09-26 2017-09-26 Source/drain-diffusionsbarriere für germanium-nmos-transistoren Pending DE112017007829T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2017/053474 WO2019066778A1 (en) 2017-09-26 2017-09-26 SOURCE / DRAIN DIFFUSION BARRIER FOR GERMANIUM NMOS TRANSISTORS

Publications (1)

Publication Number Publication Date
DE112017007829T5 true DE112017007829T5 (de) 2020-04-16

Family

ID=65902123

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112017007829.6T Pending DE112017007829T5 (de) 2017-09-26 2017-09-26 Source/drain-diffusionsbarriere für germanium-nmos-transistoren

Country Status (5)

Country Link
US (2) US11222977B2 (de)
CN (1) CN111066151B (de)
DE (1) DE112017007829T5 (de)
TW (1) TWI851538B (de)
WO (1) WO2019066778A1 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017007829T5 (de) 2017-09-26 2020-04-16 Intel Corporation Source/drain-diffusionsbarriere für germanium-nmos-transistoren
US10229854B1 (en) * 2017-12-14 2019-03-12 International Business Machines Corporation FinFET gate cut after dummy gate removal
US10903413B2 (en) 2018-06-20 2021-01-26 Equal!.Labs Inc. Semiconductor process optimized for quantum structures
US11203526B2 (en) * 2018-06-20 2021-12-21 equal1.labs Inc. Reprogrammable quantum processor architecture incorporating quantum error correction
US20220147824A1 (en) 2020-11-12 2022-05-12 equal1.labs Inc. Accelerated Learning In Neural Networks Incorporating Quantum Unitary Noise And Quantum Stochastic Rounding Using Silicon Based Quantum Dot Arrays
CN114496792B (zh) * 2020-11-12 2025-10-31 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN113035941B (zh) * 2021-02-26 2022-12-13 中国科学院微电子研究所 一种gaafet器件的沟道结构及其制备方法
WO2022204212A2 (en) 2021-03-25 2022-09-29 Applied Materials, Inc. Micro-led displays to reduce subpixel crosstalk and methods of manufacture
US20220415880A1 (en) * 2021-06-24 2022-12-29 Intel Corporation Substrate-less diode, bipolar and feedthrough integrated circuit structures

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326837A (ja) * 1997-03-25 1998-12-08 Toshiba Corp 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法
TW200933811A (en) * 2008-01-29 2009-08-01 United Microelectronics Corp Shallow trench isolation and method of fabricating the same
US8354694B2 (en) 2010-08-13 2013-01-15 International Business Machines Corporation CMOS transistors with stressed high mobility channels
US8367498B2 (en) * 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
JP6013685B2 (ja) 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
JP2013042067A (ja) * 2011-08-19 2013-02-28 Toshiba Corp 半導体装置およびその製造方法
US8603881B1 (en) 2012-09-20 2013-12-10 International Business Machines Corporation Raised trench metal semiconductor alloy formation
US20140374838A1 (en) * 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Nitride Liners and Methods of Forming the Same
US9136330B2 (en) * 2013-07-22 2015-09-15 GlobalFoundries, Inc. Shallow trench isolation
US9219116B2 (en) * 2014-01-15 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9837537B2 (en) * 2014-02-17 2017-12-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
WO2015147833A1 (en) * 2014-03-27 2015-10-01 Intel Corporation Germanium tin channel transistors
US9577100B2 (en) * 2014-06-16 2017-02-21 Globalfoundries Inc. FinFET and nanowire semiconductor devices with suspended channel regions and gate structures surrounding the suspended channel regions
US9589812B2 (en) * 2014-11-06 2017-03-07 Fuji Xerox Co., Ltd. Fabrication method of semiconductor piece
US9543417B2 (en) * 2014-11-07 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. High mobility devices and methods of forming same
CN106158720A (zh) * 2015-04-03 2016-11-23 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
US10269968B2 (en) 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
CN107660311B (zh) * 2015-06-24 2022-02-11 英特尔公司 在替代沟道finfet中的子鳍状物侧壁钝化
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US10685884B2 (en) * 2017-07-31 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including a Fin-FET and method of manufacturing the same
DE112017007829T5 (de) 2017-09-26 2020-04-16 Intel Corporation Source/drain-diffusionsbarriere für germanium-nmos-transistoren
US10559504B2 (en) * 2018-02-20 2020-02-11 International Business Machines Corporation High mobility semiconductor fins on insulator

Also Published As

Publication number Publication date
CN111066151B (zh) 2025-09-12
TWI851538B (zh) 2024-08-11
TW201924054A (zh) 2019-06-16
WO2019066778A1 (en) 2019-04-04
US20210005748A1 (en) 2021-01-07
US11699756B2 (en) 2023-07-11
US11222977B2 (en) 2022-01-11
US20220093797A1 (en) 2022-03-24
CN111066151A (zh) 2020-04-24

Similar Documents

Publication Publication Date Title
DE102019121928A1 (de) Gestapelte nanodrahttransistorstruktur mit unterschiedlichen kanalgeometrien zur belastung
DE112017007829T5 (de) Source/drain-diffusionsbarriere für germanium-nmos-transistoren
DE102020103710A1 (de) Rückseitenkontakte für Halbleitervorrichtungen
DE102020134411A1 (de) Integrierte gate-all-around-strukturen mit germaniumdotierten nanoband-kanalstrukturen
DE112016007299T5 (de) Rückseiten-source/drain-austausch für halbleiterbauelemente mit metallisierung auf beiden seiten
DE112017008046T5 (de) Pmos- und nmos-kontakte in einem gemeinsamen trench
DE112016006691T5 (de) Transistor-Gate-Grabenbeartbeitung, um Kapazität und Widerstand zu verringern
DE112018001590B4 (de) Halbleitereinheit mit einem extrem langen Kanal innerhalb einer VFET-Bauart sowie Verfahren zu ihrer Herstellung und Betrieb
DE112017007838T5 (de) Transistoren mit kanal- und unterkanalregionen mit unterschiedlichen zusammensetzungen und abmessungen
DE112017008312T5 (de) Heterogene ge/iii-v-cmos-transistorstrukturen
DE112018005420T5 (de) Dünnfilmtransistoren mit niedrigem kontaktwiderstand
DE112022002055T5 (de) Integrierte-schaltung-strukturen mit einem metall-gate- stopfen, der auf einer dielektrischen dummy-finne aufsitzt
US11101356B2 (en) Doped insulator cap to reduce source/drain diffusion for germanium NMOS transistors
DE112017007835T5 (de) Bildung von kristallinen source-/drain-kontakten an halbleitervorrichtungen
DE112016006574T5 (de) Techniken zum ausbilden von transistoren, die gruppe-iii-v-material-nanodrähte aufweisen, welche gruppe-iv-materialopfreschichten verwenden
DE112017007850T5 (de) Epitaktische Oxidstopfen für gedehnte Transistoren
EP4195288A1 (de) Rundumkontakt mit reduziertem widerstand
DE102024119428A1 (de) Gate-all-around-integrierte-schaltung-strukturen mit depopulierten kanalstrukturen unter verwendung getrennter source- oder drain-ansätze
US12550401B2 (en) Doped STI to reduce source/drain diffusion for germanium NMOS transistors
DE102023134680A1 (de) Integrierte-schaltung-strukturen mit rückseitigem leitfähigem source- oder drain-kontakt mit verbessertem kontaktbereich
DE112017008272T5 (de) Reduzieren von Aus-Zustand-Lecken in Halbleiterbauelementen
DE102025120368A1 (de) Integrierte-schaltung-strukturen mit einheitlichem gitter-metall-gate- und grabenkontakt-platzhalterschnitt mit direkt strukturiertem grabenkontakt
DE102025117243A1 (de) Integrierte-schaltung-strukturen mit zuletzt angeordnetem internem abstandshalter für einen einheitlichen gitter-metall-gate- und grabenkontaktschnitt
DE102025120809A1 (de) Integrierte-schaltung-strukturen mit einheitlichem gitter-metall-gate- und grabenkontaktschnitt in ausgewählten gebieten
DE102025113224A1 (de) Integrierte schaltungsstrukturen mit spannungsinduzierenden, durch gate-schnitte begrenzten fin-trim-isolationsbereichen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029780000

Ipc: H10D0030600000