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Technisches Gebiet
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Eine in der Patentbeschreibung der vorliegenden Anmeldung offenbarte Technologie bezieht sich auf einen SiC-MOSFET, der beispielsweise eine Struktur zum Reduzieren eines Leckversagens zwischen einem Gate und einer Source enthält.
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Allgemeiner Stand der Technik
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Im Folgenden wird ein Herstellungsprozess eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) aus SiC im Fall einer Verwendung von Siliziumcarbid als Halbleiter beschrieben.
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Zuerst wird in einem Einheitszellen-Teilbereich ein Source-Implantationsbereich vom n-Typ auf einer Oberflächenschicht eines Wannen-Implantationsbereichs vom p-Typ gebildet. Danach wird ein Gate-Oxidfilm zumindest auf einer oberen Oberfläche des Wannen-Implantationsbereichs vom p-Typ gebildet, der zwischen dem Source-Implantationsbereich vom n-Typ und einer epitaktischen Schicht vom n-Typ sandwichartig angeordnet ist.
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Indes wird in einem Abschlussbereich ein Feld-Oxidfilm auf einer oberen Oberfläche des Wannen-Implantationsbereichs vom p-Typ gebildet. Ein Gate-Oxidfilm wird dann auf einer oberen Oberfläche des Feld-Oxidfilms gebildet.
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In dem Einheitszellen-Teilbereich wird danach ein aus Polysilizium oder dergleichen bestehender leitfähiger Gatefilm strukturiert, um auf einer oberen Oberfläche des Gate-Oxidfilms ausgebildet zu werden. Im Abschlussbereich wird ferner ein Gatedraht, um einen Kontakt mit dem leitfähigen Gatefilm und einer Elektrode einer vorderen Oberfläche, die später beschrieben werden soll, im Einheitszellen-Teilbereich des Transistors herzustellen, strukturiert, um auf der oberen Oberfläche des Gate-Oxidfilms ausgebildet zu werden.
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Danach wird im Einheitszellen-Teilbereich eine gesamte obere Oberfläche des leitfähigen Gatefilms einer Deckschicht-Oxidation (engl. cap oxidation) unterzogen, um einen thermischen Oxidfilm auszubilden. Anschließend wird ein eine obere Oberfläche des thermischen Oxidfilms und eine seitliche Oberfläche des leitfähigen Gatefilms bedeckender CVD-Oxidfilm, der mit einem Verfahren zur chemischen Gasphasenabscheidung (CVD) gebildet wird, gebildet.
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Indes wird im Abschlussbereich eine obere Oberfläche des Gatedrahts oxidiert, um einen thermischen Oxidfilm auszubilden. Ein eine obere Oberfläche des thermischen Oxidfilms und eine seitliche Oberfläche des Gatedrahts bedeckender CVD-Oxidfilm wird danach gebildet.
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In dem Einheitszellen-Teilbereich wird hier auf den thermischen Oxidfilm, der ausgebildet ist, um den leitfähigen Gatefilm zu bedecken, und den CVD-Oxidfilm, der die obere Oberfläche des thermischen Oxidfilms und die seitliche Oberfläche des leitfähigen Gatefilms bedeckt, gemeinsam als ein Zwischenschicht-Isolationsfilm im Einheitszellen-Teilbereich verwiesen. Eine Filmdicke des Zwischenschicht-Isolationsfilms im Einheitszellen-Teilbereich auf der oberen Oberfläche des leitfähigen Gatefilms ist eine Dicke, die erhalten wird, indem eine Filmdicke des thermischen Oxidfilms und eine Filmdicke des CVD-Oxidfilms zusammen addiert werden.
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Im Abschlussbereich wird ferner auf den thermischen Oxidfilm, der ausgebildet ist, um den Gatedraht zu bedecken, und den CVD-Oxidfilm, der die obere Oberfläche des thermischen Oxidfilms und die seitliche Oberfläche des Gatedrahts bedeckt, gemeinsam als ein Zwischenschicht-Isolationsfilm im Abschlussbereich verwiesen. Eine Filmdicke des Zwischenschicht-Isolationsfilms im Abschlussbereich auf der oberen Oberfläche des Gatedrahts ist eine Dicke, die erhalten wird, indem eine Filmdicke des thermischen Oxidfilms und eine Filmdicke des CVD-Oxidfilms zusammen addiert werden.
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Als Nächstes wird in dem Einheitszellen-Teilbereich ein Sourcekontakt im CVD-Oxidfilm geöffnet. Um einen Kontaktwiderstand zu reduzieren, wird danach im Sourcekontaktbereich ein Silizid gebildet. Ferner wird im Abschlussbereich ein Gatekontakt im Zwischenschicht-Isolationsfilm geöffnet.
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Die den Sourcekontaktbereich und den Gatekontaktbereich bedeckende Elektrode einer vorderen Oberfläche wird als Nächstes gebildet.
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Um einen ohmschen Kontakt mit einem Silizid aus Ni und SiC, d.h. NiSi, herzustellen, muss nach einem Abscheiden von Ni ein Ausheilen bei einer hohen Temperatur von annähernd 1000°C durchgeführt werden.
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Wenn das Silizid in dem Sourcekontaktbereich im Einheitszellen-Teilbereich ausgebildet wird, während der Gatekontaktbereich im Abschlussbereich ausgebildet wird, kann jedoch der aus Polysilizium oder dergleichen bestehende Gatedraht im Abschlussbereich aufgrund einer Reaktion mit Ni bei einer hohen Temperatur von annähernd 1000°C anormal wachsen. In solch einem Fall wird Polysilizium des Gatedrahts im Abschlussbereich eliminiert.
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Dementsprechend muss, wenn das Silizid im Sourcekontaktbereich gebildet wird, der Zwischenschicht-Isolationsfilm im Abschlussbereich ohne Ausbildung des Gatekontaktbereichs zurückbehalten werden, so dass im Gatekontaktbereich kein Silizid gebildet wird.
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Daher wird in dem Herstellungsprozess des SiC-MOSFET, wie beispielsweise in Patentdokument 1 offenbart ist, zuerst nur der Sourcekontaktbereich in dem Einheitszellen-Teilbereich geöffnet, um in dem Bereich ein Silizid auszubilden, und danach wird der Gatekontaktbereich gebildet. In einem Patentdokument 2, zur Herstellung eines SiC-MOSFET, wird ebenfalls zunächst der Sourcekontaktbereich im Einheitszellen-Teilbereich und nach der Silizidausbildung in diesem Bereich der Gatekontaktbereich geöffnet. Um den Prozess beim Öffnen des Sourcekontaktbereichs zu vereinfachen befindet sich zwischen dem Zwischenschicht-Isolationsfilm und der Gateelektrode eine Siliziumnitrid-Schicht im Gatekontaktbereich. Da die Siliziumnitrid-Schicht eine geringere Ätztrate als der Zwischen-Isolationsfilm aufweist, kann beim Öffnen des Sourcekontaktbereichs gefahrlos überätzt werden ohne dabei den Gatekontaktbereich zu öffnen.
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Dokument nach dem Stand der Technik
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Patentdokument
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- Patentdokument 1: offengelegte japanische Patentanmeldung JP 2014- 150 279 A
- Patentdokument 2: offengelegte japanische Patentanmeldung JP 2012- 094 555 A
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Zusammenfassung
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Durch die Erfindung zu lösendes Problem
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In der oben erwähnten Struktur eines SiC-MOSFET sind die Filmdicke des Zwischenschicht-Isolationsfilms im Einheitszellen-Teilbereich und die Filmdicke des Zwischenschicht-Isolationsfilms im Abschlussbereich gleich. Falls beispielsweise aufgrund eines Vorhandenseins eines Defekts, der durch einen Fremdkörper oder dergleichen auf einer oberen Oberfläche des Zwischenschicht-Isolationsfilms im Einheitszellen-Teilbereich hervorgerufen wird, oder aufgrund eines Vorhandenseins eines Defekts, der durch einen Fremdkörper oder dergleichen auf einer unteren Oberfläche des Zwischenschicht-Isolationsfilms im Einheitszellen-Teilbereich hervorgerufen wird, im Zwischenschicht-Isolationsfilm im Einheitszellen-Teilbereich eine Schwellung lokal auftritt, kann daher, wenn der Gatekontaktbereich unter Verwendung eines Resists strukturiert wird, ein Teilbereich, wo die Schwellung des Zwischenschicht-Isolationsfilms im Einheitszellenbereich auftritt, durch das Resist nicht normal bedeckt sein.
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In solch einem Fall kann, wenn der Gatekontaktbereich, um ausgebildet zu werden, geätzt wird, der Zwischenschicht-Isolationsfilm im Einheitszellen-Teilbereich, der durch das Resist nicht bedeckt ist, ebenfalls geätzt werden. Wenn der Zwischenschicht-Isolationsfilm im Einheitszellen-Teilbereich geätzt wird, so dass bewirkt wird, dass der leitfähige Gatefilm bei einem unbeabsichtigten Teilbereich freigelegt wird, kann dann ein Leckversagen zwischen einem Gate und einer Source auftreten.
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Die in der Patentbeschreibung der vorliegenden Anmeldung offenbarte Technologie wurde verwirklicht, um die Probleme wie oben beschrieben zu lösen, und bezieht sich auf eine Technologie zum Reduzieren einer Freilegung eines leitfähigen Gatefilms, der durch einen Zwischenschicht-Isolationsfilm in einem Einheitszellen-Teilbereich bedeckt ist, selbst wenn eine Schwellung im Zwischenschicht-Isolationsfilm im Einheitszellen-Teilbereich lokal auftritt, wenn ein Gatekontaktbereich gebildet wird.
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Mittel, um das Problem zu lösen
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Ein erster Aspekt einer in der Patentbeschreibung der vorliegenden Anmeldung offenbarten Technologie umfasst ein Ausbilden eines Gate-Oxidfilms auf einer oberen Oberfläche einer Halbleiterschicht, ein Ausbilden eines leitfähigen Gatefilms, um mit dem Gate-Oxidfilm in einem Einheitszellen-Teilbereich in Kontakt zu kommen, ein Ausbilden eines Gatedrahts, um mit dem Gate-Oxidfilm in einem Abschlussbereich in Kontakt zu kommen, der so vorgesehen ist, dass er in einer Draufsicht den Einheitszellen-Teilbereich umgibt, ein Ausbilden eines ersten Isolationsfilms auf einer oberen Oberfläche des Gatedrahts im Abschlussbereich, ein Unterziehen einer oberen Oberfläche des leitfähigen Gatefilms im Einheitszellen-Teilbereich einer thermischen Oxidation unter Verwendung des ersten Isolationsfilms als Maske, um einen thermischen Oxidfilm auf der oberen Oberfläche des leitfähigen Gatefilms auszubilden, und ein Ausbilden eines zweiten Isolationsfilms, der den ersten Isolationsfilm und den thermischen Oxidfilm bedeckt.
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Effekte der Erfindung
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Der erste Aspekt der in der Patentbeschreibung der vorliegenden Anmeldung offenbarten Technologie umfasst ein Ausbilden eines Gate-Oxidfilms auf einer oberen Oberfläche einer Halbleiterschicht, ein Ausbilden eines leitfähigen Gatefilms, um mit dem Gate-Oxidfilm in einem Einheitszellen-Teilbereich in Kontakt zu kommen, ein Ausbilden eines Gatedrahts, um mit den Gate-Oxidfilm in einem Abschlussbereich in Kontakt zu kommen, der so vorgesehen ist, dass er in einer Draufsicht den Einheitszellen-Teilbereich umgibt, ein Ausbilden eines ersten Isolationsfilms auf einer oberen Oberfläche des Gatedrahts im Abschlussbereich, ein Unterziehen einer oberen Oberfläche des leitfähigen Gatefilms im Einheitszellen-Teilbereich einer thermischen Oxidation unter Verwendung des ersten Isolationsfilms als Maske, um einen thermischen Oxidfilm auf der oberen Oberfläche des leitfähigen Gatefilms auszubilden, und ein Ausbilden eines zweiten Isolationsfilms, der den ersten Isolationsfilm und den thermischen Oxidfilm bedeckt. Gemäß solch einer Konfiguration kann, wenn ein Gatekontaktbereich gebildet wird, eine Freilegung des leitfähigen Gatefilms, der durch den Zwischenschicht-Isolationsfilm in dem Einheitszellen-Teilbereich bedeckt ist, reduziert werden, selbst wenn in dem Zwischenschicht-Isolationsfilm im Einheitszellen-Teilbereich eine Schwellung lokal auftritt.
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Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der in der Patentbeschreibung der vorliegenden Anmeldung offenbarten Technologie werden aus der folgenden detaillierten Beschreibung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
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Figurenliste
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- 1 ist eine Draufsicht, die eine Struktur eines Metall-Oxid-Halbleiter-Feldeffekttransistors gemäß einer Ausführungsform schematisch veranschaulicht.
- 2 ist eine Querschnittsansicht, die eine Querschnittsstruktur eines Einheitszellen-Teilbereichs des Transistors gemäß der Ausführungsform schematisch veranschaulicht.
- 3 ist eine Querschnittsansicht, die eine Querschnittsstruktur eines Abschlussbereichs gemäß der Ausführungsform schematisch veranschaulicht;
- 4 ist eine Querschnittsansicht, die eine Querschnittsstruktur des Einheitszellen-Teilbereichs gemäß der Ausführungsform schematisch veranschaulicht.
- 5 ist eine Querschnittsansicht, die eine Querschnittsstruktur des Abschlussbereichs gemäß der Ausführungsform schematisch veranschaulicht.
- 6 ist eine Querschnittsansicht, die eine Querschnittsstruktur des Abschlussbereichs gemäß der Ausführungsform schematisch veranschaulicht.
- 7 ist eine Querschnittsansicht, die eine Querschnittsstruktur des Einheitszellen-Teilbereichs gemäß der Ausführungsform schematisch veranschaulicht.
- 8 ist eine Querschnittsansicht, die eine Querschnittsstruktur des Abschlussbereichs gemäß der Ausführungsform schematisch veranschaulicht.
- 9 ist eine Querschnittsansicht, die eine Querschnittsstruktur des Einheitszellen-Teilbereichs gemäß der Ausführungsform schematisch veranschaulicht.
- 10 ist eine Querschnittsansicht, die eine Querschnittsstruktur des Einheitszellen-Teilbereichs gemäß der Ausführungsform schematisch veranschaulicht.
- 11 ist eine Querschnittsansicht, die eine Querschnittsstruktur des Abschlussbereichs gemäß der Ausführungsform schematisch veranschaulicht.
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Beschreibung einer Ausführungsform
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Unter Bezugnahme auf die beigefügten Zeichnungen wird im Folgenden eine Ausführungsform beschrieben.
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Man beachte, dass die Zeichnungen schematisch veranschaulicht sind und um der Beschreibung willen gegebenenfalls eine Konfiguration weggelassen oder eine Konfiguration vereinfacht ist. Ferner ist eine Wechselbeziehung einer Größe und einer Position einer Konfiguration etc., die in jeder verschiedenen Zeichnung veranschaulicht ist, nicht notwendigerweise genau veranschaulicht und kann gegebenenfalls geändert werden.
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Ferner werden in der folgenden Beschreibung ähnliche Komponenten durch die gleichen Bezugssymbole bezeichnet, und ein Begriff und eine Funktion solcher Komponenten werden als ähnlich aufgefasst. Dementsprechend kann eine detaillierte Beschreibung solcher Komponenten weggelassen werden, um Redundanz zu vermeiden.
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In der folgenden Beschreibung werden ferner, selbst wenn Begriffe verwendet werden mögen, die eine spezifische Position und Richtung bezeichnen, wie etwa „nach oben“, „nach unten“, „links“, „rechts“, „seitlich“, „unten“, „vorne“ oder „hinten“, diese Begriffe der Zweckmäßigkeit halber verwendet, um ein Verständnis der Details der Ausführungsform zu erleichtern, und sind nicht auf Richtungen im Fall einer tatsächlichen Ausgestaltung bezogen.
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Ferner werden in der folgenden Beschreibung, wenn Ordnungszahlen wie etwa „erster“ oder „zweiter“ verwendet werden mögen, diese Begriffe der Zweckmäßigkeit halber verwendet, um ein Verständnis der Details der Ausführungsform zu erleichtern, und die Reihenfolge etc., die durch diese Ordnungszahlen definiert sein mag, ist nicht einschränkend.
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<Ausführungsform>
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Nun wird ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der Ausführungsform beschrieben. Zum Zwecke der Beschreibung wird zuerst eine Struktur eines MOSFET beschrieben.
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1 ist eine Draufsicht, die eine Struktur eines Metall-Oxid-Halbleiter-Feldeffekttransistors schematisch veranschaulicht, der einen Einheitszellen-Teilbereich 11 und einen Abschlussbereich 12 umfasst. Ferner ist 2 eine Querschnittsansicht, die eine Querschnittsstruktur des Einheitszellen-Teilbereichs 11 des Transistors schematisch veranschaulicht. 3 ist weiter eine Querschnittsansicht, die eine Querschnittsstruktur des Abschlussbereichs 12 schematisch veranschaulicht, der so ausgebildet ist, dass er in einer Draufsicht den Einheitszellen-Teilbereich 11 umgibt.
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Ein Herstellungsprozess eines Falls, in welchem der in 1, 2 und 3 veranschaulichte Transistor ein SiC-MOSFET ist, der Siliziumcarbid als Halbleiter nutzt, wird im Folgenden unter Bezugnahme auf 1, 2 und 3 beschrieben.
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Zunächst wird in dem Einheitszellen-Teilbereich 11 und dem Abschlussbereich 12 auf einer oberen Oberfläche eines SiC-Halbleitersubstrats 26 vom n-Typ eine epitaktische Schicht 25 vom n-Typ epitaktisch aufgewachsen. Als Nächstes wird auf einer Oberflächenschicht der epitaktischen Schicht 25 ein Wannen-Implantationsbereich 24 vom p-Typ gebildet.
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In dem Einheitszellen-Teilbereich 11 wird als Nächstes ein Source-Implantationsbereich 23 vom n-Typ auf einer Oberflächenschicht des Wannen-Implantationsbereichs 24 vom p-Typ ausgebildet. Ein Gate-Oxidfilm 21 wird danach zumindest auf einer oberen Oberfläche des Wannen-Implantationsbereichs 24 vom p-Typ ausgebildet, der zwischen dem Source-Implantationsbereich 23 vom n-Typ und der epitaktischen Schicht 25 vom n-Typ sandwichartig angeordnet ist.
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Indes wird im Abschlussbereich 12 ein Feld-Oxidfilm 29 auf einer oberen Oberfläche des Wannen-Implantationsbereichs 24 vom p-Typ ausgebildet. Ein Gate-Oxidfilm 21 wird danach auf einer oberen Oberfläche des Feld-Oxidfilms 29 gebildet.
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Im Einheitszellen-Teilbereich 11 wird anschließend ein aus Polysilizium oder dergleichen bestehender leitfähiger Gatefilm 2a so strukturiert, dass er auf einer oberen Oberfläche des Gate-Oxidfilms 21 ausgebildet wird. Im Abschlussbereich 12 wird ferner ein Gatedraht 3a, um einen Kontakt mit dem leitfähigen Gatefilm 2a und einer Elektrode 28 einer vorderen Oberfläche, die später beschrieben werden soll, im Einheitszellen-Teilbereich 11 des Transistors herzustellen, so strukturiert, dass er auf der oberen Oberfläche des Gate-Oxidfilms 21 ausgebildet wird.
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Man beachte, dass eine Elektrode 27 einer rückwärtigen Oberfläche auf einer unteren Oberfläche des Sic-Halbleitersubstrats 26 vom n-Typ ausgebildet wird.
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Danach wird im Einheitszellen-Teilbereich 11 eine gesamte obere Oberfläche des leitfähigen Gatefilms 2a einer Deckschicht-Oxidation unterzogen, um einen thermischen Oxidfilm 2d auszubilden. Ein CVD-Oxidfilm 2b, der eine obere Oberfläche des thermischen Oxidfilms 2d und eine seitliche Oberfläche des leitfähigen Gatefilms 2a bedeckt, wird anschließend gebildet.
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Indes wird im Abschlussbereich 12 in dem oben erwähnten Prozess eine obere Oberfläche des Gatedrahts 3a oxidiert, um einen thermischen Oxidfilm 3d auszubilden. Ein CVD-Oxidfilm 3b, der eine obere Oberfläche des thermischen Oxidfilms 3d und eine seitliche Oberfläche des Gatedrahts 3a bedeckt, wird danach gebildet.
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In dem Einheitszellen-Teilbereich 11 wird auf den thermischen Oxidfilm 2d, der so ausgebildet ist, dass er den leitfähigen Gatefilm 2a bedeckt, und den CVD-Oxidfilm 2b, der die obere Oberfläche des thermischen Oxidfilms 2d und die seitliche Oberfläche des leitfähigen Gatefilms 2a bedeckt, gemeinsam als ein Zwischenschicht-Isolationsfilm 200 verwiesen. Eine Filmdicke des Zwischenschicht-Isolationsfilms 200 auf der oberen Oberfläche des leitfähigen Gatefilms 2a ist eine Dicke, die erhalten wird, indem eine Filmdicke des thermischen Oxidfilms 2d und eine Filmdicke des CVD-Oxidfilms 2b zusammen addiert werden.
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Im Abschlussbereich 12 wird ferner auf den thermischen Oxidfilm 3d, der so ausgebildet ist, dass er den Gatedraht 3a bedeckt, und den CVD-Oxidfilm 3b, der die obere Oberfläche des thermischen Oxidfilms 3d und die seitliche Oberfläche des Gatedrahts 3a bedeckt, gemeinsam als ein Zwischenschicht-Isolationsfilm 300 verwiesen. Eine Filmdicke des Zwischenschicht-Isolationsfilms 300 auf der oberen Oberfläche des Gatedrahts 3a ist eine Dicke, die erhalten wird, indem eine Filmdicke des thermischen Oxidfilms 3d und eine Filmdicke des CVD-Oxidfilms 3b zusammen addiert werden.
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Als Nächstes wird im Einheitszellen-Teilbereich 11 ein Sourcekontakt in dem CVD-Oxidfilm 2b geöffnet. Konkret werden der CVD-Oxidfilm 2b und der Gate-Oxidfilm 21 geätzt, um einen Sourcekontaktbereich 100 auszubilden. Um einen Kontaktwiderstand zu reduzieren, wird dann im Sourcekontaktbereich 100 ein Silizid 22 gebildet. Man beachte, dass 2 einen Zustand veranschaulicht, in welchem der Sourcekontaktbereich 100 in einer oben beschriebenen Weise geschaffen ist und das Silizid 22 im Sourcekontaktbereich 100 ausgebildet ist.
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Ferner wird im Abschlussbereich 12 ein Gatekontakt in dem Zwischenschicht-Isolationsfilm 300 geöffnet. Konkret werden der CVD-Oxidfilm 3b und der thermische Oxidfilm 3d geätzt, um einen Gatekontaktbereich 3c auszubilden. Man beachte, dass 3 einen Zustand veranschaulicht, in welchem der Gatekontaktbereich 3c in einer oben beschriebenen Weise ausgebildet ist.
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Als Nächstes wird die Elektrode 28 einer vorderen Oberfläche, die den Sourcekontaktbereich 100 und den Gatekontaktbereich 3c bedeckt, gebildet.
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Um einen ohmschen Kontakt mit einem Silizid aus Ni und SiC, d.h. NiSi, herzustellen, muss nach einem Abscheiden von Ni ein Ausheilen bei einer hohen Temperatur von annähernd 1000°C durchgeführt werden.
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Wenn in dem Sourcekontaktbereich 100 im Einheitszellen-Teilbereich 11 das Silizid 22 gebildet wird, während der Gatekontaktbereich 3c im Abschlussbereich 12 gebildet wird, kann jedoch der aus Polysilizium oder dergleichen bestehende Gatedraht 3a im Abschlussbereich 12 aufgrund einer Reaktion mit Ni bei einer hohen Temperatur von annähernd 1000°C anormal wachsen. In solch einem Fall wird Polysilizium des Gatedrahts 3a eliminiert.
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Dementsprechend muss, wenn das Silizid 22 im Sourcekontaktbereich 100 gebildet wird, der Zwischenschicht-Isolationsfilm 300 ohne Ausbildung des Gatekontaktbereichs 3c zurückbehalten werden, so dass kein Silizid im Gatekontaktbereich 3c gebildet wird.
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In der oben erwähnten Struktur eines SiC-MOSFET sind hier eine Filmdicke des Zwischenschicht-Isolationsfilms 200 und eine Filmdicke des Zwischenschicht-Isolationsfilms 300 gleich. Falls beispielsweise eine Schwellung im Zwischenschicht-Isolationsfilm 200 aufgrund eines Vorhandenseins eines Defekts, der durch einen Fremdkörper oder dergleichen auf einer oberen Oberfläche des Zwischenschicht-Isolationsfilms 200 hervorgerufen wird, oder aufgrund eines Vorhandenseins eines Defekts, der durch einen Fremdkörper oder dergleichen auf einer unteren Oberfläche des Zwischenschicht-Isolationsfilms 200 hervorgerufen wird, lokal auftritt, kann daher, wenn der Gatekontaktbereich 3c unter Verwendung eines Resists strukturiert wird, ein Teilbereich, wo die Schwellung des Zwischenschicht-Isolationsfilms 200 auftritt, von dem Resist nicht normal bedeckt sein.
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In solch einem Fall kann, wenn der Gatekontaktbereich 3c, um ausgebildet zu werden, geätzt wird, der Zwischenschicht-Isolationsfilm 200 im Einheitszellen-Teilbereich 11, der durch das Resist nicht bedeckt ist, ebenfalls geätzt werden. Wenn der Zwischenschicht-Isolationsfilm 200 geätzt wird, so dass bewirkt wird, dass der leitfähige Gatefilm 2a bei einem unbeabsichtigten Teilbereich freigelegt wird, kann dann ein Leckversagen zwischen einem Gate und einer Source auftreten.
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<Herstellungsprozess eines Verfahrens zum Herstellen einer Halbleitervorrichtung>
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Ein Verfahren zum Herstellen des SiC-MOSFET gemäß der Ausführungsform wird im Folgenden beschrieben. Hier ist 4 eine Querschnittsansicht, die eine Querschnittsstruktur des Einheitszellen-Teilbereichs gemäß der Ausführungsform schematisch veranschaulicht. Ferner ist 5 eine Querschnittsansicht, die eine Querschnittsstruktur des Abschlussbereichs gemäß der Ausführungsform schematisch veranschaulicht.
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Zunächst wird auf einer oberen Oberfläche eines SiC-Halbleitersubstrats 26 vom n-Typ eine epitaktische Schicht 25 vom n-Typ epitaktisch aufgewachsen. Als Nächstes wird auf einer Oberflächenschicht der epitaktischen Schicht 25 ein Wannen-Implantationsbereich 24 vom p-Typ gebildet.
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Im Einheitszellen-Teilbereich 11 wird als Nächstes ein Source-Implantationsbereich 23 vom n-Typ auf einer Oberflächenschicht des Wannen-Implantationsbereichs 24 vom p-Typ gebildet. Ein Gate-Oxidfilm 21 wird anschließend zumindest auf einer oberen Oberfläche des Wannen-Implantationsbereichs 24 vom p-Typ gebildet, der zwischen dem Source-Implantationsbereich 23 vom n-Typ und der epitaktischen Schicht 25 vom n-Typ sandwichartig ausgebildet ist.
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Indes wird im Abschlussbereich 12 ein Feld-Oxidfilm 29 auf einer oberen Oberfläche des Wannen-Implantationsbereichs 24 vom p-Typ gebildet. Ein Gate-Oxidfilm 21 wird danach auf einer oberen Oberfläche des Feld-Oxidfilms 29 gebildet.
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Im Einheitszellen-Teilbereich 11 wird dann ein aus Polysilizium oder dergleichen bestehender leitfähiger Gatefilm 2a strukturiert, um auf einer oberen Oberfläche des Gate-Oxidfilms 21 ausgebildet zu werden. Im Abschlussbereich 12 wird ferner ein Gatedraht 3a, um einen Kontakt mit dem leitfähigen Gatefilm 2a und einer Elektrode 28 einer vorderen Oberfläche, die später beschrieben werden soll, im Einheitszellen-Teilbereich 11 des Transistors herzustellen, strukturiert, um auf der oberen Oberfläche des Gate-Oxidfilms 21 ausgebildet zu werden.
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Man beachte, dass eine Elektrode 27 einer rückwärtigen Oberfläche auf einer unteren Oberfläche des SiC-Halbleitersubstrats 26 vom n-Typ ausgebildet wird.
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In dem Einheitszellen-Teilbereich 11 und dem Abschlussbereich 12 wird als Nächstes beispielsweise ein Isolationsfilm gebildet, der ein Siliziumnitridfilm ist. Danach wird eine Ätzung durchgeführt, so dass der Isolationsfilm nur auf einer oberen Oberfläche des Gatedrahts 3a im Abschlussbereich 12 zurückbehalten wird, um einen Isolationsfilm 103d auszubilden.
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6 ist hier eine Querschnittsansicht, die eine Querschnittsstruktur des Abschlussbereichs gemäß der Ausführungsform schematisch veranschaulicht. In 6 ist der Isolationsfilm 103d nur auf der oberen Oberfläche des Gatedrahts 3a ausgebildet.
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Unter Verwendung des im Abschlussbereich 12 ausgebildeten Isolationsfilms 103d als Schutzfilm, d.h. als Maske, wird als Nächstes im Einheitszellen-Teilbereich 11 eine obere Oberfläche des leitfähigen Gatefilms 2a einer Deckschicht-Oxidation, d.h. einer thermischen Oxidation, unterzogen. Auf solch eine Weise wird auf der oberen Oberfläche des leitfähigen Gatefilms 2a ein thermischer Oxidfilm 102d gebildet. In diesem Fall dient der Isolationsfilm 103d als Schutzfilm einer Deckschicht-Oxidation im Abschlussbereich 12, und daher wird Polysilizium des Gatedrahts 3a im Abschlussbereich 12 nicht oxidiert.
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7 ist hier eine Querschnittsansicht, die eine Querschnittsstruktur des Einheitszellen-Teilbereichs gemäß der Ausführungsform schematisch veranschaulicht. In 7 ist auf der oberen Oberfläche des leitfähigen Gatefilms 2a der thermische Oxidfilm 102d ausgebildet.
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Als Nächstes wird in dem Einheitszellen-Teilbereich 11 und dem Abschlussbereich 12 ein CVD-Oxidfilm gebildet. Konkret wird im Einheitszellen-Teilbereich 11 ein CVD-Oxidfilm 102b, der eine obere Oberfläche des thermischen Oxidfilms 102d und eine seitliche Oberfläche des leitfähigen Gatefilms 2a bedeckt, gebildet. Man beachte, dass der Oxidfilm ein mit einem anderen Verfahren geschaffener Oxidfilm sein kann.
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Ferner wird im Abschlussbereich 12 ein CVD-Oxidfilm 103b, der eine obere Oberfläche des Isolationsfilms 103d und eine seitliche Oberfläche des Gatedrahts 3a bedeckt, gebildet. Man beachte, dass der Oxidfilm ein mit einem anderen Verfahren geschaffener Oxidfilm sein kann.
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8 ist hier eine Querschnittsansicht, die eine Querschnittsstruktur des Abschlussbereichs gemäß der Ausführungsform schematisch veranschaulicht. In 8 ist der die obere Oberfläche des Isolationsfilm 103d und die seitliche Oberfläche des Gatedrahts 3a bedeckende CVD-Oxidfilm 103b ausgebildet.
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In dem Einheitszellen-Teilbereich 11 wird hier auf den thermischen Oxidfilm 102d, der ausgebildet ist, um den leitfähigen Gatefilm 2a zu bedecken, und den CVD-Oxidfilm 102b, der die obere Oberfläche des thermischen Oxidfilms 102d und die seitliche Oberfläche des leitfähigen Gatefilms 2a bedeckt, gemeinsam als Zwischenschicht-Isolationsfilm 200A verwiesen. Eine Filmdicke des Zwischenschicht-Isolationsfilms 200A auf der oberen Oberfläche des leitfähigen Gatefilms 2a ist eine Dicke, die erhalten wird, indem eine Filmdicke des thermischen Oxidfilms 102d und eine Filmdicke des CVD-Oxidfilms 102b zusammen addiert werden.
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Ferner wird im Abschlussbereich 12 auf den Isolationsfilm 103d, der ausgebildet ist, um die Gatedraht 3a zu bedecken, und den CVD-Oxidfilm 103b, der die obere Oberfläche des Isolationsfilms 103d und die seitliche Oberfläche des Gatedrahts 3a bedeckt, gemeinsam als Zwischenschicht-Isolationsfilm 300A verwiesen. Eine Filmdicke des Zwischenschicht-Isolationsfilms 300A auf der oberen Oberfläche des Gatedrahts 3a ist eine Dicke, die erhalten wird, indem eine Filmdicke des Isolationsfilms 103d und eine Filmdicke des CVD-Oxidfilms 103b zusammen addiert werden.
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Wie oben beschrieben wurde, werden der Isolationsfilm 103d und der thermische Oxidfilm 102d über verschiedene Prozesse gebildet. Dementsprechend kann die Filmdicke des thermischen Oxidfilms 102d im Einheitszellen-Teilbereich 11 so erhöht werden, dass sie größer als die Filmdicke des Isolationsfilms 103d im Abschlussbereich 12 ist, indem eine jeweilige Ausbildungsbedingung, wie etwa Ausbildungszeit, eingestellt wird.
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Als Nächstes werden im Einheitszellen-Teilbereich 11 der CVD-Oxidfilm 102b und der Gate-Oxidfilm 21 geätzt, um einen Sourcekontaktbereich 100 auszubilden. Der Sourcekontaktbereich 100 legt den Source-Implantationsbereich 23 frei. 9 ist hier eine Querschnittsansicht, die eine Querschnittsstruktur des Einheitszellen-Teilbereichs gemäß der Ausführungsform schematisch veranschaulicht. In 9 ist im CVD-Oxidfilm 102b der Sourcekontaktbereich 100 ausgebildet.
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Um einen Kontaktwiderstand zu reduzieren, wird danach in dem Sourcekontaktbereich 100 ein Silizid 22 ausgebildet. 10 ist hier eine Querschnittsansicht, die eine Querschnittsstruktur des Einheitszellen-Teilbereichs gemäß der Ausführungsform schematisch veranschaulicht. In 10 ist das Silizid 22 im Sourcekontaktbereich 100 ausgebildet. In diesem Fall ist ein Gatekontakt im Abschlussbereich 12 nicht geöffnet, und daher reagiert der aus Polysilizium oder dergleichen bestehende Gatedraht 3a nicht mit Ni bei einer hohen Temperatur.
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Als Nächstes wird im Abschlussbereich 12 im Zwischenschicht-Isolationsfilm 300A ein Gatekontakt geöffnet. Konkret wird der CVD-Oxidfilm 103b unter Verwendung einer Resistmaske geätzt, und der Isolationsfilm 103d wird unter Verwendung der gleichen Resistmaske geätzt, um einen Gatekontaktbereich 3c zu bilden. Der Gatekontaktbereich 3c legt den Gatedraht 3a frei.
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Der Isolationsfilm 103d besteht hier aus einem Typ eines Materials, das von demjenigen des CVD-Oxidfilms 102b, des thermischen Oxidfilms 102d und des CVD-Oxidfilms 103b verschieden ist. Wenn der Isolationsfilm 103d durch einen Prozess einer gewöhnlichen Ätzung, d.h. reaktives lonenätzen (RIE), geätzt wird, werden daher der CVD-Oxidfilm 102b und der thermische Oxidfilm 102d nicht geätzt.
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Da die Filmdicke des thermischen Oxidfilms 102d größer als die Filmdicke des Isolationsfilms 103d ist, wird ferner die Filmdicke des Zwischenschicht-Isolationsfilms 200A im Einheitszellen-Teilbereich 11 größer als die Filmdicke des Zwischenschicht-Isolationsfilms 300A im Abschlussbereich 12.
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Eine Freilegung des leitfähigen Gatefilms 2a aus dem Zwischenschicht-Isolationsfilm 200A aufgrund einer Ätzung kann daher reduziert werden, selbst wenn in dem Zwischenschicht-Isolationsfilm 200A im Einheitszellen-Teilbereich 11 eine lokale Schwellung auftritt und der Teilbereich durch ein Resist nicht normal bedeckt sein kann. Dementsprechend kann ein Auftreten eines Leckversagens zwischen einem Gate und einer Source, das aufgrund einer Freilegung des leitfähigen Gatefilms 2a hervorgerufen wird, reduziert werden.
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Man beachte, dass im Fall einer gewöhnlichen Ätzung, d.h. RIE, eine Ätzung einschließlich einer Überätzung durchgeführt wird. In Bezug auf Ätzzeit oder einen Ätzbetrag wird daher eine Ätzung um annähernd das 1,5-Fache einer tatsächlichen Filmdicke des CVD-Oxidfilms 103b durchgeführt.
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Wenn eine Ätzbehandlung einschließlich einer Überätzung in Betracht gezogen wird, ist es daher wünschenswert, dass die Filmdicke des thermischen Oxidfilms 102d, der mittels thermischer Oxidation, d.h. einer Deckschicht-Oxidation, des leitfähigen Gatefilms 2a im Einheitszellen-Teilbereich 11 ausgebildet wurde, das 0,5-Fache, oder mehr, der Filmdicke des CVD-Oxidfilms 103b beträgt.
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11 ist eine Querschnittsansicht, die eine Querschnittsstruktur des Abschlussbereichs gemäß der Ausführungsform schematisch veranschaulicht. In 11 ist im Zwischenschicht-Isolationsfilm 300A der Gatekontaktbereich 3c ausgebildet.
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Als Nächstes wird die Elektrode 28 einer vorderen Oberfläche, die den Sourcekontaktbereich 100 und den Gatekontaktbereich 3c bedeckt, gebildet.
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<Durch die oben beschriebene Ausführungsform erzeugter Effekt>
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Als Nächstes wird ein durch die oben beschriebene Ausführungsform erzeugter Effekt veranschaulicht. Man beachte, dass die folgende Beschreibung den Effekt basierend auf einer in der oben beschriebenen Ausführungsform veranschaulichten spezifischen Konfiguration beschreibt. Die spezifische Konfiguration kann jedoch durch eine andere, in der Patentbeschreibung der vorliegenden Anmeldung veranschaulichte spezifische Konfiguration ersetzt werden, solange ein ähnlicher Effekt erzeugt wird.
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Gemäß der oben beschriebenen Ausführungsform wird in dem Verfahren zum Herstellen der Halbleitervorrichtung der Gate-Oxidfilm 21 auf der oberen Oberfläche einer Halbleiterschicht gebildet. Der leitfähige Gatefilm 2a, um mit dem Gate-Oxidfilm 21 in Kontakt zu kommen, wird dann in dem Einheitszellen-Teilbereich 11 ausgebildet. Der Gatedraht 3a, um mit dem Gate-Oxidfilm 21 in Kontakt zu kommen, wird anschließend im Abschlussbereich 12 ausgebildet. Danach wird ein erster Isolationsfilm auf der oberen Oberfläche des Gatedrahts 3a im Abschlussbereich 12 ausgebildet. Die obere Oberfläche des leitfähigen Gatefilms 2a im Einheitszellen-Teilbereich 11 wird danach unter Verwendung des ersten Isolationsfilms als Maske einer thermischen Oxidation unterzogen, um den thermischen Oxidfilm 102d auf der oberen Oberfläche des leitfähigen Gatefilms 2a auszubilden. Ein zweiter Isolationsfilm, der den ersten Isolationsfilm und den thermischen Oxidfilm 102d bedeckt, wird anschließend gebildet. Beispielsweise entspricht hier die Halbleiterschicht der epitaktischen Schicht 25 vom n-Typ. Beispielsweise entspricht ferner der erste Isolationsfilm dem Isolationsfilm 103d. Der zweite Isolationsfilm, der den ersten Isolationsfilm bedeckt, entspricht weiter dem CVD-Oxidfilm 103b. Weiterhin entspricht der zweite Isolationsfilm, der den thermischen Oxidfilm 102d bedeckt, zum Beispiel dem CVD-Oxidfilm 102b.
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Gemäß solch einer Konfiguration kann, wenn der Gatekontaktbereich 3c gebildet wird, eine Freilegung des leitfähigen Gatefilms 2a, der durch den Zwischenschicht-Isolationsfilm 200A in dem Einheitszellen-Teilbereich 11 bedeckt ist, reduziert werden, selbst wenn in dem Zwischenschicht-Isolationsfilm 200A im Einheitszellen-Teilbereich eine Schwellung lokal auftritt. Konkret wird, nachdem der Isolationsfilm 103d ausgebildet ist, die obere Oberfläche des leitfähigen Gatefilms 2a im Einheitszellen-Teilbereich 11 unter Verwendung des Isolationsfilms 103d als Maske einer thermischen Oxidation unterzogen, um den thermischen Oxidfilm 102d auf der oberen Oberfläche des leitfähigen Gatefilms 2a auszubilden. Dementsprechend kann die Filmdicke des thermischen Oxidfilms 102d so erhöht werden, dass sie größer als die Filmdicke des Isolationsfilms 103d ist, indem eine Ausbildungsbedingung, wenn der thermische Oxidfilm 102d gebildet wird, eingestellt wird. Konkret kann die Filmdicke des Zwischenschicht-Isolationsfilms 200A, der den thermischen Oxidfilm 102d einschließt, so erhöht werden, dass sie größer als die Filmdicke des Zwischenschicht-Isolationsfilms 300A, der den Isolationsfilm 300d einschließt, ist. Dementsprechend kann eine Freilegung des durch den Zwischenschicht-Isolationsfilm 200A bedeckten leitfähigen Gatefilms 2a reduziert werden, selbst wenn der Zwischenschicht-Isolationsfilm 200A im Einheitszellen-Teilbereich 11 geätzt wird, wenn der Gatekontaktbereich 3c ausgebildet wird. Da ferner der thermische Oxidfilm 102d unter Verwendung des im vorherigen Prozess ausgebildeten Isolationsfilms 103d als Maske gebildet wird, muss keine weitere Maske separat vorbereitet werden, um den thermischen Oxidfilm 102d auszubilden.
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Man beachte, dass abgesehen von diesen Konfigurationen andere, in der Patentbeschreibung der vorliegenden Anmeldung veranschaulichte Konfigurationen gegebenenfalls weggelassen werden können. Konkret kann, vorausgesetzt dass zumindest diese Konfigurationen einbezogen sind, der oben beschriebene Effekt erzeugt werden.
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Der oben beschriebene Effekt kann jedoch ähnlich erzeugt werden, wenn der oben beschriebenen Konfiguration zumindest eine von anderen, in der Patentbeschreibung der vorliegenden Anmeldung veranschaulichten Konfigurationen gegebenenfalls hinzugefügt wird, d.h. wenn eine in der Patentbeschreibung der vorliegenden Anmeldung veranschaulichte andere Konfiguration, die aber nicht als die oben beschriebene Konfiguration beschrieben ist, der oben beschriebenen Konfiguration hinzugefügt wird.
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Die Reihenfolge einer Durchführung jeder Behandlung kann ferner geändert werden, solange es keine Einschränkung gibt.
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Gemäß der oben beschriebenen Ausführungsform wird ferner die obere Oberfläche des leitfähigen Gatefilms 2a im Einheitszellen-Teilbereich 11 unter Verwendung des ersten Isolationsfilms als Maske einer thermischen Oxidation unterzogen, um den thermischen Oxidfilm 102d dicker als den ersten Isolationsfilm auf der oberen Oberfläche des leitfähigen Gatefilms 2a auszubilden. Beispielsweise entspricht hier der erste Isolationsfilm dem Isolationsfilm 103d. Gemäß solch einer Konfiguration kann eine Freilegung des durch den Zwischenschicht-Isolationsfilm 200A bedeckten leiftähigen Gatefilms 2a reduziert werden, selbst wenn der Zwischenschicht-Isolationsfilm 200a im Einheitszellen-Teilbereich 11 geätzt wird, wenn der Gatekontaktbereich 3c ausgebildet wird.
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Gemäß der oben beschriebenen Ausführungsform ist ferner der zweite Isolationsfilm ein Oxidfilm. Beispielsweise entspricht hier der den ersten Isolationsfilm bedeckende zweite Isolationsfilm dem CVD-Oxidfilm 103b. Der zweite Isolationsfilm, der den thermischen Oxidfilm 102d bedeckt, entspricht beispielsweise ferner dem CVD-Oxidfilm 102b. Gemäß solch einer Konfiguration kann eine Freilegung des durch den Zwischenschicht-Isolationsfilm 200A bedeckten leitfähigen Gatefilms 2a reduziert werden, selbst wenn der Zwischenschicht-Isolationsfilm 200A im Einheitszellen-Teilbereich 11 geätzt wird, wenn der Gatekontaktbereich 3c gebildet wird.
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Gemäß der oben beschriebenen Ausführungsform beträgt ferner die Filmdicke des thermischen Oxidfilms 102d das 0,5-Fache, oder mehr, der Filmdicke des zweiten Isolationsfilms. Beispielsweise entspricht hier der den ersten Isolationsfilm bedeckende zweite Isolationsfilm dem CVD-Oxidfilm 103b. Der zweite Isolationsfilm, der den thermischen Oxidfilm 102d bedeckt, entspricht weiter beispielsweise dem CVD-Oxidfilm 102b. Gemäß solch einer Konfiguration kann eine Freilegung des durch den Zwischenschicht-Isolationsfilm 200A bedeckten leitfähigen Gatefilms 2a effektiv reduziert werden, selbst wenn der CVD-Oxidfilm 103b einer Ätzbehandlung einschließlich einer Überätzung unterzogen wird, wenn der Gatekontaktbereich 3c gebildet wird.
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Gemäß der oben beschriebenen Ausführungsform wird ferner in dem Einheitszellen-Teilbereich 11 der den Source-Implantationsbereich 23 freilegende Sourcekontaktbereich 100 ausgebildet. Das Silizid 22 wird danach im Sourcekontaktbereich 100 gebildet. Gemäß solch einer Konfiguration ist ein Gatekontakt nicht geöffnet, wenn das Silizid 22 gebildet wird, und daher reagiert der aus Polysilizium oder dergleichen bestehende Gatedraht 3a nicht mit Ni bei einer hohen Temperatur.
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Gemäß der oben beschriebenen Ausführungsform wird ferner, nachdem das Silizid 22 im Einheitszellen-Teilbereich 11 ausgebildet ist, in dem Abschlussbereich 12 der Gatekontaktbereich 3c zum Freilegen des Gatedrahts 3a gebildet. Gemäß solch einer Konfiguration ist der Gatekontakt nicht geöffnet, wenn das Silizid 22 gebildet wird, und daher reagiert der aus Polysilizium oder dergleichen bestehende Gatedraht 3a nicht mit Ni bei einer hohen Temperatur.
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Gemäß der oben beschriebenen Ausführungsform besteht ferner die Halbleiterschicht aus SiC. Die Halbleiterschicht entspricht hier beispielsweise der epitaktischen Schicht 25 vom n-Typ. Gemäß solch einer Konfiguration kann eine Freilegung des durch den Zwischenschicht-Isolationsfilm 200A bedeckten leitfähigen Gatefilms 2a reduziert werden, selbst wenn der Zwischenschicht-Isolationsfilm 200A im Einheitszellen-Teilbereich 11 geätzt wird, wenn der Gatekontaktbereich 3c gebildet wird.
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Gemäß der oben beschriebenen Ausführungsform wird ferner der zweite Isolationsfilm gebildet, der die obere Oberfläche des ersten Isolationsfilms und die seitliche Oberfläche des Gatedrahts 3a und die obere Oberfläche des thermischen Oxidfilms 102d und die seitliche Oberfläche des leitfähigen Gatefilms 2a bedeckt. Beispielsweise entspricht hier der erste Isolationsfilm dem Isolationsfilm 103d. Der zweite Isolationsfilm, der die obere Oberfläche des ersten Isolationsfilms und die seitliche Oberfläche des Gatedrahts 3a bedeckt, entspricht weiter beispielsweise dem CVD-Oxidfilm 103b. Der zweite Isolationsfilm, der die obere Oberfläche des thermischen Oxidfilms 102d und die seitliche Oberfläche des leitfähigen Gatefilms 2a bedeckt, entspricht weiter beispielsweise dem CVD-Oxidfilm 102b. Gemäß solch einer Konfiguration kann eine Freilegung des durch den Zwischenschicht-Isolationsfilm 200A bedeckten leitfähigen Gatefilms 2a reduziert werden, selbst wenn der Zwischenschicht-Isolationsfilm 200A im Einheitszellen-Teilbereich 11 geätzt wird, wenn der Gatekontaktbereich 3c ausgebildet wird.
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Gemäß der oben beschriebenen Ausführungsform wird ferner der Feld-Oxidfilm 29 auf der oberen Oberfläche der Halbleiterschicht im Abschlussbereich 12 ausgebildet. Danach wird im Abschlussbereich 12 der Gate-Oxidfilm 21 auf der oberen Oberfläche des Feld-Oxidfilms 29 gebildet. Beispielsweise entspricht hier die Halbleiterschicht der epitaktischen Schicht 25 vom n-Typ. Gemäß solch einer Konfiguration kann eine Freilegung des durch den Zwischenschicht-Isolationsfilm 200A bedeckten leitfähigen Gatefilms 2a reduziert werden, selbst wenn der Zwischenschicht-Isolationsfilm 200A im Einheitszellen-Teilbereich 11 geätzt wird, wenn der Gatekontaktbereich 3c gebildet wird.
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<Modifikationen der oben beschriebenen Ausführungsform>
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Obgleich die oben beschriebene Ausführungsform eine Qualität eines Merkmals, ein Material, eine Abmessung, eine Form und eine Beziehung einer relativen Anordnung jeder Komponente sowie eine Bedingung einer Verwirklichung bzw. Ausgestaltung oder dergleichen beschreiben kann, sind diese in jeder Hinsicht veranschaulichend und nicht auf die Darlegung der Patentbeschreibung der vorliegenden Anmeldung beschränkt.
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Dementsprechend werden nicht veranschaulichte zahlreiche Modifikationen und Äquivalente innerhalb des Umfangs der in der Patentbeschreibung der vorliegenden Anmeldung offenbarten Technologie unterstellt. Beispielsweise ist ein Fall eines Modifizierens, Hinzufügens oder Weglassens zumindest einer Komponente beinhaltet.
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Ferner kann eine Komponente, die dahingehend beschrieben wurde, dass sie als „eine“ Komponente in der oben beschriebenen Ausführungsform vorgesehen ist, als „eine oder mehrere“ Komponenten vorgesehen werden, sofern kein Widerspruch auftritt.
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Jede Komponente in der oben beschriebenen Ausführungsform ist ferner eine konzeptionelle Einheit. Der Umfang der in der Patentbeschreibung der vorliegenden Anmeldung offenbarten Technologie beinhaltet einen Fall, in welchem eine Komponente aus einer Vielzahl von Strukturen besteht, einen Fall, in welchem eine Komponente einem Teil einer bestimmten Struktur entspricht, und einen Fall, in welchem eine Vielzahl von Komponenten in einer Struktur enthalten ist.
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Jede Komponente der oben beschriebenen Ausführungsform beinhaltet ferner eine Struktur mit einer anderen Struktur oder Form, solange die Komponente die gleiche Funktion ausübt.
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Auf eine Darlegung in der Patentbeschreibung der vorliegenden Anmeldung wird ferner für alle Zwecke betreffend die vorliegende Technologie, von denen keiner als Stand der Technik anerkannt wird, verweisen.
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In der oben beschriebenen Ausführungsform ist ferner, wenn ein Name eines Materials ohne besondere Spezifikation beschrieben ist, ein anderes Material wie etwa eine Legierung, die erhalten wird, indem ein anderes Additiv dem Material hinzugefügt wird, beinhaltet, sofern kein Widerspruch auftritt.
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In der oben beschriebenen Ausführungsform ist ferner das Halbleitersubstrat ein n-Typ. Das Halbleitersubstrat kann jedoch ein p-Typ sein. Konkret beschreibt die oben beschriebene Ausführungsform einen MOSFET als ein Beispiel einer Halbleitervorrichtung aus Siliziumcarbid. Die oben beschriebene Ausführungsform kann jedoch auch einen Fall unterstellen, in welchem ein Beispiel der Halbleitervorrichtung aus Siliziumcarbid ein Bipolartransistor mit isolierten Gate (IGBT) ist.
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Man beachte, dass, falls ein Beispiel der Halbleitervorrichtung aus Siliziumcarbid ein IGBT ist, eine Sourceelektrode einer Emitterelektrode entspricht, und eine Drainelektrode einer Kollektorelektrode entspricht. Falls ein Beispiel der Halbleitervorrichtung aus Siliziumcarbid ein IGBT ist, ist ferner eine Schicht mit einem Leitfähigkeitstyp, der demjenigen einer Driftschicht entgegengesetzt ist, auf einer unteren Oberfläche der Driftschicht gelegen. Die auf der unteren Oberfläche der Driftschicht gelegene Schicht kann jedoch eine Schicht sein, die auf der unteren Oberfläche der Driftschicht neu ausgebildet ist, oder kann ein Halbleitersubstrat für die auszubildende Driftschicht wie in der oben beschriebenen Ausführungsform sein.
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In der oben beschriebenen Ausführungsform ist ferner der thermische Oxidfilm 102d auf der oberen Oberfläche des leitfähigen Gatefilms 2a gebildet. Der thermische Oxidfilm 102d kann jedoch zusätzlich zur oberen Oberfläche des leitfähigen Gatefilms 2a auch auf der seitlichen Oberfläche des leitfähigen Gatefilms 2a ausgebildet werden. Der Isolationsfilm 103d ist ferner auf der oberen Oberfläche des Gatedrahts 3a gebildet. Der Isolationsfilm 103d kann jedoch zusätzlich zur oberen Oberfläche des Gatedrahts 3a auch auf der seitlichen Oberfläche des Gatedrahts 3a ausgebildet werden.
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Die oben beschriebene Ausführungsform beschreibt ferner einen sogenannten vertikalen MOSFET. Die oben beschriebene Ausführungsform kann jedoch auch einen Fall unterstellen, in welchem ein horizontaler MOSFET genutzt wird.
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Weiterhin beschreibt die oben beschriebene Ausführungsform einen planaren MOSFET. Die oben beschriebene Ausführungsform kann jedoch auch einen Fall unterstellen, in welchem ein Graben-MOSFET verwendet wird, der einen auf einer oberen Oberfläche einer Driftschicht ausgebildeten Graben aufweist, Im Fall eines Graben-MOSFET wird auf einer oberen Oberfläche einer Driftschicht ein Vertiefungsteilbereich, d.h. ein Graben, ausgebildet, und eine Gateelektrode wird auf der oberen Oberfläche der Driftschicht im Vertiefungsteilbereich, d.h. auf einer Bodenfläche des Grabens, über einen Gate-Isolationsfilm ausgebildet.
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Bezugszeichenliste
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- 2a
- leitfähiger Gatefilm,
- 2b, 3b, 102b, 103b
- CVD-Oxidfilm,
- 2d, 3d,102d
- thermischer Oxidfilm,
- 3a
- Gatedraht,
- 3c
- Gatekontaktbereich,
- 11
- Einheitszellen-Teilbereich,
- 12
- Abschlussbereich,
- 21
- Gate-Oxidfilm,
- 22
- Silizid,
- 23
- Source-Implantationsbereich,
- 24
- Wannen-Implantationsbereich,
- 25
- epitaktische Schicht,
- 26
- SiC-Halbleitersubstrat,
- 27
- Elektrode einer rückwärtigen Oberfläche,
- 28
- Elektrode einer vorderen Oberfläche,
- 29
- Feld-Oxidfilm,
- 100
- Sourcekontaktbereich,
- 103d
- Isolationsfilm,
- 200, 200A, 300, 300A
- Zwischenschicht-Isolationsfilm.