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DE112008000571B4 - Nicht-planarer Transistor mit einem Quantentopfkanal und Verfahren zu dessen Herstellung - Google Patents

Nicht-planarer Transistor mit einem Quantentopfkanal und Verfahren zu dessen Herstellung Download PDF

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Abstract

Vorrichtung, umfassend: ein Substrat; eine direkt auf dem Substrat gebildete vergrabene Oxidschicht; einen direkt auf der vergrabenen Oxidschicht gebildeten Silizium-auf-Isolator(SOI)-Kern, wobei der SOI-Kern aus einem Silizium-Fin auf der vergrabenen Oxidschicht gebildet ist; und eine Quantentopf(QW)-Schicht, die direkt um den SOI-Kern gewickelt ist, wobei die QW-Schicht druckverspannt ist und aus Siliziumgermanium (SiGe) mit einer Ge-Konzentration von mindestens etwa 10% gebildet ist; und eine um die QW-Schicht gewickelte Siliziumschicht, wobei die Siliziumschicht zugverspannt ist, und wobei das simultane Einleiten der Druckverspannung und der Zugverspannung dazu dient, den Transport von Elektronen und Löchern zu optimieren, und die Siliziumschicht eine kleinere Bandlücke als der SOI-Kern und eine größere Bandlücke als die QW-Schicht aufweist.

Description

  • Hintergrund
  • Eine Vielzahl von elektronischen und optoelektronischen Bauelementen kann durch Entwickeln von Dünnfilm-III-V-Halbleitern mit relaxierter Gitterkonstante auf Substraten aus elementaren Silizium (Si) ermöglicht werden. Oberflächenschichten, die die Leistungsvorteile von III-V-Materialien erzielen können, können Basis für eine Vielzahl von elektronischen Bauelementen mit hoher Leistung, wie zum Beispiel Komplementär-Metalloxid-Halbleiter(Complementary Metal Oxide Semiconductor(CMOS))- und Quantentopf(Quantum Well(QW))-Transistoren, sein, die aus Materialien mit extrem hoher Beweglichkeit, wie zum Beispiel, ohne aber darauf beschränkt zu sein, Indiumantimonid (InSb), Indiumgalliumarsenid (InGaAs) und Indiumarsenid (InAs) hergestellt sind. Während derartige QW-Kanäle mit hoher Beweglichkeit in planare Transistoren eingebaut worden sind, sind sie nicht in nicht-planare Transistoren eingebaut worden.
  • US 2004/0 157 353 A1 offenbart einen n-Kanal-MISFET. Für einen nMOSFET wird ein heterogenes Materialsystem verwendet. Eine unter Spannung befindliche Sil-x-yGexCy-Schicht auf Silizium besitzt einen gewünschten Leitungsband-Offset. Die heterogene Materialschicht ist zwischen dem Körper und der Source gebildet. Ferner kann eine SiGeC-Schicht in dem Drain eingebracht werden und eine entspannte Silizium- oder Polysilizium- oder Polyl-SiGeC-Schicht kann in die Source eingebracht werden.
  • Die vorliegende Erfindung stellt eine Vorrichtung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 5 zur Verfügung.
  • Kurzbeschreibung der Zeichnungen
  • 1 zeigt eine Querschnittsansicht von einer Bauelementstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 2 zeigt ein Banddiagramm einer Struktur gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3 zeigt ein Flussdiagramm eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Ausführliche Beschreibung
  • In zahlreichen Ausführungsformen kann ein verspannter Quantentopf(QW)-Kanal mit hoher Beweglichkeit in eine nicht-planare Struktur, wie zum Beispiel einen nicht-planaren Metalloxid-Feldeffekttransistor (metal oxide semiconductor field effect transistor (MOSFET)) eingebaut bzw. integriert sein. Derartige nicht-planare Transistoren enthalten eine Siliziumstruktur oder einen Silizium-Fin, die/der auf einer darunter liegenden Oxidschicht gebildet ist, und um den Silizium-Fin kann wiederum eine Gate-Struktur gebildet sein. Auf diese Weise können Kanäle mit hoher Beweglichkeit und exzellenter elektrostatischer Steuerung für ultimative Kanallängenskalierbarkeit erzielt werden. Außerdem können Zug- und Druckverformung simultan eingeleitet werden, um jeweils Elektronentransport in Silizium für n-Kanal-MOSFETs (NMOS) und Löchertransport in Germanium (Ge) für Kanal-MOSFETs (PMOS) unter Verwendung eines gemeinsamen Materialkerns zu optimieren. Ferner sorgen korrekte und ausreichende Leitung und Valenzband-Offsets für Elektronen- und Löcherbegrenzung bzw. -einschränkung. In Ausführungsformen können Transistor-Bauelemente unter Verwendung von herkömmlicher Stapeltechnik gebildet werden, da eine äußerste Kernschicht aus Silizium gebildet werden kann, um darauf die Bildung eines Gate-Stapels zu ermöglichen.
  • In 1 ist eine Querschnittsansicht von einer Bauelementstruktur 10 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 1 gezeigt ist, kann die Struktur 10 verwendet werden, um NMOS- oder PMOS-Bauelemente auf einem Substrat 30 zu bilden. In zahlreichen Ausführungsformen kann das Substrat 30 ein n- oder p-leitendes (100) Off-Oriented-Si-Substrat mit hohem spezifischen Widerstand sein, obwohl der Schutzbereich der vorliegenden Erfindung diesbezüglich nicht beschränkt ist. Wie in 1 gezeigt ist, kann als nächstes eine vergrabene Oxidschicht 34 auf dem Substrat 30 gebildet werden. In zahlreichen Ausführungsformen kann die vergrabene Oxidschicht 34 aus einem geeigneten Oxidmaterial, wie zum Beispiel Siliziumdioxid (SiO2) oder einem anderen Oxid, gebildet sein.
  • Immer noch auf 1 Bezug nehmend, kann als nächstes eine Silizium-auf-Isolator(Silicon On Isolator(SOI))-Schicht gebildet werden. Genauer gesagt kann eine SOI-Schicht abgeschieden (oder gebondet) und strukturiert werden, um einen SOI-Kern 40 zu erhalten, der eine nicht-planare Struktur auf der vergrabenen Oxidschicht 34 ist. Man beachte, dass dieser SOI-Kern aus einen Silizium-Fin oder schmalen Streifen gebildet ist, der eine Breite aufweist, die viel geringer als die Erstreckung der vergrabenen Oxidschicht 34 ist. Man beachte außerdem, dass diese Schicht auch verspannt sein kann. Wie in 1 gezeigt ist, kann eine druckverspannte QW-Schicht 42 um den SOI-Kern 40 gewickelt werden. In zahlreichen Ausführungsformen kann die QW-Schicht 42 eine Ge-Schicht sein, die selektiv auf dem SOI-Kern aufgewachsen ist. Das Wachstum kann durch ein Dampfabscheideverfahren ausgeführt werden und die Dicke kann im Bereich von 1 Nanometer (nm)–20 nm liegen. Als nächstes wird eine zugverspannte Si-Schicht 44 auf der QW-Schicht 42 gebildet. In zahlreichen Ausführungsformen kann die Si-Schicht 44 selektiv aufgewachsen werden, um die QW-Schicht 42 zu umhüllen. Das Wachstum kann durch ein Vakuumabscheideverfahren ausgeführt werden und die Dicke kann im Bereich von 1 nm–20 nm liegen. Unter Verwendung dieser Konfiguration können Löcher (Elektronen) in der QW-Schicht 42 zur Leitung mit hoher Beweglichkeit wandern und eingeschränkt werden.
  • Unverändert auf die 1 Bezug nehmend, kann als nächstes eine dielektrische Gate-Schicht 46 über der Si-Schicht 44 gebildet werden. In zahlreichen Ausführungsformen kann eine konforme dielektrische Gate-Schicht unter Verwendung einer Atomlagenabscheidung (Atomic Layer Deposition (ALD)) gebildet werden, um auf diese Weise den aus Si/Ge/SOI gebildeten Kern zu umhüllen. In zahlreichen Ausführungsformen kann die dielektrische Gate-Schicht 46 unter Verwendung eines Materials mit niedriger dielektrischer Konstante (low-k), wie zum Beispiel Kohlenstoff-dotiertes Oxid oder ein anderes derartiges Dielektrikum, gebildet werden. Über der Gate-Dielektrikum-Schicht 46 kann eine Gate-Elektrodenschicht 48 gebildet werden. In zahlreichen Ausführungsformen kann ein ALD-Prozess zum Ausbilden einer konformen Gate-Elektrodenschicht 48 verwendet werden. Man beachte, dass in zahlreichen Ausführungsformen ähnliche oder andere Elektrodenmaterialien für n-Kanal- und p-Kanal-MOSFETs verwendet werden können.
  • Während die Ausführungsform von 1 mit dieser speziellen Implementierung gezeigt ist, soll der Schutzbereich der vorliegenden Erfindung diesbezüglich nicht beschränkt sein. Zum Beispiel kann in anderen Ausführungsformen ein Masse(bulk)-Si-Substrat mit geeigneter Isolierung verwendet werden, um den Si-Kern (d. h. über einem bestimmten SOI-Substrat) auszubilden. Ferner kann anstelle einer QW-Schicht, die aus reinem Ge gebildet ist, eine QW-Schicht unter Verwendung von Siliziumgermanium (SiGe) mit hohem Ge-Gehalt mit Druckverformung gebildet werden. In zahlreichen Ausführungsformen kann die Ge-Konzentration zwischen ca. 10% und 100% betragen. Auf diese Weise können dickere QWs für bestimmte Anwendungen realisiert werden. Während es in 1 nicht gezeigt ist, kann ein vollständig fertiggestelltes Bauelement ferner Source- und Drain-Elektroden enthalten, die aus einer Kontaktschicht gebildet sind. Für ein NMOS-Bauelement kann die Kontaktschicht n+dotiert sein, während die Kontaktschicht für ein PMOS-Bauelement p+dotiert sein kann.
  • Dementsprechend können in zahlreichen Ausführungsformen nicht-planare Transistorbauelemente unter Verwendung eines Materials mit hoher Beweglichkeit gebildet werden, um Transistoren mit hoher Elektronenbeweglichkeit (High Electron Mobility Transistors (HEMTs)) oder Transistoren mit hoher Löcherbeweglichkeit (High Hole Mobility Transistors (HHMTs)) oder Transistoren mit hoher Löcherbeweglichkeit (HHMTs) mit hoher Geschwindigkeit und geringem Energieverbrauch zu bilden. Genannte Bauelemente können Abmessungen aufweisen, die kleiner als circa 50 nm sind, wobei eine Schaltfrequenz circa 562 Gigahertz (GHz) beträgt. Genannte Bauelemente können bei zwischen circa 0,5–1,0 Volt ohne wesentliche Reduzierung des Ansteuerstroms arbeiten. Außerdem können Ausführungsformen eine geringere Gate-Verzögerung bei einer Gate-Länge als ein Bauelement auf Siliziumbasis liefern.
  • In 2 ist ein Banddiagramm einer Struktur gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 2 gezeigt ist, stellt das Banddiagramm über die obere Linie ein Leitungsband (d. h. EC) und über die untere Linie ein Valenzband (d. h. EV) dar. Auf der linken Seite von 2 beginnend, wird die SOI-Schicht, die aus purem Silizium bestehen kann, gebildet. Über dieser Schicht wird eine QW-Schicht gebildet, die aus zugverspannten Germanium oder Siliziumgermanium (SiGe) gebildet sein kann. Die QW-Kanalschicht kann mit einer geringeren Bandlücke als der SOI-Kern gebildet werden. Über der QW-Kanalschicht kann eine obere zugverspannte Siliziumschicht gebildet werden, die in einigen Ausführungsformen eine geringere Bandlücke als der SOI-Kern aufweisen kann, aber eine größere Bandlücke als die QW-Kanalschicht. Wie in 2 gezeigt ist, kann dann eine dielektrische Schicht über der Siliziumschicht gebildet werden, die eine größere Bandlücke als die anderen Schichten aufweist. Wie in 2 gezeigt ist, liefert die Ge-Schicht einen QW für Löcher und liefert die Si-Schicht den QW für Elektroden.
  • In 3 ist ein Flussdiagramm eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 3 gezeigt ist, kann das Verfahren 100 mit Bilden einer vergrabenen Oxidschicht über einem SI-Substrat (Block 110) beginnen. Als nächstes kann ein SOI-Kern über der vergrabenen Oxidschicht gebildet werden (Block 120). Zum Beispiel kann eine Siliziumschicht abgeschieden (oder gebondet) und strukturiert werden, um den SOI-Kern zu bilden. Dann kann eine QW-Schicht um den SOI-Kern gewickelt werden (Block 130). Zum Beispiel kann in einer Ausführungsform eine druckverspannte Ge- oder SiGe-Schicht auf dem SOI-Kern aufwachsen gelassen werden. Über der QW-Schicht kann eine Si-Schicht gebildet werden, um die QW-Schicht zu umhüllen (Block 140). Danach kann ein Gate-Stapel über der Struktur gebildet werden, einschließlich einer dielektrischen Schicht und einer Gateelektrode (Block 150). In zahlreichen Ausführungsformen können ALD-Prozesse durchgeführt werden, um eine konforme Gatedielektrikumschicht und eine konforme Gateelektrode zu erhalten. Auf diese Weise kann ein nicht-planarer Transistor mit hoher Beweglichkeit gebildet werden.
  • Während die vorliegende Erfindung unter Bezugnahme auf eine begrenzte Anzahl von Ausführungsformen beschrieben worden ist, werden Fachleute auf dem Gebiet zahlreiche Modifikationen und Variationen derselben erkennen. Die beigefügten Ansprüche sollen alle genannten Modifikationen und Variationen abdecken, die in dem wahren Geist und Schutzbereich der vorliegenden Erfindung fallen.

Claims (9)

  1. Vorrichtung, umfassend: ein Substrat; eine direkt auf dem Substrat gebildete vergrabene Oxidschicht; einen direkt auf der vergrabenen Oxidschicht gebildeten Silizium-auf-Isolator(SOI)-Kern, wobei der SOI-Kern aus einem Silizium-Fin auf der vergrabenen Oxidschicht gebildet ist; und eine Quantentopf(QW)-Schicht, die direkt um den SOI-Kern gewickelt ist, wobei die QW-Schicht druckverspannt ist und aus Siliziumgermanium (SiGe) mit einer Ge-Konzentration von mindestens etwa 10% gebildet ist; und eine um die QW-Schicht gewickelte Siliziumschicht, wobei die Siliziumschicht zugverspannt ist, und wobei das simultane Einleiten der Druckverspannung und der Zugverspannung dazu dient, den Transport von Elektronen und Löchern zu optimieren, und die Siliziumschicht eine kleinere Bandlücke als der SOI-Kern und eine größere Bandlücke als die QW-Schicht aufweist.
  2. Vorrichtung nach Anspruch 1, ferner umfassend: eine über der Siliziumschicht gebildete Gatedielektrikumschicht; und eine über der Gatedielektrikumschicht gebildete Gateelektrodenschicht.
  3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die Vorrichtung einen nicht-planaren Transistor umfasst, wobei die Quantentopf-Schicht einen Kanal des nicht-planaren Transistors aufweist.
  4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass der nicht-planare Transistor einen Transistor mit hoher Elektronenbeweglichkeit (HEMT) oder einen Transistor mit hoher Löcherbeweglichkeit (HHMT) aufweist.
  5. Verfahren, umfassend: Bilden einer vergrabenen Oxidschicht auf einem Substrat; Bilden eines Silizium-auf-Isolator(SOI)-Kerns direkt auf der vergrabenen Oxidschicht, wobei der SOI-Kern einen schmalen Streifen aus Silizium aufweist; Bilden einer druckverspannten Quantentopf(QW)-Schicht, die direkt um den SOI-Kern gewickelt ist, wobei die QW-Schicht aus Siliziumgermanium (SiGe) mit einer Ge-Konzentration von mindestens etwa 10% gebildet ist; und Bilden einer um die QW-Schicht gewickelten Siliziumschicht, wobei die Siliziumschicht zugverspannt ist und wobei das simultane Einleiten der Druckverspannung und der Zugverspannung dazu dient, den Transport von Elektronen und Löchern zu optimieren, und die Silikonschicht eine kleinere Bandlücke als der SOI-Kern und eine größere Bandlücke als die QW-Schicht aufweist.
  6. Verfahren nach Anspruch 5, ferner umfassend Bilden eines nicht-planaren Transistors, wobei die Quantentopf-Schicht einen Kanal des nicht-planaren Transistors aufweist.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der nicht-planare Transistor einen Transistor mit hoher Elektronenbeweglichkeit (HEMT) oder einen Transistor mit hoher Löcherbeweglichkeit (HHMT) aufweist.
  8. Verfahren nach Anspruch 5, ferner umfassend: Bilden einer über der Siliziumschicht gebildeten Gatedielektrikumschicht; und Bilden einer Gateelektrodenschicht über der Gatedielektrikumschicht.
  9. Verfahren nach Anspruch 8, ferner umfassend Bilden der Gatedielektrikumschicht und der Gateelektrodenschicht unter Verwendung von Atomlagenabscheidungsprozessen.
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