DE112007002619T5

DE112007002619T5 - Speichersteuerung mit einer Speicherverbindung mit zwei Betriebsmodi

Info

Publication number: DE112007002619T5
Application number: DE112007002619T
Authority: DE
Inventors: Gerald R. Concord Talbot
Original assignee: Advanced Micro Devices Inc
Current assignee: MediaTek Inc
Priority date: 2006-10-31
Filing date: 2007-10-29
Publication date: 2009-09-10
Anticipated expiration: 2027-10-30
Also published as: US7694031B2; KR20090077015A; GB0908637D0; US20080147897A1; WO2008054696A1; TW200832406A; JP2010508600A; GB2458040A; US8019907B2; US20100228891A1; CN101583933B; TWI489456B; CN101583933A; DE112007002619B4

Abstract

Speichersteuerung mit:
einer Eingangs/Ausgangs-(I/O-)Schaltung mit mehreren Eingangspuffern und mehreren Ausgangstreibern, wobei die I/O-Schaltung ausgebildet ist, in einem ersten Betriebsmodus oder in einem zweiten Betriebsmodus abhängig von einem Zustand eines Modusauswahlsignals zu arbeiten;
wobei beim Betrieb in dem ersten Betriebsmodus die I/O-Schaltung ausgebildet ist, eine parallele Verbindung zur Verbindung mit einem oder mehreren Speichermodulen bereitzustellen;
wobei beim Betrieb in dem zweiten Betriebsmodus die I/O-Schaltung ausgebildet ist, eine entsprechende serielle Verbindung zur Verbindung mit jeder von einer oder mehreren Puffereinheiten bereitzustellen, wovon jede ausgebildet ist, Speicherdaten zu speichern, die aus dem einen oder den mehreren Speichermodulen ausgelesen oder in diese geschrieben werden.

Description

Technisches Gebiet
Diese Erfindung betrifft Computerspeichersysteme und betrifft insbesondere die Datenübertragung zwischen einer Speichersteuerung und einer Speichereinheit.
Hintergrund
In Computersystemen werden viele unterschiedliche Arten von Systemspeichern verwendet. Eine übliche Art eines Systemspeichers wird eingerichtet, indem entfernbare Speichermodule verwendet werden. Speichermodule treten in unterschiedlichen Arten und Strukturen auf. Jedoch wird im Allgemeinen ein Speichermodul als eine gedruckte Leiterplatte vorgesehen, die ein Randverbindungselement und eine Reihe aus Speicherbauelementen aufweist. Das Speichermodul wird in einen Sockel eingesetzt, der auf einer Mutterplatine oder einer anderen Systemplatine angebracht ist. Ein üblicherweise verwendetes Speichermodul ist als ein doppelreihiges Speichermodul (DIMM) bekannt, obwohl es auch andere Arten gibt. In anderen Systemen sind die Speicherbauelemente nicht abnehmbar und sind direkt auf der Mutterplatine oder der Systemplatine aufgebracht.
Die Prozessorgeschwindigkeit und das Leistungsverhalten eines Computersystem wurden in der Vergangenheit ständig vergrößert. Jedoch hinkt das Leistungsverhalten des Speichers typischerweise hinterher. Somit ist eine gewisse Steigerungen des Systemleistungsverhaltens durch die Leistungsfähigkeit des Systemspeichers beschränkt werden. Somit besitzen Verbesserungen in der Bandbreite des Systemspeichers und dessen Kapazität eine hohe Wichtigkeit für den Systemarchitekten.
Obwohl Verbesserungen im Verhalten von Systemspeichern möglich sind, sind diese Verbesserungen häufig kostenintensiv. Es ist daher wünschenswert, die Bandbreite und die Kapazität des Systemspeichers zu verbessern, wobei auch die Kosten gering gehalten werden.
Überblick über die Erfindung
Es sind diverse Ausführungsformen einer Speichersteuerung mit einer Speicherverbindung mit dualem Betriebsmodus offenbart. In einer Ausführungsform umfasst die Speichersteuerung eine Eingangs/Ausgangs-(I/O-)Schaltung mit mehreren Eingangspuffern und mehreren Ausgangstreibern. Die I/O-Schaltung ist ausgebildet, in einem ersten Modus oder einem zweiten Modus, abhängig von einem Zustand eines Modusauswahlsignals, zu arbeiten. Während des Betriebs im ersten Modus ist die I/O-Schaltung ausgebildet, eine parallele Verbindung zur Verbindung mit einem oder mehreren Speichermodulen bereitzustellen. Während des Betriebs im zweiten Modus ist die I/O-Schaltung ausgebildet, eine entsprechende serielle Verbindung zur Verbindung mit jeder von einer oder mehreren Puffereinheiten bereitzustellen, wovon jede ausgebildet ist, Speicherdaten zu speichern, die aus dem einen oder den mehreren Speichermodulen ausgelesen oder in diese geschrieben werden.
In einer speziellen Ausführungsform umfasst jede entsprechende serielle Verbindung mehrere differenzielle bidirektionale Datensignalwege. Jeder differenzielle bidirektionale Datensignalweg kann Daten zwischen einer gegebenen Puffereinheit und der Speichersteuerung übertragen.
In einer weiteren speziellen Ausführungsform umfasst jede entsprechende serielle Verbindung einen differenziellen Befehlssignalweg, der eine Befehlsinformation von der Speichersteuerung zu einer gegebenen Puffereinheit übertragen kann.
In einer weiteren speziellen Ausführungsform umfasst jede entsprechende serielle Verbindung mehrere abwärts gerichtete differenzielle unidirektionale Signalwege und einen abwärts gerichteten unidirektionalen differenziellen Taktsignalweg. Jeder der abwärts gerichteten differenziellen unidirektionalen Signalwege kann Daten, Adress- und Befehlsinformationen von der Speichersteuerung zu der einen oder den mehreren Puffereinheiten übertragen. Der abwärts gerichtete unidirektionale differenzielle Taktsignalweg kann ein serielles Taktsignal von der Speichersteuerung zu jeder der einen oder mehreren Puffereinheiten übertragen.
In einer noch weiteren speziellen Ausführungsform umfasst jede entsprechende serielle Verbindung mehrere aufwärts gerichtete differenzielle unidirektionale Signalwege. Jeder der aufwärts gerichteten differenziellen unidirektionalen Signalwege kann Daten und eine zyklischen Redundanzcodierungs-(CRC)Information von einem der einen oder den mehreren Puffereinheiten zu der Speichersteuerung übertragen.
Kurze Beschreibung der Zeichnungen
1 ist eine Blockansicht einer Ausführungsform eines Speichersystems mit einem Hochgeschwindigkeitspuffer.
2 ist eine Ansicht, die Aspekte der Speichersystemkomponenten aus 1 detaillierter darstellt.
3 ist ein Zeitablaufdiagramm, das einen beispielhaften Frequenzbetrieb der in 1 und 2 gezeigten Ausführungsformen zeigt.
4 ist ein Flussdiagramm, das die Funktionsweise der in den 1 bis 3 gezeigten Ausführungsformen darstellt.
5 ist eine Blockansicht einer Ausführungsform eines Computersystems mit dem in 1 gezeigten Speichersystem.
6 ist ein Blockansicht einer Ausführungsform eines Computersystems mit einer Speichersteuerung, die eine Doppelmodus-Speicherverbindung besitzt.
7 ist eine Blockansicht einer weiteren Ausführungsform eines Speichersystems mit einem Hochgeschwindigkeitspuffer.
8 ist eine Ansicht, die detailliertere Aspekte des Speichersystems aus 7 zeigt.
9 ist ein Flussdiagramm, das die Funktionsweise der in den 7 und 8 gezeigten Ausführungsformen darstellt.
10 ist eine Blockansicht einer Ausführungsform eines Computersystems mit dem in 7 gezeigten Speichersystem.
11 ist eine Blockansicht einer weiteren Ausführungsform eines Computersystems mit einer Speichersteuerung, die eine Speicherverbindung mit zwei Modi besitzt.
Obwohl die Erfindung diversen Modifizierungen und alternativen Formen unterliegen kann, sind dennoch spezielle Ausführungsformen beispielhaft in den Zeichnungen gezeigt und hierin detailliert beschrieben. Es sollte jedoch beachtet werden, dass die Zeichnungen und die detaillierte Beschreibung nicht beabsichtigen, die Erfindung auf die spezielle offenbarte Form einzuschränken, sondern die Erfindung soll vielmehr alle Modifizierungen, Äquivalente und Alternativen abdecken, die innerhalb des Grundgedankens und des Schutzbereichs der vorliegenden Erfindung liegen, wie sie durch die angefügten Patentansprüche definiert ist. Zu beachten ist, dass der Begriff „kann” in dieser Anmeldung durchwegs im Sinne des „ist möglich” (d. h. besitzt das Potential, ist in der Lage zu) verwendet wird, und nicht im Sinne von erforderlich (d. h. muss).
Art bzw. Arten zum Ausführen der Erfindung
1 zeigt eine Blockansicht eines Speichersystems mit einer Ausführungsform eines seriellen Hochgeschwindigkeitspuffers. Das Speichersystem 10 umfasst eine Speichersteuerung 100, die mit Speichereinheiten 110A bis 110H und mit Puffereinheiten 170A bis 170J verbunden ist. Zu beachten ist, dass Komponenten, die ein Bezugszeichen mit einer Zahl und einem Buchstaben besitzen, auch durch die Zahl alleine bezeichnet werden können. Beispielsweise wird die Speichereinheit 110A auch als Speichereinheit 110 bezeichnet, wenn dies geeignet ist. Es sollte auch beachtet werden, dass die Speichersteuerung 100 eine Speichersteuerung ist, die ein Teil eines Chipsatzes sein kann, der in einer Anordnung mit Nordbrücke verwendet werden kann. Alternativ kann, wie in 5 gezeigt ist, die Speichersteuerung 100 eine eingebettete Anordnung sein, in der die Speichersteuerung 100 in einen Verarbeitungsknoten eingebettet ist, der beispielsweise einen oder mehrere Prozessorkerne aufweist.
In einer Ausführungsform sind die Speichereinheit 110A bis 110H Speichermodule, etwa doppelreihige Speichermodule (DIMM), um ein Beispiel zu nennen. Jedes DIMM kann mehrere Speicherbauelemente (nicht gezeigt) enthalten, etwa Bauelemente der Familie dynamischer Speicher mit wahlfreiem Zugriff (DRAM), um nur ein Beispiel zu nennen. Jedoch ist zu beachten, dass im Allgemeinen die Speichereinheiten 110 des Systems 10 repräsentativ sind für eine beliebige Art an Systemspeicher.
In der dargestellten Ausführungsform ist die Speichersteuerung 100 mit den Puffereinheiten 170 über eine serielle Hochgeschwindigkeitsverbindung 160A und 160B verbunden. In einer Ausführungsform wird in jeder seriellen Hochgeschwindigkeitsverbindung 160 eine Technik der differenziellen Signalführung verwendet. Die serielle Hochgeschwindigkeitsverbindung umfasst mehrere differenzielle bidirektionale Datensignalwege (DDQ), differenzielle Pufferbefehlssignalwege (BCMD), differenzielle Taktsignalwege (WCLK) und differenzielle Signalwege für zyklisch redundante Codierungssignale (CRC). In der dargestellten Ausführungsform sind zwei Speicherkanäle gezeigt. Die serielle Verbindung 160A kann für einen Kanal verwendet werden und ist damit mit den Puffereinheiten 170A bis 170F verbunden, und die serielle Verbindung 160B kann für den anderen Kanal verwendet werden und ist daher mit den Puffereinheiten 170G bis 170J verbunden. Zu beachten ist, dass in der dargestellten Ausführungsform ein Teil jeder der Puffereinheiten 170E und 170J nicht verwendet ist, und somit bei Bedarf für andere Zwecke verwendet werden kann.
Des Weiteren ist die Speichersteuerung 100 mit den Speichereinheiten 110 über eine parallele Verbindung bzw. Verbindungseinrichtung 165 verbunden. Wie gezeigt, umfasst die parallele Verbindung 165 zwischen der Speichersteuerung 100 und den Speichereinheit 110 Adressen/Befehlssignalwege (ADDR/CMD), und Taktsignalwege (MCLK). Ähnlich zu den zwei seriellen Verbindungen, die gezeigt sind, sind auch zwei ADDR/CMD/MCLK-Signalwege gezeigt. Jeder ADDR/CMD/MCLK-Signalwege kann für einen jeweiligen Speicherkanal verwendet werden. Wie gezeigt, ist einer der ADDR/CMD/MCLK-Signalwege mit den Speichereinheiten 110A bis 110D verbunden, und der andere ADDR/CMD/MCLK-Signalweg ist mit den Speichereinheiten 110E bis 110H verbunden. Des Weiteren sind die Puffereinheiten 170 auch mit den Speichereinheiten 110 über die parallele Verbindung 165 verbunden. Wie gezeigt umfasst die parallele Verbindung 165 auch Datenwege (DQ) und Datenabtastsignalwege (DQS). In einer Ausführungsform steuert die Speichersteuerung 100 den Betrieb der Speichereinheiten 110 durch das Senden von Adressen und Befehlen über die ADDR/CMD-Signalwege.
Wie nachfolgend detaillierter beschrieben ist, können die DQ-Datenwege Daten in beiden Richtungen zwischen den Puffereinheiten 170 und den Speichereinheiten 110 übertragen. Die DQ-Daten enthalten eine Reihe von Acht-Bit-(bytebreite)Datenwege. Beispielsweise kann der volle Datenweg 288 Bits breit sein, wobei der volle Datenweg jedoch in Bytegroße Bereiche unterteilt werden kann. Zu beachten ist, dass in einer Ausführungsform die 288 Bits vier Prüfbytes enthalten können, während in anderen Ausführungsformen eine andere Anzahl an Prüfbytes verwendet wird. Zu beachten ist auch, dass der vollständige Datenweg eine beliebige Anzahl an Datenbits aufweisen kann und in unterschiedlich große Bereiche unterteilt werden kann. Die DDQ-Datenwege der seriellen Verbindungen 160 können die Daten, die über die parallele Verbindung übertragen wurden, mit hoher Geschwindigkeit seriell transportieren. Beispielsweise übermittelt der DDQ0-Signalweg Datenbits, die DQ [0:3] entsprechen, der DDQ1-Signalweg überträgt Datenbits, die DQ [4:7] entsprechen, und dergleichen, obwohl andere Zuordnungen möglich sind.
Es gibt eine Vielzahl von Möglichkeiten, in denen die Datenwege mit den Speichereinheiten 110 verbunden werden können. Beispielsweise können die Puffereinheiten 170 Teil einer einzelnen integrierten Schaltung sein. Aufgrund der Anzahl an Anschlussstiften, die für eine derartige Anordnung erforderlich sind, kann dies gegebenenfalls nicht praxisgerecht sein. In einer Ausführungsform wird der Datenweg aufgeteilt und in kleinere Einheiten eingruppiert. Folglich ist in einer Ausführungsform jede der Puffereinheiten 170 eine autarke integrierte Schaltung, die eine Pufferfunktionsfähigkeit für eine entsprechende Gruppe liefert.
In einer Ausführungsform kann während der Schreiboperationen jede serielle Puffereinheit 170 seriell Bits empfangen und speichern, und kann diese nachfolgend parallel über die Parallelverbindung 165 senden. Um den erforderlichen Durchsatz zu erreichen, kann in einer Ausführungsform die serielle Verbindung 160 Daten mit der vierfachen Rate übertragen, mit der die parallele Verbindung 165 Daten auf den Datensignalwegen überträgt. Jedoch können die ADDR/CMD-Signalwege und die MCLK-Signalwege mit der halben Rate der Datenwege der parallelen Verbindung 165 arbeiten. Beispielsweise überträgt die serielle Verbindung 160 Daten auf den DDQ-Datenwegen mit 6,4 GT/s, während die Datensignalwege DQ/DQS der parallelen Verbindung 165 Daten mit 1600 MT/s übertragen, und die ADDR/CMD-Signalwege und MCLK-Signalwege arbeiten bei 800 MT/s. Zu beachten ist, dass in anderen Ausführungsformen die seriellen Puffereinheiten 170 eine beliebige Anzahl an Bytes speichern können, bevor diese über die parallele Schnittstelle 165 gesendet werden. Zu beachten ist auch, dass die serielle Verbindung 160 mit einer beliebigen geeigneten Datenrate in Abhängigkeit zur parallelen Verbindung 165 arbeiten kann.
Die CRC-Signalwege können die CRC-Information von jeder Puffereinheit 170 zu der Speichersteuerung 100 über einen entsprechenden unidirektionalen differenziellen Signalweg übertragen. Des Weiteren können die Taktsignalwege WCLK-Signale zu jeder der Puffereinheiten 170 übertragen. In ähnlicher Weise übermitteln die BCMD-Signalwege die Pufferbefehle von der Speichersteuerung 100 zu jeder der Puffereinheiten 170.
In einer Ausführungsform steuert die Speichersteuerung 100 den Betrieb der Puffereinheiten 170 über Befehle, die über die BCMD-Signalwege gesendet werden. Die Puffereinheiten 170 besitzen einen normalen Betriebsmodus und einen Konfigurations- und Testmodus. Beispielsweise sendet während des normalen Datenbetriebs die Speichersteuerung 100 Lese- und Schreibbefehle für Daten und den Daten vorgeordnete und nachgeordnete Daten, um den Datenspeicher auszulesen und zu beschreiben, und um den Phasenoffset der DQ-Signalwege einzustellen. Des Weiteren kann die Speichersteuerung 100 die Konfiguration, das Trainieren und das Prüfen der Puffereinheiten 170 steuern, indem eine Vielzahl von Rückschleifbefehlen, CRC-Steuerbefehlen und CRC-Trainingsmusterbefehlen gesendet werden, um ein Beispiel zu nennen.
Bei hohen Datenraten ist die Wahrscheinlichkeit, dass die Puffereinheit 170 oder die Speichersteuerung 100 einen Bitfehler empfängt, sehr groß. Daher kann es notwendig sein, die Datenübertragungen zwischen der Speichersteuerung 100 und den Puffereinheiten 170 mit einer Fehlererkennungscodierung zu versehen, die in robuster Weise mehrere Bitfehler innerhalb eines geschützten Blockes erkennen kann. In einer Ausführungsform wird eine CRC-Codierung verwendet, um eine derartige Mehrfachbitfehlererkennung bereitzustellen. Wie insbesondere in 2 gezeigt ist, berechnet zur Vereinfachung der Logik in der Puffereinheit und/oder den Speichermodulen und zur Erleichterung des Berichterstattens von Fehlern an die Speichersteuerung 100 die Puffereinheit 170 eine CRC auf der Grundlage der Daten, die sie erzeugt, oder auf der Grundlage der Daten, die sie empfängt. Folglich können zum Übertragen der CRC-Information zurück zu der Speichersteuerung 100 die unidirektionalen CRC-Signalwege verwendet werden. Wie in 2 gezeigt ist, berechnet die CRC-Einheit 250 die CRC auf der Grundlage ihrer internen Daten und sendet die CRC-Daten zurück zur Speichersteuerung 100. Wenn ein Fehler auf der Verbindung in einer beliebigen Richtung erkannt wird, korrigiert die Speichersteuerung 100 den Fehler durch erneutes Ausführen der Operation.
In einer Ausführungsform wird die CRC-Information berechnet und gleichzeitig mit den Daten bei einem Transfer von der Puffereinheit 170 zu der Speichersteuerung 100 gesendet, so dass die CRC zur selben Zeit verfügbar ist, wie der Datenblock, der zu schützen ist, wenn dieser die Speichersteuerung 100 erreicht. In einer Ausführungsform werden Verzögerungen, die mit dem Berechnen der CRC verknüpft sind, vermieden durch Verzögerungen, die auf den Datenwegen während der Übergängen von Schreiben-zu-Lesen und Lesen-zu-Schreiben eingeführt werden.
Wie zuvor erläutert ist, wird in vielen konventionellen Systemen die bidirektionale Hochgeschwindigkeitskommunikation gesteuert, indem Steuerfunktionen, etwa Taktphasenwiederherstellung, Kanalentzerrung, Fehlererkennung, und dergleichen, in beiden Kommunikationseinrichtungen bereitgestellt werden. Wie jedoch detaillierter nachfolgend beschrieben ist, kann die Puffereinheit 170 vereinfacht werden, indem diese Art der Steuerung der Funktion asymmetrisch eingerichtet wird. Die Speichersteuerung 100 kann eine Steuerfunktion enthalten, die dynamisch und adaptiv die Signaleigenschaften (beispielsweise die Phase, etc.) gesendeter Schreibdaten einstellt, um die Puffereinheit 170 in die Lage zu versetzen, die Daten auf der Grundlage von Information, die von der Puffereinheit 170 empfangen wird, in korrekter Weise zu lesen. Des Weiteren kann die Speichersteuerung 100 ihre inter nen Empfangseigenschaften einstellen, so dass die Speichersteuerung 100 in der Lage ist, von der Puffereinheit 170 gesendete Daten zu empfangen. Des Weiteren kann die Speichersteuerung 100 die Phase der Taktsignale einstellen, die von der Puffereinheit 170 bereitgestellt werden, um damit ein korrektes Abtasten der Adressen- und Befehlsinformationen zu ermöglichen.
Insbesondere erfordert bei hohen Datenraten die Unsicherheit der Verzögerungen im Übertragungsweg für unterschiedliche Signale in einem Bus eine Justierung pro Bitphase eines Abtastsignals eines Empfängers der Signale. Um das Verwenden dieser Schaltung in der Puffereinheit 170 zu vermeiden, justiert die Speichersteuerung 100 die Phase ihrer übertragenen Takt- und Datensignale, um komplexe Phasenschieberschaltungen im nachgeordneten Gerät zu vermeiden. In der dargestellten Ausführungsform umfasst die Speichersteuerung 100 eine Steuereinheit 101, die mit einer Sendeeinheit 102, einer Empfangseinheit 104 und Taktsignaleinheiten 106 verbunden ist. Die Speichereinheit 101 berechnet Phaseninformation auf der Grundlage von Daten, die von den Puffereinheiten 170 empfangen werden, wobei die Information verwendet wird, um die Phase der diversen Taktflanken innerhalb der Speichersteuerung 100 einzustellen. Beispielsweise steuert in Reaktion auf eine derartige Information, etwa CRC-Daten und Lesedaten, die Steuereinheit 101 die Phasenverfolgungs- und Einstellschaltungen (in 2 gezeigt) innerhalb der Sendeeinheit 102, der Empfangseinheit 104 und den Taktsignaleinheiten 106. Diese Funktion wird nachfolgend in Verbindung mit den Beschreibungen der 2 und 5 detaillierter dargelegt.
2 ist ein Diagramm, das gewisse Speichersystemkomponenten aus 1 detaillierter darstellt. Komponenten, die jenen in 1 gezeigten Komponenten entsprechen, sind der Einfachheit halber und der Deutlichkeit halber identisch benannt. Die Speichersteuerung 100 ist mit dem seriellen Puffer 170 über eine differenzielle serielle Verbindung 160 verbunden. Zu beachten ist, dass die Puffereinheit 170 repräsentativ ist für beliebige Puffereinheiten 170A bis 170J, die in 1 gezeigt sind. Daher umfasst die differenzielle serielle Verbindung 160 einen differenziellen WCLK-Signalweg, einen differenziellen BCMD-Signalweg, einen differenziellen CRC-Signalweg und differenzielle Datensignalwege DDQ [7:0].
Die Speichersteuerung 100 enthält ein 6,4 GHz-Taktsignal, das durch die Taktsignaleinheiten 106 aus 1 erzeugt wird, und ist mit variablen Phaseneinheiten 293, 294, 295 und 296 verbunden, die Teil der Taktsignaleinheiten 106 sind und den internen Takt für die Speichersteuerung 100 bereitstellen. Die Ausgänge der variablen Phaseneinheiten 293, 294, 295 und 296 liefern das Taktsignal für Flipflops (FF) 290, 289, 286 und 284. Die vari able Phaseneinheit 293 ist mit dem Taktsignaleingang des FF 290 verbunden. Da das FF 290 einen Inverter 292 besitzt, der in einer Rückkoppelungsschleife mit dem Eingang verbunden ist, wird das 6,4 GHz-Taktsignal als ein 3,2 GHz-Taktsignal ausgegeben. Der Ausgang des FF 290 ist mit dem Eingang eines differenziellen Ausgangstreibers 291 verbunden, dessen Ausgang mit einem differenziellen WCLK-Signalweg verbunden ist. Die Schreibdaten sind mit dem Eingang des FF 286 verbunden. Der Ausgang des FF 286 ist mit einem differenziellen Entzerrungsausgangstreiber 287 verbunden. Der Ausgang des Treibers 287 ist mit einem der Signalwege DDQ [7:0] verbunden. Somit ist für jeden Signalweg DDQ [7:0] ein ähnlicher Schreibdatenausgangsweg (nicht gezeigt) verwendbar. In ähnlicher Weise ist für die Lesedaten ein einzelner Signalweg von DDQ [7:0] mit einem differenziellen Eingangspuffer 283 verbunden, dessen Ausgang mit dem Eingang des FF 284 verbunden ist. Der Ausgang des FF 284 liefert Lesedaten für andere Bereiche (nicht gezeigt) der Speichersteuerung 100. Der CRC-Signalweg ist mit einem differenziellen Eingangspuffer 281 verbunden, dessen Ausgang mit dem Eingang einer Empfängertaktdatenwiederherstellungseinheit (RxCDR) 282 verbunden ist. Die RxCDR ist mit der Pro-Bit-Offseteinheit 285 verbunden, die mit der variablen Phaseneinheit 296 verbunden ist. Es werden Pufferbefehlsinformationen dem Eingang des FF 289 zugeleitet. Der Ausgang des FF 289 ist mit einem differenziellen Entzerrungsausgangstreiber 288 verbunden, der mit dem differenziellen BCMD-Signalweg verbunden ist.
Die Puffereinheit 170 enthält einen Puffer 209, der einen differenziellen Eingangspuffer für jeden der DDQ [7:0]-Signalwege repräsentiert. Der Puffer 209 ist so angeschlossen, dass er die von einem der DDQ [7:0]-Signalwege empfangenen Schreibdaten erhält. Der Ausgang des Puffers 209 ist mit einem Eingang des FF 208 verbunden. Der Ausgang des FF 208 ist mit dem Schreib-FIFO 220 verbunden. Der Ausgang des Schreib-FIFO 220 ist mit einer DRAM-Schnittstelle 256 verbunden, die die Eingangspufferschaltungen und Ausgangstreiberschaltungen repräsentieren soll, die als eine Schnittstelle zu den Speichereinheiten 110 über die parallele Verbindung 165 verwendet werden. Wie gezeigt, gibt es 16 Datenabtastsignalwege DQS [15:0] und 32 Datensignalwege DQ [31:0] als Teil der parallelen Verbindung 165. Die Schreibdaten aus dem FIFO werden an die Speichereinheiten 110 über DQ [31:0] ausgegeben. Zu beachten ist, dass lediglich die DQ- und DQS-Signale gezeigt sind und andere Signale der Einfachheit halber weggelassen sind. Zu beachten ist ferner, dass, obwohl dies der Einfachheit halber nicht gezeigt ist, die MCLK- und DQ-Signale differenzielle Signale sein können.
Die Lesedaten aus den Speichereinheiten 110 werden über DQ [31:0] über die DRAM-Schnittstelle 256 zu einem einzelnen Eingang eines Multiplexers (Mux) 203 übertragen. Der Ausgang des Mux 203 ist einem Eingang des FF 206 zugeleitet. Die Steuerlogik 255 steuert die Eingangauswahl des Multiplexers 203. Der Ausgang des FF 206 ist mit einem differenziellen Entzerrungsdatenausgangstreiber 210 verbunden, der mit einem der differenziellen Signalwege von DDQ [7:0] verbunden ist.
Die Puffereinheit 170 enthält eine Steuerlogik 255, die so angeschlossen ist, dass sie die Pufferbefehlsinformation (BCMD) von der Speichersteuerung 100 über den Eingangspuffer 201 empfängt, der mit dem Eingang des FF 202 gekoppelt ist. Die BCMD-Information veranlasst die Steuerlogik 255, die Schreibdaten auf die DQ-Datenwege zu legen, oder Daten für die DQ-Datenwege zu lesen, oder in eine Initialisierungssequenz einzutreten oder diese zu beenden, etc.. Somit kann die Steuerlogik 255 die DRAM-Schnittstelle 256, die CRC-Einheit 250, den Multiplexer 203 sowie andere Schaltungen steuern.
In der dargestellten Ausführungsform wird das 3,2 GHz-Taktsignal an den Taktsignaleingang der FF 202, 205, 208 und 206 gelegt. Jedes FF 202, 205, 208 und 206 ist als ein Doppelflanken-Flipflop gezeigt, wobei dies bedeuten soll, dass diese ausgebildet sind, den „D”-Eingang sowohl während der ansteigenden als auch während der abfallenden Flanke des Eingangstaktsignals zu übernehmen. Folglich können Schreibdaten und die BCMD-Information bei 6,4 Gb/s auf ihren jeweiligen Datenwegen übertragen werden, und der Eingang wird unter Verwendung des 3,2 GHz/Taktsignals übernommen und gespeichert. Da die Speichersteuerung 100 bei 6,4 GHz arbeitet, können Lesedaten und die CRC-Information mit 6,4 Gb/s auf ihren jeweiligen Signalwegen übermittelt werden und können in der Speichersteuerung 100 während gewisser Rückschleifmodi verwendet werden.
In einer Ausführungsform werden Schreibdaten beim Empfang durch das FF 208 zwischengespeichert und in dem Schreib-FIFO 220 gespeichert. Der Schreib-FIFO 220 kann die Daten speichern, bis ausreichend Bits empfangen werden, die an die Speichereinheiten 110 über die DRAM-Schnittstelle 256 ausgegeben werden.
Wie nachfolgend detaillierter beschrieben ist in Verbindung mit der 5, kann während des Betriebs die Speichersteuerung 100 die Signaleigenschaften (beispielhaft die Phase etc.) gesendeter Schreibdaten und ihre internen Empfängereigenschaften dynamisch und adaptiv einstellen, und kann die Phase des 6,4 GHz-Taktsignals einstellen, das die 3,2 GHz-Taktsignale erzeugt, die der Puffereinheit 170 zugeleitet sind. Insbesondere enthält, wie zuvor erläutert ist, die Empfangseinheit 104 Abtasttaktphaseneinstellschaltungen, etwa RxCDR 282 und die Offseteinheit 285, um ihre eigene lokale Abtasttaktsignalphase einzustellen, um damit in optimalerer Weise Daten zu empfangen, die von der Puffereinheit 170 empfangen werden. Wann immer die Speichersteuerung 100 CRC-Daten von der Puffereinheit 170 empfängt, kann die Empfangseinheit 104 die RxCDR 282, die Offseteinheit 285 und die variable Phaseneinheit 296 verwenden, um die Taktsignalphase des FF 284 einzustellen. Des Weiteren kann die Steuereinheit 101 in der Speichersteuerung 100 die variable Phaseneinheit 293 einstellen, um die Phase des 6,4 GHz-Taktsignals, das dem FF 290 zugeleitet ist, zu justieren. Während eines Initialisierungsprozesses, etwa während einer Einschaltphase beispielsweise, kann die Speichersteuerung 100 die variable Phaseneinheit 294 einstellen, um die Phase des 6,4 GHz-Taktsignals, das dem FF 298 zugeleitet ist, zu justieren, so dass die Puffereinheit 170 in korrekter Weise die Pufferbefehlssignale abtasten kann. Während der Initialisierung und während des Betriebes kann unter vorbestimmten Intervallen die Steuereinheit 101 die variable Phaseneinheit 295 justieren, um die Phase des 6,4 GHz-Taktsignals, das dem FF 286 zugeleitet ist, einzustellen, um damit die Phase der Schreibdaten zu justieren, die zu der Puffereinheit 170 übertragen werden, um damit die Puffereinheit 170 in die Lage zu versetzen, die Schreibdaten in optimalerer Weise zu empfangen.
3 ist ein Zeitablaufdiagramm, das exemplarisch die Funktionsweise der in den 1 und 2 gezeigten Ausführungsformen während einer 8-Bit-Sequenz zeigt. Insbesondere zeigt das Zeitablaufdiagramm eine 128-Byte-Lese/Schreib/Lese-Sequenz. Das Diagramm enthält die MCLK- und ADDR/CMD-Signale, die den Speichereinheiten 110 von der Speichersteuerung 100 zugeführt werden. Das Diagramm zeigt ferner die DQ- und DQS-Signale, die Daten und Datenfreigabesignale zwischen den Puffereinheiten 170 und den Speichereinheiten 110 übertragen. Die verbleibenden Signale: DDQ, BCMD und CRC übertragen Informationen zwischen der Speichersteuerung 100 und den Puffereinheiten 170.
Wie gezeigt, wurden Lesebefehle (beispielsweise rdA und rdB) den Speichereinheiten 110 von der Speichersteuerung 100 gesendet. Einige MCLK-Zyklen später erscheinen die Daten auf den DQ-Signalwegen zusammen mit den Datenabtastsignalen DQS. Bevor die Daten auf den DQ-Signalwegen erscheinen, werden Lesebefehle (beispielsweise r0, r1) an die Puffereinheiten 170 über die BCMD-Signalwege gesendet. Im nächsten MCLK-Zyklus, nachdem die rdA-Daten auf den DQ-Signalwegen liegen, erscheinen die rdA-Daten auf den DDQ-Signalwegen. Wie zuvor beschrieben ist, werden die rdA- und rdB-Daten parallel von den Speichereinheiten 110 zu den Puffereinheiten 170 bei der doppelten MCLK-Rate übertragen (beispielsweise 1.600 MT/s). Jedoch werden die Daten von den Puffereinheiten 140 zu der Speichersteuerung 100 seriell mit einer sehr viel höheren Datenrate (beispielsweise 6,4 GT/s) übertragen.
Um die Busverzögerungszeit zu umgehen, wenn ein Übergang von einem Lesevorgang zu einem Schreibvorgang stattfindet, können die Schreibdaten in der Puffereinheit 170 zwischengespeichert werden. Wie beispielsweise gezeigt ist, werden die wrX-Daten und die zugehörigen BCMD-Schreibbefehle (beispielsweise w1) den Puffereinheiten 170 zugesendet, aber die Daten werden nicht sofort in die Speichereinheiten 110 geschrieben, wie dies durch die gestrichelte Linie angegeben ist.
Die Lese/Schreib/Lese-Sequenz kann generell wie folgt beschrieben werden: Die wrX-Daten werden über die DDQ-Signalwege in die Puffereinheit 170 mittels der Speichersteuerung 100 geschrieben und werden in der Puffereinheit 170 gespeichert. Die Speichersteuerung 100 gibt gleichzeitig Lesebefehle (rdA gefolgt von rdB mehrere MCLK-Zyklen später) an die Speichereinheiten 110 über die ADDR/CMD-Signalwege aus. Unmittelbar vor dem Zeitpunkt, an dem die rdA-Daten auf dem DQ-Bus erscheinen (beispielsweise am Ende der wrX-Datenübertragung auf DDQ), gibt die Speichersteuerung 100 Lesebefehle (beispielsweise r0, r1) an die Puffereinheit 170 über BCMD aus. Während die rdA- und rdB-Daten auf dem DQ-Bus liegen, sendet die Speichersteuerung 100 Schreibbefehle (beispielsweise wrX und wrY) über den ADDR/CMD-Bus an die Speichereinheiten 110. Die rdA- und rdB-Daten werden in der Puffereinheit 170 zwischengespeichert und über die DDQ an die Speichersteuerung 100 gesendet. Bevor der rdB-Datentransfer auf DDQ abgeschlossen ist, sendet die Speichersteuerung 100 Schreibbefehle (beispielsweise w0, w2 und w3) an die Puffereinheit 170. Der w2-Befehl bewirkt, dass zuvor gespeicherte wrX-Daten in die Speichereinheiten 110 geschrieben werden, während der w3-Befehl bewirkt, dass wrY-Daten, die gerade über die DDQ-Signalwege gesendet wurden, an die Speichereinheiten 110 über die DQ-Datenwege gesendet werden. Während die wrX-Daten in die Speichereinheiten 110 geschrieben werden, gibt die Speichersteuerung 100 einen rdC-Befehl an die Speichereinheiten 110 über die ADDR/CMD-Signalwege aus. Einige Zyklen später erscheinen die rdC-Daten und Datenabtastsignale auf den DQ-Signalwegen bzw. den DQS-Signalwegen. Wenn die rdC-Daten auf den DQ-Datenwegen an die Puffereinheiten 170 übertragen werden, gibt die Speichersteuerung 100 die Lesebefehle (beispielsweise r0 und r1) an die Puffereinheiten 170 über die BCMD-Signalwege aus, wodurch die Puffereinheiten 170 die Le sedaten über die DDQ-Datenwege senden können. Ähnlich zu den wrX-Daten werden die wrZ-Daten während dieser Sequenz nicht in die Speichereinheiten 110 geschrieben. Stattdessen werden diese Daten in der Puffereinheit 170 zur Verwendung während der nächsten Schreibsequenz gespeichert. Wie zuvor beschrieben ist, wird die CRC erzeugt und an die Speichersteuerung 170 während der Lese- und Schreiboperationen zwischen der Speichersteuerung 100 und den Puffereinheiten 170 gesendet. Die CRC wird aus der BCMD-Information, den Schreibdaten und den Lesedaten erzeugt, wie dies durch die Pfeile angegeben ist. Wie gezeigt werden die w1-, r0- und w0-Befehle und die wrX-, rdA- und rdB-Daten verwendet, um die auf den CRC-Signalwegen von den Puffereinheiten 170 zu der Speichersteuerung 100 gesendete CRC-Information zu erzeugen.
Zu beachten ist, dass, obwohl die obigen Signale bewirken, dass die CRC-Information erzeugt und zu der Speichersteuerung 100 gesendet wird, wie dies dargestellt ist, die CRC-Signalwege Signalübergangsphasen besitzen, selbst wenn die Puffereinheiten 170 nicht arbeiten (d. h., keine Daten übertragen). Wie zuvor beschrieben ist, steuern die CRC-Daten die RxCDR 282 in der Speichersteuerung 100 an. Somit ermöglichen diese Übergänge, dass das Lesedatenabtasttaktsignal ständig in der Phase justiert wird, um in korrekter Weise die Lesedaten abzutasten.
4 ist ein Flussdiagramm, das die Funktionsweise der 1 und 2 gezeigten Ausführungsformen zeigt. Wie zuvor kurz beschrieben ist, ist die Schnittstelle zwischen der Speichersteuerung und den Puffereinheiten 170 asymmetrisch. D. h., ein größerer Anteil der Steuerfunktion liegt in der Speichersteuerung 100 im Verhältnis zu den Puffereinheiten 170. Während des Einschaltens und während vorbestimmter Zeiten während des Betriebes kann somit die Speichersteuerung 100 die Signaleigenschaften (beispielsweise die Phase etc.) gesendeter Schreibdaten einstellen, um die Puffereinheit 170 in die Lage zu versetzen, die Daten auf der Grundlage der Information, die von der Puffereinheit 170 empfangen wird, in korrekter Weise zu lesen. Des Weiteren kann die Speichersteuerung 100 ihre inneren Empfangseigenschaften justieren, um die Speichersteuerung 100 in die Lage zu versetzen, in korrekter Weise die von der Puffereinheit 170 gesendeten Daten zu empfangen. Des Weiteren kann die Speichersteuerung 100 die Phase der Taktsignale, die der Puffereinheit 170 zugeleitet werden, einstellen und kann auch die Phase des BCMD-Signals justieren, um zu ermöglichen, dass Pufferbefehlsinformationen in korrekter Weise von den Puffereinheiten 170 abgetastet werden können.
Es sei nun gemeinsam auf die 1, 2 und 4 verwiesen, wobei zunächst auf Block 400 der 4 verwiesen sei; nach einem Zurücksetzen oder einer Einschaltbedingung (Block 400) veranlasst in einer Ausführungsform die Steuerlogik 255 die Puffereinheit 170, nach der Rücksetzphase in einem Übungsmodus bzw. Trainingsmodus zu arbeiten (Block 405). Beim Eintritt in den Übungsstatus werden alle bidirektionalen Signalwegtreiber (beispielsweise DDQ, DQ und DQS) in einen hochohmigen Zustand versetzt (Block 410). In der Übungsphase wird der BCMD-Signalweg auf den CRC-Signalweg selbst während der MCLK-Zyklen zurückgeschleift (Block 415), und es wird ein Übungsmuster (beispielsweise 10101010....) auf dem CRC-Signalweg während ungeradzahliger MCLK-Zyklen ausgegeben (Block 420). Die Speichersteuerung 100 legt ein Übungsmuster auf den BCMD-Signalweg, das selbst während der MCLK-Zyklen auf den CRC-Weg gelegt wird (Block 425). Die Speichersteuerung 100 erhält bekannte Bitverrriegelungs- und Byteverriegelungswartemuster auf dem CRC-Weg (Block 430). Des Weiteren justiert die Speichersteuerung 100 die Phase des BCMD-Taktsignals durch Einstellen der variablen Phaseneinheit 294, so dass die Puffereinheit 170 eine Bit-Verriegelung (d. h. eine Bitzuordnung) und eine Byte-Verriegelung (d. h. eine Bytezuordnung) auf dem BCMD-Signalweg erhält (Block 435). Insbesondere kann die Speichersteuerung 100 das Muster variieren (verschieben), das während einer Bitzeit (UI) gesendet wird, um sicherzustellen, dass die Puffereinheit 170 jedes Bit in korrekter Weise empfängt und die seriellen Bits verschiebt und vollständige 8-Bit-Bytes an der korrekten Bytegrenze empfängt. Die Speichersteuerung sendet dann einen Pufferbefehl, um den Übungsmodus der Puffereinheit 170 aufzuheben (Block 440).
Um den DDQ-Datenweg zu trainieren, sendet die Speichersteuerung 100 ein Übungsmuster (beispielsweise ein Zufallsmuster mit einer Vielzahl an Übergängen) über die DDQ-Datenwege. Dieses Muster wird im Schreib-FIFO 220 (Block 445) gespeichert. Die Speichersteuerung 100 liest das gespeicherte Muster wieder aus, um die Bit-Verriegelung zu erhalten (Block 450). Die Speichersteuerung 100 justiert die Phase der Schreibdaten (beispielsweise durch Justieren der variablen Phaseneinheit 295), um eine Bitfehlerrate von ungefähr 50% zu erhalten. Die 50%-ige Übergangsfehlerrate gibt an, dass die Schreibdaten in der Nähe der Flanke abgetastet werden. Die Speichersteuerung 100 justiert dann die Phase der Schreibdaten um 0,5 UI wieder zurück. Dies sollte das FF 208 beispielsweise veranlassen, die Daten in der Nähe der Mitte jedes Datenbits abzugreifen. Dieser Prozess kann für jeden DDQ-Signalweg ausgeführt werden (Block 455). Um eine Byte-Verriegelung zu erhalten, sendet die Speichersteuerung 100 ein Übungsmuster über die DDQ-Datenwege. In einer Ausführungsform besitzt das Übungsmuster für jedes Byte eine andere Struktur. Wäh rend der Überwachung der CRC-Information verschiebt die Speichersteuerung 100 die Trainingsmusterdaten in Einheiten von einer UI. Wenn die CRC-Information korrekt ist, wird die Byte-Verriegelung eingerichtet (Block 460). Sobald das Übungsmuster Byte-verriegelt ist innerhalb der Puffereinheit 170, versucht die Speichersteuerung 100, eine Byte-Verriegelung der Lesedaten zu erreichen. In einer Ausführungsform liest die Speichersteuerung 100 das Byte-verriegelte Übungsmuster (Block 465) zurück. Zu diesem Zeitpunkt sollte die serielle Verbindung so justiert sein, dass sowohl die Bit-Verriegelung als auch die Byte-Verriegelung in Schreibrichtung und in Leserichtung erreicht sind.
Die parallele DRAM-Schnittstelle 156 ist somit eingestellt. Insbesondere kann in einer Ausführungsform die Speichersteuerung 100 die WCLK-Phase einstellen, während die BCMD- und die DQ-Schreibphasenzuordnung beibehalten wird, bis die Schreibphasen-DQS-Flanken mit den geeigneten MCLK-Flanken übereinstimmen (Block 470).
Sobald die serielle und parallele Verbindung der Puffereinheit 170 justiert sind, kann während des normalen Betriebs die Speichersteuerung 100 eine Übung für die Schreibphase der seriellen Verbindung 160 unter Verwendung von Übungsmustern durchführen, wie dies zuvor beschrieben ist. Diese Übungsphase kann in vorbestimmten Intervallen ausgeführt werden. Während untätiger Phasen kann die Speichersteuerung 100 die BCMD- und CRC-Ausrichtung bzw. Justierung überwachen und einstellen, indem eine Reihe von Untätigkeitsbefehlen an die Puffereinheit 170 gesendet werden. Diese „Untätigkeitsbefehle” bewirken vorbestimmte CRC-Muster mit vielen Übergängen, die auf dem CRC-Signalweg gesendet werden (Block 475).
5 zeigt eine Blockansicht einer beispielhaften Ausführungsform eines Computersystems, das das Speichersystem aus 1 und 2 enthält. Zu beachten ist, dass Komponenten, die den in 1 und 2 gezeigten Komponenten entsprechen, der Klarheit und Einfachheit halber in gleicher Weise bezeichnet sind. Ein Computersystem 500 umfasst einen Verarbeitungsknoten 650, der mit den Pufferspeichern 170 und den Speichereinheiten 110 verbunden ist.
In einer Ausführungsform sind die Puffereinheiten 170 integrierte Schaltungschips, die auf der Mutterplatine montiert sind, und die Speichereinheiten 110 werden in einen Sockel eingefügt. In einer weiteren Ausführungsform sind die Puffereinheiten 170 integrierte Speicherchips, die auf einer Nebenplatine angeordnet sind, die in einen Speicherkartensockel für die Nebenplatine passt. In einer derartigen Ausführungsform besitzen die Nebenplatinen Sockel, in die die Speichereinheiten 110 entsprechend stufenartig eingesteckt werden können.
Insbesondere umfasst der Verarbeitungsknoten 650 Prozessorkerne 601, die mit einer Speichersteuerung 100 verbunden sind. Zu beachten ist, dass eine beliebige Anzahl an Prozessorkernen 601 in dem Verarbeitungsknoten 650 vorgesehen sein kann. Wie zuvor beschrieben ist, werden Signale der Speichersteuerung 100 den Speicherpuffern 170 über eine differentielle serielle Verbindung 160 zugeleitet, und den Speichereinheiten 170 über eine parallele Verbindung 165 zugeleitet. Wie gezeigt umfasst die serielle Verbindung unidirektionale CRC-Signalwege, unidirektionale WCLK-Signalwege, unidirektionale BCMD-Sigalwege und unidirektionale Datensignalwege. Des Weiteren umfasst die parallele Verbindung 165 bidirektionale Daten- und Datenabtastsignalwege zwischen den Speicherpuffern 170 und den Speichereinheiten 110. Des Weiteren umfasst die parallele Verbindung 165 unidirektionale ADDR/CMD- und MCLK-Signalwege zwischen den Verarbeitungsknoten 650 und den Speichereinheiten 110. Zu beachten ist, dass zusätzlich zu den ADDR/CMD-Signalen auch andere Signale in der parallelen Verbindung 165 vorgesehen werden können, etwa Chipauswahlsignale, Bankauswahlsignale und andere, wobei diese jedoch der Einfachheit halber hier weggelassen sind. Zu beachten ist auch, dass, obwohl dies der Einfachheit halber nicht gezeigt ist, die MCLK- und DQS-Signale differentielle Signale sein können.
6 ist eine Blockansicht einer Ausführungsform eines Computersystems mit einer Speichersteuerung, die eine Doppelmodus- Speicherverbindung bzw. eine Speicherverbindung mit zwei Modi besitzt. Ein Computersystem 700 ist ähnlich zu dem in 5 gezeigten Computersystem 500. Beispielsweise umfasst auch das Computersystem 700 einen Verarbeitungsknoten 650, der mit Speicherpuffern 170 und den Speichereinheiten 110 verbunden ist. Jedoch unterscheidet sich in 6 die Speichersteuerung 710 von der Speichersteuerung 100 der 5, da hier eine Speichersteuerung im Dualmodus vorgesehen ist. Insbesondere ist, wie nachfolgend detaillierter beschrieben wird, die Speichersteuerung selektiv so ausgebildet, dass diese entweder mit einer parallelen Verbindung zu den Speichereinheiten 110 oder mit einer seriellen Verbindung zur Verwendung mit den Puffereinheiten 170 arbeitet.
Wie kurz zuvor beschrieben ist, wollen u. U. Computersystemarchitekten Systeme entwickeln, die ein hohes Maß an Flexibilität aufweisen, so dass ihre Komponenten von möglichst vielen Systemherstellern verwendet werden können. Folglich ist in einer Ausführungs form die Speichersteuerung 710 so konfiguriert, dass diese in einem ersten Modus arbeitet, um eine parallele Speicherverbindung bereitzustellen, die mit einer Vielzahl von Speicherspezifikationen kompatibel ist. Beispielsweise sind in diversen Ausführungsformen die Speichereinheiten 110 mit DDR2, DDR3 oder anderen Spezifikationen nach Bedarf kompatibel. Die Speichersteuerung 710 stellt als parallele Verbindung eine parallele Verbindung bereit, die mit der DDR2- und DDR3-Technologie bei Bedarf kompatibel ist. Des Weiteren ist die Speichersteuerung 710 ausgebildet, in einem zweiten Modus zu arbeiten, der eine differentielle serielle Verbindung, etwa die serielle Verbindung 160 der 1 und der 2 bereitstellt.
Wie in 6 gezeigt ist, legt eine Konfigurationseinheit 420 die Konfiguration von I/O-Schaltungen 711 in der Speichersteuerung 710 fest und wählt diese aus. In einer Ausführungsform kann der Modus der Speichersteuerung 710 unter Anwendung eines festverdrahteten externen Anschlussstiftes des Verarbeitungsknotens 600 ausgewählt werden. In einer derartigen Ausführungsform können ein oder mehrere externe Auswahlanschlüsse des Verarbeitungsknotens 600 mit der Schaltungsmasse verdrahtet sein, wie gezeigt ist, oder diese können mit VDD oder einer anderen Spannung verbunden sein, um nur ein Beispiel zu nennen. Die Konfigurationseinheit 720 erkennt den Zustand des Auswahlanschlusses und kann dann die I/O-Schaltungen 711 der Speichersteuerung 710 entsprechend konfigurieren. In einer weiteren Ausführungsform kann der Modus der Speichersteuerung während des Hochfahrens des Systems beim Ausführen des BIOS 605 oder einer anderen Software auf Systemebene ausgewählt werden.
In der dargestellten Ausführungsform ist die Speichersteuerung 710 im ersten Modus direkt mit den Speichereinheiten 110 verbunden. In einer derartigen Konfiguration sind die I/O-Schaltungen 711 eine parallele Verbindung, die Signalwege, etwa DQ, DQS, ADDR/CMD und MCLK beispielsweise, enthält. In dem zweiten Modus ändern die I/O-Schaltungen 711 ihren Zustand, um eine differenzielle serielle Verbindung herzustellen, die mit der Speicherpuffereinheit 170 (gestrichelte Linie) verbunden ist, wie dies in 1, 2 und 5 gezeigt ist.
Um das Umschalten des Betriebsmodus zu erreichen, enthalten die I/O-Schaltungen 711 mehrere Ausgangstreiber und Eingangspuffer. Einige der Treiber und Puffer können differenzielle Schaltungen sein und andere können unsymmetrische Signalschaltungen sein. In einer Ausführungsform werden abhängig von dem Betriebsmodus die Verbindungen zwischen den diversen I/O-Anschlussstiften des Verarbeitungsknotens und der Treiber und der Puffer geändert. Somit arbeiten in einer Ausführungsform Bereiche der I/O-Schaltungen 711 als eine programmierbare Verbindung.
Wie beispielsweise in 6 gezeigt ist, können sich die CRC/DQS-Signalwege von bidirektionalen DQS-Signalwegen in unidirektionale CRC-Signalwege ändern. Der DQS/BCMD kann sich ebenfalls von bidirektionalen DQS-Signalwegen in unidirektionale BCMD-Signalwege und umgekehrt ändern. Des Weiteren können die BCLK/DQS-Signalwege zwischen bidirektionalen DQS-Signalwegen und unidirektionalen BCLK-Signalwegen umgeschaltet werden. Des Weiteren können die DDQ/DQ-Signalwege zwischen bidirektionalen unsymmetrischen DQS-Signalwegen und bidirektionalen differenziellen Daten – die DDQ-Signalwege umgeschaltet werden.
7 ist eine Blockansicht einer weiteren Ausführungsform des Speichersystems mit einem Hochgeschwindigkeitspuffer. Das Speichersystem 80 umfasst eine Speichersteuerung 800, die mit Speichereinheiten 110A bis 110H und mit Puffereinheiten 870A bis 870D verbunden ist. Zu beachten ist, dass ähnlich, wie bei der in 1 gezeigten Speichersteuerung auch die Speichersteuerung 800 eine Steuerung ist, die einen Teil eines Chipsatzes, wie er etwa in einer Nordbrücken-Anordnung verwendet wird, sein kann. Alternativ kann die Speichersteuerung 800, wie dies in 10 gezeigt ist, eine eingebettete Lösung sein, in der die Speichersteuerung 100 in einem Verarbeitungsknoten, beispielsweise in einem oder mehreren Prozessorkernen, eingebettet ist.
Komponenten, die den in den vorhergehenden Figuren gezeigten Komponenten entsprechen, sind der Klarheit und Einfachheit halber in gleicher Weise nummeriert. In einer Ausführungsform sind die Speichereinheiten 110A–110H repräsentativ für Speichermodule, etwa Doppelreihenspeichermodule (DIMM), wie dies beispielsweise zuvor beschrieben ist. In diversen Ausführungsformen sind die Speichereinheiten mit diversen Technologien, etwa DDR2- und DDR3-Technologie kompatibel, um ein Beispiel zu nennen.
In der dargestellten Ausführungsform ist die Speichersteuerung 800 mit den Puffereinheiten 870 über eine serielle Verbindung 860A bis 860D verbunden. In einer Ausführungsform wird in jeder seriellen Verbindung 860 eine differenzielle Signalführungstechnik verwendet. Wie nachfolgend detaillierter beschrieben ist im Zusammenhang mit 8, enthalten die seriellen differenziellen Verbindungen 860A bis 860D jeweils eine vorgeordnete bzw. aufwärts gerichtete Verbindung zu jeder Puffereinheit 840. Eine nachgeordnete bzw. abwärts gerichtete Verbindung enthält mehrere nachgeordnete serielle Datensignalwege (DSD) und einen entsprechenden nachgeordneten seriellen Taktsignalweg (DSCLK), der zum taktsynchronen Aufnehmen der Daten in der Puffereinheit 870 verwendet wird. In ähnlicher Weise enthält jede vorgeordnete Verbindung mehrere vorgeordnete serielle Datensignalwege (USD) und einen entsprechenden vorgeordneten seriellen Taktsignalweg (USCLK), der zur taktsynchronen Aufnahme der Daten in der Speichersteuerung 800 verwendet wird. In der dargestellten Ausführungsform sind vier Speicherkanäle gezeigt, obwohl andere Zahlen möglich sind. Die serielle Verbindung 860A kann für einen Kanal verwendet werden und ist damit mit Puffereinheit 870A verbunden, die serielle Verbindung 860B kann für den zweiten Kanal verwendet werden und ist mit den Puffereinheiten 870B verbunden, die serielle Verbindung 860C kann für den dritten Kanal verwendet werden und ist mit den Puffereinheiten 870C verbunden und die serielle Verbindung 860D kann für den vierten Kanal verwendet werden und ist mit den Puffereinheiten 870D verbunden.
Im Gegensatz zu der seriellen Verbindung 160, die in den zuvor beschriebenen Ausführungsformen verwendet wird, werden in der seriellen Verbindung 860 Datensignalwege verwendet, die jeweils Daten, CRC- und ADDR/CMD-Informationen übertragen. In einer Ausführungsform wird in der seriellen Verbindung 860 ein Paketprotokoll verwendet, in welchem die Pakete Codierungen erhalten können, um anzuzeigen, ob die Nutzdaten ADDR/CMD-Daten oder Daten sind. Des Weiteren besitzt jedes Paket ein Format, das zugeordnete Bitzeiten für die CRC-Informationen und für die Nutzdaten (beispielsweise Daten oder ADDR/CMD) besitzt.
Des Weiteren sind die Puffereinheiten 870A bis 870D mit den Speichereinheiten 110 über eine parallele Verbindung 865 verbunden. In einer Ausführungsform umfasst die parallele Verbindung 865 Datenwege (DQ), Datenabtastsignalwege (DQS), Adressen/Befehlssignalwege (ADDR/CMD) und Taktsignalwege (MCLK). Zu beachten ist, dass auch andere Signale, etwa Chipauswahl, Bankauswahl, Prüfbits und andere auf der parallelen Verbindung 865 übertragen werden können, jedoch wurden diese der Einfachheit halber weggelassen. Zu beachten ist auch, dass die parallele Verbindung 865 vier Kanäle enthalten kann. Wie gezeigt, ist einer der Kanäle mit den Speichereinheit 110A bis 110D verbunden, während ein anderer mit den Speichereinheiten 110E bis 110H verbunden ist, ein weiterer ist mit den Speichereinheiten 110J bis 110M verbunden und wiederum ein weiterer ist mit den Speichereinheiten 110N bis 110R verbunden.
Wie nachfolgend detaillierter beschrieben ist, können die DQ-Signalwege Daten in beiden Richtungen zwischen den Puffereinheiten 870 und den Speichereinheiten 110 übertragen, während die differenziellen Datenwege der seriellen Verbindung 860 Daten seriell übertragen, die über die parallele Verbindung übertragen wurden, wobei dies mit höherer Geschwindigkeit erfolgt. Beispielsweise kann ein vorgegebener Aufwärts-USD [0] oder Abwärts-DSD [0] Datenbits entsprechend DQ [0:3] übertragen, der USD [1] Signalweg kann Datenbits entsprechend zu DQ [4:7] und dergleichen übertragen, obwohl andere Zuordnungen möglich sind. In einigen Ausführungsformen können die seriellen Verbindungsleitungen unsymmetrisch im Hinblick auf die Anzahl der seriellen Daten Anschlüsse sein. In einer Ausführungsform besitzt die Aufwärtsverbindung mehr Datensignalwege als die Abwärtsverbindung, da angenommen wird, dass eine größere Bandbreite durch Leseoperationen als durch Schreiboperationen verbraucht wird.
Ähnlich zu den zuvor beschriebenen Puffereinheiten 170 überträgt jede serielle Verbindung 860 Daten mit der vierfachen Rate, mit der die parallele Verbindung 865 Daten auf den Datensignalwegen überträgt. Jedoch arbeiten die ADDR/CMD-Signalwege und die MCLK-Signalwege bei der halben Datenrate der Wege der parallelen Verbindung 865. Beispielsweise überträgt die serielle Verbindung 860 Daten auf dem Aufwärts- und Abwärts-Datenwegen mit 6,5 GT/s, während die Datensignalwege DQ/DQS der parallelen Verbindung 865 Daten mit 1600 MT/s übertragen, und die ADDR/CMD- und MCLK-Signalwege arbeiten bei 800 MT/s. Zu beachten ist, dass die serielle Verbindung 860 mit einer beliebigen geeigneten Datenrate abhängig von der parallelen Verbindung 865 abhängen kann.
In einer Ausführungsform steuert die Speichersteuerung 800 den Betrieb der Puffereinheiten 870 über die Befehle, die auf den DSD-Signalwegen gesendet werden. Die Puffeinheiten 870 besitzen einen normalen Betriebsmodus und einen Konfigurations- und Testmodus. Beispielsweise sendet die Speichersteuerung 800 während normaler Datenoperationen Lese- und Schreibbefehle für sowohl Daten als auch vorgeordnete Daten und nachgeordnete Datenelemente, um den Datenspeicher auszulesen und zu beschreiben, und um den Phasenversatz der DQ-Signalwege einzustellen. Des Weiteren steuert die Speichersteuerung 800 die Konfiguration, die Übungsphase und das Prüfen der Puffereinheiten 870 durch Senden einer Vielzahl von Rückschleifbefehlen, CRC-Steuerbefehle und CRC-Übungsmusterbefehlen, um ein Beispiel zu nennen.
Bei hohen Datenraten ist die Wahrscheinlichkeit, dass die Puffereinheit 170 oder die Speichersteuerung 100 ein fehlerhaftes Bit empfängt, sehr hoch. Folglich ist es notwendig, die Übertragungen zwischen der Speichersteuerung 100 und den Puffereinheiten 170 mit einer Fehlererkennungskodierung zu übertragen, die in robuster Weise Mehrfachbitfehler inner halb eines geschützten Blockes erkennt. In einer Ausführungsform wird eine CRC-Codierung angewendet, um eine derartige Mehrfachbitfehlererkennung zu ermöglichen. Insbesondere, wie in 2 gezeigt ist, wird die CRC-Information sowohl in der Aufwärtsverbindung als auch in der Abwärtsverbindung erzeugt und gesendet. Wenn ein Fehler in der seriellen Verbindung in einer beliebigen Richtung erkannt wird, korrigiert die Speichersteuerung 100 den Fehler durch Wiederholen der Operation. In einer Ausführungsform wird ein CRC-Fehler, der in der Abwärtsverbindung erkannt wird, in der Aufwärts-CRC codiert.
In einer Ausführungsform umfasst die Speichersteuerung 800 eine Steuerfunktion, die dynamisch und adaptiv die Signaleigenschaften (beispielsweise Phase, etc.) der gesendeten Schreibdaten anpasst, um zu ermöglichen, dass die Puffereinheit 870 in korrekter Weise die Daten auf der Grundlage der von der Puffereinheit 870 empfangenen Information ausliest. Des Weiteren justiert die Speichersteuerung 800 ihre internen Empfangseigenschaften, um zu ermöglichen, dass die Speichersteuerung 100 die von der Puffereinheit 870 empfangenen Daten empfängt. Ferner kann die Speichersteuerung 800 die Phase der Taktsignale einstellen, die an die Puffereinheit 870 geleitet werden, um damit ein korrektes Abtasten von Adressen- und Befehlsinformation zu ermöglichen.
Insbesondere kann bei hohen Datenraten durch die Unsicherheiten der Verzögerungen im Übertragungsweg für unterschiedliche Signale in einem Bus eine Pro-Bit-Phasenjustierung eines Abtasttaktsignals eines Empfängers dieser Signale erforderlich sein. Um zu vermeiden, dass eine derartige Schaltung in der Puffereinheit 870 verwendet werden muss, stellt die Speichersteuerung 800 die Phase der übertragenen Takt- und Datensignale ein, um damit komplexe Phasenschiebeschaltungen in dem untergeordneten Gerät zu vermeiden. In der dargestellten Ausführungsform umfasst die Speichersteuerung 800 eine Steuereinheit 800, die mit einer Sendeeinheit 802, einer Empfangseinheit 804 und Taktsignaleinheiten 806 verbunden ist. Die Steuereinheit 801 berechnet die Phaseninformation auf der Grundlage von Daten, die von den Puffereinheiten 870 empfangen werden, wobei diese Information verwendet wird, um die Phase diverser Taktsignalflanken in der Speichersteuerung 800 einzustellen. Beispielsweise steuert in Reaktion auf eine derartige Information, etwa CRC-Daten und Lesedaten, die Steuereinheit 800 Phasenüberwachungs- und Einstellschaltungen (in 8 gezeigt) in der Sendeeinheit 802, der Empfangseinheit 804 und der Taktsignaleinheit 806. Diese Funktion ist nachfolgend detaillierter in Verbindung mit der Beschreibung der 8 und 9 dargelegt.
8 zeigt ein Diagramm, das detailliertere Aspekte der Komponenten des in 7 gezeigten Speichersystems darstellt. Komponenten, die den in 7 gezeigten Komponenten entsprechen, sind der Klarheit und Einfachheit halber in gleicher Weise bezeichnet. Die Speichersteuerung 800 ist mit der seriellen Puffereinheit 870 über eine differenzielle serielle Verbindung 860 verbunden. Zu beachten ist, dass die Puffereinheit 870 repräsentativ ist für eine beliebige der Puffereinheiten 870A bis 870D, die in 7 gezeigt sind. Folglich umfasst die differenzielle serielle Verbindung 860 einen abwärts gerichteten differenziellen seriellen Taktsignalweg (DSCLK) und abwärts gerichtete differenzielle Datensignalwege DSD [11:0]. In ähnlicher Weise umfasst die differenzielle serielle Verbindung 860 einen aufwärts gerichteten differenziellen seriellen Taktsignalweg (USCLK) und aufwärts gerichtete differenzielle Datensignalwege USD [19:0].
Die Speichersteuerung 800 umfasst ein 6,4 GHz-Taktsignal, das durch die Taktsignaleinheit 806 aus 7 erzeugt wird. In einer Ausführungsform wird das 6,4 GHz-Taktsignal das interne Taktsignal für die Speichersteuerung 800. Der Ausgang der variablen Phaseneinheit 890 liefert das Taktsignal für das Flip-Flop (FF) 889. Das 6,4 GHz-Taktsignal ist ebenfalls mit einer Leitungssynchronisierschaltung 881 und mit dem Taktsignaleingang des FF 893 verbunden, um das serielle Taktsignal DSCLK zu erzeugen. Da das FF 893 einen Inverter 892, der eine Rückkopplungsschleife mit dem Eingang verbunden ist, besitzt, wird das 6,4 GHz-Taktsignal durch zwei geteilt und wird als 3,2 GHz-serielles Taktsignal ausgegeben. Das 3,2 GHz-Taktsignal wird durch einen differenziellen Ausgangstreiber 891 in differenzieller Weise bereitgestellt.
In der dargestellten Ausführungsform werden die Schreibdaten DDR/CMD und CRC den Eingang des FF 889 zugeleitet. Der Ausgang des FF 889 ist mit einem differenziellen Entzerrerausgangstreiber 888 verbunden. Der Ausgang des Treibers 888 ist mit einem Signalweg von DSD [11:0] verbunden. Somit wird für jeden Signalweg von DSD [11:0] ein ähnlicher Ausgangsweg (nicht gezeigt) verwendet. In gleicher Weise ist für Lesedaten ein Signalweg von USD [19:0] mit einem differenziellem Eingangspuffer 885 verbunden, dessen Ausgang mit dem Eingang des FF 886 verbunden ist. Der Ausgang des FF 886 ist mit dem Eingang der Leitungssynchronisiereinheit 881 verbunden. Der Ausgang der Leitungssynchronisiereinheit 881 wird als Lesedaten und CRC-Information für andere Bereiche (nicht gezeigt) der Speichersteuerung 800 bereitgestellt. Das aufwärts gerichtete serielle Taktsignal USCLK ist mit dem differenziellen Eingangpuffer 887 verbunden, dessen Ausgang mit variablen Phaseneinheiten 882 verbunden ist. Dessen Ausgang ist mit dem Taktsignaleingang des FF 886 verbunden.
Die Puffereinheit 870 umfasst einen Puffer 801, der einen differenziellen Eingangspuffer für jeden der DSD [11:0] Signalwege repräsentiert. Der Puffer 801 ist angeschlossen, um die Schreibdaten, ADDR/CMD und die CRC-Information, die auf einen der DSD [11:0] Signalwege gesendet wird, zu empfangen. Somit wird ähnlich zu der Speichersteuerung 800 für jeden Signalweg von DSD [11:0] ein ähnlicher Ausgangsweg (nicht gezeigt) verwendet. Der Ausgang des Puffers 801 ist mit einem Eingang des FF 802 verbunden. Der Ausgang des FF 802 ist mit dem Eingang des FF 803 verbunden. Der Ausgang des FF 803 ist mit einem Befehlspuffer 805, der CRC-Einheit 806, dem Schreib-FIFO 807 und einem Ausgangsmultiplexer (mux) 809 verbunden. Der Ausgang des Schreib-FIFOs 807 ist mit einer DRAM-Schnittstelle 256 verbunden, die ähnlich zu der in Verbindung mit 2 beschriebenen DRAM-Schnittstelle aufgebaut ist. Wie gezeigt, gibt es vier MCLK-Signale, ADDR/CMD-Signale, 16 Datenabtastsignalwege DQS [15:0] Signalwege und 72 Datensignalwege DQ [71:0] als Teil der parallelen Verbindung 865. Die Schreibdaten aus dem Schreib-FIFO 807 werden an die Speichereinheiten 110 über DQ [71:0] ausgegeben. Zu beachten ist, dass andere Signale der Einfachheit halber weggelassen sind. Zu beachten ist, obwohl dies der Einfachheit halber nicht gezählt ist, dass die MCLK- und DQS-Signale differenzielle Signale sein können.
Lesedaten aus den Speichereinheiten 110 sind mittels DQ [71:0] über die DRAM-Schnittstelle 865 mit Eingang des Multiplexers 809 verbunden. Der Ausgang des Multiplexers 809 ist einem Eingang des FF 810 zugeleitet. Die Steuerlogik 855 steuert die Eingangsauswahl des Multiplexers 809. Der Ausgang des FF 810 ist mit einem differenziellen Entzerrungsdatenausgangstreiber 881 verbunden, der mit einem der differenziellen Signalwege von USD [19:0] verbunden ist.
Die Puffereinheit 870 umfasst ferner eine Steuerlogik 855, die angeschlossen ist, um die Befehlsinformation (CMD) von der Speichersteuerung 800 zu empfangen. Die CMD-Information veranlasst die Steuerlogik 855, die Schreibdaten auf die DQ-Datenwege zu legen, oder die Daten für die DQ-Datenwege auszulesen oder Initialisierungssequenzen und Testsequenzen zu beginnen oder zu beenden, etc. Somit steuert die Steuerlogik 805 die DRAM-Schnittstelle 856, die CRC-Einheiten 806 und 808, den Multiplexer 809, sowie andere Schaltungen.
In der dargestellten Ausführungsform ist das 3,2 GHz-Taktsignal dem Taktsignaleingang des FF 810 und dem Eingang des differenziellen Entzerrungsdatenausgangstreibers 812 zugeleitet, dessen Ausgang das aufwärts gerichtete serielle Taktsignal USCLK ist. Das 3,2 GHz-Taktsignal ist ferner mit der Einheit 804 zur Teilung durch vier zugeleitet, wodurch eine interne 800 MHz-Taktsignaldomäne bereitgestellt wird, die die MCLK-Domäne ist.
In einer Ausführungsform werden die über die DSD [11:0] Signalwege empfangenen Pakete dem CMD-Puffer 805, dem Schreib-FIFO 807 und der CRC-Einheit 806 gleichzeitig zugeleitet. Da die Pakete so codiert sind, dass sie entweder als ADDR/CMD oder Nutzdaten bezeichnet sind, können der CMD-Puffer 805 und der Schreib-FIFO 807 eine Paketdecodierlogik (nicht gezeigt) aufweisen, um damit ihre entsprechenden Pakete zu empfangen. Wenn daher ein Paket mit Schreibnutzdaten empfangen wird, wird das Paket von dem Schreib-FIFO 807 decodiert und die Daten werden in dem Schreib-FIFO 807 gespeichert. Der CMD-Puffer 805 jedoch verwirft die Nutzdatenpakete. Der Schreib-FIFO 807 speichert die Schreibdaten, bis ausreichend Bits empfangen werden, so dass diese durch die Speichereinheit 110 über die DRAM-Schnittstelle 856 ausgegeben werden können. Wenn ein CMD-Nutzdatenpaket empfangen wird, kann das Paket von dem CMD-Puffer 805 decodiert werden und die CMD-Information wird in dem CDM-Puffer 805 gespeichert. Der Schreib-FIFO 807 andererseits verwirft CMD-Nutzdatenpakete. Da alle Pakete der CRC-Nutzdaten enthalten können, empfängt die CRC-Einheit 806 alle Pakete und extrahiert die CRC-Information.
Wie nachfolgend detaillierter in Verbindung mit 9 beschrieben ist, kann während des Betriebs die Speichersteuerung 800 die Signaleigenschaften (beispielsweise die Phase, etc.) gesendeter Schreibdaten und empfangener Lesedaten dynamisch und adaptiv einstellen. Insbesondere enthält, wie zuvor erwähnt ist, die Empfangseinheit 804 Abtasttaktphaseneinstellschaltungen, etwa die Leitungssynchronisierung 881, und variable Phaseneinheiten 809 und 882, um die lokale Abtasttaktphase einzustellen, um damit in optimalerer Weise von der Puffereinheit 870 gesendete Daten zu empfangen. Immer wenn die Speichersteuerung 890 CRC-Daten aus der Puffereinheit 870 empfängt, kann die Empfangseinheit 804 die Leitungssynchronisier- und variable Phaseneinheit 882 verwenden, um die Taktsignalphase FF 885 einzustellen. Des Weiteren kann die Steuereinheit 801 in der Speichersteuerung 800 die variable Phaseneinheit 890 justieren, um damit die Phase der von der Puffereinheit 870 gesendeten Schreibdaten einzustellen, um damit zu ermöglichen, dass die Puffereinheit 870 die Schreibdaten in optimalerer Weise empfängt.
9 ist ein Flussdiagramm, das beispielhafte Arbeitsweise der in 7 und 8 gezeigten Ausführungsformen darstellt. Insbesondere ist eine Initialisierungs- und Konfigurationsprozedur zum Erstellen und Beibehalten einer Kommunikation zwischen der Speichersteuerung 890 und den Puffereinheiten 870 beschrieben. Es sei nun gemeinsam auf 7 bis 9 verwiesen und es wird mit Block 900 aus 9 begonnen, wenn das System zurückgesetzt wird, etwa während des Einschaltens oder während anderer Systemrücksetzbedingungen, wobei keiner der seriellen Signalwege als zugeordnet bzw. justiert betrachtet wird. Die Speichersteuerung und die Puffereinheit 870 gehen aus der Rücksetzphase gemäß einem Übungszustand 1 oder T1 hervor. In dem T1-Zustand arbeitet die serielle Verbindung 860 bei 400 MT/s (Block 905). Die Speichersteuerung 800 verwendet einen als konstant angenommenen 0,5 UI-Versatz, um Daten zu senden und zu empfangen (Block 910). Beispielsweise justiert die Speichersteuerung den Versatz so, dass dieser ungefähr in der Mitte der gegebenen Bitzeit liegt. Die Speichersteuerung 800 sendet einen Befehl, um die Puffereinheit 870 zu veranlassen, den T1-Zustand zu verlassen und in den T2-Zustand überzugehen (Block 915). Im T2-Zustand legt die Puffereinheit 870 ein vorbestimmtes Muster 101010... auf alle Bitleitungen der USD-Verbindung. Die Speichersteuerung erhält eine Bit-Verriegelung und Anwendung des bekannten Musters und justiert beispielsweise die variable Phaseneinheit 882 (Block 920).
In einer Ausführungsform sendet die Speichersteuerung 800 einen Pufferbefehl, um die Puffereinheit 870 zu veranlassen, den T2-Zustand zu verlassen und in den T3-Zustand überzugehen, indem beispielsweise für alle acht Bitzeiten eine eins erzeugt wird (Block 925). Im T3-Zustand sendet die Puffereinheit 870 ein vorbestimmtes Muster, etwa 101010... an die Speichersteuerung 800 über die USD-Signalwege bei geraden MCLK-Zyklen (Block 930). Die Puffereinheit 870 ist ausgebildet, die abwärts gerichteten Daten zu den aufwärts gerichteten USD-Signalwegen bei ungeradzahligen MCLK-Zyklen zurückzuschleifen und in Abwärtsrichtung über die DSD-Signalwege ein anderes Muster als 101010... zu senden (Block 935). Die Speichersteuerung 800 ermittelt die Byte-Verriegelung unter Anwendung unterschiedlicher Muster. Die Speichersteuerung 800 stellt dann die aufwärts gerichteten Datenphase ein, um der Puffereinheit 870 zu ermöglichen, dass diese die Bit-Verriegelung und die Byte-Verriegelung ermittelt (Block 940). Wenn dies abgeschlossen ist, legt die Speichersteuerung 800 eine Null während aller acht Bitzeiten an, um die Puffereinheit 870 zu veranlassen, den T3-Zustand zu verlassen und in den normalen Betriebsmodus überzugehen (Block 945), wobei die Speichersteuerung 800 Daten liest und diese in die Speichereinheiten 110 schreibt, etc.
In normalem Betriebsmodus stellt die Speichersteuerung 800 den MCLK-Teiler 804, der durch vier teilt, in jeder Puffereinheit 870 ein, so dass alle Puffereinheiten 870 die gleiche Taktflanke (Phase) verwenden (Block 950). Insbesondere sendet die Speichersteuerung 800 Befehle, um die MCLK-Bit-Phase um eine oder mehrere Bitzeiten zu verzögern.
In vorbestimmten Intervallen während des normalen Betriebs (beispielsweise alle 100 μs) trainiert die Speichersteuerung 800 die aufwärts gerichteten und abwärts gerichteten Signalwege (Block 955) unter Anwendung des periodischen Übungsmodus. Beispielsweise schreibt für eine Übung der Abwärtsleitung die Steuerung 900 ein Übungsmuster in den Schreib-FIFO 807 unter Verwendung eines vorbestimmten Übungsphasenoffsets (Block 960). Die Speichersteuerung 800 liest dann das Übungsmuster zurück und berechnet ein Fehlervorzeichen aus den Übergangswerten des Musters (Block 965). Unter Anwendung des berechneten Fehlervorzeichens stellt die Speichersteuerung 800 die abwärts gerichtete Datenphase ein (Block 970).
Für das Üben für die aufwärts gerichtete Verbindung schreibt die Speichersteuerung 800 ein Übungsmuster in den Schreib-FIFO 807 unter Anwendung eines normalen Phasenversatzes (Block 975). Die Speichersteuerung 800 liest dann das gespeicherte Übungsmuster zurück und berechnet ein Fehlervorzeichen aus den Übergangswerten für das Muster unter Anwendung eines weiteren vorbestimmten Übungsphasenversatzes (Block 980). Unter Anwendung des berechneten Fehlervorzeichens stellt dann die Speichersteuerung 800 die aufwärts gerichtete Abtastphase ein (Block 985). Sobald die periodische Übungsphase abgeschlossen ist, wird die Puffereinheit 870 in ihren normalen Modus zurückversetzt, wie dies zuvor in Block 945 beschrieben ist.
10 ist eine Blockansicht einer Ausführungsform eines Computersystems mit dem Speichersystem aus 7. Zu beachten ist, dass Komponenten, die den in den 7 und 8 gezeigten Komponenten entsprechen, der Einfachheit und Klarheit halber in ähnlicher Weise bezeichnet sind. Ein Computersystem 1100 umfasst einen Verarbeitungsknoten 1150, der mit Pufferspeichern 870 und Speichereinheit 110 verbunden ist.
Ähnlich zu dem in 5 gezeigten Computersystem sind in einer Ausführungsform die Puffereinheiten 870 integrierte Schaltungschips, die auf der Hauptplatine montiert sind, und Speichereinheiten 110 können in Sockel eingesteckt sein. In einer weiteren Ausführungsform sind die Puffereinheiten 870 integrierte Schaltungschips, die in einer Nebenplatine montiert sind, die in einen Speicherkartensockel für die Nebenplatine passt. In einer derar tigen Ausführungsform weisen die Nebenplatinen Sockel auf, in die die Speichereinheiten 110 in einer entsprechenden Anordnung einsteckbar sind.
In der in 10 gezeigten Ausführungsform umfasst der Verarbeitungsknoten 1150 Prozessorkerne 1101, die mit einer Speichersteuerung 800 verbunden sind. Zu beachten ist, dass eine beliebige Anzahl an Prozessorkernen 1101 in dem Verarbeitungsknoten 1150 enthalten sein kann. Wie zuvor im Hinblick auf die Beschreibungen der 7 und 8 angegeben ist, sind die Signale der Speichersteuerung 800 den Speicherpuffern 870 über eine differenzielle serielle Verbindung 860 und den Speichereinheit 110 über eine parallele Verbindung 860 zugeleitet. Wie gezeigt, umfasst die serielle Verbindung 860 unidirektionale Abwärtssignalwege, unidirektionale Abwärtstaktsignalwege, unidirektionale Aufwärtssignalwege und unidirektionale Aufwärtstaktsignalwege. Des Weiteren umfasst die parallele Verbindung 865 bidirektionale Daten- und Datenabtastsignalwege zwischen den Speicherpuffern 870 und den Speichereinheiten 110. Des Weiteren umfasst die parallele Verbindung 865 unidirektionale ADDR/CMD- und MCLK-Signalwege zwischen dem Verarbeitungsknoten 600 und den Speichereinheiten 110. Zu beachten ist, dass zusätzlich zu den ADDR/CMD-Signalen andere Signale auf der parallelen Verbindung 865 anliegen können, etwa Chipauswahlsignale, Bankauswahlsignale und andere, die hier der Einfachheit halber weggelassen sind.
11 ist eine Blockansicht einer weiteren Ausführungsform eines Computersystems mit einer Speichersteuerung, die in einen zweifachen Speicherverbindungsmodus besitzt. Das Computersystem 1200 ist ähnlich dem Computersystem 1100, das in 10 gezeigt ist. Beispielsweise umfasst das Computersystem 1200 einen Verarbeitungsknoten 1250, der mit den Speicherpuffern 870 und den Speichereinheiten 110 verbunden ist. Jedoch unterscheidet sich die Speichersteuerung 1210 in 11 von der Speichersteuerung 800 der 10, da diese eine Speichersteuerung mit zwei Betriebmodi ist. Insbesondere kann, wie nachfolgend detaillierter beschrieben ist, die Speichersteuerung 1210 selektiv so konfiguriert werden, dass sie entweder mit der parallelen Verbindung 865 für eine direkte Anbindung an die Speichereinheit 110 arbeitet, oder mit der seriellen Verbindung 860 zur Verwendung mit den Puffereinheiten 870, wie dies auch zuvor mit Bezug zu den 7 und 8 beschrieben ist.
Ähnlich zu der Speichersteuerung 710, die zuvor beschrieben ist, kann auch die Speichersteuerung 1210 aus 11 selektiv im parallelen Verbindungsmodus für eine direkte Verbindung mit den Speichermodulen arbeiten, die mit einer Vielzahl von Speicherspezifizie rungen kompatibel sind. Zum Beispiel sind in diversen Ausführungsformen die Speichereinheiten 110 mit DDR2, DDR3 oder anderen Spezifikationen nach Bedarf kompatibel. Die Speichersteuerung 1210 stellt als parallele Verbindung eine parallele Verbindung 865 bereit, die mit DDR2- und DDR3-Technologien nach Bedarf kompatibel ist. Des Weiteren kann die Speichersteuerung 1210 auch selektiv so konfiguriert werden, dass diese in einem zweiten Modus arbeitet, um eine serielle differenzielle Verbindung, etwa die serielle Verbindung 870 aus 7 und 8 zur Verwendung mit der Puffereinheit 870 bereitzustellen.
Wie in 11 gezeigt ist, ermittelt eine Konfigurationseinheit 1220 die Konfiguration von I/O-Schaltungen 1211 in der Speichersteuerung 1210 und wählt diese aus. In einer Ausführungsform wird der Arbeitsmodus der Speichersteuerung 1210 unter Anwendung eines festverdrahteten externen Anschlussstiftes des Verarbeitungsknotens 1250 ausgewählt. In einer derartigen Ausführungsform können ein oder mehrere externe Auswahlanschlüsse des Verarbeitungsknotens 1250 mit der Schaltungsmasse verbunden sein, wie dies gezeigt ist, oder diese können mit VDD oder einer anderen Spannung verbunden sein, um ein Beispiel zu nennen. Die Konfigurationseinheit 1220 erkennt den Zustand des Auswahlanschlusses und konfiguriert dann die I/O-Schaltungen 1211 der Speichersteuerung 1210 entsprechend. In einer weiteren Ausführungsform wird der Arbeitsmodus der Speichersteuerung während des Hochlaufens beim Ausführen des BIOS 1205 oder einer anderen Software auf Systemebene ausgewählt.
In der dargestellten Ausführungsform ist im ersten Arbeitsmodus die Speichersteuerung 1210 direkt mit den Speichereinheiten 110 verbunden. In einer derartigen Konfiguration bilden die I/O-Schaltungen 1211 eine parallele Verbindung, die die Signalwege, etwa DQ, DQS, ADDR/CMD und MCLK oder auch andere enthält. In dem zweiten Arbeitsmodus gehen die I/O-Schaltungen 1211 in eine differenzielle serielle Verbindung über, die mit der Speicherpuffereinheit 870 verbunden ist (gestrichelte Linien), wie dies etwa in den 7, 8 und 10 gezeigt ist.
Um die Umschaltung des Arbeitsmodus zu bewerkstelligen, können die I/O-Schaltungen 1211 mehrere Ausgangstreiber und Eingangspuffer aufweisen. Einige der Treiber und Puffer sind differenzielle Schaltungen, während andere unsymmetrische Schaltungen sind. In einer Ausführungsform wird abhängig von dem Betriebsmodus die Verbindung zwischen den diversen I/O-Anschlussstiften des Verarbeitungsknotens und den Treibern und Puffern geändert. Somit arbeiten in einer Ausführungsform Bereiche der I/O-Schaltungen 1211 wie eine programmierbare Verbindung.
Wie beispielsweise in 11 gezeigt, können sich die DDS-Signalwege von unidirektionalen differenziellen DDS-Signalwegen in bidirektionale unsymmetrische DQ-Signalwege und umgekehrt bei Bedarf ändern. Des Weiteren können sich die USD-Signalwege von unidirektionalen USD-Signalwege in bidirektionale unsymmetrische ADDR/CMD-Signalwege und/oder bidirektionale differenzielle DQS-Signalwege ändern und umgekehrt. Ferner können sich die DSCLK-Signalwege ebenfalls von einem differenziellen unidirektionalen Taktsignalweg in einen oder mehrere unsymmetrische MCLK-Signalwege und umgekehrt ändern, etc. Zu beachten ist, dass andere Anschlussstiftkombinationen möglich und hierin eingeschlossen sind.
Obwohl die Ausführungsformen detailliert beschrieben sind, erkennt der Fachmann zahlreiche Variationen und Modifizierungen, sobald er den Inhalt der Offenbarung vollständig würdigt. Zu beachten ist, dass die folgenden Patentansprüche so zu interpretieren sind, dass sie alle derartigen Variationen und Modifizierungen umfassen.
Industrielle Anwendbarkeit
Diese Erfindung ist im allgemeinen auf Mikroprozessoren anwendbar.
Zusammenfassung
Speichersteuerung mit einer Speicherverbindung mit zwei Betriebsmodi
Eine Speichersteuerung mit einer Speicherverbindung mit zwei Betriebsmodi umfasst eine Eingangs/Ausgangs-(I/O-)Schaltung mit mehreren Eingangspuffern und mehreren Ausgangstreibern. Die I/O-Schaltung ist ausgebildet, in einem ersten Betriebsmodus oder einem zweiten Betriebsmodus abhängig von einem Zustand eines Moduswahlsignals zu arbeiten. Beim Betrieb in dem ersten Betriebsmodus ist die I/O-Schaltung ausgebildet, eine parallele Verbindung zur Verbindung mit einem oder mehreren Speichermodulen bereitzustellen. Beim Betrieb in dem zweiten Betriebsmodus ist die I/O-Schaltung ausgebildet, eine entsprechende serielle Verbindung zur Verbindung mit einer oder mehreren Puffereinheiten bereitzustellen, wovon jede ausgebildet ist, Speicherdaten zu speichern, die aus dem einen oder den mehreren Speichermodulen ausgelesen oder in diese geschrieben werden.

Claims

Speichersteuerung mit: einer Eingangs/Ausgangs-(I/O-)Schaltung mit mehreren Eingangspuffern und mehreren Ausgangstreibern, wobei die I/O-Schaltung ausgebildet ist, in einem ersten Betriebsmodus oder in einem zweiten Betriebsmodus abhängig von einem Zustand eines Modusauswahlsignals zu arbeiten; wobei beim Betrieb in dem ersten Betriebsmodus die I/O-Schaltung ausgebildet ist, eine parallele Verbindung zur Verbindung mit einem oder mehreren Speichermodulen bereitzustellen; wobei beim Betrieb in dem zweiten Betriebsmodus die I/O-Schaltung ausgebildet ist, eine entsprechende serielle Verbindung zur Verbindung mit jeder von einer oder mehreren Puffereinheiten bereitzustellen, wovon jede ausgebildet ist, Speicherdaten zu speichern, die aus dem einen oder den mehreren Speichermodulen ausgelesen oder in diese geschrieben werden.
Speichersteuerung nach Anspruch 1, wobei jede entsprechende serielle Verbindung mehrere differenzielle bidirektionale Datensignalwege aufweist, wovon jeder ausgebildet ist, Daten zwischen einer gegebenen Puffereinheit der einen oder mehreren Puffereinheiten und der Speichersteuerung zu übertragen.
Speichersteuerung nach Anspruch 1, wobei jede entsprechende serielle Verbindung einen differenziellen Befehlssignalweg aufweist, der ausgebildet ist, die Befehlsinformation von der Speichersteuerung zu einer gegebenen Puffereinheit der einen oder mehreren Puffereinheiten zu übertragen.
Speichersteuerung nach Anspruch 1, die ferner eine Konfigurationseinheit aufweist, die mit der I/O-Schaltung verbunden und ausgebildet ist zu erkennen, ob der erste oder der zweite Betriebsmodus auszuwählen ist, und die das Modusauswahlsignal für die I/O-Schaltung bereitstellt.
Speichersteuerung nach Anspruch 1, wobei jede entsprechende serielle Verbindung bei einer ersten Datenübertragungsrate und die parallele Verbindung bei einer zweiten Datenübertragungsrate arbeitet, wobei die erste Datenübertragungsrate höher ist als die zweite Datenübertragungsrate.
Speichersteuerung nach Anspruch 5, wobei jede entsprechende serielle Verbindung einen differenziellen Taktsignalweg aufweist, der ausgebildet ist, ein Taktsignal von der Speichersteuerung zu einer gegebenen Puffereinheit der einen oder mehreren Puffereinheiten zu übertragen, wobei jedes der differenziellen Taktsignale entsprechend der ersten Datenübertragungsrate erzeugt ist.
Speichersteuerung nach Anspruch 5, wobei die parallele Verbindung einen oder mehrere Taktsignalwege aufweist, wovon jeder ausgebildet ist, ein zweites Taktsignal von der Speichersteuerung zu dem einen oder den mehreren Speichermodulen zu übertragen, wobei das zweite Taktsignal entsprechend der zweiten Datenübertragungsrate erzeugt ist.
Speichersteuerung nach Anspruch 1, wobei die parallele Verbindung mehrere bidirektionale Datensignalwege aufweist, die jeweils ausgebildet sind, Daten zwischen der Speichersteuerung speziellen Modulen des einen oder der mehreren Speichermodule zu übertragen.
Speichersteuerung nach Anspruch 1, wobei die parallele Verbindung mehrere bidirektionale Datenabtastsignalwege aufweist, die ausgebildet sind, Datenabtastsignale zwischen der Speichersteuerung und speziellen Modulen des einen oder der mehreren Speichermodule zu übertragen.
Speichersteuerung nach Anspruch 1, wobei die parallele Verbindung mehrere unidirektionale Adressen- und Befehlssignalwege aufweist, die ausgebildet sind, Adressen- und Befehlsinformationen von der Speichersteuerung zu dem einen oder den mehreren Speichermodulen zu übertragen.
Speichersteuerung nach Anspruch 1, wobei jede der entsprechenden seriellen Verbindungen ausgebildet ist, eine zyklische Redundanzcodierungs-(CRC)Information der einen oder mehreren Puffereinheiten über mehrere unidirektionale CRC-Signalwege zu übertragen, wobei die CRC-Information den Daten entspricht, die von der Speichersteuerung über die entsprechende serielle Verbindung gesendet werden.
Speichersteuerung nach Anspruch 1, wobei jede entsprechende serielle Verbindung mehrere abwärts gerichtete differenzielle unidirektionale Signalwege aufweist, wovon jeder ausgebildet ist, Daten, Adress- und Befehlsinformationen von der Speichersteuerung zu der einen oder mehreren Puffereinheiten zu übertragen.
Speichersteuerung nach Anspruch 12, wobei jede entsprechende serielle Verbindung einen abwärts gerichteten unidirektionalen differenziellen Taktsignalweg aufweist, der ausgebildet ist, ein serielles Taktsignal von der Speichersteuerung zu jeder der einen oder mehreren Puffereinheiten zu übertragen.
Speichersteuerung nach Anspruch 1, wobei jede entsprechende serielle Verbindung mehrere aufwärts gerichtete differenzielle unidirektionale Signalwege aufweist, die ausgebildet sind, Daten und eine zyklische Redundanzcodierungs-(CRC)Information von einer der einen oder mehreren Puffereinheiten zu der Speichersteuerung zu übertragen.
Speichersteuerung nach Anspruch 1, wobei jede entsprechende serielle Verbindung einen aufwärts gerichteten unidirektionalen differenziellen Taktsignalweg aufweist, der ausgebildet ist, ein serielles Taktsignal von einer der einen oder mehreren Puffereinheiten zu der Speichersteuerung zu übertragen.
Computersystem mit: einem Prozessor; und einer mit dem Prozessor verbundenen Speichersteuerung, wobei die Speichersteuerung umfasst: eine Eingangs/Ausgangs-(I/O-)Schaltung mit mehreren Eingangspuffern und mehreren Ausgangstreibern, wobei die I/O-Schaltung ausgebildet ist, in einem ersten Betriebsmodus oder einem zweiten Betriebsmodus abhängig von einem Zustand eines Modusauswahlsignals zu arbeiten; wobei beim Betrieb in dem ersten Betriebsmodus die I/O-Schaltung ausgebildet ist, eine parallele Verbindung zur Verbindung mit einem oder mehreren Speichermodulen bereitzustellen; wobei beim Betrieb in dem zweiten Betriebsmodus die I/O-Schaltung ausgebildet ist, eine differenzielle serielle Verbindung zur Verbindung mit einer oder mehreren Puffereinheiten bereitzustellen, wovon jede ausgebildet ist, Speicherdaten zu speichern, die von dem einen oder den mehreren Speichermodulen ausgelesen oder in diese geschrieben werden.
Computersystem nach Anspruch 16, wobei jede entsprechende serielle Verbindung mehrere differenzielle bidirektionale Datensignalwege aufweist, wovon jeder ausgebildet ist, Daten zwischen einer gegebenen Puffereinheit der einen oder mehreren Puffereinheiten und der Speichersteuerung zu übertragen.
Computersystem nach Anspruch 16, wobei jede entsprechende serielle Verbindung einen differenziellen Befehlssignalweg aufweist, der ausgebildet ist, die Befehlsinformation von der Speichersteuerung zu einer gegebenen Puffereinheit der einen oder mehreren Puffereinheiten zu übertragen.
Computersystem nach Anspruch 16, das ferner eine Konfigurationseinheit aufweist, die mit der I/O-Schaltung verbunden und ausgebildet ist zu erfassen, ob der erste oder der zweite Betriebsmodus auszuwählen ist, und das Modusauswahlsignal für die I/O-Schaltung bereitzustellen.
Computersystem nach Anspruch 16, wobei jede entsprechende serielle Verbindung mit einer ersten Datenübertragungsrate und die parallele Verbindung bei einer zweiten Datenübertragungsrate arbeitet, wobei die erste Datenübertragungsrate höher ist als die zweite Datenübertragungsrate.
Computersystem nach Anspruch 20, wobei jede entsprechende serielle Verbindung einen differenziellen Taktsignalweg aufweist, der ausgebildet ist, ein Taktsignal von der Speichersteuerung zu einer gegebenen Puffereinheit der einen oder mehreren Puffereinheiten zu übertragen, wobei jedes der differenziellen Taktsignale der ersten Datenübertragungsrate entspricht.
Computersystem nach Anspruch 20, wobei die parallele Verbindung einen oder mehrere Taktsignalwege aufweist, wovon jeder ausgebildet ist, ein zweites Taktsignal von der Speichersteuerung zu dem einen oder den mehreren Speichermodulen zu übertragen, wobei das zweite Taktsignal der zweiten Datenübertragungsrate entspricht.
Computersystem nach Anspruch 16, wobei die parallele Verbindung umfasst: mehrere bidirektionale Datensignalwege, die jeweils ausgebildet sind, Daten zwischen der Speichersteuerung und speziellen Modulen des einen oder der mehreren Speichermodule zu übertragen; mehrere bidirektionale Datensynchronisiersignalwege, die ausgebildet sind, Datenabtastsignale zwischen der Speichersteuerung und speziellen Modulen des einen oder der mehreren Speichermodule auszutauschen; und mehrere unidirektionale Adressen- und Befehlssignalwege, die ausgebildet sind, Adressen- und Befehlsinformationen von der Speichersteuerung zu dem einen oder den mehreren Speichermodulen zu übertragen.
Computersystem nach Anspruch 16, wobei jede entsprechende serielle Verbindung mehrere abwärts gerichtete differenzielle unidirektionale Signalwege aufweist, wovon jeder ausgebildet ist, Daten und Befehlsinformationen von der Speichersteuerung zu der einen oder mehreren Puffereinheiten zu übertragen.
Computersystem nach Anspruch 24, wobei jede entsprechende serielle Verbindung einen abwärts gerichteten unidirektionalen differenziellen Taktsignalweg aufweist, der ausgebildet ist, ein serielles Taktsignal von der Speichersteuerung zu jeder der einen oder mehreren Puffereinheiten zu übertragen.
Computersystem nach Anspruch 16, wobei jede entsprechende serielle Verbindung mehrere abwärts gerichtete differenzielle unidirektionale Signalwege aufweist, wovon jeder ausgebildet ist, Daten und eine zyklische Redundanzcodierungs-(CRC)Information von einer der einen oder mehreren Puffereinheiten zu der Speichersteuerung zu übertragen.
Computersystem nach Anspruch 16, wobei jede entsprechende serielle Verbindung einen aufwärts gerichteten unidirektionalen differenziellen Taktsignalweg aufweist, der ausgebildet ist, ein serielles Taktsignal von einer der einen oder mehreren Puffereinheiten zu der Speichersteuerung zu übertragen.