DE112006002517T5

DE112006002517T5 - Chip-Widerstand

Info

Publication number: DE112006002517T5
Application number: DE112006002517T
Authority: DE
Inventors: Koichi Ina Urano
Original assignee: Koa Corp
Current assignee: Koa Corp
Priority date: 2005-09-21
Filing date: 2006-09-15
Publication date: 2008-08-14
Also published as: US20090115569A1; WO2007034759A1; US7782174B2; JP2007088161A; CN101268525A

Abstract

Chip-Widerstand, der umfasst:
ein Keramiksubstrat in Form eines rechtwinkligen Parallelepipeds;
ein Paar Erhöhungsunterbauabschnitte, die im Wesentlichen aus Glas hergestellt und an beiden longitudinalen Enden der unteren Oberfläche des Keramiksubstrats positioniert sind;
ein Paar erster Elektrodenschichten, die in Bereichen vorgesehen sind, die wenigstens Teile der Erhöhungsunterbauabschnitte abdecken und in einem vorgegebenen Abstand voneinander positioniert sind;
ein Widerstandselement, das im Wesentlichen aus Kupfer hergestellt und in einem Bereich, der die ersten Elektrodenschichten überbrückt, positioniertist;
ein Paar zweiter Elektrodenschichten, die in Bereichen, die die ersten Elektrodenschichten abdecken, positioniert sind;
eine isolierende Schutzschicht, die das Widerstandselement, das zwischen den zweiten Elektrodenschichten freiliegt, abdeckt;
ein Paar Stirnflächenelektroden, die an beiden longitudinalen Stirnflächen des Keramiksubstrats positioniert sind, wobei die unteren Enden an den zweiten Elektrodenschichten eng anliegend befestigt sind; und
eine Plattierungsschicht, die die zweiten Elektrodenschichten und die Stirnflächenelektroden abdeckt;
wobei die Plattierungsschicht an ein Leitungsmuster auf...

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich auf einen niederohmigen Chip-Widerstand, der z. B. für eine Stromdetektion in einer elektronischen Schaltung verwendet wird, und insbesondere auf einen niederohmigen Chip-Widerstand, der mit der Vorderseite nach unten zu montieren ist.
STAND DER TECHNIK
Ein herkömmlicher Chip-Widerstand wird hergestellt, indem die obere Oberfläche eines Keramiksubstrats mit einem Paar oberer Elektroden, einem Widerstandselement zum Überbrücken der oberen Elektroden und einer Schutzschicht zum Bedecken des Widerstandselements versehen wird, die untere Oberfläche des Keramiksubstrats mit einem Paar unterer Elektroden versehen wird und beide longitudinalen Stirnflächen des Keramiksubstrats mit einer Stirnflächenelektrode versehen werden. Jede dieser Elektroden ist mit einer Plattierungsschicht bedeckt. Wenn ein Chip-Widerstand montiert werden soll, werden die unteren Elektroden auf einem Leitungsmuster einer Leiterplatte positioniert und anschließend wird das Leitungsmuster mit der Plattierungsschicht verlötet, so dass elektrische Energie durch die Stirnflächenelektrode zu den oberen Elektroden und dem Widerstandselement verteilt wird.
Gegenwärtig wird das Widerstandselement für den oben genannten Typ des Chip-Widerstands häufig aus einem Rutheniumoxid-Werkstoff hergestellt. Bei einem Chip-Widerstand, der z. B. für die Stromdetektion elektronischer Schaltungen verwendet wird, ist es jedoch erforderlich, dass sein elektrischer Widerstand nicht größer als 1 Ω ist. Unter diesen Umständen ist seit langem ein niederohmiger Chip-Widerstand bekannt, der ein Widerstandselement verwendet, das im Wesentlichen aus Kupfer hergestellt ist (siehe z. B. Patentdokument 1). Kupfer ist ein niederohmiger Werkstoff und besitzt einen niedrigen Temperaturkoeffizienten des Widerstands (TCR). Deswegen kann dann, wenn das Widerstandselement im Wesentlichen aus Kupfer hergestellt ist, ein niederohmiger Chip-Widerstand mit einem niedrigen TCR erhalten werden, der einen Widerstandseinstellwert besitzt, der nicht größer als 1 Ω ist.
Wenn jedoch ein Widerstandselement, das aus einem niederohmigen Werkstoff hergestellt ist, auf der oberen Oberfläche des Keramiksubstrats positioniert wird, wird das Widerstandselement durch die Stirnflächenelektrode mit dem Leitungs muster auf der Leiterplatte elektrisch verbunden. Deswegen kann dann, wenn versucht wird, den elektrischen Widerstand des Chip-Widerstands zu verringern, die Induktivität der Stirnflächenelektrode nicht ignoriert werden. Wenn der Chip-Widerstand auf dem Leitungsmuster der Leiterplatte montiert ist, wird Energie durch die Stirnflächenelektrode zu den oberen Elektroden und dem Widerstands element verteilt. Die Stirnflächenelektrode erstreckt sich jedoch vom unteren Ende des Keramiksubstrats zum oberen Ende. Deswegen wird unvermeidlich ein Widerstandswert, der eine Verringerung des elektrischen Widerstands des Chip-Widerstands verhindern würde, durch die Stirnelektrode erzeugt.
Unter den oben genannten Umständen hat der Erfinder seine Aufmerksamkeit auf die Montage mit der Vorderseite nach unten, d. h. das Montieren der Seite des Widerstandselements auf der Komponentenseite der Leiterplatte, als ein Verfahren zum Verringern des elektrischen Widerstands des Chip-Widerstands gerichtet. Wenn das Widerstandselement und sein Elektrodenabschnitt an der unteren Oberfläche des Keramiksubstrats des Chip-Widerstands positioniert sind, wobei der Elektrodenabschnitt auf dem Leitungsmuster der Leiterplatte angeordnet ist, kann Energie zu dem Widerstandselement verteilt werden, wobei die Stirnflächenelektrode umgangen wird. Deswegen konnte das Widerstandselementim Wesentlichen z. B. aus einer Kupfer-Nickel-Legierung hergestellt werden, um den elektrischen Widerstand des Chip-Widerstands einfach zu verringern. Die oben beschriebene Technik der Montage mit der Vorderseite nach unten ist lange Zeit z. B. für den Zweck der Miniaturisierung des Chip-Widerstands verwendet worden (siehe z. B. Patentdokument 2).

Patentdokument 1: Japanische Offenlegungsschrift Nr. H10-144501 (S. 4 und 5, 1)
Patentdokument 1: Japanische Offenlegungsschrift Nr. 2000-58303 (S. 2, 9)

OFFENBARUNG DER ERFINDUNG
PROBLEM, DAS DURCH DIE ERFINDUNG GELÖST WERDEN SOLL
Wie oben beschrieben wurde, kann der elektrische Widerstand des Chip-Widerstands verringert werden, wenn der Chip-Widerstand mit der Vorderseite nach unten montiert ist, wobei ein niederohmiges Widerstandselement an der unteren Oberfläche des Keramiksubstrats des Chip-Widerstands positioniert ist. Der gut leitende Elektrodenabschnitt, der an beiden Enden des Widerstandselements zu positionieren ist, muss jedoch z. B. durch Siebdruck etwas dünner gemacht werden als die Lage des Widerstandselements. Deswegen ist es wahrscheinlich, dass die Schutzschicht, die das Widerstandselement an der unteren Oberfläche des Chip-Widerstands bedeckt, im Wesentlichen auf der gleichen Höhe wie die Plattierungsschicht, die den Elektrodenabschnitt überdeckt, positioniert sein kann. Wenn die Schutzschicht des Chip-Widerstands von der Plattierungsschicht nach unten vorsteht, ist der Chip-Widerstand wahrscheinlich geneigt, wenn er auf der Leiterplatte montiert wird. Das erhöht die Wahrscheinlichkeit von Montagefehlern. Des Weiteren ergibt sich dann, wenn der Elektrodenabschnitt, der an beiden Enden des Widerstandselements positioniert ist, eine geringe Lagendicke hat, eine große Induktivität. Das kann ebenfalls verhindern, dass der elektrische Widerstand des Chip-Widerstands verringert werden kann.
Die vorliegende Erfindung wurde im Hinblick auf die herkömmlichen Technologien gemacht, die oben beschrieben wurden. Es ist eine Aufgabe der vorliegenden Erfindung, einen Chip-Widerstand zu schaffen, bei dem das Auftreten eines Montagefehler unwahrscheinlich ist, und dessen elektrischer Widerstand leicht verringert werden kann.
MITTEL ZUM LÖSEN DES PROBLEMS
Um die oben genannte Aufgabe zu lösen, wird gemäß einem Aspekt der vorliegenden Erfindung ein Chip-Widerstand geschaffen, der Folgendes umfasst: ein Keramiksubstrat in Form eines rechtwinkligen Parallelepipeds; ein Paar Erhöhungsunterbauabschnitte, die im Wesentlichen aus Glas hergestellt sind und an beiden longitudinalen Enden der unteren Oberfläche des Keramiksubstrats positioniert sind; ein Paar erster Elektrodenschichten, die in Bereichen vorgesehen sind, die wenigstens Teile der Erhöhungsunterbauabschnitte abdecken und in einem vorgegebenen Abstand voneinander positioniert sind ein Widerstandsele ment, das im Wesentlichen aus Kupfer hergestellt und in einem Bereich positioniert ist, der die ersten Elektrodenschichten überbrückt; ein Paar zweiter Elektrodenschichten, die in Bereichen vorgesehen sind, die die ersten Elektrodenschichten abdecken; eine isolierende Schutzschicht, die das Widerstandselement ab deckt, das zwischen den zweiten Elektrodenschichten freiliegt; ein Paar von Stirnflächenelektroden, die an beiden longitudinalen Stirnflächen des Keramiksubstrats positioniert sind, wobei die unteren Enden eng anliegend an den zweiten Elektrodenschichten befestigt sind; und eine Plattierungsschicht, die die zweiten Elektrodenschichten und die Stirnflächenelektroden abdeckt, wobei die Plattierungsschicht an ein Leitungsmuster auf einer Leiterplatte gelötet ist wobei die ersten und die zweiten Elektrodenschichten auf dem Leitungsmuster positioniert sind, um den Chip-Widerstand auf der Leiterplatte zu montieren.
Der Chip-Widerstand, der in der oben beschriebenen Weise konfiguriert ist, besitzt ein Widerstandselement, das aus einem niederohmigen Werkstoff mit niedrigem TCR-Wert hergestellt ist. Wenn es mit der Vorderseite nach unten montiert ist, kann es des Weiteren Energie zu dem Widerstandselement verteilen, wobei die Stirnflächenelektroden umgangen werden. Der Elektrodenabschnitt des Widerstandselements enthält ferner zwei Schichten, d. h. die ersten und die zweiten Elektrodenschichten, um einer vergrößerte Lagendicke zu schaffen. Deswegen kann für den Elektrodenabschnitt eine äußerst kleine Induktivitätseinstellung verwendet werden. Demzufolge können bei dem Chip-Widerstand sein elektrischer Widerstand leicht verringert und die TCR-Charakteristik verbessert werden. Außerdem wird eine zweischichtige Struktur, die die ersten und die zweiten Elektrodenschichten enthält, für den Chip-Widerstand geschaffen, um die Erhöhungsunterbauabschnitte abzudecken, die an der unteren Oberfläche des Keramiksubstrats befestigt sind. Deswegen stehen Teile der zweiten Elektrodenschichten um einen Betrag vor, der der Lagendicke der Erhöhungsunterbauabschnitte entspricht. Demzufolge kann die äußerste Schicht de Plattierungsschicht, die die zweiten Elektrodenschichten abdeckt, auf Wunsch so geformt werden, dass sie von der Schutzschicht, die das Widerstandselement abdeckt, nach unten vorsteht. Folglich ist es unwahrscheinlich, dass der Chip-Widerstand geneigt ist, wenn er an der Leiterplatte montiert wird. Das verringert die Wahrscheinlichkeit von Montagefehlern. Obwohl die Stirnflächenelektroden des Chip-Widerstands keinen elektrischen Beitrag darstellen, erzeugen sie eine Lötmittelkehle, wenn sie auf dem Leitungsmuster der Leiterplatte montiert und daran angelötet werden. Deswegen verstärken die Stirnflächenelektroden die Montagefestigkeit, die nach dem Montieren vorherrscht, beträchtlich.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Chip-Widerstand geschaffen, der in dem oben genanten Aspekt beschrieben ist, wobei die zweiten Elektrodenschichten größer als die ersten Elektrodenschichten sind und Teile der zweiten Elektrodenschichten an der unteren Oberfläche des Keramiksubstrats eng anliegend befestigt sind. In diesem Fall sind die ersten Elektrodenschichten und die zweiten Elektrodenschichten die in der zweischichtigen Struktur enthalten sind, an dem Keramiksubstrat enganliegend befestigt. Dadurch kann in geeigneter Weise verhindert werden, dass sich die Elektrodenschichten voneinander trennen, wodurch eine erhöhte Zuverlässigkeit geschaffen wird.
WIRKUNGEN DER ERFINDUNG
Der Chip-Widerstand gemäß der vorliegenden Erfindung weist die ersten und die zweiten Elektrodenschichten auf, die über den Erhöhungsunterbauabschnitten an der unteren Oberfläche des Keramiksubstrats gebildet sind. Deswegen kann die äußerste Schicht der Plattierungsschicht, die die zweiten Elektrodenschichten bedeckt, von der Schutzschicht, die das Widerstandselement bedeckt, einfach nach unten vorstehen. Es ist folglich unwahrscheinlich, dass der Chip-Widerstand geneigt ist, wenn er an der Leiterplatte montiert ist. Das verringert die Wahrscheinlichkeit von Montagefehlern. Des Weiteren weist der Chip-Widerstand ein Widerstandselement auf, der aus einem niederohmigen Werkstoff mit niedrigem TCR-Wert hergestellt ist. Wenn er mit der Vorderseite nach unten montiert ist, kann er ferner Energie zu dem Widerstandselement verteilen, wobei die Stirnflächenelektroden umgangen werden. Der Elektrodenabschnitt (der die ersten und die zweiten Elektrodenschichten enthält) für das Widerstandselement hat ferner einen zwei schichtigen Aufbau und besitzt eine Einstellung mit äußerst kleiner Induktivität. Deswegen können der elektrische Widerstand des Chip-Widerstands leicht verringert und die TCR Charakteristik verbessert werden. Wenn der Chip-Widerstand auf einer Leiterplatte montiert ist, erzeugen die Stirnflächenelektroden zusätzlich eine Lötmittelkehle. Dadurch wird es erleichtert, eine geforderte Befestigungskraft zu erreichen.
BESTE ART DER AUSFÜHRUNG DER ERFINDUNG
Im Folgenden werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügte Zeichnung beschrieben. 1 ist eine schematische Schnittansicht, die einen Chip-Widerstand gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. 2 ist eine Schnittansicht, die einen Fertigungsprozess für den Chip-Widerstand veranschaulicht. 3 ist eine Draufsicht, die einen Fertigungsprozess für den Chip-Widerstand veranschaulicht. 4 ist eine Schnittansicht, die einen wesentlichen Teil des Chip-Widerstands, der auf einer Leiterplatte montiert ist, veranschaulicht.
Der Chip-Widerstand 1, der in den oben genannten Figuren gezeigt ist, ist von einem niederohmigen Typ mit niedrigem TCR-Wert und ist auf einer Leiterplatte 20 mit der Vorderseite nach unten zu montieren. Dieser Chip-Widerstand 1 enthält ein Keramiksubstrat 2 in Form eines rechtwinkligen Parallelepipeds. An der unteren Oberfläche des Keramiksubstrats 2 ist Folgendes montiert: ein Paar Erhöhungsunterbauabschnitte 3, die im Wesentlichen aus Glas hergestellt sind, ein Paar trapezförmiger erster Elektrodenschichten 4, die Teile der Erhöhungsunterbauabschnitte abdecken; ein Widerstandselement 5, das im Wesentlichen aus einer Kupfer-Nickel-Legierung hergestellt ist und verwendet wird, um das Paar erster Elektrodenschichten 4 zu überbrücken; ein Paar rechteckig geformter zweiter Elektrodenschichten 6, die die ersten Elektrodenschichten 4 abdecken; und eine isolierende Schutzschicht 7, die das Widerstandselement 5 abdeckt, die freiliegt, wobei sie nicht durch die ersten und zweiten Elektrodenschichten 4, 6 abgedeckt ist. Der Chip-Widerstand 1 enthält außerdem ein Paar oberer Elektroden 8, die an beiden longitudinalen Enden der oberen Oberfläche des Keramiksubstrats 2 positioniert sind. Stirnflächenelektroden 9 überbrücken die erste und die zweite Elektrodenschicht 4, 6 und obere Elektroden 8, die sich an den entsprechenden Positionen befinden. Des Weiteren sind die zweiten Elektrodenschichten 6, obere Elektroden 8 und Stirnflächenelektroden 9 durch vier Plattierungsschichten 10 bis 13 bedeckt.
Das Keramiksubstrat 2 ist ein Aluminiumoxid-Substrat, das ein Substrat von einer großen Anzahl von Substraten ist, die erhalten werden, indem ein (nicht gezeigtes) großflächiges Substrat vertikal und horizontal getrennt wird. Die beiden Erhöhungsunterbauabschnitte 3 sind Streifen, die an beiden longitudinalen Enden der unteren Oberfläche des Keramiksubstrats 2 positioniert sind. Die beiden ersten Elektrodenschichten 4 sind in einem vorgegebenen Abstand voneinander positioniert und die Seite mit einer verhältnismäßig schmalen Weite überlappt mit den Erhöhungsunterbauabschnitten 3. Das Widerstandselement 5 ist in der Mitte der unteren Oberfläche des Keramiksubstrats 2 positioniert. Beide Enden des Widerstandselements 5 überlappen mit dem breiteren Ende jeder ersten Elektrodenschicht 4. Der Abstand zwischen den beiden zweiten Elektrodenschichten 6 ist gleich dem Abstand zwischen den beiden ersten Elektrodenschichten 4. Da jedoch die zweiten Elektrodenschichten 6 größer sind als die ersten Elektrodenschichten 4, ist ein Teil jeder zweiten Elektrodenschicht 6 eng anliegend an der unteren Oberfläche des Keramiksubstrats 2 befestigt. Die erste und die zweite Elektrodenschicht 4, 6 sind beide aus einem gut leitendem Werkstoff auf Kupferbasis (oder Silberbasis) hergestellt und besitzen eine gleiche Lagendicke. Die Schutzschicht 7 ist aus einem isolierenden Harz wie z. B. ein Harz auf Epoxy-Basis hergestellt. Beide Enden der Schutzschicht 7 überlappen mit jeder zweiten Elektrodenschicht 6. Obwohl die beiden oberen Elektroden 8 und die beiden Stirnflächenelektroden 9 nicht tatsächlich als Elektroden funktionieren, dienen sie als Basisschicht für die Plattierungsschichten 10 bis 13, wodurch sie zu einer Verbesserung der Festigkeit der Lötverbindung beitragen. Die oberen Elektroden 8 sind aus einem gut leitenden Werkstoff auf Kupferbasis der Silberbasis) hergestellt, wohingegen die Stirnflächenelektroden 9 aus einem gut leitenden Werkstoff auf Nickel-Chrom-Basis hergestellt sind. Wie in 4 gezeigt ist, sind die unteren Enden der Stirnflächenelektroden 9 an der ersten und der zweiten Elektrodenschicht 4, 6 eng anliegend befestigt und die unteren Enden der Stirnflächenelektroden 9 sind an den oberen Elektroden 8 eng anliegend befestigt. Die innerste Schicht der vier Plattierungsschichten 10 bis 13 ist eine Nickel-Plattierungsschicht 10. Die zweite Schicht von innen ist eine Kupfer-Plattierungsschicht 11. Die dritte Schicht von innen ist eine Nickel-Plattierungsschicht 11. Die äußerste Schicht ist eine Zinn-Plattierungsschicht 13. Eine Markierungsschicht 14, die aus isolierendem Harz hergestellt ist, ist auf die Mitte der oberen Oberfläche des Keramiksubstrats 2 gedruckt.
Der Fertigungsprozess für den Chip-Widerstand 1, der in der oben beschriebenen Weise konfiguriert ist, wird im Folgenden im Wesentlichen unter Bezugnahme auf die 2 und 3 beschrieben. Diese Figuren zeigen lediglich einen Chipbereich. In der Realität wird jedoch eine große Anzahl von Chip-Widerständen gleichzeitig hergestellt. Deswegen weist ein großflächiges Mehrchipsubstrat (nicht gezeigt) eine große Anzahl von Chipbereichen auf. Substratstreifen (nicht gezeigt), die durch das streifenförmige Unterteilen des großflächigen Chipsubstrats erhalten werden, weisen mehrere Chipbereiche auf.
Zuerst wird eine Paste auf Glasbasis auf eine Oberfläche eines großflächigen Mehrchipsubstrats (die untere Oberfläche des Keramiksubstrats 2) gedruckt und gehärtet, um streifenförmige Erhöhungsunterbauabschnitte 3 an beiden longitudinalen Enden jedes Chipbereichs (der Bereich, der in 3 durch eine Doppelpunkt-Strich-Linie umschlossen ist) zu bilden, wie in den 2(a) und 3(a) gezeigt ist. Anschließend wird, wie in 2(b) gezeigt ist, eine leitende Paste auf Kupferbasis (oder Silberbasis) auf die andere Oberfläche des großflächigen Substrats (die obere Oberfläche des Keramiksubstrats 2) gedruckt und gehärtet, um die oberen Elektroden 8 an beiden longitudinalen Enden jedes Chipbereichs zu bilden. Die Erhöhungsunterbauabschnitte 3 und die oberen Elektroden 8 können jedoch alternativ in umgekehrter Reihenfolge gebildet werden Wie in den 2(c) und 3(b) gezeigt ist, wird anschließend eine leitende Paste auf Kupferbasis (oder Silberbasis) auf die eine Oberfläche des großflächigen Substrats gedruckt und gehärtet, um in jedem Chipbereich die trapezförmigen ersten Elektrodenschichten 4 zu bilden, die mit den Erhöhungsunterbauabschnitten 3 überlappen. Wie in den 2(d) und 3(c) gezeigt ist, wird daraufhin eine leitende Paste, die im Wesentlichen aus einer Kupfer-Nickel-Legierung hergestellt ist, auf die eine Oberfläche des großflächigen Substrats gedruckt und gehärtet, um in jedem Chipbereich das Widerstandselement 5 zu bilden, das die beiden ersten Elektrodenschichten 4 überbrückt.
Wie in den 2(e) und 3(d) gezeigt ist, wird anschließend eine leitende Paste auf Kupferbasis (oder Silberbasis) auf einen Bereich, der jede erste Elektrodenschicht 4 auf der einen Oberfläche des großflächigen Substrats abdeckt, gedruckt und gehärtet, um rechteckförmige zweite Elektrodenschichten 6 zu bilden, die größer als die ersten Elektrodenschichten 4 sind. Da die ersten und die zweiten Elektrodenschichten 4, 6 so gedruckt werden, dass sie nicht mit der Umfangsgrenze jedes Chipbereichs überlappen, ist es unwahrscheinlich, dass sie in eine Bruchkerbe zum Teilen des großflächigen Substrat eintreten. Deswegen besteht selbst dann, wenn die Elektrodenschichten aus einem sehr biegsamen kupferhaltigen Werkstoff hergestellt sind, keine Gefahr, dass Grate entstehen. Das ermöglicht, eine primäre Teilungsprozedur für das großflächige Substrat gleichmäßig auszuführen, wodurch eine erhöhte Fertigungsausbeute erzielt wird. Wie in den 2(f) und 3(e) gezeigt ist, wird anschließend eine Abrichtkerbe 5a in dem Widerstandselement 5 mit einem Laser oder dergleichen gebildet, um den Widerstandswert mit einer Widerstandsmesssonde (nicht gezeigt) einzustellen, die mit den beiden zweiten Elektrodenschichten 6 in jedem Chipbereich in Kontakt gebracht wird.
Wie in den 2(g) und 3(f) gezeigt ist, wird anschließend eine Harzpaste auf Epoxy-Basis aufgedruckt, um das Widerstandselement 5 zu bedecken, das zwischen den beiden zweiten Elektrodenschichten 6 in jedem Chipbereich freiliegt, und durch Wärme gehärtet, um die isolierende Schutzschicht 7 zu bilden, die über alle Chipbereiche verläuft. Des Weiteren wird die gleiche Harzpaste wie für die Schutzschicht 7 auf die gegenüberliegende Oberfläche des großflächigen Substrats gedruckt und durch Wärme gehärtet, um die Markierungsschicht 14 in jedem Chipbereich zu bilden.
Anschließend wird das großflächige Substrat längs einer primären Teilungsbrechkerbe in Streifen geteilt. Nickelchrom wird dann durch Sputtern auf die freiliegenden Teilungsoberflächen jedes Substratstreifens aufgebracht, um Stirnflächenelektroden 9 zu bilden, deren beide Ende an den ersten und zweiten Elektrodenschichten 4, 6 und oberen Elektroden 8 eng anliegend befestigt sind, wie in den 2(h) und 3(g) gezeigt ist.
Anschließend werden die Substratstreifen längs einer sekundären Teilungsbrechkerbe in einzelne Stücke geteilt. Die einzelnen Stücke werden dann einer elektrolytischen Plattierung unterzogen, um die vier Plattierungsschichten 10 bis 13 zu bilden, wie in den 1 und 3(h) gezeigt ist. Der Chip-Widerstand 1 ist nun fertig gestellt. Der elektrolytische Plattierungsvorgang wird ausgeführt, indem die zweiten Elektrodenschichten 6, die oberen Elektroden 8 und Stirnflächenelektroden 9 mit einer Nickel-Plattierungsschicht 10 bedeckt werden, die NickelPlattierungsschicht 10 mit einer Kupfer-Plattierungsschicht 11 bedeckt wird, die Kupfer-Plattierungsschicht 11 mit einer Nickel-Plattierungsschicht 12 bedeckt wird und schließlich die Nickel-Plattierungsschicht 12 mit einer Zinn-Plattierungsschicht 11 bedeckt wird. Diese Plattierungsschichten 10 bis 13 verhindern ein Brechen der Elektrode und schaffen eine verbesserte Zuverlässigkeit. Wenigstens zwei Plattierungsschichten sind erforderlich. Es ist nicht immer notwendig, vier Plattierungsschichten zu schaffen.
Der Chip-Widerstand 1, der in der oben beschriebenen Weise hergestelt wurde, wird mit der Vorderseite nach unten montiert, wobei die ersten und zweiten Elektrodenschichten 4, 5 auf dem Leitungsmuster 21 der Leiterplatte 20 angeordnet sind. Deswegen ist die Schutzschicht 7, die das Widerstandselement 5 bedeckt, der Komponentenseite der Leiterplatte 20 zugewandt und die zinnplatierte Schicht 13, ist mit der äußersten Schicht des Chip-Widerstands 1 mit Lötmittel 22 mit einem Lötauge 21a des Leitungsmusters 21 verbunden, um eine elektrische und mechanische Verbindung herzustellen. In diesem Fall bilden die Stirnflächenelektroden 9, die sich über das Lötauge 21a erheben, eine Lötmittelkehle 22a. Das verstärkt in ausreichendem Maße die Befestigungskraft des Chip-Widerstands 1 in Bezug auf die Leiterplatte 20, wodurch eine adäquate Zuverlässigkeit geschaffen wird.
Wie oben beschrieben wurde, enthält der Chip-Widerstand 1 gemäß der bevorzugten Ausführungsform ein niederohmiges Widerstandselement 12 mit niedrigem TCR-Wert. Des Weiteren kann dieser Chip-Widerstand 1, wenn er mit der Vorderseite nach unten montiert wird, Energie zu dem Widerstandselement 5 verteilen, wobei die Stirnflächenelektroden 9 umgangen werden. Des Weiteren besitzt der Elektrodenabschnitt für das Widerstandselement 5 einen zweischichtigen Aufbau, der die ersten und die zweiten Elektrodenschichten 4, 6 enthält, um eine vergrößerte Lagendicke zu schaffen. Deswegen kann eine Einstellung einer äußerst kleinen Induktivität für den Elektrodenabschnitt verwendet werden. Demzufolge können bei dem Chip-Widerstand 1 der elektrische Widerstand verringert und die TCR-Charakteristiken verbessert werden.
Außerdem wird der zweischichtige Aufbau, der die ersten und die zweiten Elektrodenschichten 4, 6 enthält, für den Chip-Widerstand 1 bereitgestellt, um die Erhöhungsunterbauabschnitte 3 abzudecken, die an der unteren Oberfläche des Keramiksubstrats 2 befestigt sind. Deswegen stehen Teile der zweiten Elektrodenschichten 6 um einen Betrag, der der Lagendicke der Erhöhungsunterbauabschnitte 3 entspricht, nach unten vor. Demzufolge kann die äußerste Schicht (Zinn-Plattierungsschicht 13) der Plattierungsschicht, die die zweiten Elektrodenschichten 6 bedeckt, in einfacher Weise so geformt werden, dass sie von der Schutzschicht 7, die das Widerstandselement 5 bedeckt, nach unten vorsteht. Folglich ist es unwahrscheinlich, dass der Chip-Widerstand 1 geneigt ist, wenn er an der Leiterplatte 20 montiert ist. Das verringert die Wahrscheinlichkeit von Befestigungsfehlern.
Gemäß der vorliegenden Ausführungsform werden die ersten Elektrodenschichten 4 vor der Bildung des Widerstandselements 5 gebildet, deswegen kann dann, wenn der Chip-Widerstand 1 hergestellt werden soll, der Prozess zum Bilden der zweiten Elektrodenschichten 6 begonnen werden, nachdem entschieden wurde, ob ein anfänglicher Widerstandswert, der vor der Bildung der Abrichtkerbe 5a vorherrschend ist, geeignet ist. Demzufolge müssen dann, wenn der anfängliche Widerstandswert als ungeeignet beurteilt wird, die zweiten Elektrodenschichten 6 nicht gebildet werden. Das schafft einen Vorteil dahingehend, dass demzufolge der zugehörige Elektrodenwerkstoff eingespart werden kann.
Des Weiteren besitzt der Chip-Widerstand 1 gemäß der vorliegenden Ausführungsform den zweischichtigen Aufbau, bei dem sich die ersten Elektrodenschichten 4 von den zweiten Elektrodenschichten 6 in Größe und Form unter scheiden. Im Einzelnen sind die rechteckig geformten zweiten Elektrodenschichten 6 größer als die trapezförmigen ersten Elektrodenschichten 4, so dass die ersten und die zweiten Elektrodenschichten 4, 6 eng anliegend an dem Keramiksubstrat 2 befestigt sind. Dadurch kann in geeigneter Weise verhindert werden, dass sich z. B. die Elektrodenschichten 4, 6 während des Härtens voneinander trennen. Alternativ können jedoch die ersten und die zweiten Elektrodenschichten 4, 6 gleiche Abmessungen besitzen, so dass sie miteinander überlappen und eine zweischichtige Struktur bilden.
KURZBESCHREIBUNG DER ZEICHNUNG
1 ist eine schematische Schnittansicht, die einen Chip-Widerstand gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
2 sind Schnittansichten, die einen Fertigungsprozess für den Chip-Widerstand darstellen;
3 sind Draufsichten, die einen Fertigungsprozess für den Chip-Widerstand darstellen; und
4 ist eine Schnittansicht, die einen wesentlichen Teil des Chip-Widerstands, der auf einer Leiterplatte montiert ist, veranschaulicht.
Zusammenfassung
[Problem]
Es soll ein Chip-Widerstand geschaffen werden, bei dem keine Montagefehler auftreten und dessen elektrischer Widerstand verringert werden kann.
[Lösung]
Es wird ein Chip-Widerstand 1 offenbart, der umfasst: ein Keramiksubstrat 2, ein Paar Erhöhungsunterbauabschnitte, die an beiden longitudinalen Enden der unteren Oberfläche des Keramiksubstrats 2 positioniert sind, ein Paar erster Elektrodenschichten 4, die wenigstens Teile der Erhöhungsunterbauabschnitte 3 abdecken und in einem vorgegebenen Abstand voneinander positioniert sind, ein Widerstandselement 5, das im Wesentlichen aus einer Kupfer-Nickel-Legierung hergestellt ist, um die ersten Elektrodenschichten 4 zu überbrücken, ein Paar zweiter Elektrodenschichten 6, die das Paar erster Elektrodenschichten 4 abdecken, und eine isolierende Schutzschicht 7, die das Widerstandselement 5 ab deckt. Ferner sind Stirnflächenelektroden 9 an longitudinalen Stirnflächen des Keramiksubstrats 2 positioniert. Die zweiten Elektrodenschichten 6 und die Stirnflächenelektroden 9 sind mit Plattierungsschichten 10 bis 13 abgedeckt. Dieser Chip-Widerstand 1 ist mit der Vorderseite nach unten zu montieren, wobei die ersten und zweiten Elektroden 4, 6 auf einem Leitungsmuster 21 einer Leiteplatte 20 positioniert werden.

1: Chip-Widerstand
2: Keramiksubstrat
3: Erhöhungsunterbauabschnittt
4: erste Elektrodenschicht
5: Widerstandselement
5a: Abrichtkerbe
6: zweite Elektrodenschicht
7: Schutzschicht
8: obere Elektrode
9: Stirnflächenelektrode
10–13: Plattierungsschicht
20: Leiterplatte
21: Leitungsmuster
21a: Lötinsel
22: Lötmittel
22a: Lötmittelkehle

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

- JP 10-144501 [0005]
- JP 2000-58303 [0005]

Claims

Chip-Widerstand, der umfasst: ein Keramiksubstrat in Form eines rechtwinkligen Parallelepipeds; ein Paar Erhöhungsunterbauabschnitte, die im Wesentlichen aus Glas hergestellt und an beiden longitudinalen Enden der unteren Oberfläche des Keramiksubstrats positioniert sind; ein Paar erster Elektrodenschichten, die in Bereichen vorgesehen sind, die wenigstens Teile der Erhöhungsunterbauabschnitte abdecken und in einem vorgegebenen Abstand voneinander positioniert sind; ein Widerstandselement, das im Wesentlichen aus Kupfer hergestellt und in einem Bereich, der die ersten Elektrodenschichten überbrückt, positioniertist; ein Paar zweiter Elektrodenschichten, die in Bereichen, die die ersten Elektrodenschichten abdecken, positioniert sind; eine isolierende Schutzschicht, die das Widerstandselement, das zwischen den zweiten Elektrodenschichten freiliegt, abdeckt; ein Paar Stirnflächenelektroden, die an beiden longitudinalen Stirnflächen des Keramiksubstrats positioniert sind, wobei die unteren Enden an den zweiten Elektrodenschichten eng anliegend befestigt sind; und eine Plattierungsschicht, die die zweiten Elektrodenschichten und die Stirnflächenelektroden abdeckt; wobei die Plattierungsschicht an ein Leitungsmuster auf einer Leiterplatte gelötet ist, wobei die ersten und die zweiten Elektrodenschichten auf dem Leitungsmuster positioniert sind, um den Chip-Widerstand an der Leiterplatte zu montieren.
Chip-Widerstand nach Anspruch 1, wobei die zweiten Elektrodenschichten größer sind als die ersten Elektrodenschichten und Teile der zweiten Elektrodenschichten an der unteren Oberfläche des Keramiksubstrats eng anliegend befestigt sind.